JPS61143863A - バス分割制御方式 - Google Patents
バス分割制御方式Info
- Publication number
- JPS61143863A JPS61143863A JP26582684A JP26582684A JPS61143863A JP S61143863 A JPS61143863 A JP S61143863A JP 26582684 A JP26582684 A JP 26582684A JP 26582684 A JP26582684 A JP 26582684A JP S61143863 A JPS61143863 A JP S61143863A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- controller
- data
- control
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｎピント幅を持つデータ・バスのバス支配権
制御部において、データ・バスのＭビットが成るバス・
マスクに占有されていてもＮ−Ｍビットのバス支配権を
他のバス・マスクに与え得るようになった情報処理装置
におけるバス分割制御方式に関するものである。
制御部において、データ・バスのＭビットが成るバス・
マスクに占有されていてもＮ−Ｍビットのバス支配権を
他のバス・マスクに与え得るようになった情報処理装置
におけるバス分割制御方式に関するものである。
情報処理装置において、マイクロプロセ・ンサキ主記憶
装置、入出力装置間でデータの転送を行うためにバス結
合されている。また、高速のデータ転送を可能とするた
めにマイクロプロセッサを介することなく直接に入出力
装置と主記憶装置間でデータを転送することが出来るＤ
ＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ
）を設ける場合がある。このときＤＭＡＣは一旦バスの
支配権をマイクロプロセッサから獲得してバスのマスク
となると、マイクロプロセッサなどの他のバス・マスク
はこの間ボルト（アイドル）状態となるものであった。
装置、入出力装置間でデータの転送を行うためにバス結
合されている。また、高速のデータ転送を可能とするた
めにマイクロプロセッサを介することなく直接に入出力
装置と主記憶装置間でデータを転送することが出来るＤ
ＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ
）を設ける場合がある。このときＤＭＡＣは一旦バスの
支配権をマイクロプロセッサから獲得してバスのマスク
となると、マイクロプロセッサなどの他のバス・マスク
はこの間ボルト（アイドル）状態となるものであった。
従って、データ・バス幅の小さな入出力装置に対して大
きなデータ・バス幅のバス支配権を与えてしまうもので
あった。
きなデータ・バス幅のバス支配権を与えてしまうもので
あった。
本発明は、上記の考察に基づくものであって、データ・
バスを分割し、バス・マスクに分割された部分について
バス支配権を与え得るようになったバス分割制御方式を
提供することを目的としている。
バスを分割し、バス・マスクに分割された部分について
バス支配権を与え得るようになったバス分割制御方式を
提供することを目的としている。
そしてそのため本発明のバス分割制御方式は、プロセッ
サと、第１の共通バス使用の制御装置と、第２の共通バ
ス使用の制御装置と、Ｎビットのバス幅を持つと共に上
記プロセッサに接続されたデータ・バスと、上記第１の
共通バス使用の制御装置に対応する第１のメモリと、上
記第２の共通バス使用の制御装置に対応する第２のメモ
リと、上記第１のメモリと接続された第１の入出力装置
と、上記第２のメモリと接続された第２の入出力装置と
、バス・コントローラとを具備し、上記第１のメモリは
上記データ・バスのＭビット（ＭＡＮ）に接続され、上
記第２のメモリは上記データ・バスのＮ−Ｍビットに接
続され、上記バス・コントローラは、上記第１の共通バ
ス使用の制御装置からバス使用要求があった時、優先度
の高い他の共通バス使用の制御装置が動作中でない場合
には上記第２の共通バス使用の制御装置が動作中であっ
ても上記第１の共通バス使用の制御装置にバス支配権を
付与し、上記第２の共通バス使用の制御装置からバス使
用要求があった時、優先度の高い他の共通バス使用の制
御装置が動作中でない場合には上記第１の共通バス使用
の制御装置が動作中であっても上記第２の共通バス使用
の制御装置にバス支配権を付与するよう構成されている
ことを特徴とするものである。
サと、第１の共通バス使用の制御装置と、第２の共通バ
ス使用の制御装置と、Ｎビットのバス幅を持つと共に上
記プロセッサに接続されたデータ・バスと、上記第１の
共通バス使用の制御装置に対応する第１のメモリと、上
記第２の共通バス使用の制御装置に対応する第２のメモ
リと、上記第１のメモリと接続された第１の入出力装置
と、上記第２のメモリと接続された第２の入出力装置と
、バス・コントローラとを具備し、上記第１のメモリは
上記データ・バスのＭビット（ＭＡＮ）に接続され、上
記第２のメモリは上記データ・バスのＮ−Ｍビットに接
続され、上記バス・コントローラは、上記第１の共通バ
ス使用の制御装置からバス使用要求があった時、優先度
の高い他の共通バス使用の制御装置が動作中でない場合
には上記第２の共通バス使用の制御装置が動作中であっ
ても上記第１の共通バス使用の制御装置にバス支配権を
付与し、上記第２の共通バス使用の制御装置からバス使
用要求があった時、優先度の高い他の共通バス使用の制
御装置が動作中でない場合には上記第１の共通バス使用
の制御装置が動作中であっても上記第２の共通バス使用
の制御装置にバス支配権を付与するよう構成されている
ことを特徴とするものである。
以下、本発明を実施例を参照しつつ説明する。
第１図は本発明の１実施例のブロック図である。
第１図において、１はマイクロプロセッサ、２−〇ない
し２−２はＤＭＡＣ，３はバス・コントローラ、４−０
と４−１はデータ・セレクタ、５はミニフロッピィ・デ
ィスク装置、６は回線アダプタ、７は磁気ディスク装置
、８はドライバ、９はレシーバ、１０−０と１１−０は
上位バンク・メモリ、１０−１１と１−１は下位バンク
・メモリ、ＤＢはデータ・バス、ＡＤＢはアドレス・バ
スをそれぞれ示している。マイクロプロセッサ１はデー
タ・バスＤＢに接続されると共にアドレス・バスＡＤＢ
に接続されている。データ・バスＤＢのバス幅は１６ビ
ツトである。ＤＭＡＣ２−０ないし２−２は所定のイン
タフェースを介してバス・コントローラ３に接続されて
いる。バス・コントローラ３はバス支配権を付与するた
めの制御及びこれに関連せる制御を行うものである。デ
ータ・セレクタ４−０は、バス・コントローラ３からの
制御信号に従ってＤＭＡＣ２−０からのアドレス又はマ
イクロプロセッサ１からのアドレスの何れか一方を出力
する。同様に、データ・セレクタ４−１は、バス・コン
トローラ３からの制御信号に従ってＤＭＡＣ２−１から
のアドレス又はマイクロプロセッサ１からのアドレスの
何れか一方を出力する。ミニフロッピィ・ディスク装置
５とＤＭＡＣ２−０の間には所定のインタフェースが設
置され、両者はこのインタフェースを介して要求信号や
応答信号の遺り取りを行う。回線アダプタ６とＤＭＡＣ
２−１の間、及び磁気ディスク装置とＤＭＡＣ２−２の
間にも同様なインタフェースが設置されている。上位バ
ンク・メモリ１０−０とミニフロッピィ・ディスク装置
５の間の入出力バスのデータ・バス幅は８ビツトであり
、また、上位バンク・メモリ１０−０はデータ・バスの
上位８ビツトに接続されている。下位バンク・メモリ１
０−１と回線アダプタ６の間の入出力バスのデータ・バ
ス幅も８ビツトであり、また下位バンク・メモリ１Ｏ−
１はデータ・バスＤＢの下位８ビツトに接続されている
。上位バンク・メモリ１１−〇はデータ・バスＤＢの上
位８ビツトに接続されており、下位バンク・メモリ１１
−１はデータ・バスＤＢの下位８ビツトに接続されてい
る。磁気ディスク装置７の入出力バスのバス幅は１６ビ
ツトであり、これはデータ・バスＤＢに接続されている
。
し２−２はＤＭＡＣ，３はバス・コントローラ、４−０
と４−１はデータ・セレクタ、５はミニフロッピィ・デ
ィスク装置、６は回線アダプタ、７は磁気ディスク装置
、８はドライバ、９はレシーバ、１０−０と１１−０は
上位バンク・メモリ、１０−１１と１−１は下位バンク
・メモリ、ＤＢはデータ・バス、ＡＤＢはアドレス・バ
スをそれぞれ示している。マイクロプロセッサ１はデー
タ・バスＤＢに接続されると共にアドレス・バスＡＤＢ
に接続されている。データ・バスＤＢのバス幅は１６ビ
ツトである。ＤＭＡＣ２−０ないし２−２は所定のイン
タフェースを介してバス・コントローラ３に接続されて
いる。バス・コントローラ３はバス支配権を付与するた
めの制御及びこれに関連せる制御を行うものである。デ
ータ・セレクタ４−０は、バス・コントローラ３からの
制御信号に従ってＤＭＡＣ２−０からのアドレス又はマ
イクロプロセッサ１からのアドレスの何れか一方を出力
する。同様に、データ・セレクタ４−１は、バス・コン
トローラ３からの制御信号に従ってＤＭＡＣ２−１から
のアドレス又はマイクロプロセッサ１からのアドレスの
何れか一方を出力する。ミニフロッピィ・ディスク装置
５とＤＭＡＣ２−０の間には所定のインタフェースが設
置され、両者はこのインタフェースを介して要求信号や
応答信号の遺り取りを行う。回線アダプタ６とＤＭＡＣ
２−１の間、及び磁気ディスク装置とＤＭＡＣ２−２の
間にも同様なインタフェースが設置されている。上位バ
ンク・メモリ１０−０とミニフロッピィ・ディスク装置
５の間の入出力バスのデータ・バス幅は８ビツトであり
、また、上位バンク・メモリ１０−０はデータ・バスの
上位８ビツトに接続されている。下位バンク・メモリ１
０−１と回線アダプタ６の間の入出力バスのデータ・バ
ス幅も８ビツトであり、また下位バンク・メモリ１Ｏ−
１はデータ・バスＤＢの下位８ビツトに接続されている
。上位バンク・メモリ１１−〇はデータ・バスＤＢの上
位８ビツトに接続されており、下位バンク・メモリ１１
−１はデータ・バスＤＢの下位８ビツトに接続されてい
る。磁気ディスク装置７の入出力バスのバス幅は１６ビ
ツトであり、これはデータ・バスＤＢに接続されている
。
第２図はバス・コントローラ３の１実施例構成を示す図
である。第２図において、１２はプライオリティ・エン
コーダ、１３は許諾信号発生部をそれぞれ示している。
である。第２図において、１２はプライオリティ・エン
コーダ、１３は許諾信号発生部をそれぞれ示している。
また、ＢＲｉ （ｉ＝ｏ、１゜２）はバス使用要求信
号、ＢＧＰ及びＢＧｉ （ｉ＝０．１．２）はバス許
諾信号、ＳＥＬ ｊはデータ・セレクタ４−ｊ （Ｊ
＝０． １）に対する制御信号をそれぞれ示している。
号、ＢＧＰ及びＢＧｉ （ｉ＝０．１．２）はバス許
諾信号、ＳＥＬ ｊはデータ・セレクタ４−ｊ （Ｊ
＝０． １）に対する制御信号をそれぞれ示している。
バス・コントローラの動作説明をする。あるバス・マス
クからＢＲｉを受けとるとプライオリティ・エンコーダ
１２があらかじめ決められている優先順位にもとづいて
それより優先度の高いＢＲがなければ許諾信号発生部１
３にバス占有要求をつたえる。許諾信号発生部１３はバ
ス要求したバス・マスクが使用するバスが使用されてい
れば、使用終了まで待ち、使用されていなければすぐに
ＢＧＰ、ＢＧｉを出力しバス使用を許可する。また５Ｅ
Ｌｊも出力し、それによりデータ・セレクターを選出す
る。
クからＢＲｉを受けとるとプライオリティ・エンコーダ
１２があらかじめ決められている優先順位にもとづいて
それより優先度の高いＢＲがなければ許諾信号発生部１
３にバス占有要求をつたえる。許諾信号発生部１３はバ
ス要求したバス・マスクが使用するバスが使用されてい
れば、使用終了まで待ち、使用されていなければすぐに
ＢＧＰ、ＢＧｉを出力しバス使用を許可する。また５Ｅ
Ｌｊも出力し、それによりデータ・セレクターを選出す
る。
次に本発明の実施例の動作を説明する。ＤＭＡＣ２−０
ないし２−２が全て動作していない場°合は、バス・コ
ントローラ３からマイクロプロセッサｌに対するバス許
諾信号ＢＧＰが出力され、マイクロプロセッサ１がデー
タ・バスＤＢ全体に対するバス支配権を持つ。ミニフロ
ッピィ・ディスク装置５がＤＭＡを要求するＤＭＡ要求
信号ＤＲＯがＤＭＡＣ２−０に入力されると、ＤＭＡＣ
２−０はバス・コントローラ３に対してバス使用要求信
号ＢＲＯを出力する。これを受は取ると、バス・コント
ローラ３は、プライオリティを判断し、高い優先度を持
つＤＭＡＣが動作中であれば、その終了を待つ。ＤＭＡ
Ｃ２−１が動作中であっても、ＤＭＡＣ２−０はバス支
配権を獲得することが出来る。さて、ＤＭＡＣ２−０が
バス許諾信号としてＢＣ，０を受は取る時は、マイクロ
プロセッサ１に対するバス許諾信号はノンアクティブに
なる。ＤＭＡＣ２−０がミニフロッピィ・ディスク装置
５に対してＤＭＡ許諾信号ＤＡＣＫＯ信号を出力するこ
とにより、ミニフロッピィ・ディスク装置のＤＭＡ転送
が開始される。終了通知はＤＭＡＣ２−Ｑより出力され
るＤＯＮＥＯがミニフロッピィ・ディスク装置５に出力
されることにより判断される。ＤＭＡＣ２−０及び２−
１が共に非動作状態になれば、再びバス許諾信号ＢＧＰ
が出力されてマイクロプロセッサ１がバス支配権を獲得
する。回線制御部６がＤＭＡ要求を出したときにも同様
な動作が行われる。
ないし２−２が全て動作していない場°合は、バス・コ
ントローラ３からマイクロプロセッサｌに対するバス許
諾信号ＢＧＰが出力され、マイクロプロセッサ１がデー
タ・バスＤＢ全体に対するバス支配権を持つ。ミニフロ
ッピィ・ディスク装置５がＤＭＡを要求するＤＭＡ要求
信号ＤＲＯがＤＭＡＣ２−０に入力されると、ＤＭＡＣ
２−０はバス・コントローラ３に対してバス使用要求信
号ＢＲＯを出力する。これを受は取ると、バス・コント
ローラ３は、プライオリティを判断し、高い優先度を持
つＤＭＡＣが動作中であれば、その終了を待つ。ＤＭＡ
Ｃ２−１が動作中であっても、ＤＭＡＣ２−０はバス支
配権を獲得することが出来る。さて、ＤＭＡＣ２−０が
バス許諾信号としてＢＣ，０を受は取る時は、マイクロ
プロセッサ１に対するバス許諾信号はノンアクティブに
なる。ＤＭＡＣ２−０がミニフロッピィ・ディスク装置
５に対してＤＭＡ許諾信号ＤＡＣＫＯ信号を出力するこ
とにより、ミニフロッピィ・ディスク装置のＤＭＡ転送
が開始される。終了通知はＤＭＡＣ２−Ｑより出力され
るＤＯＮＥＯがミニフロッピィ・ディスク装置５に出力
されることにより判断される。ＤＭＡＣ２−０及び２−
１が共に非動作状態になれば、再びバス許諾信号ＢＧＰ
が出力されてマイクロプロセッサ１がバス支配権を獲得
する。回線制御部６がＤＭＡ要求を出したときにも同様
な動作が行われる。
以上の説明から明らかなように、本発明によれば、デー
タ転送を効率よく行うことが出来る。
タ転送を効率よく行うことが出来る。
第１図は本発明の１実施例のプロ・ツク図、第２図はバ
ス・コントローラ３の１実施例構成を示す図である。 １・・・マイクロプロセッサ、２−０ないし２−２・・
・ＤＭＡＣ，３・・・バス・コントローラ、４−０と４
−１・・・データ・セレクタ、５・・・ミニフロ・ンピ
イ・ディスク装置、６・・・回線アダプタ、７・・・磁
気ディスク装置、８・・・ドライバ、９・・・レシーバ
、１〇−０と１１−０・・・上位バンク・メモリ、１０
−１と１１−１・・・下位バンク・メモリ、ＤＢ・・・
データ・バス、ＡＤＢ・・・アドレス・バス、１２・・
・プライオリティ・エンコーダ、１３・・・許諾信号発
生部。
ス・コントローラ３の１実施例構成を示す図である。 １・・・マイクロプロセッサ、２−０ないし２−２・・
・ＤＭＡＣ，３・・・バス・コントローラ、４−０と４
−１・・・データ・セレクタ、５・・・ミニフロ・ンピ
イ・ディスク装置、６・・・回線アダプタ、７・・・磁
気ディスク装置、８・・・ドライバ、９・・・レシーバ
、１〇−０と１１−０・・・上位バンク・メモリ、１０
−１と１１−１・・・下位バンク・メモリ、ＤＢ・・・
データ・バス、ＡＤＢ・・・アドレス・バス、１２・・
・プライオリティ・エンコーダ、１３・・・許諾信号発
生部。
Claims (1)
- プロセッサと、第１の共通バス使用の制御装置と、第２
の共通バス使用の制御装置と、Ｎビットのバス幅を持つ
と共に上記プロセッサに接続されたデータ・バスと、上
記第１の共通バス使用の制御装置に対応する第１のメモ
リと、上記第２の共通バス使用の制御装置に対応する第
２のメモリと、上記第１のメモリと接続された第１の入
出力装置と、上記第２のメモリと接続された第２の入出
力装置と、バス・コントローラとを具備し、上記第１の
メモリは上記データ・バスのＭビット（Ｍ＜Ｎ）に接続
され、上記第２のメモリは上記データ・バスのＮ−Ｍビ
ットに接続され、上記バス・コントローラは、上記第１
の共通バス使用の制御装置からバス使用要求があった時
、優先度の高い他の共通バス使用の制御装置が動作中で
ない場合には上記第２の共通バス使用の制御装置が動作
中であっても上記第１の共通バス使用の制御装置にバス
支配権を付与し、上記第２の共通バス使用の制御装置か
らバス使用要求があった時、優先度の高い他の共通バス
使用の制御装置が動作中でない場合には上記第１の共通
バス使用の制御装置が動作中であっても上記第２の共通
バス使用の制御装置にバス支配権を付与するよう構成さ
れていることを特徴とするバス分割制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26582684A JPS61143863A (ja) | 1984-12-17 | 1984-12-17 | バス分割制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26582684A JPS61143863A (ja) | 1984-12-17 | 1984-12-17 | バス分割制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61143863A true JPS61143863A (ja) | 1986-07-01 |
Family
ID=17422588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26582684A Pending JPS61143863A (ja) | 1984-12-17 | 1984-12-17 | バス分割制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61143863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7213084B2 (en) | 2003-10-10 | 2007-05-01 | International Business Machines Corporation | System and method for allocating memory allocation bandwidth by assigning fixed priority of access to DMA machines and programmable priority to processing unit |
-
1984
- 1984-12-17 JP JP26582684A patent/JPS61143863A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7213084B2 (en) | 2003-10-10 | 2007-05-01 | International Business Machines Corporation | System and method for allocating memory allocation bandwidth by assigning fixed priority of access to DMA machines and programmable priority to processing unit |
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