JPH1115792A - マルチマイクロプロセッサシステム - Google Patents
マルチマイクロプロセッサシステムInfo
- Publication number
- JPH1115792A JPH1115792A JP16638997A JP16638997A JPH1115792A JP H1115792 A JPH1115792 A JP H1115792A JP 16638997 A JP16638997 A JP 16638997A JP 16638997 A JP16638997 A JP 16638997A JP H1115792 A JPH1115792 A JP H1115792A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- bus
- circuit
- circuits
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 本発明は、複数のマイクロプロセッサを使っ
たシステムでの回路規模を縮小でき、且つ効率の良いマ
ルチマイクロプロセッサシステムを提供する。 【解決手段】 マイクロプロセッサ回路１がマイクロプ
ロセッサ回路２にアクセスをしたい時は、マイクロプロ
セッサ回路１からバス調停部５に制御信号７で要求をし
て、バス調停部５とマイクロプロセッサ回路２が制御信
号８によって要求に対してＯＫを返すことによって、マ
イクロプロセッサ回路１はマイクロプロセッサ回路２と
データの受渡しを行う。
たシステムでの回路規模を縮小でき、且つ効率の良いマ
ルチマイクロプロセッサシステムを提供する。 【解決手段】 マイクロプロセッサ回路１がマイクロプ
ロセッサ回路２にアクセスをしたい時は、マイクロプロ
セッサ回路１からバス調停部５に制御信号７で要求をし
て、バス調停部５とマイクロプロセッサ回路２が制御信
号８によって要求に対してＯＫを返すことによって、マ
イクロプロセッサ回路１はマイクロプロセッサ回路２と
データの受渡しを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチマイクロプ
ロセッサシステムに関し、特に共通バスを使用するシス
テムに関する。
ロセッサシステムに関し、特に共通バスを使用するシス
テムに関する。
【０００２】
【従来の技術】マルチプロセッサシステムを構成する方
法には、共通バスの使用、専用バスの使用、共有メモリ
の使用したものがある。
法には、共通バスの使用、専用バスの使用、共有メモリ
の使用したものがある。
【０００３】その中で共通バスをしようしたものの従来
技術は、平２ー２１９１６６号公報に記載されているよ
うに、複数個のプロセッサの中でメインのプロセッサを
決め、その他のプロセッサはメインプロセッサに要求を
出すことによって、バスの使用権を獲得し自分以外のプ
ロセッサに対して必要なデータの読み書きを行う。しか
し、この方式ではメイン以外のプロセッサにアクセスす
るときに必ずメインプロセッサの通常の制御を止めて、
割り込み処理をしなくてはならない。そのため、従来の
マルチプロセッサシステムではプロセッサの数が増加す
るとメインのプロセッサに対する割り込みが多数発生
し、メインプロセッサ本来の処理が遅くなる。
技術は、平２ー２１９１６６号公報に記載されているよ
うに、複数個のプロセッサの中でメインのプロセッサを
決め、その他のプロセッサはメインプロセッサに要求を
出すことによって、バスの使用権を獲得し自分以外のプ
ロセッサに対して必要なデータの読み書きを行う。しか
し、この方式ではメイン以外のプロセッサにアクセスす
るときに必ずメインプロセッサの通常の制御を止めて、
割り込み処理をしなくてはならない。そのため、従来の
マルチプロセッサシステムではプロセッサの数が増加す
るとメインのプロセッサに対する割り込みが多数発生
し、メインプロセッサ本来の処理が遅くなる。
【０００４】図６は上記のような従来のマルチプロセッ
サシステムのブロック図である。
サシステムのブロック図である。
【０００５】この従来のマルチプロセッサシステムは、
マイクロプロセッサ５７、ＲＯＭ６９、ＲＡＭ７０を含
む主となるマイクロプロセッサ回路５１と、同様にマイ
クロプロセッサ回路５２、５３、５４と、マイクロプロ
セッサ選択制御回路５５と、サービス要求信号伝送回路
５６で構成される。
マイクロプロセッサ５７、ＲＯＭ６９、ＲＡＭ７０を含
む主となるマイクロプロセッサ回路５１と、同様にマイ
クロプロセッサ回路５２、５３、５４と、マイクロプロ
セッサ選択制御回路５５と、サービス要求信号伝送回路
５６で構成される。
【０００６】マイクロプロセッサ回路５２が、主となる
マイクロプロセッサ回路５１のサービスを受けたい時に
は、サービス要求信号６１がサービス要求伝達回路５６
へ出力され、他の制御対象となるマイクロプロセッサ回
路５３、５４からの要求とぶつからないようにして、サ
ービス要求信号６４が主となるマイクロプロセッサ回路
５１へ伝達される。主となるマイクロプロセッサ回路５
１は、サービス要求信号６４を受けとると、どの制御対
象となるマイクロプロセッサ回路からのサービス要求で
あるか判断してサービスを提供することとなる。主とな
るマイクロプロセッサ回路５１が提供するサービスと
は、マイクロプロセッサ選択信号５５により、サービス
要求のあった制御対象となるマイクロプロセッサ回路５
２のバス６６と主となるマイクロプロセッサ回路１のバ
ス６５を接続し、マイクロプロセッサ５２へデータの転
送を行う。
マイクロプロセッサ回路５１のサービスを受けたい時に
は、サービス要求信号６１がサービス要求伝達回路５６
へ出力され、他の制御対象となるマイクロプロセッサ回
路５３、５４からの要求とぶつからないようにして、サ
ービス要求信号６４が主となるマイクロプロセッサ回路
５１へ伝達される。主となるマイクロプロセッサ回路５
１は、サービス要求信号６４を受けとると、どの制御対
象となるマイクロプロセッサ回路からのサービス要求で
あるか判断してサービスを提供することとなる。主とな
るマイクロプロセッサ回路５１が提供するサービスと
は、マイクロプロセッサ選択信号５５により、サービス
要求のあった制御対象となるマイクロプロセッサ回路５
２のバス６６と主となるマイクロプロセッサ回路１のバ
ス６５を接続し、マイクロプロセッサ５２へデータの転
送を行う。
【０００７】上記従来例の動作について図７を用いて説
明する。
明する。
【０００８】図７は図６のマルチプロセッサシステムの
動作を示したフローチャートである。
動作を示したフローチャートである。
【０００９】マイクロプロセッサ５７が通常動作時に、
マイクロプロセッサ５８からのサービス要求信号６１
が、サービス要求信号伝達回路５６に入力され処理を施
されたサービス要求信号６４がマイクロプロセッサ５７
に入力され割り込みの許可を待つ。（ステップ７１）
マイクロプロセッサ５８からのサービス要求信号６１
が、サービス要求信号伝達回路５６に入力され処理を施
されたサービス要求信号６４がマイクロプロセッサ５７
に入力され割り込みの許可を待つ。（ステップ７１）
【００１０】許可されたら、マイクロプロセッサ５７が
マイクロプロセッサ選択制御回路５５によって、マイク
ロプロセッサ５８とのバスを接続し、データ転送を行
う。（ステップ７２）
マイクロプロセッサ選択制御回路５５によって、マイク
ロプロセッサ５８とのバスを接続し、データ転送を行
う。（ステップ７２）
【００１１】データ転送が終了したら、マイクロプロセ
ッサ５７、５８のバスを切り離し終了する。（ステップ
７３）
ッサ５７、５８のバスを切り離し終了する。（ステップ
７３）
【００１２】
【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。
術には以下に掲げる問題点があった。
【００１３】マルチプロセッサシステムを構成する方法
には、共通バスの使用、専用バスの使用、共有メモリの
使用が考えら、そのどの方法にも欠点がある。
には、共通バスの使用、専用バスの使用、共有メモリの
使用が考えら、そのどの方法にも欠点がある。
【００１４】共通バスを用いる方法は複数のプロセッサ
が同時にバスを使用することができず、それぞれのプロ
セッサ単体での効率が悪いという問題点があった。
が同時にバスを使用することができず、それぞれのプロ
セッサ単体での効率が悪いという問題点があった。
【００１５】また、専用バスを用いる方法は共有バスと
比べて、プロセッサの効率は良いがプロセッサ間でデー
タのやり取りを行いたい時にバスになっていないため、
データの受け渡しが出来ない。また受け渡しが行える場
合でも処理が複雑になる。即ち効率が悪いという問題点
があった。
比べて、プロセッサの効率は良いがプロセッサ間でデー
タのやり取りを行いたい時にバスになっていないため、
データの受け渡しが出来ない。また受け渡しが行える場
合でも処理が複雑になる。即ち効率が悪いという問題点
があった。
【００１６】また、共有メモリを用いる方法はそれぞれ
のプロセッサは専用にバスを持っているので大変都合が
良いが、３つ以上のプロセッサを用いたシステムでは回
路規模が等比数列的に膨大になるという問題点があっ
た。
のプロセッサは専用にバスを持っているので大変都合が
良いが、３つ以上のプロセッサを用いたシステムでは回
路規模が等比数列的に膨大になるという問題点があっ
た。
【００１７】上述した従来のマルチプロセッサシステム
では主となるプロセッサがバス調停の制御をしなければ
ならず、主となるプロセッサの負荷が増大し、その間主
となるプロセッサの本来の処理が停止してしまう、即ち
効率が悪いという問題点があった。
では主となるプロセッサがバス調停の制御をしなければ
ならず、主となるプロセッサの負荷が増大し、その間主
となるプロセッサの本来の処理が停止してしまう、即ち
効率が悪いという問題点があった。
【００１８】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、複数のマイクロプ
ロセッサを使ったシステムでの回路規模を縮小でき、且
つ効率の良いマルチマイクロプロセッサシステムを提供
する点にある。
のであり、その目的とするところは、複数のマイクロプ
ロセッサを使ったシステムでの回路規模を縮小でき、且
つ効率の良いマルチマイクロプロセッサシステムを提供
する点にある。
【００１９】
【課題を解決するための手段】本発明の要旨は、複数の
マイクロプロセッサ回路と、該複数のマイクロプロセッ
サ回路と制御信号の受け渡しにより全ての前記マイクロ
プロセッサ回路を制御するバス調停回路と、複数の前記
マイクロプロセッサ回路間を接続するアドレス・データ
バスとを備えたことを特徴とするマルチマイクロプロセ
ッサシステムに存する。
マイクロプロセッサ回路と、該複数のマイクロプロセッ
サ回路と制御信号の受け渡しにより全ての前記マイクロ
プロセッサ回路を制御するバス調停回路と、複数の前記
マイクロプロセッサ回路間を接続するアドレス・データ
バスとを備えたことを特徴とするマルチマイクロプロセ
ッサシステムに存する。
【００２０】なお、前記マイクロプロセッサ回路は、マ
イクロプロセッサと、ＲＯＭと、ＲＡＭと、入出力制御
とを有することも可能である。
イクロプロセッサと、ＲＯＭと、ＲＡＭと、入出力制御
とを有することも可能である。
【００２１】また、前記バス調停回路からの制御信号に
よって前記マイクロプロセッサ回路の入出力制御で内部
バスと共通バスとの接続／非接続が制御されることも可
能である。
よって前記マイクロプロセッサ回路の入出力制御で内部
バスと共通バスとの接続／非接続が制御されることも可
能である。
【００２２】複数の前記マイクロプロセッサ回路は前記
バス調停回路に制御バスにより接続されることも可能で
ある。
バス調停回路に制御バスにより接続されることも可能で
ある。
【００２３】また、前記マイクロプロセッサ回路の、マ
イクロプロセッサと、ＲＯＭと、ＲＡＭと、入出力制御
と、マイクロプロセッサとは、内部アドレス・データバ
スにより接続されることも可能である。
イクロプロセッサと、ＲＯＭと、ＲＡＭと、入出力制御
と、マイクロプロセッサとは、内部アドレス・データバ
スにより接続されることも可能である。
【００２４】また、前記複数のマイクロプロセッサ回路
は互いに並列的に接続されることも可能である。
は互いに並列的に接続されることも可能である。
【００２５】本発明に係るマルチマイクロプロセッサシ
ステムは、以上のように構成されるので、共有メモリを
不要とし、回路規模を縮小する。
ステムは、以上のように構成されるので、共有メモリを
不要とし、回路規模を縮小する。
【００２６】また、マイクロプロセッサ回路にメイン／
サブといった概念を持たないことにより、必要時にそれ
ぞれのマイクロプロセッサがメインとなって、他のマイ
クロプロセッサに対してアクセスすることを可能にす
る。
サブといった概念を持たないことにより、必要時にそれ
ぞれのマイクロプロセッサがメインとなって、他のマイ
クロプロセッサに対してアクセスすることを可能にす
る。
【００２７】また、マイクロプロセッサ回路がそれぞれ
閉じたシステムで構成されているので、マイクロプロセ
ッサ間の処理に関係ないマイクロプロセッサ回路に、処
理を止めることなく効率的に処理を行うことを可能とす
る。
閉じたシステムで構成されているので、マイクロプロセ
ッサ間の処理に関係ないマイクロプロセッサ回路に、処
理を止めることなく効率的に処理を行うことを可能とす
る。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２９】本実施の形態に係るマルチマイクロプロセ
ッサシステムは、図１に示すように、バス調停回路５
と、このバス調停回路５に並列的に接続された４つのマ
イクロプロセッサ回路１〜４とを備えている。各マイク
ロプロセッサ回路１〜４とバス調停回路５とは、制御バ
ス７、８、９、１０により接続されている。各マイクロ
プロセッサ回路１〜４は、データ・アドレスバス６によ
り接続されている。
ッサシステムは、図１に示すように、バス調停回路５
と、このバス調停回路５に並列的に接続された４つのマ
イクロプロセッサ回路１〜４とを備えている。各マイク
ロプロセッサ回路１〜４とバス調停回路５とは、制御バ
ス７、８、９、１０により接続されている。各マイクロ
プロセッサ回路１〜４は、データ・アドレスバス６によ
り接続されている。
【００３０】図２は、本発明の実施の形態におけるマイ
クロプロセッサ回路１の構成を示すブロック図である。
マイクロプロセッサ１１-1と、ＲＯＭ１２-1と、ＲＡＭ
１３-1と、入出力部１４と、これらを繋ぐ専用データ・
アドレスバス１５から構成されており、通常マイクロプ
ロセッサ回路１に閉じた動作を行う。他のマイクロプロ
セッサにアクセスしたい時や、他のマイクロプロセッサ
がマイクロプロセッサ１１にアクセスしたい時は制御バ
ス７によりマイクロプロセッサ１１の動作を止めたり、
入出力部１４の制御を行う。その制御バスの詳細な説明
は、他のマイクロプロセッサ回路２、３、４の専用バス
に開放要求を行うバス開放要求信号２１と、いずれのマ
イクロプロセッサ回路１〜４の専用バスかを識別するた
めの要求バス識別ＩＤ信号２２と、専用バスの開放要求
を行ったマイクロプロセッサからの専用バスを明け渡す
ことを許可するバス開放許可信号２３と、他のマイクロ
プロセッサからの自専用バスの開放を要求するバス要求
信号２４と、他のマイクロプロセッサからのバス開放要
求に対して開放したこと解放したことを通知するバス許
可信号２５から構成され、その全ての信号がマイクロプ
ロセッサ１１に接続される。また、バス開放許可信号２
３と、バス許可信号２５は入出力制御部１４にも入力さ
れる。なお、本明細書及び図面において添字「-1」はマ
イクロプロセッサ回路１のもの、「-2」はマイクロプロ
セッサ回路２のもの、「-3」はマイクロプロセッサ回路
３のもの、「-4」はマイクロプロセッサ回路４のもので
あることを意味する。
クロプロセッサ回路１の構成を示すブロック図である。
マイクロプロセッサ１１-1と、ＲＯＭ１２-1と、ＲＡＭ
１３-1と、入出力部１４と、これらを繋ぐ専用データ・
アドレスバス１５から構成されており、通常マイクロプ
ロセッサ回路１に閉じた動作を行う。他のマイクロプロ
セッサにアクセスしたい時や、他のマイクロプロセッサ
がマイクロプロセッサ１１にアクセスしたい時は制御バ
ス７によりマイクロプロセッサ１１の動作を止めたり、
入出力部１４の制御を行う。その制御バスの詳細な説明
は、他のマイクロプロセッサ回路２、３、４の専用バス
に開放要求を行うバス開放要求信号２１と、いずれのマ
イクロプロセッサ回路１〜４の専用バスかを識別するた
めの要求バス識別ＩＤ信号２２と、専用バスの開放要求
を行ったマイクロプロセッサからの専用バスを明け渡す
ことを許可するバス開放許可信号２３と、他のマイクロ
プロセッサからの自専用バスの開放を要求するバス要求
信号２４と、他のマイクロプロセッサからのバス開放要
求に対して開放したこと解放したことを通知するバス許
可信号２５から構成され、その全ての信号がマイクロプ
ロセッサ１１に接続される。また、バス開放許可信号２
３と、バス許可信号２５は入出力制御部１４にも入力さ
れる。なお、本明細書及び図面において添字「-1」はマ
イクロプロセッサ回路１のもの、「-2」はマイクロプロ
セッサ回路２のもの、「-3」はマイクロプロセッサ回路
３のもの、「-4」はマイクロプロセッサ回路４のもので
あることを意味する。
【００３１】また、マイクロプロセッサ回路２、３、４
についても、マイクロプロセッサ回路１と同様な回路構
成になっており、それぞれ閉じた動作をする。
についても、マイクロプロセッサ回路１と同様な回路構
成になっており、それぞれ閉じた動作をする。
【００３２】また制御バス８、９、１０についても制御
バス７と同様の制御信号になっている。
バス７と同様の制御信号になっている。
【００３３】また、バス調停回路部５は、制御バス７、
８、９、１０でそれぞれマイクロプロセッサ回路１、
２、３、４と接続され各種制御を行う。
８、９、１０でそれぞれマイクロプロセッサ回路１、
２、３、４と接続され各種制御を行う。
【００３４】また、データ・アドレスバス６はマイクロ
プロセッサ回路１、２、３、４と接続される共通バスで
ある。
プロセッサ回路１、２、３、４と接続される共通バスで
ある。
【００３５】図３は、本発明の実施の形態におけるバス
調停回路５の構成を示すブロック図である。要求バス識
別ＩＤ信号２２-1〜４はＤＥＣ回路３１に入力されデコ
ードされた信号が出力回路３２から信号を出力するかの
制御する出力制御部３３は、バス開放要求２１-1〜4の
いずれの信号が有効なものかが決定され、同時に２つ以
上のバス開放要求があった時は先着を優先し、後着は待
機させておく。また、バス開放要求２１-1〜4はＯＲ回
路３４で、どれか１つの信号がアクティブになれば、ア
クティブ信号が出力される。このアクティブ信号と出力
回路３２の信号がＡＮＤ回路３６に入力され両信号がア
クティブの時に出力がアクティブになる。その出力され
た信号が、バス要求信号２４-1〜4である。また、その
バス要求信号２４-1〜4である。また、そのバス要求信
号２４-1〜4とバス許可信号２５-1〜4のＯＲ回路３５の
出力のＡＮＤ回路３７に入力され、その出力がバス開放
許可２３-1〜4となる。
調停回路５の構成を示すブロック図である。要求バス識
別ＩＤ信号２２-1〜４はＤＥＣ回路３１に入力されデコ
ードされた信号が出力回路３２から信号を出力するかの
制御する出力制御部３３は、バス開放要求２１-1〜4の
いずれの信号が有効なものかが決定され、同時に２つ以
上のバス開放要求があった時は先着を優先し、後着は待
機させておく。また、バス開放要求２１-1〜4はＯＲ回
路３４で、どれか１つの信号がアクティブになれば、ア
クティブ信号が出力される。このアクティブ信号と出力
回路３２の信号がＡＮＤ回路３６に入力され両信号がア
クティブの時に出力がアクティブになる。その出力され
た信号が、バス要求信号２４-1〜4である。また、その
バス要求信号２４-1〜4である。また、そのバス要求信
号２４-1〜4とバス許可信号２５-1〜4のＯＲ回路３５の
出力のＡＮＤ回路３７に入力され、その出力がバス開放
許可２３-1〜4となる。
【００３６】次に、本発明の実施形態の動作について図
１及び図２と図４を参照して説明する。
１及び図２と図４を参照して説明する。
【００３７】図４は、図１及び図２のマルチマイクロプ
ロセッサシステムの動作を示すフローチャートである。
ロセッサシステムの動作を示すフローチャートである。
【００３８】マイクロプロセッサ１１-1がマイクロプロ
セッサ回路２のデータ（ＲＡＭ１３-2）へリード／ライ
トを行いたい時は（ステップ４１）、マイクロプロセッ
サ１１-1がバス解放要求信号２１-1とマイクロプロセッ
サ回路２を示す要求バス認識ＩＤ２２-1を出力し、それ
を受けたバス調停回路５はマイクロプロセッサ１１-2に
対して他のバスからの要求信号２４-2を出力する。（ス
テップ４２）
セッサ回路２のデータ（ＲＡＭ１３-2）へリード／ライ
トを行いたい時は（ステップ４１）、マイクロプロセッ
サ１１-1がバス解放要求信号２１-1とマイクロプロセッ
サ回路２を示す要求バス認識ＩＤ２２-1を出力し、それ
を受けたバス調停回路５はマイクロプロセッサ１１-2に
対して他のバスからの要求信号２４-2を出力する。（ス
テップ４２）
【００３９】マイクロプロセッサ１１-2は、自処理の終
了後他のバスへの許可信号であるバス許可２５-2をバス
調停回路５へ返し、バス調停回路５はマイクロプロセッ
サ１１-1に他のバスからの許可信号であるバス解放許可
信号２３-1を出力しマイクロプロセッサは１１-1はマイ
クロプロセッサ回路２にアクセスを行う。（ステップ４
３）
了後他のバスへの許可信号であるバス許可２５-2をバス
調停回路５へ返し、バス調停回路５はマイクロプロセッ
サ１１-1に他のバスからの許可信号であるバス解放許可
信号２３-1を出力しマイクロプロセッサは１１-1はマイ
クロプロセッサ回路２にアクセスを行う。（ステップ４
３）
【００４０】全ての処理が終了したらマイクロプロセッ
サ１１-1はバス開放要求２１-1と、バス要求ＩＤ２２-1
を取り下げて、それを受けたバス調停回路５は制御して
いる全ての信号（バス調停回路５が出力している全ての
信号。上記の場合、バス要求２４−２、バス開放許可２
３−１）を取り下げて、一連の処理を終了する。（ステ
ップ４４）
サ１１-1はバス開放要求２１-1と、バス要求ＩＤ２２-1
を取り下げて、それを受けたバス調停回路５は制御して
いる全ての信号（バス調停回路５が出力している全ての
信号。上記の場合、バス要求２４−２、バス開放許可２
３−１）を取り下げて、一連の処理を終了する。（ステ
ップ４４）
【００４１】実施の形態に係るマルチマイクロプロセッ
サシステムは上記の如く構成されているので、以下に掲
げる効果を奏する。
サシステムは上記の如く構成されているので、以下に掲
げる効果を奏する。
【００４２】上記の如く共有メモリを必要としないの
で、回路規模を縮小することができる。
で、回路規模を縮小することができる。
【００４３】また、入出力制御を増やすことで対応でき
るので、複数個のプロセッサを使ったシステムにおい
て、ハードウェアの規模を小さくすることができる。そ
の結果、本実施の形態によれば、実装面積を増加させる
ことができる。
るので、複数個のプロセッサを使ったシステムにおい
て、ハードウェアの規模を小さくすることができる。そ
の結果、本実施の形態によれば、実装面積を増加させる
ことができる。
【００４４】また、マイクロプロセッサ回路１〜４にメ
イン／サブといった概念を持たせないことにより、必要
時にそれぞれのマイクロプロセッサ１１-1〜4いずれか
がメインとなって、他のマイクロプロセッサに対してア
クセスすることができる。換言すると、マイクロプロセ
ッサ回路がそれぞれ閉じたシステムで構成されているの
で、マイクロプロセッサ１１-1〜4間の処理に関係ない
マイクロプロセッサ回路１１-1〜4は、処理を止めるこ
となく効率的に処理を行うことができる。その結果、上
記マルチマイクロプロセッサシステムによれば効率を良
く処理を行うことができる。
イン／サブといった概念を持たせないことにより、必要
時にそれぞれのマイクロプロセッサ１１-1〜4いずれか
がメインとなって、他のマイクロプロセッサに対してア
クセスすることができる。換言すると、マイクロプロセ
ッサ回路がそれぞれ閉じたシステムで構成されているの
で、マイクロプロセッサ１１-1〜4間の処理に関係ない
マイクロプロセッサ回路１１-1〜4は、処理を止めるこ
となく効率的に処理を行うことができる。その結果、上
記マルチマイクロプロセッサシステムによれば効率を良
く処理を行うことができる。
【００４５】（実施例）本発明の一実施例について図１
及び図２を参照して説明する。図１及び図２は本発明に
係わるマルチメモリシステムの一実施例を示したブロッ
ク図である。
及び図２を参照して説明する。図１及び図２は本発明に
係わるマルチメモリシステムの一実施例を示したブロッ
ク図である。
【００４６】マイクロプロセッサ回路１、２、３、４は
図２に示すように、マイクロプロセッサ１１-1がＲＡＭ
１３-2にアクセスをしたい時はマイクロプロセッサ１１
-1がバス調停回路５に対して、バス開放要求２１-1とバ
ス要求ＩＤ２２-1を出力し、バス調停回路５は上記信号
を処理してマイクロプロセッサ１１-2に対してバス要求
２４-1を出力する。上記信号を受信したマイクロプロセ
ッサ１１-2は現在処理中の作業を終了後、バス許可２５
-2をバス調停回路５に出力し、その後の処理を中断し、
更にアドレス・データバス６と内部アドレス・データバ
ス１５-2を接続し、データの読み書きを行う。バス許可
２５-2を受信したバス調停回路５は処理を行いマイクプ
ロセッサ１１-1に対してバス解放許可２３-1を出力す
る。上記信号を受信したマイクロプロセッサ回路１はア
ドレス・データバス６と内部アドレス・データバス１５
-1を接続し、マイクロプロセッサ１１-1はＲＡＭ１３-2
のデータの読み書きを行う。
図２に示すように、マイクロプロセッサ１１-1がＲＡＭ
１３-2にアクセスをしたい時はマイクロプロセッサ１１
-1がバス調停回路５に対して、バス開放要求２１-1とバ
ス要求ＩＤ２２-1を出力し、バス調停回路５は上記信号
を処理してマイクロプロセッサ１１-2に対してバス要求
２４-1を出力する。上記信号を受信したマイクロプロセ
ッサ１１-2は現在処理中の作業を終了後、バス許可２５
-2をバス調停回路５に出力し、その後の処理を中断し、
更にアドレス・データバス６と内部アドレス・データバ
ス１５-2を接続し、データの読み書きを行う。バス許可
２５-2を受信したバス調停回路５は処理を行いマイクプ
ロセッサ１１-1に対してバス解放許可２３-1を出力す
る。上記信号を受信したマイクロプロセッサ回路１はア
ドレス・データバス６と内部アドレス・データバス１５
-1を接続し、マイクロプロセッサ１１-1はＲＡＭ１３-2
のデータの読み書きを行う。
【００４７】必要なデータの読み書きを終了したマイク
ロプロセッサ１１-1は、バス解放要求２１-1と要求バス
識別ＩＤ２２-1を取り下げる（バス調停回路が出力して
いる信号をアクティブからネガティブ（アクティブでな
くすること）にする）ことによって、バス調停回路５は
全ての割り込みを取り下げ、マイクロプロセッサ回路
１、２は、それぞれの回路内に閉じた通常の処理を再開
する。また、マイクロプロセッサ回路３、４は当然なが
ら上記処理に全く関係ないので、通常の動作を行ったま
まである。
ロプロセッサ１１-1は、バス解放要求２１-1と要求バス
識別ＩＤ２２-1を取り下げる（バス調停回路が出力して
いる信号をアクティブからネガティブ（アクティブでな
くすること）にする）ことによって、バス調停回路５は
全ての割り込みを取り下げ、マイクロプロセッサ回路
１、２は、それぞれの回路内に閉じた通常の処理を再開
する。また、マイクロプロセッサ回路３、４は当然なが
ら上記処理に全く関係ないので、通常の動作を行ったま
まである。
【００４８】斯かるマルチマイクロプロセッサシステム
のタイムチャートを図５に示す。
のタイムチャートを図５に示す。
【００４９】なお、本実施の形態においてはマイクロプ
ロセッサ回路の数は４つであったが、本発明はそれに限
定されず、本発明を適用する上で好適な数にすることが
できる。
ロセッサ回路の数は４つであったが、本発明はそれに限
定されず、本発明を適用する上で好適な数にすることが
できる。
【００５０】なお、各図において、同一構成要素には同
一符号を付している。
一符号を付している。
【００５１】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。
で、以下に掲げる効果を奏する。
【００５２】共有メモリを必要としないので、回路規模
を縮小することができる。
を縮小することができる。
【００５３】また、マイクロプロセッサ回路がそれぞれ
閉じたシステムで構成されているので、マイクロプロセ
ッサ間の処理に関係ないマイクロプロセッサ回路は、処
理を止めることなく効率的に処理を行うことができる。
閉じたシステムで構成されているので、マイクロプロセ
ッサ間の処理に関係ないマイクロプロセッサ回路は、処
理を止めることなく効率的に処理を行うことができる。
【図１】本発明の実施の形態に係るマルチマイクロプロ
セッサシステムのブロック図である。
セッサシステムのブロック図である。
【図２】本発明の実施の形態に係るマイクロプロセッサ
回路詳細図である。
回路詳細図である。
【図３】本発明の実施の形態に係るバス調停回路の詳細
図である。
図である。
【図４】本発明の実施の形態に係るメモリ監視方式の一
実施形態を示すフローチャートである。
実施形態を示すフローチャートである。
【図５】本発明の実施の形態に係るマルチマイクロプロ
セッサシステムのタイムチャートを示す図である。
セッサシステムのタイムチャートを示す図である。
【図６】従来の技術を示す図である。
【図７】従来の技術を示すフローチャートである。
１〜４ マイクロプロセッサ回路 ５ バス調停回路 ６ アドレス・データバス ７〜１０ 制御バス １１-1〜4 マイクロプロセッサ １２-1〜4 ＲＯＭ １３-1〜4 ＲＡＭ １４-1〜4 入出力制御 １５-1〜4 内部アドレス・データバス ２１-1〜4 バス解放要求（Ｏ） ２２-1〜4 要求バスＩＤ ２３-1〜4 バス解放許可（Ｉ） ２４-1〜4 バス要求（Ｉ） ２５-1〜4 バス許可（Ｏ） ３１ ＤＥＣ部 ３２ 出力回路 ３３ 出力制御部 ３４、３５ ＯＲ回路 ３６、３７ ＡＮＤ回路 ４１〜４５ ステップ ５１ 主となるマイクロプロセッサ回路 ５２〜５４ マイクロプロセッサ回路 ５５ マイクロプロセッサ選択制御回路 ５６ サービス要求信号伝達回路 ５７〜６０ マイクロプロセッサ ６１〜６４ サービス要求信号 ６５〜６８ バス ６９ ＲＯＭ ７０ ＲＡＭ ７１〜７４ ステップ
Claims (6)
- 【請求項１】 複数のマイクロプロセッサ回路と、 該複数のマイクロプロセッサ回路と制御信号の受け渡し
により全ての前記マイクロプロセッサ回路を制御するバ
ス調停回路と、 複数の前記マイクロプロセッサ回路間を接続するアドレ
ス・データバスとを備えたことを特徴とするマルチマイ
クロプロセッサシステム。 - 【請求項２】 前記マイクロプロセッサ回路は、マイク
ロプロセッサと、ＲＯＭと、ＲＡＭと、入出力制御とを
有することを特徴とする請求項１記載のマルチマイクロ
プロセッサシステム。 - 【請求項３】 前記バス調停回路からの制御信号によっ
て前記マイクロプロセッサ回路の入出力制御で内部バス
と共通バスとの接続／非接続が制御されることを特徴と
する請求項２記載のマルチプロセッサシステム。 - 【請求項４】 複数の前記マイクロプロセッサ回路は前
記バス調停回路に制御バスにより接続されたことを特徴
とする請求項１乃至３のいずれかに記載のマルチマイク
ロプロセッサシステム。 - 【請求項５】 前記マイクロプロセッサ回路の、マイク
ロプロセッサと、ＲＯＭと、ＲＡＭと、入出力制御と、
マイクロプロセッサとは、内部アドレス・データバスに
より接続されていることを特徴とする請求項１乃至４の
いずれかに記載のいずれかに記載のマルチマイクロプロ
セッサシステム。 - 【請求項６】 前記複数のマイクロプロセッサ回路は互
いに並列的に接続されていることを特徴とする請求項１
乃至５のいずれかに記載のマルチマイクロプロセッサシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16638997A JPH1115792A (ja) | 1997-06-23 | 1997-06-23 | マルチマイクロプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16638997A JPH1115792A (ja) | 1997-06-23 | 1997-06-23 | マルチマイクロプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1115792A true JPH1115792A (ja) | 1999-01-22 |
Family
ID=15830520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16638997A Pending JPH1115792A (ja) | 1997-06-23 | 1997-06-23 | マルチマイクロプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1115792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889292B2 (en) | 2007-07-25 | 2011-02-15 | Toshiba Matsushita Display Technology Co., Ltd. | Liquid crystal display device |
-
1997
- 1997-06-23 JP JP16638997A patent/JPH1115792A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889292B2 (en) | 2007-07-25 | 2011-02-15 | Toshiba Matsushita Display Technology Co., Ltd. | Liquid crystal display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6986005B2 (en) | Low latency lock for multiprocessor computer system | |
| JPS5837585B2 (ja) | ケイサンキソウチ | |
| US5574868A (en) | Bus grant prediction technique for a split transaction bus in a multiprocessor computer system | |
| CA2171170A1 (en) | Pipelined distributed bus arbitration system | |
| KR100708096B1 (ko) | 버스 시스템 및 그 실행 순서 조정방법 | |
| JPH06161950A (ja) | 複式バス・アーキテクチャを有する計算システムに使用するデータ伝送の管理方法。 | |
| JP2734246B2 (ja) | パイプラインバス | |
| JPH1115792A (ja) | マルチマイクロプロセッサシステム | |
| JPS59218532A (ja) | バス接続方式 | |
| KR100243868B1 (ko) | 주 전산기에서의 중재로직 방법 | |
| EP1193605B1 (en) | Apparatus and method for the transfer of signal groups between digital signal processors in a digital signal processing unit | |
| JP3038257B2 (ja) | 電子計算機 | |
| JPS59223827A (ja) | バスア−ビトレ−シヨン回路 | |
| JPS58169660A (ja) | マルチプロセツサシステムの構成方法 | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JPH056333A (ja) | マルチプロセサシステム | |
| JPH04128957A (ja) | マルチプロセッサシステムにおける共有資源の排他制御方法 | |
| JPH0544696B2 (ja) | ||
| JPH02291039A (ja) | メモリ制御システム | |
| JP2907275B2 (ja) | コマンド転送方式 | |
| KR100261731B1 (ko) | 다중 프로세서시스템에 있어서 다중 프로세서 인터럽트 요청 및처리방법 | |
| JPH1139266A (ja) | マルチプロセッサ装置 | |
| JP2976358B2 (ja) | バス獲得制御方式 | |
| JPH04335457A (ja) | バスアービトレーション・システム | |
| JPS61208160A (ja) | コモン・バスによるデユアル・プロセツサ・システム |