JPH06161950A - 複式バス・アーキテクチャを有する計算システムに使用するデータ伝送の管理方法。 - Google Patents

Abstract

(57)【要約】 【目的】 複式バス計算システムにおいて、プロセッサ
・カード資源の使用と他のシステムの資源の使用とのバ
ランス及び最適化を図り、特にバースト・モード伝送に
おけるデータ伝送のオーバーヘッドを減少し処理能力の
向上を図る。 【構成】 保留しているメモリー・リフレッシュ要求を
迅速にサービスし、プロセッサ１０１がそのローカル・
バス２１０の使用を要求する場合、オン・カード・メモ
リーに対する代替バス・マス・マスタ１０４のアクセス
を所定のサイクル数に制限し、代替バス・マスタ１０４
がカード対カード通信バスを所有し、プロセッサ１０１
が該バスを要求する場合、代替バス・マスタ１０４に対
しプロセッサ・ローカル・バスに対する無制限なアクセ
スを許容する各工程を含むことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は広くは複式バス・アーキ
テクチャを有するコンピュータ・システム、すなわちシ
ステム・バス・マスタに含まれている第１のバス（例え
ば、システム・プロセッサ・カード又は複合体のローカ
ル・バス）と、代替バス・マスタ（及び典型的に他の装
置も同様に）を第１のバスに結合する第２のバスとを有
するコンピュータ・システムにおけるデータ速度を向上
する方法及び装置に関し、特に、各上記２つのバス及び
それらバス間のインターフェースを介して伝送するバー
スト・モード・データ伝送を支援するよう要求される複
数のメモリー・サイクルを含む代替バス・マスタが開始
するメモリー・サイクルにおいて、プロセッサ・カード
の動的ランダム・アクセス・メモリー（ＤＲＡＭ）サブ
システムに対し又はそこからのデータ伝送速度を増加す
る方法及び装置に関する。

【０００２】

【従来の技術】ＩＢＭシステム７５６８（“ＩＢＭ”は
インターナショナル・ビジネス・マシーンズ・コーポレ
イション所有の商標である）のような商業的に利用可能
な高性能工業用計算システムが当業者間に知られてい
る。このような計算システムは極端な場合、典型的に、
オペレータの立合いなしに機能するよう設計されてお
り、維持が容易であって、上記のような複式バス構造を
有する。

【０００３】以下、単に背景技術としてのみ簡単に記述
するＩＢＭシステム７５６８において使用する回路カー
ドは受動バックプレンに差込まれている個々の囲い板又
はシュラウドにパッケージされている。バックプレンは
取付けられたカードに電力を供給し、又ここに例示した
ＩＢＭシステム７５６８においては、マイクロ・チャン
ネル・バス（“マイクロ・チャンネル”はインターナシ
ョナル・ビジネス・マシーンズ・コーポレイション所有
の商標である）と称するカード対カード通信バスを供給
する。

【０００４】以下、本発明は、例示のみのため、ＩＢＭ
システム７５６８のようなコンピュータに見られる複式
バス・マイクロ・チャンネル・アーキテクチャを参照し
て説明する。ＩＢＭマイクロ・チャンネル・バスは本発
明を使用するに便利な複式バス・アーキテクチャに見る
ことができるより一般的なクラスのカード対カード型通
信バスの例であるということは、当業者が容易に認識し
うるところである。従って、公知のＩＢＭ複式バス・マ
イクロ・チャンネル・アーキテクチャは本発明の原理を
例示する媒体として作用し、そのように使用されるであ
ろうが、それ自体は本発明をＩＢＭ複式バス・マイクロ
・チャンネル・システムに使用するよう限定するもので
はない。

【０００５】システム７５６８に対する基本システムは
プロセッサ・カード及びシステム資源カードから成る。
これら２つのカードは公知のＩＢＭＰＳ／２プレーナ・
ボード（“ＰＳ／２”はインターナショナル・ビジネス
・マシーンズ・コーポレイション所有の商標である）の
機能を提供するものである。システム資源カードはビデ
オ、キーボード、ディスケット、及び構成情報が記憶さ
れている低電力ＣＭＯＳメモリー等に対するシステム・
インターフェースを含む。

【０００６】プロセッサ・カードはマイクロプロセッ
サ、数値計算補助プロセッサ（又は他のフローティング
・ポイント装置）、及び誤り修正コード（ＥＣＣ）付き
基本メモリーを含む。マイクロプロセッサと基本メモリ
ーとの間の通信はローカル・オン・カード・バス（上記
引用の“第１の”バスの例）を介して行われる。ＩＢＭ
システム７５６８におけるマイクロプロセッサはインテ
ル社のＩｎｔｅｌ８０３８６（“Ｉｎｔｅｌ”はインテ
ル・コーポレイション所有の商標である）である。

【０００７】以下説明する本発明は、８０３８６基本シ
ステムで実施することはできるが、Ｉｎｔｅｌ８０４８
６マイクロプロセッサのような更に進歩したマイクロプ
ロセッサが現在導入されているということは、当業者が
容易に認識しうるであろう。従って、本発明に対して使
用される特定のプロセッサを本発明に対する限定要因と
することを意図するものではないが、本発明の背景の解
説で説明するタイミング情報は８０４８６プロセッサを
参照して行われる。

【０００８】８０４８６プロセッサのタイミング及びそ
れと共同するＤＲＡＭサブシステムは２５ＭＨｚクロッ
ク又は４０ｎｓ期間に基づき動作する。マイクロプロセ
ッサの最小サイクル・タイムは８０４８６プロセッサが
最初（第１の４０ｎｓ期間において）アドレス指定を設
定し、次に（第２の４０ｎｓ期間において）データを検
索する期間の合計８０ｎｓである。

【０００９】マイクロプロセッサの上記８０ｎｓサイク
ルに対し、例えば装置作動可能信号の使用分だけ、追加
時間又は待ち状態を加えることができる。４０ｎｓ待ち
状態は２５ＭＨｚクロックを使用するシステムに対する
自然なサイクル拡張増分である。

【００１０】ここに例示するＩＢＭシステム７５６８の
ようなシステムにおいて、代替バス・マスタによるプロ
セッサ・カードに配置されている資源に対するインター
フェースは上記のシステム資源カードに存在し、マイク
ロ・チャンネル調停処理を介して提供される（又は、更
に一般的には、与えられた複式バス・システムで使用さ
れるどのようなカード対カード型通信バスであってもそ
れと共同する調停処理を介して提供される）。

【００１１】そのような処理、及び事実上、マイクロ・
チャンネル構造それ自体はＩＢＭシステム７５６８用技
術解説書を含む多くの刊行物に記述されている。マイク
ロ・チャンネル調停処理、マイクロ・チャンネル構造、
及び関連する信号送出はすべてＩＢＭシステム７５６８
用技術解説書に説明されており、ここで参考文献として
編入する。

【００１２】上記参考文献の技術によると、その調停処
理が代替バス・マスタをマイクロ・チャンネル・バスの
所有者として設定した後、代替バス・マスタはプロセッ
サ・メモリーに対し又はそこからトランザクションを要
求することが許される。上記参考文献に記載のように、
省略時により、如何なる与えられた時点においても、１
つのマイクロ・チャンネル装置のみがマイクロ・チャン
ネル・バスを所有することができる。

【００１３】前述のメモリー要求は公知のシステム保留
（ＳＨＯＬＤ）及びシステム保留確認（ＳＨＯＬＤＡ）
ハンドシェーキング技法により管理することができる。
上記の（又は類似の）ハンドシェーキング機能を与える
ために使用することができる基本処理の詳細は、ここで
参考文献として編入するｉ４８６マイクロプロセッサ・
ハードウェア参照解説書のような（“ｉ４８６”はイン
テル・コーポレイション所有の商標である）８０４８６
プロセッサを支援するインテル・コーポレイションの文
書に記述されている。類似のハンドシェーキング機能
は、例えば、ローカル・バス・アクセス要求／受信確認
手順、及び、一般には、要求／受信確認方式を含むこと
ができる。

【００１４】ＳＨＯＬＤは代替バス・マスタからマイク
ロ・チャンネル・バス／プロセッサ・インターフェース
を介し、プロセッサに対してアドレスを供給するアドレ
ス・デコードに基づき、プロセッサ・カードそれ自体が
発生する信号である。特に、後述する本発明の実施例に
おいて詳細に説明するように、ＳＨＯＬＤ信号は、代替
バス・マスタの制御によるデータ伝送の開始を通知する
ため、代替バス・マスタがマイクロ・チャンネル・バス
を介してあるプロセッサ制御信号を送信した結果発生す
る。

【００１５】機能的に、ＳＨＯＬＤ信号は外部サイクル
で行われることを許すため、プロセッサ・カードに対す
るそのオン・カード・バスを解放させるための要求であ
る（マイクロ・チャンネル・バスは前述の調停処理に従
い、既に代替バス・マスタが所有している）。先行技術
のＳＨＯＬＤ／ＳＨＯＬＤＡハンドシェーキング構造に
従い、オン・カード・プロセッサ・バスはプロセッサが
ＳＨＯＬＤＡ信号と共にＳＨＯＬＤ要求の受信確認をす
るまで解放されない。ＳＨＯＬＤＡ信号は常にＳＨＯＬ
Ｄ信号に応答して発生するが、ＳＨＯＬＤＡ信号のタイ
ミングは、例えばＳＨＯＬＤ信号が発生しているとき
（例えば、メモリー・リフレッシュ、又は他のローカル
・バス・メモリーのアクセス）に進行中のプロセッサ活
動に基づいて変化することができる。

【００１６】模範的なＩＢＭシステム７５６８に使用さ
れている方法によると、ＳＨＯＬＤＡ信号（カードに保
留されている）はローカル・バスに対し又はそこからの
データのオン・カード伝送の開始を示す。代替バス・マ
スタに返送される実際の“ハンドシェーク”信号は他の
制御信号の形式をとり、マイクロ・チャンネル・インタ
ーフェース（後に詳細に説明する）を介して送信され、
ローカル・バスに対する又はそこからのオン・カード・
データ伝送が終了したことを示す。

【００１７】複式バス・システム・アーキテクチャの文
脈から、代替バス・マスタ・マイクロ・チャンネル認可
サイクル中、プロセッサ・カードは中央処理装置（ＣＰ
Ｕ）のキャッシュ・メモリー及びプロセッサのオン・カ
ード・メモリー（特に、ＤＲＡＭ）両方からのローカル
・オン・カード・サイクルの導入が制限されない。

【００１８】

【発明が解決しようとする課題】以下、先行技術を説明
すると共にその解決すべき問題点について説明する。シ
ステム資源（ＤＲＡＭのような）に対する多重装置アク
セスを許容するこの先行技術機能は、一方では、システ
ム処理能力を向上するよう使用することができるが、屡
々複式バス・アーキテクチャのマイクロ・チャンネル構
造のような他のシステム資源の最適化使用（データ伝送
速度の点から）を犠牲にして達成するであろう。この問
題の観点から、複式バス構造を有する計算システムにお
いて、マイクロ・チャンネル・バス及びそれに接続され
ている装置のような他のシステム資源と、プロセッサ・
カードに置設されている資源の使用とをある意味でバラ
ンスし、最適化することが望ましい。

【００１９】何が望ましいかの例として、複式バス・シ
ステムに相互に排他的なバス構造が与えられた場合、Ｃ
ＰＵはそのキャシュ・メモリーからと同様に、ローカル
・バスとインターフェースするマイクロ・チャンネル・
バスの性能を過度に低下させることなく、可能性のある
最も効率の良い方法でそれ自体の（ローカル）バスを介
して命令を遂行しうるべきである。

【００２０】プロセッサがこのような機能又は能力を有
することに対する必要性は（１）ドラム・リフレッシュ
要求にサービスする必要がある場合、（２）プロセッサ
がそのローカル・バスの使用可能性を待つ時間を失うこ
となくＤＲＡＭからのその命令事前取出し待ち行列を満
たす必要がある場合、（３）プロセッサはキャッシュ・
メモリーから離れて動作すると共に（又は）ＤＲＡＭを
アクセスする必要がある場合、等の状態において良く認
識することができる。従って、プロセッサが代替バス・
マスタによって“保留”（ＨＯＬＤ）状態に置かれると
きはいつでも、全体としてシステムを見たとき、タイム
リイ且つ生産性の両方を有する方法で“保留”されるべ
きである。

【００２１】現在商業的に利用可能なＩＢＭシステム７
５６８版において、８０３８６プロセッサ・カードは、
各メモリー・サイクルの後、ローカル・バスをプロセッ
サに対して解放するよう実行する。代替バス・マスタか
ら要求される各連続するプロセッサ・カード／ローカル
・バス・サイクルに対して別個のＳＨＯＬＤ／ＳＨＯＬ
ＤＡハンドシェーク順次が要求される。

【００２２】この原理体系は、オペレーションを続行す
るようメモリー・リフレッシュ、コード・フェッチ、又
はデータ・アクセスを管理するため、ＣＰＵが接近して
くる代替バス・マスタを保留する権利を持つということ
を保証するよう設計されたものである。この先行技術の
方式はＣＰＵ（ローカル）バスを最適化するべく効率の
良い方法であることを証明したが、マイクロ・チャンネ
ル・バスの効率は代替バス・マスタの所有によりひどく
質が低下するであろう。

【００２３】例として、マイクロ・チャンネル・バスを
介して行われる典型的なローカル・バス・メモリー・サ
イクルは４００−５００ｎｓを必要とし、マイクロ・チ
ャンネル・バスを介して行われる各伝送に対してハンド
シェーク順次が要求された場合、ハンドシェーク期間は
５００−６００ｎｓと仮定して、マイクロ・チャンネル
・バスを介して行われるすべての各伝送に対し、１マイ
クロ秒のオーダーのオーバーヘッド経費が要求される。
そのような時間的要求はマイクロ・チャンネル・バスの
実行性能を急速に低下し、特に代替バス・マスタのデー
タ伝送を実行するために多くのサイクルを要求するバー
スト伝送順次を使用した場合には顕著であるということ
は、当業者の容易に認めるところである。

【００２４】ここでいう“バースト”モード伝送はカー
ド・メモリーのＣＰＵに対し又はＣＰＵからマイクロ・
チャンネル・バスに沿って通過する強力な又は長いデー
タ・ストリングの必要性を予想するものである。プロセ
ッサに対するマイクロ・チャンネル・バス・インターフ
ェースを介してデータを効率良く移動するようバースト
・タイプの伝送を使用した公知の代替バス・マスタの例
としては、直接アクセス記憶装置（ＤＡＳＤ）サブシス
テムに対して責任がある直接メモリー・アクセス（ＤＭ
Ａ）タイプ装置をバーストすることを含む。

【００２５】例えば、オペレーティング・システムのロ
ード、ファイル管理オペレーション中において、ＤＡＳ
Ｄサブシステム代替バス・マスタは知られた複式バス管
理方式に従い、それ自体のデータ伝送、メモリー・リフ
レッシュ管理、命令事前取出し待ち行列メモリー・アク
セス、等のタスクを管理するため、繰返しハンドシェー
クを要求する何百万バイトもの情報を伝送するよう要求
されるかもしれない。

【００２６】前述のハンドシェーク構造を使用して実行
する先行技術の複式バス管理方式は他の情況同様にマイ
クロ・チャンネル・バスの実行性能の質を低下させる潜
在性を有する。

【００２７】例えば、ハンドシェーキング方法の使用
は、リフレッシュ要求中、ＳＨＯＬＤＡ線がプロセッサ
により“ロー”（非活動状態）に引き下げられている
間、代替バス・マスタからの次の指令に応答しないで、
前の代替バス・マスタ・サイクルに対しチャンネル作動
可能戻り信号“ＣＨＲＤＹＲＴＮ”（ここに編入したマ
イクロ・チャンネル・アーキテクチャ指向の文献に詳細
に説明されている）が与えられると、直ちにオン・カー
ド・メモリーに対しメモリー・リフレッシュ・サイクル
を与える方法の使用として理解される。このリフレッシ
ュ要求サイクルはオフ・カード代替バス・マスタがまだ
マイクロ・チャンネル・バスの制御下にあったときに取
扱われたものである。

【００２８】このように、代替バス・マスタが指令サイ
クルの開始を既に起動したが、その間、拡張ＳＨＯＬＤ
Ａが“ロー”状態（非活動状態）を固持していた場合、
複式バス構造を管理するための先行技術においては別の
問題が発生する。この状態において、より高い優先権の
マスタがマイクロ・チャンネル・バスに対し優先使用し
ようとしても、現在遂行しているマスタは元の指令がＣ
ＨＲＤＹＲＴＮ信号によってサービスされ、更にマイク
ロ・チャンネル・バスを停止するまでそのチャンネルを
出ることはできない。

【００２９】従って、複式バス・システムの使用に対
し、システム・プロセッサ及び共同する資源（ＤＲＡＭ
のような）の使用を最適化する必要性と代替バス・マス
タ／マイクロ・チャンネル・バスの効率との間のバラン
スを達成する代替バス・マスタ・バースティング・デー
タ速度管理方式を提供することが望ましい。それによっ
て、広くは、データ伝送に対するオーバーヘッドを下げ
る全体的目的を達成し、特にバースト・モード・データ
伝送に対するオーバーヘッドを下げる目的を達成するこ
とができる。

【００３０】更に、要求したメモリー・リフレッシュ・
オペレーション等の実行の結果、（ＩＢＭマイクロ・チ
ャンネル・バスのような）カード対カード通信バスを不
当に停止傾向としない複式バス管理方法を提供すること
が望ましい。

【００３１】更に、又、（１）保留しているメモリー・
リフレッシュ要求を迅速にサービスしなければならない
必要性を考慮する、（２）プロセッサがそのローカル・
オン・カード・メモリー・バスの使用を要求している状
態において、オン・カード・メモリーに対する複数の代
替バス・マスタのアクセスを所定のサイクル数に制限す
る（しかし、潜在的にプログラム可能）、及び（３）代
替バス・マスタがマイクロ・チャンネル・バスを所有
し、システム・プロセッサがその後マイクロ・チャンネ
ル・バスを要求する状態において、オン・カード・メモ
リーに対する無制限なアクセスを代替バス・マスタに許
容する、等のローカル・プロセッサ・バスとマイクロ・
チャンネル・バスとの間のインターフェースを管理する
方法及び装置を提供することが望ましい。

【００３２】かかる方法及び装置は以下で説明するよう
に、複式バス構造を有するコンピューターシステムにお
けるシステム・プロセッサとマイクロ・チャンネル型バ
スとの間の実行のバランス（データ速度の点で）と、シ
ステム資源の望ましい最適化使用とを達成するよう使用
することができる。

【００３３】従って、本発明の総体的な目的は、マイク
ロ・チャンネル型カード対カード通信バス及びそれに接
続されている装置のような他のシステム資源の使用と、
プロセッサ・カードに置設されている資源（例えば、メ
モリー，ローカル・バス等）の使用とを適切にバランス
し、最適化する方法及び装置を提供することである。

【００３４】更に、本発明の全体的な目的は、ＣＰＵロ
ーカル・バスに接続され、インターフェースしている
（ＩＢＭマイクロ・チャンネル・バスのような）カード
対カード通信バスの実行性能を不当に低下することな
く、可能性のある最も効率良い方法で、複式バス計算シ
ステムのＣＰＵが自己の（ローカル）バスを介してくる
ものと同様、そのキャッシュ・メモリーからの命令の遂
行を可能にする方法及び装置を提供することである。

【００３５】本発明の特定の目的は、プロセッサがその
ローカル・バスの使用可能性を待つ時間を失うことな
く、ＤＲＡＭからその命令事前取出し又はプリフェッチ
待ち行列を満たす必要がある場合、及びプロセッサがキ
ャッシュ・メモリーを動作し、及び（又は）ＤＲＡＭの
アクセスを必要とする場合、等、ＤＲＡＭリフレッシュ
の要求がサービスを受ける必要がある状態において、Ｃ
ＰＵが上記の機能を発揮することができる方法及び装置
を提供することである。

【００３６】更に、本発明の特定の目的は、プロセッサ
が代替バス・マスタによって“保留”状態に置かれたと
きはいつでも、タイムリイな方法及び全体としてシステ
ムの生産性を最大にする潜在性を有する方法の両方法に
よりプロセッサを“保留する”よう作動可能である方法
及び装置を提供することである。

【００３７】更に、本発明の特定の目的は、複数バス・
システムに使用して、システム・プロセッサ及びその関
連資源（例えば、ＤＲＡＭ，ローカル・バス，等）の使
用の最適化と代替バス・マスタ／マイクロ・チャンネル
・バスの効率との間のバランスを達成する代替バス・マ
スタ・バースティング・データ速度管理方式を提供する
ことである。

【００３８】更に、本発明の特定の目的は、広くは、複
式バス計算システムにおけるデータ伝送に関連するオー
バーヘッドを減少し、特に上記システムにおけるバース
ト・モード・データ伝送に関連するオーバーヘッドを減
少するデータ速度管理方式を提供することである。

【００３９】更に、又、本発明の特定の目的は、複式バ
ス計算システムに使用して、カード対カード通信バスが
接続されているシステムの部分においてメモリー・リフ
レッシュ・オペレーション等のような要求されたオペレ
ーションを実行しなければならない結果として、カード
対カード通信バス（ＩＢＭマイクロ・チャンネル・バス
のような）が過度に停止傾向とならない複式バス管理方
式を提供することである。

【００４０】更に、又、本発明の特定の目的は、（１）
保留しているメモリー・リフレッシュ要求を迅速にサー
ビスしなければならない必要性を考慮する、（２）プロ
セッサがそのローカル・オン・カード・メモリー・バス
の使用を要求している状態において、オン・カード・メ
モリーに対する複数の代替バス・マスタのアクセスを所
定のサイクル数に制限する（しかし、潜在的にプログラ
ム可能）、及び（３）代替バス・マスタがマイクロ・チ
ャンネル・バスを所有し、プロセッサがその後マイクロ
・チャンネル・バスを要求する状態において、オン・カ
ード・ローカル・バスに対する無制限なアクセスを代替
バス・マスタに許容する等による、ローカル・プロセッ
サ・バスとマイクロ・チャンネル型カード対カード通信
バスとの間のインターフェースを管理する方法及び装置
を提供することである。

【００４１】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、先行技術の複式バス管理方式を使用して
行われる“ハンドシェーク当り単一アクセス”方式に対
し、ハンドシェーク順次中（特に、前述のＳＨＯＬＤ及
びＳＨＯＬＤＡ信号、又はアナログ信号の発生の間の期
間中）、代替バス・マスタに対し、プロセッサ・カード
又は複合ローカル・バス資源に対する多重アクセスを行
うことを許容する方法を提供する。

【００４２】更に、本発明は、上記の目的を達成するた
め、システム・バス・マスタ（ここで述べるプロセッサ
・カード型システム・バス・マスタの例に対するそのロ
ーカル・オン・カードの優先権とプロセッサ・カードに
よる外部通信に対する接続の試みの両方を含む）と、カ
ード対カード通信バス及び／又はＣＰＵバスを所有して
いる代替バス・マスタの優先権との間の資源の優先権の
バランスに対し集中した新規な複式バス管理方法（及び
該方法を実施する装置）を提供する。本発明は、上記の
バランスを達成するため、以下、“バスを許諾に保留”
（Bus Hold On Grant) (BSHOG)プロシージャと称するス
ケジューリング・プロシージャの使用を計る。

【００４３】特に、本発明の一実施例によると、（ａ）
メモリー・リフレッシュを保留している場合、現在の又
は現行カード対カード通信バス（例えば、マイクロ・チ
ャンネル・バス）データ伝送サイクルの終端において、
代替バス・マスタによるオン・カード・アクセスを終了
する、（ｂ）プロセッサ（プロセッサ・カード上の）が
そのローカル・オン・カード・メモリー・バスの所有権
を要求している場合、オン・カード（プロセッサ・カー
ド）メモリーに対する代替バス・マスタのアクセスを所
定数のカード対カード通信バス・メモリー・サイクルに
制限する、及び（ｃ）代替バス・マスタがカード対カー
ド通信バスを所有しており、ＣＰＵがカード対カード通
信バスの使用を要求している状態において、代替バス・
マスタの無制限なアクセスをオン・カード（プロセッサ
・カード）メモリーに許容する、等に従い、ＢＳＨＯＧ
処理手順は与えられたハンドシェーク期間中、オン・カ
ード（プロセッサ・カード）メモリー資源に対する複数
の代替バス・マスタのアクセスを許容する。

【００４４】更に、本発明の一実施例によると、上記の
ＢＳＨＯＧ処理手順又はプロシージャは、上記所定数の
カード対カード通信・バス・データ伝送サイクルが可変
となるよう、動的に変更又はプログラムすることができ
る。

【００４５】更に、本発明の好ましい実施例によると、
ＢＳＨＯＧプロシージャはＩＢＭシステム７５６８（８
０３８６基本）より最新の８０４８６複式バス・システ
ム、等のような複式バス計算システムのＣＰＵと共同す
るオン・カード（プロセッサ・カード）制御ロジックの
部分として実施することができる。

【００４６】本発明の一面によると、ＢＳＨＯＧプロシ
ージャの一部は、代替バス・マスタがプロセッサ・カー
ド・ローカル・バスを所有していると仮定し、（ａ）プ
ロセッサ・カード・メモリー・リフレッシュ要求が保留
中であるかどうかを確認し、（ｂ）プロセッサ・カード
・メモリー・リフレッシュ要求が保留中であることを確
認したときはいつでも現行カード対カード通信バス・サ
イクルの終端において、プロセッサ・カード（又は複合
体）ローカル・バスにおける代替バス・マスタの活動を
終了し、（ｃ）上記工程（ｂ）の実行後プロセッサ・カ
ード・ローカル・バスの制御をプロセッサに切替え、及
び（ｄ）しからざる場合、必要に応じ、代替バス・マス
タのデータ伝送活動を終了するため、代替バス・マスタ
がプロセッサ・カード・ローカル・バスの制御を得たと
きから少くとも２データ伝送サイクル間、ローカル・バ
ス再獲得ハンドシェーク順次を要求せずに、プロセッサ
・カード・ローカル・バスに保留することを代替バス・
マスタに許容する各工程から成る方法に従い実施するこ
とができる。

【００４７】更に、本発明の他の面によると、ＢＳＨＯ
Ｇプロシージャの一部は、バーストする代替バス・マス
タがローカル・オン・カード（プロセッサ・カード）バ
スの制御を取得し、ＣＰＵがローカル・バスを要求した
ときに、複数の代替バス・マスタ・データ伝送サイクル
に対してハンドシェーク間隔（すなわち、ＳＨＯＬＤ型
信号及びＳＨＯＬＤＡ型信号間の期間）を配分する工程
から成る方法に従いデータ伝送サイクルを実行するもの
と仮定して実施することができる。

【００４８】本発明の一実施例によると、その間にハン
ドシェーク間隔が配分され、予め定められ固定された複
数のデータ伝送サイクルを意図している。本発明の他の
実施例は、走行中の、又は歴史的使用等のアプリケーシ
ョンに基づき、システムの実行性能を最適化するよう動
的に変更することができるか又はプログラムすることが
できる複数のサイクルを意図している。

【００４９】更に、又、本発明の他の面によると、ＢＳ
ＨＯＧプロシージャの更に一部は、再びバーストする代
替バス・マスタがプロセッサ・ローカル・バスの制御を
有し、更に（ａ）ＣＰＵが予め規定された一組のシステ
ム・バス調停プロシージャに従い、カード対カード通信
バス（例えば、マイクロ・チャンネル・バス）に対する
アクセスを待つ状態に置かれたかどうか確認し、及び
（ｂ）カード対カード通信バスを解放する前にそのデー
タ伝送活動を終了するよう代替バス・マスタに対し数が
無制限のデータ伝送サイクルを許容する各工程から成る
方法に従ってデータ伝送サイクルを行うものと想定して
実行することができる。

【００５０】本発明は、システムを通過するデータ伝送
の速度性能の改良を達成するため、複式バス計算システ
ムのシステム・バス・マスタ及び代替バス・マスタの実
行をバランスする方法及び装置に特徴を有する。

【００５１】更に、本発明は、特に代替バス・マスタが
プロセッサ・カードのメモリー又は他のローカル・バス
装置とのバースト・モード通信に接続されているとき、
複式バス計算システムのカード対カード通信バス（マイ
クロ・チャンネル型バス）の性能低下を防止する方法及
び装置に特徴を有する。

【００５２】

【実施例】以下、添付図面図１及至図６に基づき本発明
の実施例を詳細に説明する。その前に、実施例の説明の
より良い理解のため、各添付図につき多少詳細に説明す
る。

【００５３】図１はＩＢＭシステム７５６８の８０３８
６プロセッサ・カードの代りに使用することができる８
０４８６プロセッサ・カード（図２を参照して全体的に
後述する）のような現在ＩＢＭシステム７５６８に使用
可能であり、複式バス・マイクロ・チャンネル・システ
ム・アーキテクチャのマイクロ・チャンネル・バスに接
続することができる一組のカードを例示する図である。
図２は図１に示したマイクロ・チャンネル・バス構造と
インターフェースするプロセッサ（ローカル）バスを含
む８０４８６プロセッサ・カードの一部のハイ・レベル
・ブロック図である。

【００５４】図３は代替バス・マスタにより各サイクル
が終了した後、プロセッサ・カードが発生したシステム
保留確認（ＳＨＯＬＤＡ）信号を除去する方法に関する
先行技術手段から発生する一組の制御信号を示すタイミ
ング図である。その制御信号は中央処理装置（ＣＰＵ）
が代替マスタ・サイクル間でローカル・バスを要求しな
いときに発生する。図４は代替バス・マスタをプロセッ
サ・カードから引離し、それによってＣＰＵが代替マス
タ・サイクル間でローカルＣＰＵバスを要求するときは
いつでも、代替バス・マスタによりローカル・バスが与
えられる方法に関する先行技術手段から発生する一組の
制御信号を示すタイミング図である。

【００５５】図５は複式バス・アーキテクチャを有する
計算システムにおいて、代替マスタ・バースティング・
データ速度を有効に管理（増加）するため、本発明によ
る新規な方法を実施したときに発生する一組の制御信号
を示すタイミング図である。図６は状態機械／流れ図に
より本発明の好ましい実施例の実施に使用することがで
きるロジックの機能（及び対応する方法工程）を示す説
明図である。

【００５６】図１は、上記のように、複式バス・マイク
ロ・チャンネル・システム・アーキテクチャのマイクロ
・チャンネル・バスに取付けることができる、現在ＩＢ
Ｍシステム７５６８に使用することができるような一組
のカードを例示する図である。

【００５７】８０４８６プロセッサ・カード（図１にカ
ード１０１として示され、後に図２を参照して全体的に
説明する）はシステム７５６８に組込まれている８０３
８６プロセッサの代りに描かれているが、前述したよう
に、プロセッサ・カード（又はプロセッサ複合体）に組
込まれている特定の型のマイクロプロセッサが本発明の
範囲又は有用性を制限する要因であることを意味するも
のではない。

【００５８】プロセッサ・カード１０１のようなプロセ
ッサ・カードはＩＢＭシステム７５６８のシステム・バ
ス・マスタ（System Bus Master)として定義される。こ
こに例示するシステムにおいて、プロセッサ・カード１
０１はマイクロプロセッサ自体、制御ロジック、メモリ
ー・サブシステム、マイクロ・チャンネル・バス・イン
ターフェース、及び他の装置を含み、それらのいくつか
は本発明の原理を説明するに必要な範囲において、以下
説明する。

【００５９】システム・バス・マスタ（カード１０１）
とマイクロ・チャンネル・バス１５０との間のインター
フェース（図１にインターフェース１７５として示す）
は、参照として前記本明細書に編入されたマイクロ・チ
ャンネル（Micro Channel)アーキテクチャ関係刊行物に
記述されているように、アドレス、データ、及び制御信
号を搬送する。

【００６０】システム資源カード１０２と、特定の装置
を指定していない従属又は着信側装置（例えば、プリン
タ・カード）１０３と、それぞれカード１０４及び１０
５として示す商業的に使用可能なＤＡＳＤカード及びポ
ートマスタ・カードを含む（例示のため）一組の代替バ
ス・マスタ（Alternate Bus Master）カードとが別のイ
ンターフェースを介してマイクロ・チャンネル・バス１
５０（図１に例示するシステムにおける）に接続され
る。

【００６１】本発明は図１に示すもののような複式バス
計算システムを背景に説明する。“複式バス”（Dual B
us）の語は、図１のマイクロ・チャンネル・バス１５０
のような離れたバス構造とインターフェースする。例え
ば、図２に示すローカル・バス２１０（又はプロセッサ
複合体ローカル・バスと代えられる）によって例示され
るプロセッサ・カード上のローカル・バスの組合せを含
むシステムを照会する。

【００６２】システム資源カード１０２、着信側装置１
０３、ＤＡＳＤカード１０４、及びポートマスタ・カー
ド１０５によって示されるようなカードはすべて商業的
に使用可能な装置であって、本発明の原理の説明のため
には、これ以上詳細に説明する必要はない。しかし、
（１）本発明は複式バス計算システムの複式バス（図１
及び図２に示すローカル・バス及びマイクロ・チャンネ
ル・バスのような）間の協同（複式バスの管理）に向け
られ、（２）本発明の１つの重要な目的は、特にローカ
ル・バス／マイクロ・チャンネル・バス・インターフェ
ースを介してバースト・モード伝送が遂行されるとき
に、システムの実行性能を最高にする方法により、シス
テム・バス・マスタと図１に示す１つの代替バス・マス
タの両方（ＤＡＳＤカード１０４又はポートマスタ・カ
ード１０５のようなカードが代替バス・マスタとして作
動することができる）が模範的な複式バス構造を介して
相互に通信することができる、ということに留意するべ
きである。

【００６３】その上、システム資源カード１０２は本発
明の原理を例示するため、ここで説明している模範的な
システムにおいて、マイクロ・チャンネル・バス調停
（ここに編入されたマイクロ・チャンネル・アーキテク
チャ関係刊行物に示すような）の制御に使用されるもの
と推定され、前述のシステム資源カード１０２はビデ
オ、キーボード、ディスケット、及び構造情報を記憶す
る低電力ＣＭＯＳメモリー等に対するシステム・インタ
ーフェースを含むものと推定されることに留意する。

【００６４】その上、プロセッサ・カード１０１に置設
されている制御ロジック（図２に制御ロジック２０５と
して示す）はここで説明するデータ伝送速度／複式バス
管理方式の実施に好ましい位置（しかし、必ずしもそこ
のみではない）にあることに留意する。例えば、プロセ
ッサ複合配列において、上記の制御ロジックは、２以上
のカードに配分配置されるかもしれず、更に、本発明は
複合体の各種他の部分に配置されているロジックに、又
はカードの外とか複合カードの中に全部一緒にでさえ配
置されるものと考えられ、それでも同様に実施すること
ができる。

【００６５】以上、図１に基づき本発明を使用すること
ができるシステムの例について説明したが、以下図２に
示すように、図１に示したマイクロ・チャンネル・バス
構造とインターフェースするプロセッサ（ローカル）バ
スを含み、ハイ・レベル・ブロック図の形式で示す８０
４８６プロセッサ・カードの一部を参照して説明を進行
する。

【００６６】前述のように、図２はローカル・バス２１
０、制御ロジック２０５、図２にプロセッサ２１５とし
て示す８０４８６自体、リフレッシュ・ロジック２２
０，ローカル・バス２１０及び制御ロジック２０５をそ
れぞれプロセッサ２１５及びマイクロ・チャンネル・バ
ス１５０に相互持続するバス・インターフェース・ロジ
ック装置２３０，２３５等を含むプロセッサ・カード
（再び、本発明はプロセッサ複合体配向システム、及び
１つのカード上にシステム・バス・マスタ及び代替バス
・マスタを含むシステム、等々に使用することもできる
ことに留意する）を例示するものである。バス・インタ
ーフェース・ロジック２３５は図１に示すインターフェ
ース１７５を含むよう（又は代りに、そこに接続される
よう）に例示することもできる。

【００６７】プロセッサ２１５は、自己のキャッシュ・
メモリー（キャッシュ２４０）を含むように示したが、
他のキャッシュ（第２レベルのキャッシュは示していな
い）もプロセッサ・カードに含めることができ、ローカ
ル・バス２１０を介してプロセッサ２１５に接続するこ
とができる。

【００６８】図２に示したプロセッサ・カードのアーキ
テクチャはそこに示す８０４８６プロセッサの代りに８
０３８６プロセッサを有する現在ＩＢＭ７５６８システ
ムにおいて商業的に使用可能なものである。従って、図
２に示すプロセッサ・カードのようなプロセッサ・カー
ドのアーキテクチャは当業者の知るところであるから、
本発明の原理の理解のためにこれ以上説明する必要はな
いものと思われる。

【００６９】しかし、図２に示すプロセッサ・カードの
制御ロジック２０５は、通常（１）一度に１装置のみが
ローカル・バス上にあることを保証する前述の先行技術
ハンドシェーク方式（データ伝送サイクル当り１回要求
されるハンドシェーク）の実施を含み、ローカル・バス
の所有権を制御する、（２）プロセッサ・カードとイン
ターフェースする全装置の同期がとられることを保証す
る、（３）メモリー・リフレッシュを制御する、等の動
作を行う。

【００７０】本発明の好ましい実施例によると、ここに
例示するプロセッサ・カードに対する制御ロジック（例
えば、制御ロジック２０５）又はプロセッサ複合体の制
御ロジックはここで説明するＢＳＨＯＧ複式バスの管理
方法を実施するために好ましい位置選定である。

【００７１】以下で参照し、本発明の説明の基礎となる
図３乃至図５において、図３及び図４は前述した先行技
術の複式バス管理方式（図３及び図４に示す制御信号を
発生する）を使用して発生した一組の制御信号を示し、
図５はそれと対比して示すものであり、複式バス・アー
キテクチャを有する計算システムにおけるデータ伝送
（バースト・モード・データ伝送を含む）を有効に管理
するために本発明の方式を使用して発生した一組の制御
信号を例示する。

【００７２】図３乃至図５の各々に見られる１２の制御
信号はここに編入した該当する参照文献に良く記載され
ているが、下記表１において簡単に検討し、それを完全
にするため、その直後で説明を施こす。

【００７３】 表 １ 信 号 ソース ターゲット 機 能 -PREMPT Ａマスタ C.A.C.P マイクロ・チャンネル +ARB/-GNT C.A.C.P 代替マスタ マイクロ・チャンネル -S0 Ａマスタ Ｐカード マイクロ・チャンネル -S1 Ａマスタ Ｐカード マイクロ・チャンネル -ADL Ａマスタ Ｐカード マイクロ・チャンネル -BURST Ａマスタ Ｐカード マイクロ・チャンネル -XCMD Ａマスタ Ｐカード マイクロ・チャンネル SHOLD 保留ロジック プロセッサ オン・カード SHOLDA プロセッサ 保留ロジック オン・カード -SADS ローカル・バス ローカル・バス オン・カード -MEMCYCLE メモリーＣ メモリーＣ オン・カード CHRDYRTN Ｐカード Ａマスタ マイクロ・チャンネル

【００７４】上記表１においては、“代替バス・マス
タ”，“中央調停制御点”（本発明を例示する実施例の
システム資源カード１０２に配置される），“プロセッ
サ・カード”及び“メモリー・カード”（典型的にプロ
セッサ・カードに配置される）の各語はそれぞれ省略し
て“Ａマスタ”，“Ｃ．Ａ．Ｃ．Ｐ．”，“Ｐカード”
及び“メモリーＣ”として表わす。表１に使用するその
他の語はそれ自体を表わす語である。説明を完全にする
ためには、プロセッサ・カード又は複合体が−ＰＲＥＭ
ＰＴ信号のソースとなる場合も考えられるが、そのよう
な場合は本発明の原理の説明に必要がないということに
留意するべきである。

【００７５】表１の第１列の“信号”欄は図３乃至図５
に示す各信号に対する信号名を示す。表１の第２列の
“ソース”欄は図１及び図２に表わす本発明の実施例に
おいてそれぞれ上記の名前付き信号を発生する装置を示
す。

【００７６】例えば、ソース欄のＡマスタは上記名前付
き信号のソースはＤＡＳＤカード１０４及びポートマス
タ・カード１０５等のような代替バス・マスタからのも
のであることを示し、同じ欄のＣ．Ａ．Ｃ．Ｐ．は本発
明の説明に使用する例示システムにおけるシステム資源
カード１０２上の中央調停制御点がその名前付き信号の
ソースであることを示す、等である。

【００７７】表１の“ターゲット”欄は各名前付き信号
のターゲット又は宛先装置を示し、最後に“機能”欄
は、本発明を実施することができる例示のシステムにお
いて、名前付き信号が更にマイクロ・チャンネル・バス
指向機能又はオン・カード（プロセッサ・カード）機能
に設計されるか否かを示す欄である。

【００７８】従って、表１において、信号−ＰＲＥＭＰ
Ｔは代替バス・マスタから発生し、図１のシステム資源
カード１０２の中央調停制御点がその宛先として向けら
れ、（−ＰＲＥＭＰＴの場合）マイクロ・チャンネル・
バスの所有権に対する代替バス・マスタの要求というマ
イクロ・チャンネル・バス関係機能を有するものである
ということ、等を示す。

【００７９】又、表１から、＋ＡＲＢ／−ＧＮＴ（ここ
に例示するシステムにおける）はシステム資源カード１
０２から発生し、＋ＡＲＢ／−ＧＮＴが“ハイ”のとき
には、代替バス・マスタが調停に入ったことを代替バス
・マスタに示すこと、及び＋ＡＲＢ／−ＧＮＴ信号が
“ロー”のときには、代替バス・マスタに対しマイクロ
・チャンネル・バスを許可したということを知ることが
できる。

【００８０】表１による信号−Ｓ０及びＳ１は代替バス
・マスタから発生し、着信側装置（本発明を支援するこ
こに例示するシステムにおいては、プロセッサ・カード
１０１）を宛先とし、マイクロ・チャンネル・バス書込
（信号−Ｓ０が“ロー”）サイクル、又はマイクロ・チ
ャンネル・バス読出（信号−Ｓ１が“ロー”）サイクル
が遂行されるかどうかを示すものである。

【００８１】更に、表１に示す信号−ＡＤＬはマイクロ
・チャンネル・バス着信側装置（ここに例示するシステ
ムのプロセッサ・カード１０１）を宛先として発生した
代替バス・マスタ信号であり、有効なアドレスがマイク
ロ・チャンネル・バスから供給され（信号−ＡＤＬが
“ロー”）、そのアドレス着信側装置によってラッチさ
れるべきであるということを示す。

【００８２】表１に示す信号−ＢＵＲＳＴは、代替バス
・マスタが終了するか優先使用されるまで（信号−ＢＵ
ＲＳＴが“ロー”）、複数サイクルが走行されるだろう
ということを示す代替バス・マスタの信号である。ここ
に例示するシステムにおけるこの信号のターゲットはシ
ステム資源カード１０２の中央調停制御点とプロセッサ
・カード１０１の両方である。

【００８３】表１に示す信号−ＸＣＭＤはそのサイクル
のデータ伝送部を示す（信号−ＸＣＭＤが“ロー”）代
替バス・マスタの信号である。実際には、データ伝送ス
トローブ及びデータは与えられたサイクルにおいて有効
に伝送される。

【００８４】両方共前述し、ここに編入された参照文献
にも示す表１の信号ＳＨＯＬＤ及びＳＨＯＬＤＡは、本
発明の説明のためここに例示するシステムにおいては、
オン・カード（プロセッサ・カード）信号であり、オフ
・カード装置がローカル・バスを要求している（信号Ｓ
ＨＯＬＤが“ハイ”）こと、及びプロセッサがローカル
・バスを断念するよう作動可能である（信号ＳＨＯＬＤ
Ａが“ハイ”）ことをマイクロプロセッサに通知する。

【００８５】信号ＳＨＯＬＤはプロセッサ・カードのＨ
ＯＬＤロジックから発生し、それ自体マイクロプロセッ
サに送信される。マイクロプロセッサはローカル・バス
を断念するよう作動可能であるときに、間接的にＳＨＯ
ＬＤＡ信号を発生する。

【００８６】表１に示す信号−ＳＡＤＳはオン・カード
（又は複合体）信号であり、ローカル・バス・サイクル
の開始を示し（信号−ＳＡＤＳが“ロー”）、カード対
カード通信バス装置によるローカル・バス・アクセスを
開始することができるときを示す信号である。この信号
がひとたび発生すると、マイクロ・チャンネル・バス・
データ伝送サイクルのローカル・バス部を通して、例え
ばマイクロ・チャンネル装置によりローカル・バスに対
し、又はそこからデータを伝送することができる。

【００８７】表１の信号−ＭＥＭＣＹＣＬＥは、その間
にＤＲＡＭからの又はＤＲＡＭに対する実際の読出又は
書込を行うことができる（信号−ＭＥＭＣＹＣＬＥが
“ロー”）メモリー・サイクルであることを示す。図３
乃至図５に示す−ＭＥＭＣＹＣＬＥ信号はオン・カード
・ローカル・バス・メモリー・サイクルが信号−ＳＡＤ
Ｓに関連して発生する場合の例である。最後に、前述の
ように、表１に示す信号ＣＨＲＤＹＲＴＮは現行マイク
ロ・チャンネル・バス・サイクルを完了することができ
るということ、すなわち、データ伝送が完了したとき
に、信号−ＸＣＭＤを終了することができるということ
を示す（“ハイ”のとき）。

【００８８】以上図３乃至図５に示す信号の各々につい
て説明したが、次に、代替バス・マスタによる各サイク
ルが完了した後、プロセッサ・カードが発生したシステ
ム保留確認（ＳＨＯＬＤＡ）信号を除去する方法に関す
る先行技術を実施した場合に発生した一組の制御信号を
図３に示し、それを参照する。図３に示す制御信号は、
中央処理装置（ＣＰＵ）が代替マスタ・サイクル間でロ
ーカル・バスを要求しないときに発生する。

【００８９】図３（及び図４及び図５も同様に）を見
て、プロセッサ・カードは複式バス・システムのアーキ
テクチャのため、代替バス・マスタが許可したサイクル
中、ＣＰＵキャッシュ及びプロセッサのオン・カード・
メモリー両方からのローカル・オン・カード・サイクル
の導入に制限を受けないということを思い起こすべきで
ある。本明細書の初期に示したように、システムの資源
に対して多重装置アクセスを可能にするこの機能はシス
テムの処理能力の質の向上に使用することができる。

【００９０】複式バス管理方式の公知の実施例において
は、８０３８６プロセッサ・カードを使用してＩＢＭシ
ステム７５６８に実施したそれらのように、ＳＨＯＬＤ
／ＳＨＯＬＤＡハンドシェーキングはＳＡＤＳの各メモ
リー・アクセスの前に導入された。再び、前述のよう
に、この原理体系はオペレーションを継続するためにデ
ータ・アクセス、コード・フェッチ、又はメモリー・リ
フレッシュを導入するため、ＣＰＵが接近してくる代替
マスタを保留する権利を維持することを保証することで
あった。この原理体系は、ＣＰＵバスを最適化するべき
効率良い方法であることを証明するが、前述した理由に
より、代替バス・マスタの所有中マイクロ・チャンネル
・バスの効率をひどく劣化させる可能性がある。

【００９１】図３に示す信号は各サイクルが代替バス・
マスタによって終了した後、信号ＳＨＯＬＤＡの除去を
要求する先行技術の複式バス管理方式から生じた信号群
の典型である。反覆的ハンドシェーク順次（各サイクル
に１回）は各ハンドシェーク間隔３０１−３０４毎に発
生するよう図３に示される。実際のＳＨＯＬＤ及びＳＨ
ＯＬＤＡハンドシェーク順次は図３のタイミング図の線
３０５及び３０６に示される。

【００９２】図３の場合、ＣＰＵがローカルＣＰＵバス
を要求したことがあった場合、ＣＰＵは代替バス・マス
タ・サイクルの間でローカル・バスの必要がないと推定
され、ＳＨＯＬＤＡは“ロー”に保持され、それ故プロ
セッサ・カードから代替マスタをひき離して、現行マイ
クロ・チャンネル・マスタにバスの所有を与えるが、マ
イクロ・チャンネル・サイクルを遂行することはない。
図４は前述した一組の条件（すなわち、ＣＰＵがローカ
ル・バスの制御を取得するよう介入する場合）を例示す
るタイミング図である。

【００９３】図４に示す第１のハンドシェーク間隔４０
１は図３のハンドシェーク間隔３０１に対応して見るこ
とができる。しかし、第２の“ハンドシェーク”は間隔
４０２中許されない（すなわち、ＳＨＯＬＤＡは“ハ
イ”になることが許されない）。図４に記述した条件に
基づく実際のハンドシェーク順次は図４のタイミング図
の線４０３及び４０４に示される。ローカル・バスを再
獲得するプロセッサの影響（図４に描いた他の信号及び
対応するオペレーションの影響）は図３及び図４のタイ
ミング図を見て比較することができる。例えば、図４に
おいては、信号−ＳＡＤＳ及び−ＭＥＭＣＹＣＬＥ等が
ないが、プロセッサは間隔４０２中ローカル・バスを使
用するということがわかる。

【００９４】図４は、又ローカル・バスが代替バス・マ
スタによって再獲得されたとき、第２のサイクルが間隔
４１０中で再開始され、終了することを示す。ＤＲＡＭ
から命令事前取出し待ち行列を満たすためにＣＰＵが待
つことは要求されないというような、ＣＰＵオン・カー
ド・アクセスを最適化することによる利益は知られてい
る。ＤＲＡＭリフレッシュ要求をサービスするための必
要性は本発明が意図する複式バス管理方式によって処理
されなければならない重要なタスクである。

【００９５】従来の技術において説明したように、図３
及び図４に示すような信号を発生する複式バス管理方式
では、主にすべての各サイクルに対してハンドシェーク
順次を要求するので、複数のデータ伝送サイクルを必要
とするデータ伝送では、システムの実行性能をひどく劣
化するかもしれないということを除き、先行技術の複式
バス管理方式に伴う種々の問題は繰返えされないであろ
う。

【００９６】前述したように、本発明が意図した方法及
び装置はローカル優先権と代替バス・マスタとの間のバ
ランスを最適化し、マイクロ・チャンネル・バスの効率
を良くすることである。下記の条件（ａ）及び（ｂ）に
従い、オン・カード・メモリー資源に対するハンドシェ
ーク当り複数の代替バス・マスタのアクセスを許容する
前述のＢＳＨＯＧスケジューリング・プロシージャを使
用して得ることができる。条件（ａ）は、リフレッシュ
要求を保留している場合、現行のカード対カード通信バ
ス（例えば、マイクロ・チャンネル・バス）のデータ伝
送サイクルの終端において、代替バス・マスタによるオ
ン・カード・アクセスを終了することである。

【００９７】条件（ｂ）は、プロセッサ（プロセッサ・
カード上の）がそのローカル・オン・カード・メモリー
・バスの所有権を要求している場合、オン・カード（プ
ロセッサ・カード）に対する代替バス・マスタのアクセ
スをカード対カード通信バス・メモリー・サイクルの所
定の数“Ｎ”に制限することである。又、条件（ｃ）
は、代替バス・マスタがカード対カード通信バスを所有
し、プロセッサがカード対カード通信バスの使用を要求
している状態において、オン・カード（プロセッサ・カ
ード）メモリーに対する代替バス・マスタの無制限なア
クセスを許容することである。

【００９８】１ハンドシェーク当り複数サイクルを許容
することは伝送当りに要求されるオーバーヘッドを激減
する。本発明によるデータ速度管理方式を使用して、Ｎ
を４に設定したポートマスタ・アダプタ・カードによっ
てテストした典型的なマスタ伝送は約０．７４マイクロ
秒／伝送であった。又、本発明を使用せずにポートマス
タ・アダプタ・カードを使用して行った典型的なマスタ
伝送は約１．１９マイクロ秒／伝送であった。

【００９９】この４５０ナノ秒の節約は最初のサイクル
に続いて導入される追加のサイクル毎に加えられる。デ
ータ速度は最初のサイクルに続き導入することができる
すべての追加のサイクルに対しても上昇することができ
るから、オン・カード装置に対する内部要求を受信しな
い限り、代替バス・マスタに対しデータのバースティン
グの継続を許容することが望ましい。

【０１００】第１に、実際にリフレッシュ要求を受信す
ると、本発明が意図するＢＳＨＯＧロジックはＳＨＯＬ
ＤＡの除去を強行するべきである。ＳＨＯＬＤＡを終了
すると、ローカル・バスの代替バス・マスタの活動を停
止し、リフレッシュ・サイクルの実行を許容する。オン
・カード・リフレッシュ・サイクルは同時に走行する
が、代替バス・マスタはまだマイクロ・チャンネル・バ
スの制御の下にあり、ＣＰＵオン・カード・メモリーに
対するアクセスを継続するべき機会を待っている。

【０１０１】第２に、バーストする代替バス・マスタが
オン・カード・バスの制御を取得し、ＣＰＵがローカル
・メモリー・バスを要求したときにメモリー・サイクル
を導入するものと仮定する。代替バス・マスタがオン・
カード・バスを解放し、それにメモリー・サイクルが続
き、最後に代替バス・マスタ・サイクルを終了するにか
かった時間の計算が重要である。事実、その時間の値は
Ｎを４に設定して前述のように本発明を試験した際に得
られたように大きい値であった（ＣＰＵに対しローカル
・バスを与える前に代替バス・マスタに４サイクルを完
了することを許容する）が、それはサイクル当りの伝送
速度を増加するために妥当なものである。

【０１０２】サイクル・ストリングが直ちに停止する
と、第１のハンドシェークに使用される時間は複数サイ
クルに亘って配分されず、それ故、伝送速度の潜在的改
良を低下するであろう。前述の４サイクルに亘り第１の
ＳＨＯＬＤ／ＳＨＯＬＤＡハンドシェークの配分を許容
することは８０４８６マイクロプロセッサの実行性能に
相当な衝撃を与えることなく、バーストする代替バス・
マスタに対し相当な実行性能の改良をもたらすであろ
う。再び、本明細書のいずれかでも示すように、Ｎは可
変でよい。

【０１０３】第３に、ＣＰＵがマイクロ・チャンネル・
バスを要求し、代替バス・マスタがローカル・オン・カ
ード・バスの制御下にある場合、本発明によると、代替
バス・マスタはバスが強制オフされる前にその必要な伝
送を完了させなければならないため、サイクルが無制限
に許容される。この方法により、ＣＰＵは標準マイクロ
・チャンネル・バス調停処理を介してマイクロ・チャン
ネル・バスのアクセスを待つ保留（ＨＯＬＤ）状態に置
かれるだろうから、それもデータ速度を最高にするであ
ろう。以上説明したデータ速度管理方式の実施により、
代替バス・マスタ・サイクルの完了を促進し、ＣＰＵに
対しマイクロ・チャンネル・バスに対するよりタイムリ
なアクセスを許容する。

【０１０４】図５はＢＳＨＯＧロジックの結果と、増加
したバス・データ速度とを例示する。４サイクル期間に
対する単一のハンドシェークは図５に示すように、間隔
５０１において発生する。５０２及び５０３に示すＳＨ
ＯＬＤ及びＳＨＯＬＤＡ信号は、例えばＮが４に設定さ
れている場合、４サイクル間隔に亘り単一のハンドシェ
ークが行われることに反映するものである。

【０１０５】４サイクル伝送の速度は４．７４マイクロ
秒から２．８６マイクロ秒に増加するが、それはデータ
伝送速度を約２折返し近く改良したことになる。４サイ
クルより長いバーストに対しても、そのデータ速度は実
際に２折返し改良に近づけることができる。

【０１０６】下記の表２は、８０４８６プロセッサ・カ
ード及びマイクロ・チャンネル・バスを含む複式バス・
システムに対し、本発明による代替バス・マスタ・バー
スティング・データ速度管理方式を使用して得られたデ
ータ速度の増加に反映したテスト結果を要約したもので
ある。

【０１０７】表 ２ ８０４８６プロセッサ・カードから／に対するＤＡＳＤ
カードの３２ビット伝送 本発明によるデータ速度管理方式を使用しない場合： ４サイクル：５．０１ｕｓ ８サイクル：８．８２ｕｓ 本発明によるデータ速度管理方式を使用した場合： ４サイクル：２．５２ｕｓ ８サイクル：５．８２ｕｓ

【０１０８】ポートマスタ・カードによる８０４８６プ
ロセッサ・カードからの読出 本発明によるデータ速度管理方式を使用しない場合： ４サイクル：４．７４ｕｓ ８サイクル：９．８０ｕｓ 本発明によるデータ速度管理方式を使用した場合： ４サイクル：２．３０ｕｓ ８サイクル：４．８４ｕｓ ４サイクル＝第１サイクルの開始から第４サイクルの終
了まで。 ８サイクル＝第１サイクルの開始から第８サイクルの終
了まで。

【０１０９】次に、図６を参照すると、それは状態機械
／流れ図の言葉で、本発明の好ましい実施例で実行する
よう使用することができるＢＳＨＯＧロジック（及び対
応する方法工程）の機能を例示する。

【０１１０】流れ図の詳細な説明に入る前に、図６に機
能的に記述するロジック及び方法工程はハードウェア、
ソフトウェア、又はハードウェアとソフトウェアとの組
合わせで実施することができるということに留意するこ
とを述べる。その上、ひとたび８０４８６カードがマイ
クロ・チャンネル・バス（図１及び図２を参照して説明
したここで例示するシステムの）を要求すると、すべて
のシステム活動はここに編入されたマイクロ・チャンネ
ル・バスに関連する参照文献に記述されているマイクロ
・チャンネル調停方式によって提供された公知の規則に
従うということに留意するべきである。

【０１１１】従って、８０４８６プロセッサ・カード
は、プロセッサによりバスの要求が行われ、マイクロ・
チャンネル・バスの所有権が許諾されるまで、“マイク
ロ・チャンネル・バスを待つ”状態に凍結遊休されるで
あろう。又、図６に見られる“Ｎ”に対して許される値
は固定、プログラマブル、又は種々のハードウェア及び
（又は）ソフトウェア方式を使用して動的に変更可能の
いづれでもよいことは言うまでもない。

【０１１２】図６に示す状態機械によって表わされるロ
ジック（及び対応する方法工程）は、ブロック６０１に
示す“通常”状態にあるとき、ローカル・バスはプロセ
ッサ・カード又は複合体が所有するという前提部におい
て開始する。通常状態において、カウンタは１に設定さ
れる。このカウンタは後に説明するように、最終的に所
定の値（及び潜在的にプログラマブルである）のＮまで
カウントアップするよう使用することができる。このＮ
は、プロセッサ（プロセッサ・カードの）がローカル・
バスの所有権を要求している場合、代替バス・マスタが
ローカル・バスの所有権に保留することができる（ロー
カル・バスが許諾されたときから）カード対カード通信
バスの最大サイクル数であるよう意図する値である。

【０１１３】又、前述したように、Ｎは２以上のデータ
伝送サイクルに亘るハンドシェーク間隔に効果的に配分
するため、２以上と想定される。このハンドシェーク・
オーバーヘッドの配分は、この発明を使用したとき、特
にバースト・キード・データ伝送オペレーションを処理
するときに達成することができる相当なシステム性能の
改良をもたらすことになる。本発明の好ましい実施例に
よると、ＢＳＨＯＧロジックは表２を参照して前述した
ような実行性能の改良効果を得るため、４に設定された
Ｎを有する。

【０１１４】本発明の好ましい実施例によると、ＢＳＨ
ＯＧロジックは、最初、通常状態に設定された後、（前
述したように）ローカル・バスの制御を得るための代替
バス・マスタからの要求の結果、プロセッサ・カードに
発生したＳＨＯＬＤ信号が検出されるまで、ループ６５
０で示すように、通常状態に留まる。そこで、ＢＳＨＯ
Ｇロジックは図６のブロック６０２で示すように、新た
な状態に入り、制御ロジックとプロセッサとの間の終了
の検出を待つ。ループ６５１はローカル・バス制御ロジ
ックからのＳＨＯＬＤＡ信号を待つことを示す。

【０１１５】図６のブロック６０３で示す次の状態に
は、代替バス・マスタがローカル・バスの制御を取得し
（すなわち、活動状態のＳＨＯＬＤを検出したとき）、
ローカル・バス・サイクルの開始を示すよう前述した−
ＳＡＤＳ信号がＢＳＨＯＧロジックから発生したときに
入る。

【０１１６】図６のブロック６０４に示すように、信号
−ＳＡＤＳの発生により、ＢＳＨＯＧロジックは次の状
態に入り、信号−ＸＣＭＤが“ハイ”となり、データ伝
送状態の終端を通知するのを待つ。ループ６５２は、信
号−ＸＣＭＤがまだ活動状態（ロー）であり、ＢＳＨＯ
Ｇロジックがデータ伝送の完了を待つということを示
す。

【０１１７】信号−ＸＣＭＤが“ハイ”であることが確
認されたとき、ＢＳＨＯＧロジックは３径路の１つを選
択する。第１に、リフレッシュ要求が保留中である場
合、ローカル・バスを制御するプロセッサからリフレッ
シュ要求を発生する。リフレッシュ要求オペレーション
の終了後、カウントが１に設定されるて、再び通常状態
に入る。この第１の径路はブロック６０４を出、ブロッ
ク６０５を介してブロック６０１に戻る径路である。

【０１１８】第２の可能な径路は、リフレッシュ要求が
保留されていない場合、プロセッサ・カードがカード対
カード通信バスを要求する（例えば、８０４８６カード
がマイクロ・チャンネル・バスを要求する）場合に通過
する径路である。

【０１１９】この状態において、カウントＮは無視され
る（又は、図６のブロック６０６に示すように、“無
限”に設定されているとみなすことができる）。この状
態において、複数のデータ伝送サイクルは、中断又は割
込まれることなく（ループ６５３に示すように）、代替
バス・マスタがローカル・バスに対し又はローカル・バ
スからの伝送が終了するまで、及び、更にＳＨＯＬＤ要
求が保留中でないと、例えば、マイクロ・チャンネル・
バスを介してローカル・バスに発生することができる。
代替バス・マスタがローカル・バスを使用して終了した
とき、この第２の径路を介して動作するＢＳＨＯＧロジ
ックはブロック６０１の通常状態に戻る。

【０１２０】第３の（最終）可能な径路は、信号−ＸＣ
ＭＤが“ハイ”状態になるのを待つことから解放された
場合、リフレッシュ要求が保留中でもなく、カード対カ
ード通信バス（例えば、マイクロ・チャンネル・バス）
に対するプロセッサ・カードの要求が未決でもない場合
（すなわち、前述の径路１も径路２も取られなかった場
合）の状態のときに選択される。

【０１２１】この状態において、カウントは図６のブロ
ック６０７に示すように増分される（その代り、代替バ
ス・マスタがローカル・バスを終了した場合、又はＳＨ
ＯＬＤの要求が保留中でない場合、この工程はスキップ
することができる）。

【０１２２】カウントがＮか又はそれより小さいと、ロ
ーカル・バス・データ伝送サイクルに対する他の代替バ
ス・マスタが始まる場合、ＢＳＨＯＧロジックは図６の
ブロック６０３に示す状態に戻る。代替バス・マスタが
ローカル・バスを終了した場合、ＳＨＯＬＤ要求が保留
中でない場合、又はカウントがＮより大きい場合、ＢＳ
ＨＯＧロジックは図６のブロック６０１に示す通常状態
に戻る。

【０１２３】図６に示す状態機械は機能の表現で本発明
の原理を完全に例示するものである。図６に示す状態機
械／流れ図の利点を享受するものは、各種公知の商業的
に使用可能なロジック装置を使用してＢＳＨＯＧロジッ
ク及び対応する方法工程を容易に実施することができ
る。ＢＳＨＯＧ機能の実施に使用する回路は２つのプロ
グラマブル・ロジック装置（ＰＬＤ）に容易に包含する
ことができる。このような設計の簡易性は複式バス８０
４８６マイクロプロセッサ・システムに対するコスト低
下に有効な性能を増加する。

【０１２４】更に、図６においては、プロセッサ・カー
ド・システム・バス・マスタ及び別の代替バス・マスタ
・カードを参照して説明したが、本明細書で記述したよ
うに、図６を参照して説明した本発明の教示はプロセッ
サ複合体指向システム、同一カードに代替バス・マスタ
及びシステム・バス・マスタを有するシステム、及び上
記のアーキテクチャを組合わせたシステム、等に対する
使用に容易に適合させることができる。

【０１２５】以上説明した方法及び装置は前述した本発
明の目的のすべてを満足するものである。既に述べたよ
うに、以上の本発明の記述は例示及び説明のためにのみ
提供したものであって、本発明をここに開示した精密な
形式に限定し、又はすべてとすることを意図するもので
はなく、本発明の教示に基づき多くの変化変更が可能で
あることは明らかである。

【０１２６】例えば、本明細書で使用する“プロセッサ
・カード”の語の使用につき、本発明は複式バス・シス
テムにプロセッサ複合体を使用する場合にも有益である
ということがわかるであろうから、その語が本発明の限
定要因であることを意味するものではない。同様に、前
述のように、代替バス・マスタ及びシステム・バス・マ
スタは物理的に同一カード上に配置することができ、又
カード対カード通信バスの語は複合体指向システムの複
合体対複合体通信バスと有効に置換することができる、
等は当業者の認識するところである。

【０１２７】更に、本発明の特徴及び利点の例示のため
リフレッシュ要求を使用したが、本発明を他の優先権の
高いタスクに適用しうることは明らかである。例えば、
修正不能な誤り状態、高い優先権の割込み処理、等はこ
の発明に基づく方式を使用して効率良く処理することが
できる。

【０１２８】以上説明した本発明の例及び実施例は、当
業者が意図した特定の使用に適合する種々の実施例及び
変更に本発明を最も良く使用しうるよう、本発明の原理
及びその実際の適用を提供したものである。

【０１２９】

【発明の効果】本発明は、以上の説明のように構成した
方法及び、簡単な機能回路により、自己のプロセッサ・
カードに設置されている資源の使用と他のシステム資源
の使用とをバランスし、使用を最適化すると共に、複式
バス・システムに使用して、システム・プロセッサ及び
その関連資源の使用の最適化と代替バス・マスタ／マイ
クロ・チャンネル・バスの効率との間のバランスを達成
し、特にバースト・モード・データ伝送に関するオーバ
ーヘッド、例えばハンドシェーク間隔を効率よく減少し
て、データ伝送速度及びシステム処理能力を低いコスト
で大幅に向上することができた。

【図面の簡単な説明】

【図１】８０４８６プロセッサ・カードのようなＩＢＭ
システム７５６８に使用可能であり、複式バス・マイク
ロ・チャンネル・システム・アーキテクチャのマイクロ
・チャンネル・バスに接続することができる一組のカー
ドを例示する説明図

【図２】図１に示したマイクロ・チャンネル・バス構造
とインターフェースするプロセッサ（ローカル）バスを
含む８０４８６プロセッサ・カードの一部のハイ・レベ
ル・ブロック図

【図３】代替バス・マスタにより各サイクルが終了した
後、プロセッサ・カードが発生したシステム保留確認信
号を除去する方法に関する先行技術手段から発生する一
組の制御信号を示すタイミング図

【図４】代替バス・マスタによりローカル・バスを与え
る方法に関する先行技術手段から発生する一組の制御信
号を示すタイミング図

【図５】本発明方法の実施により発生する一組の制御信
号を示すタイミング図

【図６】状態機械／流れ図により本発明の好ましい実施
例の実施に使用することができるロジックの機能及び対
応する方法工程を示す説明図

【符号の説明】

１０１ プロセッサ・カード １０２ システム資源カード １０３ 着信側装置 １０４ ＤＡＳＤカード １０５ ポートマスタ・カード １５０ マイクロ・チャンネル・バス ２０５ 制御ロジック ２１０ ローカル・バス ２１５ マイクロプロセッサ ２２０ リフレッシュ・ロジック ２２５ メモリー・サブシステム ２３０ バス・インターフェース・ロジック ク ２３５ バス・インターフェース・ロジック ク

フロントページの続き (72)発明者 ジョン・ウォータ・ギャリーラ アメリカ合衆国33434、フロリダ州、ボ カ・ラトン、キャラウセル・サークル・ウ エスト、20529番地 (72)発明者 レックス・エルドン・マックラリィ アメリカ合衆国33486、フロリダ州、ボ カ・ラトン、ノース・コンファレンス・ド ライブ、2041番地 (72)発明者 マーク・ゲレス・マックドナルド アメリカ合衆国33445、フロリダ州、デル レイ・ビーチ ＃48Ｃ、サウス・ウエス ト・トウィンティセカンド・サークル、 2889番地 (72)発明者 エリック・ヘンリィ・ステルザー アメリカ合衆国33498、フロリダ州、ボ カ・ラトン、アイランダー・ドライブ、 10380番地 (72)発明者 フレドリック・チャールス・イェンツ アメリカ合衆国33431、フロリダ州、ボ カ・ラトン＃806、ノース・ウエスト・セ カンド・アベニュー、4601番地

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複式バス構造を有する計算システムにお
   けるデータ伝送を管理する方法であって、前記複式バス
   の構造はプロセッサ・ローカル・バスとそのインターフ
   ェースとなるカード対カード通信バスとを含み、前記計
   算システムは前記プロセッサ・ローカル・バスとそれに
   接続されたメモリー資源とを含むシステム・バス・マス
   タと、前記カード対カード通信バスに接続された代替バ
   ス・マスタとから成り、（イ）メモリー・リフレッシュ
   要求を保留しているカード対カード通信バス・データ伝
   送サイクルの終了において、代替バス・マスタによる前
   記ローカル・プロセッサ・バスの所有権を終了し、
   （ロ）前記プロセッサが前記カード対カード通信バスの
   所有権を要求していない場合、システム・バス・マスタ
   ・メモリーに対する代替バス・マスタのアクセスを所定
   数のカード対カード通信バス・メモリー・サイクルに制
   限し、（ハ）前記代替バス・マスタが前記カード対カー
   ド通信バスを所有し、前記プロセッサが前記カード対カ
   ード通信バスの使用を要求するときは、常にシステム・
   バス・マスタ・メモリーに対する無制限なアクセスを代
   替バス・マスタに許容する各工程から成るデータ伝送管
   理方法。