JPH03134889A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH03134889A JPH03134889A JP1271540A JP27154089A JPH03134889A JP H03134889 A JPH03134889 A JP H03134889A JP 1271540 A JP1271540 A JP 1271540A JP 27154089 A JP27154089 A JP 27154089A JP H03134889 A JPH03134889 A JP H03134889A
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- 238000010586 diagram Methods 0.000 description 4
- 238000007781 pre-processing Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ダイナミックＲＡＭ （ランダム−アクセス
・メモリ）を制御するメモリ制御装置に関する。
・メモリ）を制御するメモリ制御装置に関する。
［従来の技術］
例えばレーザプリンタには第４図に示す制御装置が使用
されている。この制御装置には、制御部本体としてのマ
イクロプロセッサ１、制御プログラムデータ、キャラク
タジェネレータデータ等が記憶されたＲＯＭ （読出し
専用メモリ）２、ホストコンピュータからの印字データ
（印字される文字のコード、プリンタコントロールのた
めのコード等）を受信するための受信回路３、他の機器
とでデータの通信を行うための通信回路４、印字部へ画
像データを出力するための画像データ出力回路５、ダイ
ナミックＲＡＭ６を制御するためのダイナミックＲＡＭ
コントロール回路７などか設けられている。そして前記
マイクロプロセッサ］、ＲＯＭ２、受信回路３、通信回
路４、画像データ出力回路５、ダイナミックＲＡＭコン
トロール回路７はシステムデータバス８によってそれぞ
れ接続されており、ダイナミックＲＡＭ６とダイナミッ
クＲＡＭコントロール回路７とはダイナミックＲＡＭデ
ータバス９によって接続されている。
されている。この制御装置には、制御部本体としてのマ
イクロプロセッサ１、制御プログラムデータ、キャラク
タジェネレータデータ等が記憶されたＲＯＭ （読出し
専用メモリ）２、ホストコンピュータからの印字データ
（印字される文字のコード、プリンタコントロールのた
めのコード等）を受信するための受信回路３、他の機器
とでデータの通信を行うための通信回路４、印字部へ画
像データを出力するための画像データ出力回路５、ダイ
ナミックＲＡＭ６を制御するためのダイナミックＲＡＭ
コントロール回路７などか設けられている。そして前記
マイクロプロセッサ］、ＲＯＭ２、受信回路３、通信回
路４、画像データ出力回路５、ダイナミックＲＡＭコン
トロール回路７はシステムデータバス８によってそれぞ
れ接続されており、ダイナミックＲＡＭ６とダイナミッ
クＲＡＭコントロール回路７とはダイナミックＲＡＭデ
ータバス９によって接続されている。
さて、上記受信回路３は受信したデータを必ず一度ダイ
ナミックＲＡＭ６に書き込むが、この書込み処理は次の
手順によるものとなっている。すなわち、受信回路３は
印字データの読み込みを冗了するとマイクロプロセッサ
１に対して割り込み要求を発生する。上記マイクロプロ
セッサ１は、割り込み要求を受は取るとそれまで実行し
ていたルーチンの状態（レジスタに記憶されているデー
タ、実行されているタスクのステータス等）をダイナミ
ックＲＡＭ６上に待避させて、割込み処理ルーチンに制
御を移す（割込み前処理）。この割込み処理ルーチンで
上記マイクロプロセッサ１は先ず受信回路３から受信し
たデータの読込みを行い、その後読込んだデータを記憶
すべきアドレスを計算する。しかして、ダイナミックＲ
ＡＭ６に対してデータの書込みを行う。割込み処理ルー
チンが終了すると、マイクロプロセッサ１は以前実行し
ていたルーチンの状態を前記ダイナミックＲＡＭ６から
読出し、読出したルーチンに制御を移す（割込み後処理
）。
ナミックＲＡＭ６に書き込むが、この書込み処理は次の
手順によるものとなっている。すなわち、受信回路３は
印字データの読み込みを冗了するとマイクロプロセッサ
１に対して割り込み要求を発生する。上記マイクロプロ
セッサ１は、割り込み要求を受は取るとそれまで実行し
ていたルーチンの状態（レジスタに記憶されているデー
タ、実行されているタスクのステータス等）をダイナミ
ックＲＡＭ６上に待避させて、割込み処理ルーチンに制
御を移す（割込み前処理）。この割込み処理ルーチンで
上記マイクロプロセッサ１は先ず受信回路３から受信し
たデータの読込みを行い、その後読込んだデータを記憶
すべきアドレスを計算する。しかして、ダイナミックＲ
ＡＭ６に対してデータの書込みを行う。割込み処理ルー
チンが終了すると、マイクロプロセッサ１は以前実行し
ていたルーチンの状態を前記ダイナミックＲＡＭ６から
読出し、読出したルーチンに制御を移す（割込み後処理
）。
このように、従来、受信回路３はダイナミックＲＡＭ６
に対して同等能動的な動作をせず、受信回路３とダイナ
ミックＲＡＭ６との間のデータ転送はすべてマイクロプ
ロセッサ１により行われていた。
に対して同等能動的な動作をせず、受信回路３とダイナ
ミックＲＡＭ６との間のデータ転送はすべてマイクロプ
ロセッサ１により行われていた。
一方、ダイナミックＲＡＭ６を正常に動作させるために
は、アドレスの分割入力やリフレッシュのため、ＲＡＳ
、ＣＡＳ、ＷＥ等の信号タイミングを制御しなければな
らない。従ってダイナミックＲＡＭ６をシステムデータ
バス８に直結できず、ダイナミックＲＡＭコントロール
回路７を設けてダイナミックＲＡＭを制御するようにし
ている。
は、アドレスの分割入力やリフレッシュのため、ＲＡＳ
、ＣＡＳ、ＷＥ等の信号タイミングを制御しなければな
らない。従ってダイナミックＲＡＭ６をシステムデータ
バス８に直結できず、ダイナミックＲＡＭコントロール
回路７を設けてダイナミックＲＡＭを制御するようにし
ている。
ところで、従来のダイナミックＲＡＭコントロール回路
７では入出力チャネルが１チヤネルのみであった。この
ため、システムデータバス８の使用権を持つ回路ブロッ
クすなわちマイクロプロセッサ１のみがダイナミックＲ
ＡＭ６をアクセスできるようになっていた。
７では入出力チャネルが１チヤネルのみであった。この
ため、システムデータバス８の使用権を持つ回路ブロッ
クすなわちマイクロプロセッサ１のみがダイナミックＲ
ＡＭ６をアクセスできるようになっていた。
従って、マイクロプロセッサ−による処理Ａと、受信回
路３による印字データ“Ｘ”、“Ｙ″の受信処理とが同
時進行した場合には、第５図に示す手順で処理が実行さ
れていた。すなわち、例えばマイクロプロセッサ（第４
図中ＭＰＵ）１による処理Ａと受信回路（第５図中ＲＣ
Ｖ）３による印字データ“Ｘ”の受信が同時に始まった
ことを想定すると、データ“Ｘ″の受信に必要な一定時
間中、マイクロプロセッサ−は処理Ａのためにダイナミ
ックＲＡＭ （第５図中Ｄ−ＲＡＭ）６を使用する。そ
して、データ“Ｘ″の受信が終了した受信回路３からマ
イクロプロセッサ−に割込み要求が発生すると、マイク
ロプロセッサ−は前述した手順で受信回路３中の受信デ
ータ“Ｘ″をダイナミックＲＡＭ６に書き込む。受信回
路３はマイクロプロセッサ−による受信データＸの読出
しが終了すると同時に動作可能となり、次の印字データ
″Ｙ”の受信を開始する。そして、データ“Ｙ”の受信
が終了した受信回路３からマイクロプロセッサ１に割込
み要求が発生するが、このときマイクロプロセッサ−は
まだ割込み後処理の最中であるため直ぐには次の割込み
処理ルーチンを開始できない。その後、割込み後処理が
終了して受信回路３からの割込み要求が受は付けられる
と、マイクロプロセッサ−は再度前述した手順で受信回
路３中の受信データ″Ｙ″をダイナミックＲＡＭ６に書
き込む。以上の割込み処理が全て終了すると、中断して
いた処理Ａの残りを実行する。
路３による印字データ“Ｘ”、“Ｙ″の受信処理とが同
時進行した場合には、第５図に示す手順で処理が実行さ
れていた。すなわち、例えばマイクロプロセッサ（第４
図中ＭＰＵ）１による処理Ａと受信回路（第５図中ＲＣ
Ｖ）３による印字データ“Ｘ”の受信が同時に始まった
ことを想定すると、データ“Ｘ″の受信に必要な一定時
間中、マイクロプロセッサ−は処理Ａのためにダイナミ
ックＲＡＭ （第５図中Ｄ−ＲＡＭ）６を使用する。そ
して、データ“Ｘ″の受信が終了した受信回路３からマ
イクロプロセッサ−に割込み要求が発生すると、マイク
ロプロセッサ−は前述した手順で受信回路３中の受信デ
ータ“Ｘ″をダイナミックＲＡＭ６に書き込む。受信回
路３はマイクロプロセッサ−による受信データＸの読出
しが終了すると同時に動作可能となり、次の印字データ
″Ｙ”の受信を開始する。そして、データ“Ｙ”の受信
が終了した受信回路３からマイクロプロセッサ１に割込
み要求が発生するが、このときマイクロプロセッサ−は
まだ割込み後処理の最中であるため直ぐには次の割込み
処理ルーチンを開始できない。その後、割込み後処理が
終了して受信回路３からの割込み要求が受は付けられる
と、マイクロプロセッサ−は再度前述した手順で受信回
路３中の受信データ″Ｙ″をダイナミックＲＡＭ６に書
き込む。以上の割込み処理が全て終了すると、中断して
いた処理Ａの残りを実行する。
［発明が解決しようとする課題］
このように従来ではダイナミックＲＡＭコントロール回
路６の入出力チャネルが１チヤネルのみであるため、マ
イクロプロセッサ−しかダイナミックＲＡＭ６をアクセ
スできなかった。このため、上記例においては割込みが
発生した場合にその前処理および後処理に要する時間か
必要で、システム全体の処理速度の低下を招いていた。
路６の入出力チャネルが１チヤネルのみであるため、マ
イクロプロセッサ−しかダイナミックＲＡＭ６をアクセ
スできなかった。このため、上記例においては割込みが
発生した場合にその前処理および後処理に要する時間か
必要で、システム全体の処理速度の低下を招いていた。
また各回路ブロックにおける処理の待ち時間が長くなり
、運転効率の低下も招いていた。
、運転効率の低下も招いていた。
そこで本発明は、各回路ブロックが独立してダイナミッ
クＲＡＭをアクセスでき、割込みに要する時間を不要に
してシステム全体の処理速度を向上できるとともに、各
回路ブロックにおける処理の待ち時間も極力短縮でき、
運転効率の向上をもはかり得るメモリ制御装置を提供す
ることを目的とする。
クＲＡＭをアクセスでき、割込みに要する時間を不要に
してシステム全体の処理速度を向上できるとともに、各
回路ブロックにおける処理の待ち時間も極力短縮でき、
運転効率の向上をもはかり得るメモリ制御装置を提供す
ることを目的とする。
［課題を解決するための手段］
本発明は、マイクロプロセッサ等の複数の回路ブロック
からダイナミックＲＡＭコントロール回路を通してダイ
ナミックＲＡＭに対してデータの書込み及び続出を行う
メモリ制御装置において、各回路ブロックを接続する複
数の入出力チャンネルを有しこれら入出力チャンネルに
入力される各回路ブロックからのダイナミックＲＡＭへ
のアクセス要求を予め設定された優先順位に従って送出
する優先順位決定回路と、この優先順位決定回路とダイ
ナミックＲＡＭコントロール回路との間に接続され各回
路ブロックからのデータを一時記憶する一時記憶用メモ
リとを備えて上記目的を達成しようとするメモリ制御装
置である。
からダイナミックＲＡＭコントロール回路を通してダイ
ナミックＲＡＭに対してデータの書込み及び続出を行う
メモリ制御装置において、各回路ブロックを接続する複
数の入出力チャンネルを有しこれら入出力チャンネルに
入力される各回路ブロックからのダイナミックＲＡＭへ
のアクセス要求を予め設定された優先順位に従って送出
する優先順位決定回路と、この優先順位決定回路とダイ
ナミックＲＡＭコントロール回路との間に接続され各回
路ブロックからのデータを一時記憶する一時記憶用メモ
リとを備えて上記目的を達成しようとするメモリ制御装
置である。
又、本発明の優先順位決定回路はマイクロプロセッサの
プログラム制御によりダイナミックＲＡＭに対するアク
セス要求の実行優先順位か決定され構成として上記１」
的を達成しようとするメモリ制御装置である。
プログラム制御によりダイナミックＲＡＭに対するアク
セス要求の実行優先順位か決定され構成として上記１」
的を達成しようとするメモリ制御装置である。
［作 用］
このような手段を備えたことにより、マイクロプロセッ
サ等の各回路ブロックからダイナミックＲＡＭに対する
アクセス要求が行われると、これらアクセス要求は優先
順位決定回路の各入出力チャンネルに入力し、この優先
順位決定回路はアクセス要求を予め設定された優先順位
に従って送出する。これにより、優先して送出されたア
クセス要求の回路ブロックはダイナミックＲＡＭコント
ロール回路を通してダイナミックＲＡＭに対してデータ
の書込み及び続出を行ない、同時に優先順位の低いアク
セス要求は一時記憶用メモリに一時記憶される。そして
、先にダイナミックＲＡＭに対してデータの書込み等を
行なっている回路ブロックの次に一時記憶用メモリに記
憶されアクセス要求の回路ブロックのダイナミックＲＡ
Ｍに対するデータの書込み等が行なわれる。
サ等の各回路ブロックからダイナミックＲＡＭに対する
アクセス要求が行われると、これらアクセス要求は優先
順位決定回路の各入出力チャンネルに入力し、この優先
順位決定回路はアクセス要求を予め設定された優先順位
に従って送出する。これにより、優先して送出されたア
クセス要求の回路ブロックはダイナミックＲＡＭコント
ロール回路を通してダイナミックＲＡＭに対してデータ
の書込み及び続出を行ない、同時に優先順位の低いアク
セス要求は一時記憶用メモリに一時記憶される。そして
、先にダイナミックＲＡＭに対してデータの書込み等を
行なっている回路ブロックの次に一時記憶用メモリに記
憶されアクセス要求の回路ブロックのダイナミックＲＡ
Ｍに対するデータの書込み等が行なわれる。
［実施例］
以下、本発明の一実施例をレーザプリンタの制御装置に
適用した場合について図面を参照して説明する。
適用した場合について図面を参照して説明する。
第１図はレーザプリンタの制御装置の全体構成図である
。この制御装置は、制御部本体としてのマイクロプロセ
ッサ−１、制御プログラムデータ。
。この制御装置は、制御部本体としてのマイクロプロセ
ッサ−１、制御プログラムデータ。
キャラクタジェネレータデータ等が記憶されたＲＯＭＩ
２、ホストコンピュータからの印字データ（印字され
る文字のコード、プリンタコントロールのためのコード
等）を受信するための受信回路１３、他の機器とでデー
タの通信を行うための通信回路１４、印字部へ画像デー
タを出力するための画像データ出力回路１５、ダイナミ
ックＲＡＭ１６を制御するためのダイナミックＲＡＭコ
ントロール回路１７などが設けられている。
２、ホストコンピュータからの印字データ（印字され
る文字のコード、プリンタコントロールのためのコード
等）を受信するための受信回路１３、他の機器とでデー
タの通信を行うための通信回路１４、印字部へ画像デー
タを出力するための画像データ出力回路１５、ダイナミ
ックＲＡＭ１６を制御するためのダイナミックＲＡＭコ
ントロール回路１７などが設けられている。
２０は優先順位決定回路であって、この回路２０は各回
路ブロックつまりマイクロプロセッサ１１、ＲＯＭ１２
、受信回路１３、通信回路１４及び画像データ出力回路
１５を接続する各入出力チャンネルを備えるとともに、
第２図に示す優先順位決定流れ図に従ったプログラムが
記憶され、このプログラムの実行により各入出力チャン
ネルに入力される各回路ブロックからのダイナミックＲ
ＡＭ１６へのアクセス要求を予め設定された優先順位に
従って送出する機能を有するものである。
路ブロックつまりマイクロプロセッサ１１、ＲＯＭ１２
、受信回路１３、通信回路１４及び画像データ出力回路
１５を接続する各入出力チャンネルを備えるとともに、
第２図に示す優先順位決定流れ図に従ったプログラムが
記憶され、このプログラムの実行により各入出力チャン
ネルに入力される各回路ブロックからのダイナミックＲ
ＡＭ１６へのアクセス要求を予め設定された優先順位に
従って送出する機能を有するものである。
そこで、優先順位決定回路２０の各入出力チャネルのう
ち１つはマイクロプロセッサ１１及びＲＯＭＩ ２に割
当て、他の１つは受信回路１３に割当て、１つは通信回
路１４に割当て、１つは画像データ出力回路１５に割当
てている。そして、優先順位決定回路２０とマイクロプ
ロセッサ１１及びＲＯＭ１２とはシステムデータバス２
１によって接続され、優先順位決定回路２０と受信回路
１３とはシステムデータバス２２によって接続さ０ れ、優先順位決定回路２０と通信回路１４とはシステム
データバス２３によって接続され、さらに優先順位決定
回路２０と画像データ出力回路１５とはシステムデータ
バス２４によってそれぞれ接続されている。なお、ダイ
ナミックＲＡＭコントロール回路１７とダイナミックＲ
ＡＭＩ ６とはダイナミックＲＡＭデータバス２５によ
って接続されている。
ち１つはマイクロプロセッサ１１及びＲＯＭＩ ２に割
当て、他の１つは受信回路１３に割当て、１つは通信回
路１４に割当て、１つは画像データ出力回路１５に割当
てている。そして、優先順位決定回路２０とマイクロプ
ロセッサ１１及びＲＯＭ１２とはシステムデータバス２
１によって接続され、優先順位決定回路２０と受信回路
１３とはシステムデータバス２２によって接続さ０ れ、優先順位決定回路２０と通信回路１４とはシステム
データバス２３によって接続され、さらに優先順位決定
回路２０と画像データ出力回路１５とはシステムデータ
バス２４によってそれぞれ接続されている。なお、ダイ
ナミックＲＡＭコントロール回路１７とダイナミックＲ
ＡＭＩ ６とはダイナミックＲＡＭデータバス２５によ
って接続されている。
又、優先順位決定回路２０とダイナミックＲＡＭコント
ロール回路１７との間には複数ワード（実施例では３ワ
ード）の−時記憶用メモリ２６が接続されている。
ロール回路１７との間には複数ワード（実施例では３ワ
ード）の−時記憶用メモリ２６が接続されている。
次に上記の如く構成された装置の作用について説明する
。
。
マイクロプロセッサ１１による処理Ａと受信回路１３に
よる印字データ“Ｘ″、Ｙ″の受信処理とが同時進行し
た場合、これら処理は第３図に示す手順で実行される。
よる印字データ“Ｘ″、Ｙ″の受信処理とが同時進行し
た場合、これら処理は第３図に示す手順で実行される。
なお、優先順位決定回路２０にはマイクロプロセッサ１
１が処理Ａの実行中であれば、マイクロプロセッサ１１
の優先順位１ が受信回路１３の優先順位よりも高くなるプログラムが
設定されている。なお、このプログラムはマイクロプロ
セッサ１１により設定される。
１が処理Ａの実行中であれば、マイクロプロセッサ１１
の優先順位１ が受信回路１３の優先順位よりも高くなるプログラムが
設定されている。なお、このプログラムはマイクロプロ
セッサ１１により設定される。
マイクロプロセッサ（第３図中ＭＰＵ）１１による処理
Ａと受信回路（第３図中ＲＣＶ）１３による印字データ
“Ｘ”の受信が同時に始まると、データ“Ｘ″の受信に
必要な期間中、マイクロプロセッサ１１は処理Ａのため
にシステムデータバス２１及びダイナミックＲＡＭコン
トロール回路１７を通してダイナミックＲＡＭ （第３
図中ＤＲＡＭ）１６に対してアクセスを行なう。このと
き受信回路１３はデータ“Ｘ”を受信し、このデータ“
Ｘ″の受信が終了すると、受信回路１３はデータ“Ｘ″
をシステムデータバス２２を通して優先順位決定回路２
０に送る。
Ａと受信回路（第３図中ＲＣＶ）１３による印字データ
“Ｘ”の受信が同時に始まると、データ“Ｘ″の受信に
必要な期間中、マイクロプロセッサ１１は処理Ａのため
にシステムデータバス２１及びダイナミックＲＡＭコン
トロール回路１７を通してダイナミックＲＡＭ （第３
図中ＤＲＡＭ）１６に対してアクセスを行なう。このと
き受信回路１３はデータ“Ｘ”を受信し、このデータ“
Ｘ″の受信が終了すると、受信回路１３はデータ“Ｘ″
をシステムデータバス２２を通して優先順位決定回路２
０に送る。
この優先順位決定回路２０はデータ“Ｘ”を受けると、
マイクロプロセッサ１１からのダイナミックＲＡＭ１６
に対するアクセスと受信回路］３からダイナミックＲＡ
Ｍ１６に対するアクセス要求との２つのアクセスが有る
ことを判断し、これ２ らマイクロプロセッサ１１と受信回路１３との優先順位
を判断する。この場合、優先順位決定回路２０にはマイ
クロプロセッサ１１の優先順位が受信回路１３の優先順
位よりも高くなるプログラムが設定されているので、優
先順位決定回路２０はマイクロプロセッサ１１からのア
クセスをダイナミックＲＡＭコントロール回路］７を通
してダイナミックＲＡＭ１６に送る。しかるに、受信回
路１３からのデータ“Ｘ″のダイナミックＲＡＭ１６へ
の書込みは一時停止され、このデータ“Ｘ゛は一時記憶
用メモリ２６に一時記憶される。そして、受信回路１３
はデータ“Ｘ”の−時記憶回路用メモリ２６への記憶が
終了すると、次に送られてくるデータ″Ｙ”を受信する
。
マイクロプロセッサ１１からのダイナミックＲＡＭ１６
に対するアクセスと受信回路］３からダイナミックＲＡ
Ｍ１６に対するアクセス要求との２つのアクセスが有る
ことを判断し、これ２ らマイクロプロセッサ１１と受信回路１３との優先順位
を判断する。この場合、優先順位決定回路２０にはマイ
クロプロセッサ１１の優先順位が受信回路１３の優先順
位よりも高くなるプログラムが設定されているので、優
先順位決定回路２０はマイクロプロセッサ１１からのア
クセスをダイナミックＲＡＭコントロール回路］７を通
してダイナミックＲＡＭ１６に送る。しかるに、受信回
路１３からのデータ“Ｘ″のダイナミックＲＡＭ１６へ
の書込みは一時停止され、このデータ“Ｘ゛は一時記憶
用メモリ２６に一時記憶される。そして、受信回路１３
はデータ“Ｘ”の−時記憶回路用メモリ２６への記憶が
終了すると、次に送られてくるデータ″Ｙ”を受信する
。
この後、マイクロプロセッサ］１のダイナミックＲＡＭ
Ｉ ６へのアクセスの空時間が生じると、この空時間の
生じた時刻ｔ１からダイナミックＲＡＭコントロール回
路１７は一時記憶用メモリ２６に記憶されているデータ
“Ｘ′をダイナミックＲＡＭ１６に書き込む。
Ｉ ６へのアクセスの空時間が生じると、この空時間の
生じた時刻ｔ１からダイナミックＲＡＭコントロール回
路１７は一時記憶用メモリ２６に記憶されているデータ
“Ｘ′をダイナミックＲＡＭ１６に書き込む。
３
このデータ“Ｘ”のダイナミックＲＡＭ１６への書き込
みが終了すると、優先順位決定回路２０はマイクロプロ
セッサ１１からのアクセスをダイナミックＲＡＭコント
ロール回路１７を通してダイナミックＲＡＭ１６に送る
。この状態に優先順位決定回路２０がデータ“Ｙ”を受
けると、この優先順位決定回路２０はマイクロプロセッ
サ１］と受信回路１３との優先順位を判断する。この場
合、優先順位決定回路２０は上記作用と同様にマイクロ
プロセッサ１１からのアクセスを優先してダイナミック
ＲＡＭコントロール回路］７を通してダイナミックＲＡ
Ｍ １．６に送る。そして、データ”Ｙ″は一時記憶
用メモリ２６に記憶される。
みが終了すると、優先順位決定回路２０はマイクロプロ
セッサ１１からのアクセスをダイナミックＲＡＭコント
ロール回路１７を通してダイナミックＲＡＭ１６に送る
。この状態に優先順位決定回路２０がデータ“Ｙ”を受
けると、この優先順位決定回路２０はマイクロプロセッ
サ１］と受信回路１３との優先順位を判断する。この場
合、優先順位決定回路２０は上記作用と同様にマイクロ
プロセッサ１１からのアクセスを優先してダイナミック
ＲＡＭコントロール回路］７を通してダイナミックＲＡ
Ｍ １．６に送る。そして、データ”Ｙ″は一時記憶
用メモリ２６に記憶される。
この後、マイクロプロセッサ１〕のダイナミックＲＡＭ
１６へのアクセスの空時間が生じると、この空時間の生
じた時刻ｔ２からダイナミックＲＡＭコントロール回路
］７は一時記憶用メモリ２６１こδ己憶されているデー
タ“Ｙ″をダイナミックＲＡＭ１６に書き込む。
１６へのアクセスの空時間が生じると、この空時間の生
じた時刻ｔ２からダイナミックＲＡＭコントロール回路
］７は一時記憶用メモリ２６１こδ己憶されているデー
タ“Ｙ″をダイナミックＲＡＭ１６に書き込む。
このように本実施例によれば、優先順位決定回］４
路２０及び−時記憶用メモリ２６を備え、マイクロプロ
セッサ１１等の各回路ブロックからダイナミックＲＡＭ
に対するアクセス要求が行われると、これらアクセス要
求は優先順位決定回路２０により優先順位が決定されて
ダイナミックＲＡＭコントロール回路１７を通してダイ
ナミックＲＡＭ１６に送られ、同時に優先順位の低いア
クセス要求は一時記憶用メモリ２６に一時記憶されて先
のダイナミックＲＡＭへのアクセスか終了の後にダイナ
ミックＲＡＭ１６に対するデータの書込み等を行なうよ
うな構成としたので、従来の割り込み処理が不要となり
、割込み前処理、後処理に要する時間が短縮され、シス
テム全体の処理速度を向上できる。又、各回路ブロック
のアクセスまでの待ち時間が短縮されるので、各回路ブ
ロック毎の運転効率が向上する。さらに、−時記憶用メ
モリ２６を設けたので、各回路ブロックのダイナミック
ＲＡＭ１６に対する並列動作が可能となる。
セッサ１１等の各回路ブロックからダイナミックＲＡＭ
に対するアクセス要求が行われると、これらアクセス要
求は優先順位決定回路２０により優先順位が決定されて
ダイナミックＲＡＭコントロール回路１７を通してダイ
ナミックＲＡＭ１６に送られ、同時に優先順位の低いア
クセス要求は一時記憶用メモリ２６に一時記憶されて先
のダイナミックＲＡＭへのアクセスか終了の後にダイナ
ミックＲＡＭ１６に対するデータの書込み等を行なうよ
うな構成としたので、従来の割り込み処理が不要となり
、割込み前処理、後処理に要する時間が短縮され、シス
テム全体の処理速度を向上できる。又、各回路ブロック
のアクセスまでの待ち時間が短縮されるので、各回路ブ
ロック毎の運転効率が向上する。さらに、−時記憶用メ
モリ２６を設けたので、各回路ブロックのダイナミック
ＲＡＭ１６に対する並列動作が可能となる。
なお、上記一実施例ではレーザプリンタの制御装置に適
用したがこれに限定されるものではなく、 ５ ダイナミックＲＡＭが必要な各種制御装置に適用できる
のは勿論である。
用したがこれに限定されるものではなく、 ５ ダイナミックＲＡＭが必要な各種制御装置に適用できる
のは勿論である。
［発明の効果］
以上詳述したように本発明によれば、所望の各回路ブロ
ックが独立してダイナミックＲＡＭをアクセスでき、割
込みに要する時間を不要にしてシステム全体の処理速度
を向上できるとともに、各回路ブロックにおける処理の
待ち時間も極力短縮でき、かつ各回路ブロックにおける
並列動作を可能として運転効率を向上できるメモリ制御
装置を提供できる。
ックが独立してダイナミックＲＡＭをアクセスでき、割
込みに要する時間を不要にしてシステム全体の処理速度
を向上できるとともに、各回路ブロックにおける処理の
待ち時間も極力短縮でき、かつ各回路ブロックにおける
並列動作を可能として運転効率を向上できるメモリ制御
装置を提供できる。
第１図乃至第３図は本発明の一実施例を説明するための
図であって、第１図はレーザプリンタの制御装置を示す
ブロック図、第２図は優先順位決定流れ図、第３図はマ
イクロプロセッサと受信回路とが同時にダイナミックＲ
ＡＭをアクセスしたときの処理手順を示す図、第４図及
び第５図は従来技術を説明するための図である。 ］１・・・マイクロプロセッサ、１２・・・ＲＯＭ。 ６ １３・・・受信回路、１４・・・通信回路、１５・・・
画像データ出力回路、１６・・・ダイナミックＲＡＭ。 １７・・・ダイナミックＲＡＭコントロール回路、２０
・・・優先順位決定回路、２１〜２４・・・システムデ
ータバス、２５・・・ダイナミックＲＡＭデータバス、
２６・・・−時、？Ｃ！憶用メモリ。
図であって、第１図はレーザプリンタの制御装置を示す
ブロック図、第２図は優先順位決定流れ図、第３図はマ
イクロプロセッサと受信回路とが同時にダイナミックＲ
ＡＭをアクセスしたときの処理手順を示す図、第４図及
び第５図は従来技術を説明するための図である。 ］１・・・マイクロプロセッサ、１２・・・ＲＯＭ。 ６ １３・・・受信回路、１４・・・通信回路、１５・・・
画像データ出力回路、１６・・・ダイナミックＲＡＭ。 １７・・・ダイナミックＲＡＭコントロール回路、２０
・・・優先順位決定回路、２１〜２４・・・システムデ
ータバス、２５・・・ダイナミックＲＡＭデータバス、
２６・・・−時、？Ｃ！憶用メモリ。
Claims (2)
- （１）マイクロプロセッサ等の複数の回路ブロックから
ダイナミックＲＡＭコントロール回路を通してダイナミ
ックＲＡＭに対してデータの書込み及び読出を行うメモ
リ制御装置において、前記各回路ブロックを接続する複
数の入出力チャンネルを有しこれら入出力チャンネルに
入力される前記各回路ブロックからの前記ダイナミック
ＲＡＭへのアクセス要求を予め設定された優先順位に従
って送出する優先順位決定回路と、この優先順位決定回
路と前記ダイナミックＲＡＭコントロール回路との間に
接続され前記各回路ブロックからのデータを一時記憶す
る一時記憶用メモリとを具備したことを特徴とするメモ
リ制御装置。 - （２）優先順位決定回路はマイクロプロセッサのプログ
ラム制御によりダイナミックＲＡＭに対するアクセス要
求の実行優先順位が決定されることを特徴とする請求項
（１）記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271540A JP2691031B2 (ja) | 1989-10-20 | 1989-10-20 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271540A JP2691031B2 (ja) | 1989-10-20 | 1989-10-20 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03134889A true JPH03134889A (ja) | 1991-06-07 |
| JP2691031B2 JP2691031B2 (ja) | 1997-12-17 |
Family
ID=17501490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1271540A Expired - Lifetime JP2691031B2 (ja) | 1989-10-20 | 1989-10-20 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2691031B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798194A (en) * | 1980-12-11 | 1982-06-18 | Victor Co Of Japan Ltd | Storage device |
| JPS60254225A (ja) * | 1984-05-31 | 1985-12-14 | Fujitsu Ltd | ビデオｒａｍのアクセス方法 |
| JPS6352235A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | 画像表示システム |
-
1989
- 1989-10-20 JP JP1271540A patent/JP2691031B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798194A (en) * | 1980-12-11 | 1982-06-18 | Victor Co Of Japan Ltd | Storage device |
| JPS60254225A (ja) * | 1984-05-31 | 1985-12-14 | Fujitsu Ltd | ビデオｒａｍのアクセス方法 |
| JPS6352235A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | 画像表示システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2691031B2 (ja) | 1997-12-17 |
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