JPH05334213A - データ通信方式 - Google Patents
データ通信方式Info
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- JPH05334213A JPH05334213A JP4138825A JP13882592A JPH05334213A JP H05334213 A JPH05334213 A JP H05334213A JP 4138825 A JP4138825 A JP 4138825A JP 13882592 A JP13882592 A JP 13882592A JP H05334213 A JPH05334213 A JP H05334213A
- Authority
- JP
- Japan
- Prior art keywords
- bus controller
- data
- bus
- local
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Bus Control (AREA)
- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 転送データの送受信を行う際，中継するロー
カルメモリとメインメモリとの間のデータ転送を高速化
する。 【構成】 ローカルバス８に接続されるローカルメモリ
７を介し，システムバス３に接続されるメインメモリ２
から伝送路９及び伝送路９からメインメモリ２へデータ
の送受信を行うデータ通信方式において，システムバス
３とローカルバス８との両者の接続制御を行う２つの＃
１，＃２バスコントローラ６−１，６−２と，当該２つ
の＃１，＃２バスコントローラ６−１，６−２は，一方
がメインメモリ２をアクセスしているとき他方はローカ
ルメモリ７をアクセスし，かつ先に起動されるバスコン
トローラ側は後から起動されるバスコントローラに比べ
転送すべきデータ量をその１／２より若干多く受け持つ
構成とされている。
カルメモリとメインメモリとの間のデータ転送を高速化
する。 【構成】 ローカルバス８に接続されるローカルメモリ
７を介し，システムバス３に接続されるメインメモリ２
から伝送路９及び伝送路９からメインメモリ２へデータ
の送受信を行うデータ通信方式において，システムバス
３とローカルバス８との両者の接続制御を行う２つの＃
１，＃２バスコントローラ６−１，６−２と，当該２つ
の＃１，＃２バスコントローラ６−１，６−２は，一方
がメインメモリ２をアクセスしているとき他方はローカ
ルメモリ７をアクセスし，かつ先に起動されるバスコン
トローラ側は後から起動されるバスコントローラに比べ
転送すべきデータ量をその１／２より若干多く受け持つ
構成とされている。
Description
【０００１】
【産業上の利用分野】本発明は，データ通信方式，特に
２つのバスコントローラを備え，一方のバスコントロー
ラがメインメモリをアクセスしている間に他方のバスコ
ントローラがローカルメモリをアクセスする並列処理を
行い，かつ先に起動するバスコントローラ側に転送すべ
きデータ量の１／２より若干多く転送データを受け持た
せ，データ転送を高速化したデータ通信方式に関するも
のである。
２つのバスコントローラを備え，一方のバスコントロー
ラがメインメモリをアクセスしている間に他方のバスコ
ントローラがローカルメモリをアクセスする並列処理を
行い，かつ先に起動するバスコントローラ側に転送すべ
きデータ量の１／２より若干多く転送データを受け持た
せ，データ転送を高速化したデータ通信方式に関するも
のである。
【０００２】
【従来の技術】例えば高速ＬＡＮ通信装置では，装置内
で多くのデータ転送が行われるが，そのデータ転送は次
の様な構成で行われていた。
で多くのデータ転送が行われるが，そのデータ転送は次
の様な構成で行われていた。
【０００３】図６は従来のＬＡＮ制御装置の構成図を示
しており，メインメモリ２に格納されているデータを送
信する場合，一旦ＬＡＮ制御装置のローカルメモリ７に
格納し，図示されていないインタフェースを介して伝送
路９に乗せて転送先へデータ転送していた。
しており，メインメモリ２に格納されているデータを送
信する場合，一旦ＬＡＮ制御装置のローカルメモリ７に
格納し，図示されていないインタフェースを介して伝送
路９に乗せて転送先へデータ転送していた。
【０００４】このメインメモリ２からローカルメモリ７
へのデータ転送は，バスコントローラ６がＤＭＡ割込み
を掛け，システムバス３及びローカルバス８を確保した
上でメインメモリ２をアクセスしてデータを読出し，次
のサイクルでこのメインメモリ２から読出されたデータ
をローカルメモリ７に書込むというＤＭＡによるデータ
転送処理を何回か繰返すことにより，送信すべきデータ
長ｂｃの一連のデータを転送していた。
へのデータ転送は，バスコントローラ６がＤＭＡ割込み
を掛け，システムバス３及びローカルバス８を確保した
上でメインメモリ２をアクセスしてデータを読出し，次
のサイクルでこのメインメモリ２から読出されたデータ
をローカルメモリ７に書込むというＤＭＡによるデータ
転送処理を何回か繰返すことにより，送信すべきデータ
長ｂｃの一連のデータを転送していた。
【０００５】なお，同図の１はメインＣＰＵ，４は制御
マイクロプロセッサ，５はＲＯＭである。伝送路９から
送られて来たデータをメインメモリ２に受信するに当っ
ても，上記と逆向きにローカルメモリ７からメインメモ
リ２へデータ転送を行い，受信データの格納が行われて
いた。
マイクロプロセッサ，５はＲＯＭである。伝送路９から
送られて来たデータをメインメモリ２に受信するに当っ
ても，上記と逆向きにローカルメモリ７からメインメモ
リ２へデータ転送を行い，受信データの格納が行われて
いた。
【０００６】
【発明が解決しようとする課題】図６に示された従来の
ＬＡＮ制御装置の構成では，バスコントローラ６がメイ
ンメモリ２側をアクセスしている間ローカルメモリ７側
は遊んで待っており，また逆にバスコントローラ６がロ
ーカルメモリ７側をアクセスしている間メインメモリ２
側は遊んで待っているので，データ転送に時間がかか
り，効率的なデータ転送がされていない欠点があった。
ＬＡＮ制御装置の構成では，バスコントローラ６がメイ
ンメモリ２側をアクセスしている間ローカルメモリ７側
は遊んで待っており，また逆にバスコントローラ６がロ
ーカルメモリ７側をアクセスしている間メインメモリ２
側は遊んで待っているので，データ転送に時間がかか
り，効率的なデータ転送がされていない欠点があった。
【０００７】本発明は，上記の欠点を解決することを目
的としており，バスコントローラを２個設け，一方のバ
スコントローラがメインメモリをアクセスしている間に
他方のコントローラがローカルメモリをアクセスする構
成にすると共に，先に起動するバスコントローラ側に転
送データ長の半分より若干多くデータ転送を受け持たせ
るようにして，データ転送処理の高速化をはかるように
したデータ通信方式を提供することを目的としている。
的としており，バスコントローラを２個設け，一方のバ
スコントローラがメインメモリをアクセスしている間に
他方のコントローラがローカルメモリをアクセスする構
成にすると共に，先に起動するバスコントローラ側に転
送データ長の半分より若干多くデータ転送を受け持たせ
るようにして，データ転送処理の高速化をはかるように
したデータ通信方式を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明のデータ通信方式は，システムバスに接続
されるメインメモリと，ローカルバスに接続されるロー
カルメモリと，メインメモリとシステムバス及びローカ
ルメモリとローカルバスとの両者の接続制御を行うバス
コントローラとを備え，上記ローカルメモリを介してメ
インメモリから伝送路及び伝送路からメインメモリへデ
ータの送受信を行うデータ通信方式において，上記バス
コントローラを２つのバスコントローラで構成すると共
に，当該２つのバスコントローラは，一方がシステムバ
スを介してメインメモリをアクセスしているとき他方は
ローカルバスを介してローカルメモリをアクセスし，か
つ先に起動されるバスコントローラ側は後から起動され
るバスコントローラ側に比べ転送すべきデータを若干多
く受け持つ構成となし，データの転送処理に要する時間
を短縮化するようにしたことを特徴としている。
めに，本発明のデータ通信方式は，システムバスに接続
されるメインメモリと，ローカルバスに接続されるロー
カルメモリと，メインメモリとシステムバス及びローカ
ルメモリとローカルバスとの両者の接続制御を行うバス
コントローラとを備え，上記ローカルメモリを介してメ
インメモリから伝送路及び伝送路からメインメモリへデ
ータの送受信を行うデータ通信方式において，上記バス
コントローラを２つのバスコントローラで構成すると共
に，当該２つのバスコントローラは，一方がシステムバ
スを介してメインメモリをアクセスしているとき他方は
ローカルバスを介してローカルメモリをアクセスし，か
つ先に起動されるバスコントローラ側は後から起動され
るバスコントローラ側に比べ転送すべきデータを若干多
く受け持つ構成となし，データの転送処理に要する時間
を短縮化するようにしたことを特徴としている。
【０００９】
【作用】２つのバスコントローラがあるので，一方のバ
スコントローラがメインメモリからデータを読出してい
る間に，他方のバスコントローラはローカルメモリにデ
ータを書込むことができ，かつ先に起動したバスコント
ローラ側にデータ転送量を若干多く受け持たせているこ
とにより，ＤＭＡデータ転送終了がほぼ同時に終り，両
者のＤＭＡ終了のずれがなくなるので，データ転送速度
が向上する。
スコントローラがメインメモリからデータを読出してい
る間に，他方のバスコントローラはローカルメモリにデ
ータを書込むことができ，かつ先に起動したバスコント
ローラ側にデータ転送量を若干多く受け持たせているこ
とにより，ＤＭＡデータ転送終了がほぼ同時に終り，両
者のＤＭＡ終了のずれがなくなるので，データ転送速度
が向上する。
【００１０】
【実施例】図１は本発明に係るデータ通信方式の一実施
例構成，図２は本発明のデータ転送分担説明図である。
例構成，図２は本発明のデータ転送分担説明図である。
【００１１】図１において，符号１ないし５，７ないし
９は図６のものに対応し，６−１は＃１バスコントロー
ラ，６−２は＃２バスコントローラを表わしている。＃
１バスコントローラ６−１と＃２バスコントローラ６−
２とは，どちらか一方がシステムバス３を占有すること
ができるようになっており，またどちらか一方がローカ
ルバス８に対しても占有することができるようになって
いる。
９は図６のものに対応し，６−１は＃１バスコントロー
ラ，６−２は＃２バスコントローラを表わしている。＃
１バスコントローラ６−１と＃２バスコントローラ６−
２とは，どちらか一方がシステムバス３を占有すること
ができるようになっており，またどちらか一方がローカ
ルバス８に対しても占有することができるようになって
いる。
【００１２】従って，＃１バスコントローラ６−１及び
＃２バスコントローラ６−２が，システムバス３及びロ
ーカルバス８を占有しているとき，＃１バスコントロー
ラ６−１がメインメモリ２をアクセスしデータを読出す
処理と，＃２バスコントローラ６−２がローカルメモリ
７をアクセスしデータを書込む処理とを並列して実行す
ることができる。
＃２バスコントローラ６−２が，システムバス３及びロ
ーカルバス８を占有しているとき，＃１バスコントロー
ラ６−１がメインメモリ２をアクセスしデータを読出す
処理と，＃２バスコントローラ６−２がローカルメモリ
７をアクセスしデータを書込む処理とを並列して実行す
ることができる。
【００１３】また，図２に示されている様に，メインメ
モリ２に格納されている先頭アドレスがＸでデータ長が
ｂｃのデータを伝送路９に乗せて送信する場合，先に起
動する，例えば＃１バスコントローラ６−１にデータ長
の半分ｂｃ／２より多いｂｃ／２＋αの量のデータ転送
を受け持たせ，後から起動する＃２バスコントローラ６
−２にｂｃ／２−αの量のデータ転送を受け持たせるよ
うに設定する。αは＃１バスコントローラ６−１及び＃
２バスコントローラ６−２が１サイクルで読出し又は書
込みができるデータ量である。
モリ２に格納されている先頭アドレスがＸでデータ長が
ｂｃのデータを伝送路９に乗せて送信する場合，先に起
動する，例えば＃１バスコントローラ６−１にデータ長
の半分ｂｃ／２より多いｂｃ／２＋αの量のデータ転送
を受け持たせ，後から起動する＃２バスコントローラ６
−２にｂｃ／２−αの量のデータ転送を受け持たせるよ
うに設定する。αは＃１バスコントローラ６−１及び＃
２バスコントローラ６−２が１サイクルで読出し又は書
込みができるデータ量である。
【００１４】先に起動する＃１バスコントローラ６−１
が上記受け持たされた転送分データの先頭アドレスＸで
メインメモリ２に対し読出しのアクセスを行い，読出さ
れたデータを＃１バスコントローラ６−１の図示されて
いないバッファに一旦格納する。次のサイクルで＃１バ
スコントローラ６−１はバッファに一旦格納しているデ
ータをローカルメモリ７の所定のアドレスに書込む。
が上記受け持たされた転送分データの先頭アドレスＸで
メインメモリ２に対し読出しのアクセスを行い，読出さ
れたデータを＃１バスコントローラ６−１の図示されて
いないバッファに一旦格納する。次のサイクルで＃１バ
スコントローラ６−１はバッファに一旦格納しているデ
ータをローカルメモリ７の所定のアドレスに書込む。
【００１５】＃１バスコントローラ６−１に比べ後から
起動される＃２バスコントローラ６−２は，＃１バスコ
ントローラ６−１がローカルメモリ７に書込み処理を行
う当該サイクルで，メインメモリ２から当該＃２バスコ
ントローラ６−２に受け持たされた転送分データの先頭
アドレスＹ（Ｙ＝Ｘ＋ｂｃ／２＋α）に格納されている
データを読出し，その読出されたデータを＃２バスコン
トローラ６−２の図示されていないバッファに一旦格納
する。
起動される＃２バスコントローラ６−２は，＃１バスコ
ントローラ６−１がローカルメモリ７に書込み処理を行
う当該サイクルで，メインメモリ２から当該＃２バスコ
ントローラ６−２に受け持たされた転送分データの先頭
アドレスＹ（Ｙ＝Ｘ＋ｂｃ／２＋α）に格納されている
データを読出し，その読出されたデータを＃２バスコン
トローラ６−２の図示されていないバッファに一旦格納
する。
【００１６】そして次のサイクルで，＃１バスコントロ
ーラ６−１は，メインメモリ２から次のアドレスＸ＋１
に格納されているデータの読出しを行い，一方＃２バス
コントローラ６−２は，当該＃２バスコントローラ６−
２のバッファに一旦格納されているデータをローカルメ
モリ７の所定のアドレスに書込む。
ーラ６−１は，メインメモリ２から次のアドレスＸ＋１
に格納されているデータの読出しを行い，一方＃２バス
コントローラ６−２は，当該＃２バスコントローラ６−
２のバッファに一旦格納されているデータをローカルメ
モリ７の所定のアドレスに書込む。
【００１７】以下同様に，＃１バスコントローラ６−１
及び＃２バスコントローラ６−２で，一方のバスコント
ローラがメインメモリ２から転送データの読出し処理を
行っているとき，他方のバスコントローラは並列してロ
ーカルメモリ７に転送データの書込み処理を行う。
及び＃２バスコントローラ６−２で，一方のバスコント
ローラがメインメモリ２から転送データの読出し処理を
行っているとき，他方のバスコントローラは並列してロ
ーカルメモリ７に転送データの書込み処理を行う。
【００１８】本発明での特徴は，上記説明の如く，先に
起動される＃１バスコントローラ６−１のデータ転送分
が転送データ長ｂｃの１／２とせずにｂｃ／２＋αと
し，後から起動される＃２バスコントローラ６−２のデ
ータ転送分より若干多くした点である。
起動される＃１バスコントローラ６−１のデータ転送分
が転送データ長ｂｃの１／２とせずにｂｃ／２＋αと
し，後から起動される＃２バスコントローラ６−２のデ
ータ転送分より若干多くした点である。
【００１９】今，＃１バスコントローラ６−１及び＃２
バスコントローラ６−２に，図４図示の如く等分にデー
タ転送を受け持たせるように設定した場合，図５に示さ
れている様に，後から起動される＃２バスコントローラ
６−２は，先に起動された＃１バスコントローラ６−１
よりも数ステップ遅れてＤＭＡが始まり，先に起動され
た＃１バスコントローラ６−１はＤＭＡが早く終了す
る。つまりＤＭＡ終了タイミングのずれが生じる。
バスコントローラ６−２に，図４図示の如く等分にデー
タ転送を受け持たせるように設定した場合，図５に示さ
れている様に，後から起動される＃２バスコントローラ
６−２は，先に起動された＃１バスコントローラ６−１
よりも数ステップ遅れてＤＭＡが始まり，先に起動され
た＃１バスコントローラ６−１はＤＭＡが早く終了す
る。つまりＤＭＡ終了タイミングのずれが生じる。
【００２０】この様に＃１バスコントローラ６−１と＃
２バスコントローラ６−２とのＤＭＡ終了タイミングの
ずれは，＃１バスコントローラ６−１のＤＭＡ終了割込
みと＃２バスコントローラ６−２のＤＭＡ終了割込みと
の２回のＤＭＡ終了割込みが行われることになり，メイ
ンＣＰＵ１から見ると，上記２回のＤＭＡ終了割込みで
バスコントローラによるデータ転送の割込みが終了した
ものとなる。
２バスコントローラ６−２とのＤＭＡ終了タイミングの
ずれは，＃１バスコントローラ６−１のＤＭＡ終了割込
みと＃２バスコントローラ６−２のＤＭＡ終了割込みと
の２回のＤＭＡ終了割込みが行われることになり，メイ
ンＣＰＵ１から見ると，上記２回のＤＭＡ終了割込みで
バスコントローラによるデータ転送の割込みが終了した
ものとなる。
【００２１】これに対し上記本発明では，＃１バスコン
トローラ６−１のＤＭＡ終了と＃２バスコントローラ６
−２のＤＭＡ終了とのずれが解消し，＃１バスコントロ
ーラ６−１のＤＭＡ終了でもって＃２バスコントローラ
６−２のＤＭＡ終了と見なすことができる。従って＃１
バスコントローラ６−１側の１回のＤＭＡ終了割込み
で，＃１バスコントローラ６−１及び＃２バスコントロ
ーラ６−２の２個のバスコントローラによるデータ転送
処理の終了が可能となる。
トローラ６−１のＤＭＡ終了と＃２バスコントローラ６
−２のＤＭＡ終了とのずれが解消し，＃１バスコントロ
ーラ６−１のＤＭＡ終了でもって＃２バスコントローラ
６−２のＤＭＡ終了と見なすことができる。従って＃１
バスコントローラ６−１側の１回のＤＭＡ終了割込み
で，＃１バスコントローラ６−１及び＃２バスコントロ
ーラ６−２の２個のバスコントローラによるデータ転送
処理の終了が可能となる。
【００２２】従ってＤＭＡ終了処理の実ステップ数が減
少し，その結果ＤＭＡ終了処理時間の減少により，デー
タ転送速度が高速化する。ローカルメモリ７に格納され
た転送データは，図示されていないインタフェースを介
して伝送路９に乗せられ，転送先に送信される。
少し，その結果ＤＭＡ終了処理時間の減少により，デー
タ転送速度が高速化する。ローカルメモリ７に格納され
た転送データは，図示されていないインタフェースを介
して伝送路９に乗せられ，転送先に送信される。
【００２３】次にバスコントローラによるデータ転送終
了時の処理の仕方を，図３のフローチャートを用いて説
明する。＃１バスコントローラ６−１又は＃２バスコン
トローラ６−２からＤＭＡ終了割込みが掛けられると
（ステップ１），メインＣＰＵ１は＃１バスコントロー
ラ６−１がそのＤＭＡ処理を終了しているか否かの確認
をする（ステップ２）。＃１バスコントローラ６−１の
ＤＭＡ処理が終了しているとき，メインＣＰＵ１は＃１
バスコントローラ６−１側の割込みかりとりを行い（ス
テップ３），ＤＭＡ終了済みのフラグをオンにする（ス
テップ４）。
了時の処理の仕方を，図３のフローチャートを用いて説
明する。＃１バスコントローラ６−１又は＃２バスコン
トローラ６−２からＤＭＡ終了割込みが掛けられると
（ステップ１），メインＣＰＵ１は＃１バスコントロー
ラ６−１がそのＤＭＡ処理を終了しているか否かの確認
をする（ステップ２）。＃１バスコントローラ６−１の
ＤＭＡ処理が終了しているとき，メインＣＰＵ１は＃１
バスコントローラ６−１側の割込みかりとりを行い（ス
テップ３），ＤＭＡ終了済みのフラグをオンにする（ス
テップ４）。
【００２４】ステップ２で＃１バスコントローラ６−１
がまだそのＤＭＡ処理を終了していないとき，メインＣ
ＰＵ１は＃２バスコントローラ６−２がそのＤＭＡ処理
を終了しているか否かの確認をする（ステップ５）。＃
２バスコントローラ６−２のＤＭＡ処理が終了している
とき，メインＣＰＵ１は＃２バスコントローラ６−２側
の割込みかりとりを行い（ステップ６），ＤＭＡ終了済
みのフラグをオンにする（ステップ７）。
がまだそのＤＭＡ処理を終了していないとき，メインＣ
ＰＵ１は＃２バスコントローラ６−２がそのＤＭＡ処理
を終了しているか否かの確認をする（ステップ５）。＃
２バスコントローラ６−２のＤＭＡ処理が終了している
とき，メインＣＰＵ１は＃２バスコントローラ６−２側
の割込みかりとりを行い（ステップ６），ＤＭＡ終了済
みのフラグをオンにする（ステップ７）。
【００２５】ステップ５で＃２バスコントローラ６−２
がそのＤＭＡ処理を終了していないとき，誤まったＤＭ
Ａ終了割込みが到来したものとしてメインＣＰＵ１は割
込み処理から復帰し，再度の割込みを待つ（ステップ
８）。
がそのＤＭＡ処理を終了していないとき，誤まったＤＭ
Ａ終了割込みが到来したものとしてメインＣＰＵ１は割
込み処理から復帰し，再度の割込みを待つ（ステップ
８）。
【００２６】一方，メインＣＰＵ１に対し＃１バスコン
トローラ６−１又は＃２バスコントローラ６−２から正
規にＤＭＡ割込みが掛っているとき，＃１バスコントロ
ーラ６−１側の上記ＤＭＡ終了済みのフラグがオンかど
うかをメインＣＰＵ１は確認する（ステップ９）。当該
＃１バスコントローラ６−１側のＤＭＡ終了済みのフラ
グがオンのとき，メインＣＰＵ１は＃２バスコントロー
ラ６−２側の上記ＤＭＡ終了済みのフラグがオンかどう
かを確認する（ステップ１０）。当該＃２バスコントロ
ーラ６−２側のＤＭＡ終了済みフラグがオンのとき，メ
インＣＰＵ１は２個の＃１，＃２バスコントローラ６−
１，６−２によるデータ転送は終了したものとして（ス
テップ１１），当該データ転送による割込みから復帰し
（ステップ１２），割込み前の元のプログラムに戻り，
そのプログラムの内容を実行する。
トローラ６−１又は＃２バスコントローラ６−２から正
規にＤＭＡ割込みが掛っているとき，＃１バスコントロ
ーラ６−１側の上記ＤＭＡ終了済みのフラグがオンかど
うかをメインＣＰＵ１は確認する（ステップ９）。当該
＃１バスコントローラ６−１側のＤＭＡ終了済みのフラ
グがオンのとき，メインＣＰＵ１は＃２バスコントロー
ラ６−２側の上記ＤＭＡ終了済みのフラグがオンかどう
かを確認する（ステップ１０）。当該＃２バスコントロ
ーラ６−２側のＤＭＡ終了済みフラグがオンのとき，メ
インＣＰＵ１は２個の＃１，＃２バスコントローラ６−
１，６−２によるデータ転送は終了したものとして（ス
テップ１１），当該データ転送による割込みから復帰し
（ステップ１２），割込み前の元のプログラムに戻り，
そのプログラムの内容を実行する。
【００２７】ステップ９で＃１バスコントローラ６−１
側のＤＭＡ終了済みフラグがオンでないときには，ステ
ップ２に戻り，又ステップ１０で＃２バスコントローラ
６−２側のＤＭＡ終了済みフラグがオンでないときに
は，ステップ５に戻る。
側のＤＭＡ終了済みフラグがオンでないときには，ステ
ップ２に戻り，又ステップ１０で＃２バスコントローラ
６−２側のＤＭＡ終了済みフラグがオンでないときに
は，ステップ５に戻る。
【００２８】この様にして１回のＤＭＡ終了割込みで＃
１，＃２バスコントローラ６−１，６−２の各ＤＭＡ処
理の終了が確認されるので，上記ＤＭＡ終了処理の実ス
テップが減少し，ＤＭＡ終了処理時間が短縮化する。
１，＃２バスコントローラ６−１，６−２の各ＤＭＡ処
理の終了が確認されるので，上記ＤＭＡ終了処理の実ス
テップが減少し，ＤＭＡ終了処理時間が短縮化する。
【００２９】以上の説明はメインメモリ２からローカル
メモリ７へのデータ転送について述べたが，伝送路９か
らローカルメモリ７へデータが格納され，当該ローカル
メモリ７に格納されたデータをメインメモリ２にデータ
転送する場合についても，同様な処理が行われる。
メモリ７へのデータ転送について述べたが，伝送路９か
らローカルメモリ７へデータが格納され，当該ローカル
メモリ７に格納されたデータをメインメモリ２にデータ
転送する場合についても，同様な処理が行われる。
【００３０】従って送信，受信の両オペレーションが上
記の理由によって速くなり，データ転送速度の高速化し
たデータ通信が可能となる。
記の理由によって速くなり，データ転送速度の高速化し
たデータ通信が可能となる。
【００３１】
【発明の効果】以上説明した如く，本発明によれば，２
つのバスコントローラを設け，かつ先に起動されるバス
コントローラ側に後から起動されるバスコントローラ側
よりも転送すべきデータ量を若干多く受け持たせてデー
タ転送を行うようにしたので，転送すべきデータを半分
づつ分担するものに比べてもＤＭＡ終了処理時間が減少
し，従ってデータ転送が高速化するデータ通信方式とな
る。
つのバスコントローラを設け，かつ先に起動されるバス
コントローラ側に後から起動されるバスコントローラ側
よりも転送すべきデータ量を若干多く受け持たせてデー
タ転送を行うようにしたので，転送すべきデータを半分
づつ分担するものに比べてもＤＭＡ終了処理時間が減少
し，従ってデータ転送が高速化するデータ通信方式とな
る。
【図１】本発明に係るデータ通信方式の一実施例構成で
ある。
ある。
【図２】本発明のデータ転送分担説明図である。
【図３】本発明のデータ転送終了時の一実施例フローチ
ャートである。
ャートである。
【図４】転送データを等分に分担する場合のデータ転送
分担説明図である。
分担説明図である。
【図５】ＤＭＡ処理終了説明図である。
【図６】従来のＬＡＮ制御装置の構成図である。
１ メインＣＰＵ ２ メインメモリ ３ システムバス ６ バスコントローラ ６−１ ＃１バスコントローラ ６−２ ＃２バスコントローラ ７ ローカルメモリ ８ ローカルバス ９ 伝送路
Claims (1)
- 【請求項１】 システムバスに接続されるメインメモリ
と，ローカルバスに接続されるローカルメモリと，メイ
ンメモリとシステムバス及びローカルメモリとローカル
バスとの両者の接続制御を行うバスコントローラとを備
え，上記ローカルメモリを介しメインメモリから伝送路
及び伝送路からメインメモリへデータの送受信を行うデ
ータ通信方式において，上記バスコントローラを２つの
バスコントローラで構成すると共に，当該２つのバスコ
ントローラは，一方がメインメモリをアクセスしている
とき他方はローカルメモリをアクセスし，かつ，先に起
動されるバスコントローラ側は後から起動されるバスコ
ントローラ側に比べ転送すべきデータ量をその１／２よ
り多く受け持つ構成となし，データの転送処理に要する
時間を短縮化するようにしたことを特徴とするデータ通
信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13882592A JP3251053B2 (ja) | 1992-05-29 | 1992-05-29 | データ通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13882592A JP3251053B2 (ja) | 1992-05-29 | 1992-05-29 | データ通信方式 |
Publications (2)
| Publication Number | Publication Date |
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