JPH08101810A - バス制御方法 - Google Patents
バス制御方法Info
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- JPH08101810A JPH08101810A JP23632794A JP23632794A JPH08101810A JP H08101810 A JPH08101810 A JP H08101810A JP 23632794 A JP23632794 A JP 23632794A JP 23632794 A JP23632794 A JP 23632794A JP H08101810 A JPH08101810 A JP H08101810A
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- Japan
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- controller
- microprocessor
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Abstract
(57)【要約】
【目的】 単一のアドレスバスおよびデータバスを用い
たマルチプロセッサにおいて、バスの転送性能の向上と
それによる使用要求の待ちを減少したバス制御方法を提
供すること。 【構成】 アドレスバス、データバスの動作を分離さ
せ、バス使用要求が同時に複数のプロセッサでおこった
場合に、各プロセッサに順番を割り当て、その順番に従
い、バスクロックに同期してパイプライン的にバス上に
データをドライブするバス制御方法。
たマルチプロセッサにおいて、バスの転送性能の向上と
それによる使用要求の待ちを減少したバス制御方法を提
供すること。 【構成】 アドレスバス、データバスの動作を分離さ
せ、バス使用要求が同時に複数のプロセッサでおこった
場合に、各プロセッサに順番を割り当て、その順番に従
い、バスクロックに同期してパイプライン的にバス上に
データをドライブするバス制御方法。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサを用
いたマルチプロセッサ方式におけるバス制御に関する。
いたマルチプロセッサ方式におけるバス制御に関する。
【０００２】
【従来の技術】従来、複数個のマイクロプロセッサを用
いたマルチプロセッサ方式において共有するメモリをア
クセスする場合に、アドレスバスおよびデータバスの競
合回避は、各マイクロプロセッサが競合制御回路にバス
の空状態を問い合わせて、許可を得たものが使用し、バ
スが空となるまで待ち合わせることにより行われてい
る。
いたマルチプロセッサ方式において共有するメモリをア
クセスする場合に、アドレスバスおよびデータバスの競
合回避は、各マイクロプロセッサが競合制御回路にバス
の空状態を問い合わせて、許可を得たものが使用し、バ
スが空となるまで待ち合わせることにより行われてい
る。
【０００３】従来また、各プロセッサに対応する複数の
バスを設け、バス上での競合動作が起こらないようにす
る方式（例えば、特開昭６１−１１４３６２）、あるい
はバスの伝送容量を増やすことによって、一回の転送量
を増加させ、一つのプロセッサによるバスの使用時間を
減少させる方式が行われている。
バスを設け、バス上での競合動作が起こらないようにす
る方式（例えば、特開昭６１−１１４３６２）、あるい
はバスの伝送容量を増やすことによって、一回の転送量
を増加させ、一つのプロセッサによるバスの使用時間を
減少させる方式が行われている。
【０００４】
【発明が解決しようとする課題】しかし、マルチプロセ
ッサ方式において、多数のプロセッサを使用する場合、
バス使用を要求する絶対回数は多くなるため、上記のよ
うな従来の方式では高速化は困難である。またバス伝送
容量を増やしたり、バスの本数を増やす方式はプロセッ
サの数に比例して、ハードウェアが増大しするという欠
点があった。
ッサ方式において、多数のプロセッサを使用する場合、
バス使用を要求する絶対回数は多くなるため、上記のよ
うな従来の方式では高速化は困難である。またバス伝送
容量を増やしたり、バスの本数を増やす方式はプロセッ
サの数に比例して、ハードウェアが増大しするという欠
点があった。
【０００５】この発明は、単一のアドレスバスおよびデ
ータバスを用いたマルチプロセッサにおいて、上記欠点
を解決し、バスの転送性能の向上とそれによる使用要求
の待ちを減少したバス制御方式を提供することを目的と
する。
ータバスを用いたマルチプロセッサにおいて、上記欠点
を解決し、バスの転送性能の向上とそれによる使用要求
の待ちを減少したバス制御方式を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明によれば、相互に
優先順位が設定された第１および第２のマイクロプロセ
ッサと、これら第１および第２のマイクロプロセッサが
接続された、アドレスバスおよびデータバスを含むバス
と、このバスの動作を制御するバスコントローラと、こ
のバスコントローラの制御に基づいて、前記第１および
第２のマイクロプロセッサおよびバスの間のデータ転送
の制御を行うように設けられた第１および第２のバスイ
ンタフェースコントローラと、前記バスに接続されたメ
インメモリと、このメインメモリおよび前記バス間のデ
ータの入出力の制御を行うメモリコントローラとを備
え、前記第１および第２のマイクロプロセッサにより共
用される前記メインメモリにアクセスするバス制御方法
において、前記第１および第２のマイクロプロセッサか
らのバス使用要求が競合した場合、優先順位の高い前記
第１のマイクロプロセッサに対応する前記第１のバスイ
ンタフェースコントローラがバスに前記第１のマイクロ
プロセッサにより指定されたアドレスを送出するサイク
ル時に前記バスコントローラから前記第２のバスインタ
フェースコントローラに前記第２のマイクロプロセッサ
に対するアドレス用タイミング信号を送出し、前記第２
のマイクロプロセッサにより指定されたアドレスが前記
バスに送出することを特徴とするバス制御方法が得られ
る。
優先順位が設定された第１および第２のマイクロプロセ
ッサと、これら第１および第２のマイクロプロセッサが
接続された、アドレスバスおよびデータバスを含むバス
と、このバスの動作を制御するバスコントローラと、こ
のバスコントローラの制御に基づいて、前記第１および
第２のマイクロプロセッサおよびバスの間のデータ転送
の制御を行うように設けられた第１および第２のバスイ
ンタフェースコントローラと、前記バスに接続されたメ
インメモリと、このメインメモリおよび前記バス間のデ
ータの入出力の制御を行うメモリコントローラとを備
え、前記第１および第２のマイクロプロセッサにより共
用される前記メインメモリにアクセスするバス制御方法
において、前記第１および第２のマイクロプロセッサか
らのバス使用要求が競合した場合、優先順位の高い前記
第１のマイクロプロセッサに対応する前記第１のバスイ
ンタフェースコントローラがバスに前記第１のマイクロ
プロセッサにより指定されたアドレスを送出するサイク
ル時に前記バスコントローラから前記第２のバスインタ
フェースコントローラに前記第２のマイクロプロセッサ
に対するアドレス用タイミング信号を送出し、前記第２
のマイクロプロセッサにより指定されたアドレスが前記
バスに送出することを特徴とするバス制御方法が得られ
る。
【０００７】また本発明によれば、相互に優先順位が設
定された第１および第２のマイクロプロセッサと、これ
ら第１および第２のマイクロプロセッサが接続された、
アドレスバスおよびデータバスを含むバスと、このバス
の動作を制御するバスコントローラと、このバスコント
ローラの制御に基づいて、前記第１および第２のマイク
ロプロセッサおよびバスの間のデータ転送の制御を行う
ように設けられた第１および第２のバスインタフェース
コントローラと、前記バスに接続されたメインメモリ
と、このメインメモリおよび前記バス間のデータの入出
力の制御を行うメモリコントローラとを備え、前記第１
および第２のマイクロプロセッサにより共用される前記
メインメモリにアクセスするバス制御方法において、前
記第１および第２のマイクロプロセッサからメモリ書き
込み要求が競合した場合、優先順位が高い前記第１のマ
イクロプロセッサに対応する前記第１のバスインタフェ
ースコントローラが前記バスに前記第１のマイクロプロ
セッサにより指定されたアドレスおよびデータを送出す
るサイクル時に前記第２のバスインタフェースコントロ
ーラに前記バスコントローラから前記第２のマイクロプ
ロセッサに対するアドレス用タイミング信号およびデー
タ用タイミング信号が送出し、前記第２のマイクロプロ
セッサにより指定されたアドレスを前記バスに送出する
ことを特徴とするバス制御方法が得られる。
定された第１および第２のマイクロプロセッサと、これ
ら第１および第２のマイクロプロセッサが接続された、
アドレスバスおよびデータバスを含むバスと、このバス
の動作を制御するバスコントローラと、このバスコント
ローラの制御に基づいて、前記第１および第２のマイク
ロプロセッサおよびバスの間のデータ転送の制御を行う
ように設けられた第１および第２のバスインタフェース
コントローラと、前記バスに接続されたメインメモリ
と、このメインメモリおよび前記バス間のデータの入出
力の制御を行うメモリコントローラとを備え、前記第１
および第２のマイクロプロセッサにより共用される前記
メインメモリにアクセスするバス制御方法において、前
記第１および第２のマイクロプロセッサからメモリ書き
込み要求が競合した場合、優先順位が高い前記第１のマ
イクロプロセッサに対応する前記第１のバスインタフェ
ースコントローラが前記バスに前記第１のマイクロプロ
セッサにより指定されたアドレスおよびデータを送出す
るサイクル時に前記第２のバスインタフェースコントロ
ーラに前記バスコントローラから前記第２のマイクロプ
ロセッサに対するアドレス用タイミング信号およびデー
タ用タイミング信号が送出し、前記第２のマイクロプロ
セッサにより指定されたアドレスを前記バスに送出する
ことを特徴とするバス制御方法が得られる。
【０００８】さらに本発明によれば、相互に優先順位が
設定された第１および第２のマイクロプロセッサと、こ
れら第１および第２のマイクロプロセッサが接続され
た、アドレスバスおよびデータバスを含むバスと、この
バスの動作を制御するバスコントローラと、このバスコ
ントローラの制御に基づいて、前記第１および第２のマ
イクロプロセッサおよびバスの間のデータ転送の制御を
行うように設けられた第１および第２のバスインタフェ
ースコントローラと、前記バスに接続されたメインメモ
リと、このメインメモリおよび前記バス間のデータの入
出力の制御を行うメモリコントローラとを備え、前記第
１および第２のマイクロプロセッサにより共用される前
記メインメモリにアクセスするバス制御方法において、
前記第１のマイクロプロセッサによるメモリ読み出し要
求および前記第２のマイクロプロセッサによるメモリ書
き込み要求とが競合した場合、優先順位が高い前記第１
のマイクロプロセッサに対応する前記第１のバスインタ
フェースコントローラが前記バスに前記第１のマイクロ
プロセッサにより指定されたアドレスを送出するサイク
ル時に前記第２のバスインタフェースコントローラに前
記バスコントローラから前記第２のマイクロプロセッサ
に対するデータ用タイミング信号を送出し、前記第２の
マイクロプロセッサにより指定されたデータを前記バス
に送出し、優先順位が低い前記第２のマイクロプロセッ
サに対応する前記第２のバスインタフェースコントロー
ラが前記バスに前記第２のマイクロプロセッサにより指
定されたアドレスを送出し、前記メモリコントローラは
前記第２のマイクロプロセッサにより指定されたアドレ
スおよびデータを前記バスから受信し、このアドレスお
よびデータにより前記メモリに書き込みを行うことを特
徴とするバス制御方法が得られる。
設定された第１および第２のマイクロプロセッサと、こ
れら第１および第２のマイクロプロセッサが接続され
た、アドレスバスおよびデータバスを含むバスと、この
バスの動作を制御するバスコントローラと、このバスコ
ントローラの制御に基づいて、前記第１および第２のマ
イクロプロセッサおよびバスの間のデータ転送の制御を
行うように設けられた第１および第２のバスインタフェ
ースコントローラと、前記バスに接続されたメインメモ
リと、このメインメモリおよび前記バス間のデータの入
出力の制御を行うメモリコントローラとを備え、前記第
１および第２のマイクロプロセッサにより共用される前
記メインメモリにアクセスするバス制御方法において、
前記第１のマイクロプロセッサによるメモリ読み出し要
求および前記第２のマイクロプロセッサによるメモリ書
き込み要求とが競合した場合、優先順位が高い前記第１
のマイクロプロセッサに対応する前記第１のバスインタ
フェースコントローラが前記バスに前記第１のマイクロ
プロセッサにより指定されたアドレスを送出するサイク
ル時に前記第２のバスインタフェースコントローラに前
記バスコントローラから前記第２のマイクロプロセッサ
に対するデータ用タイミング信号を送出し、前記第２の
マイクロプロセッサにより指定されたデータを前記バス
に送出し、優先順位が低い前記第２のマイクロプロセッ
サに対応する前記第２のバスインタフェースコントロー
ラが前記バスに前記第２のマイクロプロセッサにより指
定されたアドレスを送出し、前記メモリコントローラは
前記第２のマイクロプロセッサにより指定されたアドレ
スおよびデータを前記バスから受信し、このアドレスお
よびデータにより前記メモリに書き込みを行うことを特
徴とするバス制御方法が得られる。
【０００９】さらに本発明によれば、前記第１および第
２のバスインタフェースコントローラは前記アドレスあ
るいはデータを前記バスに送出する際に、前記第１およ
び第２のマイクロプロセッサのいずれにより指定された
ものであるかを示すフラグを付して送出することによ
り、前記第１および第２のバスインタフェースコントロ
ーラは前記アドレスあるいはデータを前記バスから受信
する際に、このフラグにより選択的に受信し、前記メモ
リコントローラはメモリへの書き込みに際しては前記フ
ラグによりアドレスおよびデータを結合して行うことを
特徴とする前記バス制御方法が得られる。
２のバスインタフェースコントローラは前記アドレスあ
るいはデータを前記バスに送出する際に、前記第１およ
び第２のマイクロプロセッサのいずれにより指定された
ものであるかを示すフラグを付して送出することによ
り、前記第１および第２のバスインタフェースコントロ
ーラは前記アドレスあるいはデータを前記バスから受信
する際に、このフラグにより選択的に受信し、前記メモ
リコントローラはメモリへの書き込みに際しては前記フ
ラグによりアドレスおよびデータを結合して行うことを
特徴とする前記バス制御方法が得られる。
【００１０】
【発明の作用】上記本発明によれば、アドレスバス、デ
ータバスの動作を分離させ、バス使用要求が同時に複数
のプロセッサでおこった場合に、各プロセッサに順番を
割り当て、その順番に従い、バスクロックに同期してパ
イプライン的にバス上にデータをドライブすることによ
ってバスの使用効率をあげ、さらにアドレスより先にデ
ータをメモリに転送することによりバスの転送性能を向
上させることができる。したがって本発明によればアド
レスバス、データバスの幅および本数を増やすことなく
転送性能が向上することからハードウェアの削減を図る
ことができる。
ータバスの動作を分離させ、バス使用要求が同時に複数
のプロセッサでおこった場合に、各プロセッサに順番を
割り当て、その順番に従い、バスクロックに同期してパ
イプライン的にバス上にデータをドライブすることによ
ってバスの使用効率をあげ、さらにアドレスより先にデ
ータをメモリに転送することによりバスの転送性能を向
上させることができる。したがって本発明によればアド
レスバス、データバスの幅および本数を増やすことなく
転送性能が向上することからハードウェアの削減を図る
ことができる。
【００１１】
【実施例】以下本発明の一実施例を図面を用いて説明す
る。図１は本発明が適用されるマルチプロセッサ方式の
マイクロプロセッサの構成を示すブロック図である。こ
のマイクロプロセッサは第１および第２のマイクロプロ
セッサ１１、１２、アドレスバスおよびデータバスを含
むバス１３、バス１３の動作を制御するバスコントロー
ラ１４、このバスコントローラ１４の制御に基づいて、
各マイクロプロセッサ１１、１２とバス１３との間のデ
ータ転送の制御を行う第１および第２のバスインタフェ
ースコントローラ１５、１６、メインメモリ１７および
メモリコントローラ１８からなるメモリユニット１９か
ら構成されている。バスコントローラ１４と第１のバス
インタフェースコントローラ１５との間には、アドレス
バスにアドレスをドライブするタイミング信号ＡＤＴＩ
を伝送するための制御線２１、データバスにデータをド
ライブするタイミング信号ＤＤＴＩを伝送するための制
御線２２、第１のマイクロプロセッサ１１のメモリライ
ト要求信号ＷＲＥＱＩを伝送するための制御線２３、第
１のマイクロプロセッサ１１のメモリリード要求信号Ｒ
ＲＥＱＩを伝送するための制御線２４、メインメモリ１
７がデータをバス１３にドライブするタイミング信号Ｍ
Ｄを伝送するための制御線２５が接続されている。バス
コントローラ１４と第２のバスインタフェースコントロ
ーラ１５との間にも同様に、アドレスバスにアドレスを
ドライブするタイミング信号ＡＤＴIIを伝送するための
制御線２６、データバスにデータをドライブするタイミ
ング信号ＤＤＴIIを伝送するための制御線２７、第２の
マイクロプロセッサ１２のメモリライト要求信号ＷＲＥ
ＱIIを伝送するための制御線２８、第２のマイクロプロ
セッサ１２のメモリリード要求信号ＲＲＥＱIIを伝送す
るための制御線２９が接続されている。
る。図１は本発明が適用されるマルチプロセッサ方式の
マイクロプロセッサの構成を示すブロック図である。こ
のマイクロプロセッサは第１および第２のマイクロプロ
セッサ１１、１２、アドレスバスおよびデータバスを含
むバス１３、バス１３の動作を制御するバスコントロー
ラ１４、このバスコントローラ１４の制御に基づいて、
各マイクロプロセッサ１１、１２とバス１３との間のデ
ータ転送の制御を行う第１および第２のバスインタフェ
ースコントローラ１５、１６、メインメモリ１７および
メモリコントローラ１８からなるメモリユニット１９か
ら構成されている。バスコントローラ１４と第１のバス
インタフェースコントローラ１５との間には、アドレス
バスにアドレスをドライブするタイミング信号ＡＤＴＩ
を伝送するための制御線２１、データバスにデータをド
ライブするタイミング信号ＤＤＴＩを伝送するための制
御線２２、第１のマイクロプロセッサ１１のメモリライ
ト要求信号ＷＲＥＱＩを伝送するための制御線２３、第
１のマイクロプロセッサ１１のメモリリード要求信号Ｒ
ＲＥＱＩを伝送するための制御線２４、メインメモリ１
７がデータをバス１３にドライブするタイミング信号Ｍ
Ｄを伝送するための制御線２５が接続されている。バス
コントローラ１４と第２のバスインタフェースコントロ
ーラ１５との間にも同様に、アドレスバスにアドレスを
ドライブするタイミング信号ＡＤＴIIを伝送するための
制御線２６、データバスにデータをドライブするタイミ
ング信号ＤＤＴIIを伝送するための制御線２７、第２の
マイクロプロセッサ１２のメモリライト要求信号ＷＲＥ
ＱIIを伝送するための制御線２８、第２のマイクロプロ
セッサ１２のメモリリード要求信号ＲＲＥＱIIを伝送す
るための制御線２９が接続されている。
【００１２】第１および第２のバスインタフェースコン
トローラ１５および１６は第１および第２のマイクロプ
ロセッサ１１および１２からのメモリライトおよびメモ
リリードの要求ＷＲＥＱＩ、ＷＲＥＱIIおよびＲＲＥＱ
Ｉ、ＲＲＥＱIIをバスコントローラ１４へドライブし、
ＡＤＴＩ、ＡＤＴIIおよびＤＤＴＩ、ＤＤＴIIによって
バス１３へのアドレスおよびデータのドライブを行う。
この時メモリリード時にはアドレスに、メモリライト時
にはアドレスおよびデータに自己が発行したことをしめ
すフラグを付加してドライブする。またメモリリード時
に自己が受け取るデータかどうかを付加されたフラグに
よって判断し、自己のものであればそのデータを取り込
み、第１および第２のマイクロプロセッサ１１および１
２にそのデータを受け渡す動作を行う。メモリコントロ
ーラ１８は送られてくるアドレスおよびデータのフラグ
を保持し、それによってアドレスとデータの関係を記憶
し、メインメモリ１７に対する書き込みを行う。またバ
ス１３上にデータをドライブする時には第１および第２
のマイクロプロセッサ１１および１２のうちの該当する
プロセッサのフラグを付加してドライブする動作を行
う。
トローラ１５および１６は第１および第２のマイクロプ
ロセッサ１１および１２からのメモリライトおよびメモ
リリードの要求ＷＲＥＱＩ、ＷＲＥＱIIおよびＲＲＥＱ
Ｉ、ＲＲＥＱIIをバスコントローラ１４へドライブし、
ＡＤＴＩ、ＡＤＴIIおよびＤＤＴＩ、ＤＤＴIIによって
バス１３へのアドレスおよびデータのドライブを行う。
この時メモリリード時にはアドレスに、メモリライト時
にはアドレスおよびデータに自己が発行したことをしめ
すフラグを付加してドライブする。またメモリリード時
に自己が受け取るデータかどうかを付加されたフラグに
よって判断し、自己のものであればそのデータを取り込
み、第１および第２のマイクロプロセッサ１１および１
２にそのデータを受け渡す動作を行う。メモリコントロ
ーラ１８は送られてくるアドレスおよびデータのフラグ
を保持し、それによってアドレスとデータの関係を記憶
し、メインメモリ１７に対する書き込みを行う。またバ
ス１３上にデータをドライブする時には第１および第２
のマイクロプロセッサ１１および１２のうちの該当する
プロセッサのフラグを付加してドライブする動作を行
う。
【００１３】バスコントローラ１４はまた、第１および
第２のマイクロプロセッサ１１、１２からのメモリリー
ド要求ＲＲＥＱＩ、ＲＲＥＱII、メモリライト要求ＷＲ
ＥＱＩ、ＷＲＥＱIIあるいはメモリユニット１９からの
バス１３へ出力することを示す信号ＭＤを受けると第１
および第２のマイクロプロセッサ１１、１２にバス１３
へのドライブのタイミングであるＡＤＴＩ、ＡＤＴIIお
よびＤＤＴＩ、ＤＤＴIIをドライブする。この時第１お
よび第２のマイクロプロセッサ１１、１２にはあらかじ
め優先順位をつけておき、その優先順にＡＤＴＩおよび
ＡＤＴIIとＤＤＴＩおよびＤＤＴIIをドライブする。
第２のマイクロプロセッサ１１、１２からのメモリリー
ド要求ＲＲＥＱＩ、ＲＲＥＱII、メモリライト要求ＷＲ
ＥＱＩ、ＷＲＥＱIIあるいはメモリユニット１９からの
バス１３へ出力することを示す信号ＭＤを受けると第１
および第２のマイクロプロセッサ１１、１２にバス１３
へのドライブのタイミングであるＡＤＴＩ、ＡＤＴIIお
よびＤＤＴＩ、ＤＤＴIIをドライブする。この時第１お
よび第２のマイクロプロセッサ１１、１２にはあらかじ
め優先順位をつけておき、その優先順にＡＤＴＩおよび
ＡＤＴIIとＤＤＴＩおよびＤＤＴIIをドライブする。
【００１４】図２は上記本発明の実施例において、第１
および第２のマイクロプロセッサ１１、１２によるメモ
リライト要求がバス上で競合した場合の動作について説
明するためのタイミング図である。第１および第２のマ
イクロプロセッサ１１、１２が同時にメモリライトの要
求ＷＲＥＱＩ、ＷＲＥＱIIをバスコントローラ１４にド
ライブすると、優先順位の高い第１のマイクロプロセッ
サ１１に対するアドレス用タイミング信号ＡＤＴＩおよ
びデータ用タイミング信号ＤＤＴＩが第１のバスインタ
フェースコントローラ１５にドライブされる。そしてバ
スインタフェースコントローラ１５はバス１３にアドレ
ス１およびデータ１を送出する。バスインタフェースコ
ントローラ１５がバス１３にアドレス１およびデータ１
を送出するサイクル時に第２のバスインタフェースコン
トローラ１６にはバスコントローラ１４から第２のマイ
クロプロセッサ１２に対するアドレス用タイミング信号
ＡＤＴIIおよびデータ用タイミング信号ＤＤＴIIがドラ
イブされ、アドレス２およびデータ２がバスインタフェ
ースコントローラ１６によりバス１３にドライブされ
る。すなわちバスコントローラ１４と第１および第２の
バスインタフェースコントローラ１５、１６は第１およ
び第２のマイクロプロセッサ１１、１２の同時的なメモ
リライトの要求ＷＲＥＱＩ、ＷＲＥＱIIに対して、パイ
プライン的な動作によりアドレスおよびデータの伝送を
行う。
および第２のマイクロプロセッサ１１、１２によるメモ
リライト要求がバス上で競合した場合の動作について説
明するためのタイミング図である。第１および第２のマ
イクロプロセッサ１１、１２が同時にメモリライトの要
求ＷＲＥＱＩ、ＷＲＥＱIIをバスコントローラ１４にド
ライブすると、優先順位の高い第１のマイクロプロセッ
サ１１に対するアドレス用タイミング信号ＡＤＴＩおよ
びデータ用タイミング信号ＤＤＴＩが第１のバスインタ
フェースコントローラ１５にドライブされる。そしてバ
スインタフェースコントローラ１５はバス１３にアドレ
ス１およびデータ１を送出する。バスインタフェースコ
ントローラ１５がバス１３にアドレス１およびデータ１
を送出するサイクル時に第２のバスインタフェースコン
トローラ１６にはバスコントローラ１４から第２のマイ
クロプロセッサ１２に対するアドレス用タイミング信号
ＡＤＴIIおよびデータ用タイミング信号ＤＤＴIIがドラ
イブされ、アドレス２およびデータ２がバスインタフェ
ースコントローラ１６によりバス１３にドライブされ
る。すなわちバスコントローラ１４と第１および第２の
バスインタフェースコントローラ１５、１６は第１およ
び第２のマイクロプロセッサ１１、１２の同時的なメモ
リライトの要求ＷＲＥＱＩ、ＷＲＥＱIIに対して、パイ
プライン的な動作によりアドレスおよびデータの伝送を
行う。
【００１５】図３は上記本発明の実施例において、第１
および第２のマイクロプロセッサ１１、１２によるメモ
リリード要求がバス上で競合した場合の動作について説
明するためのタイミング図である。第１および第２のマ
イクロプロセッサ１１、１２が同時にメモリリード要求
ＲＲＥＱＩ、ＲＲＥＱIIをバスコントローラ１４にドラ
イブすると、優先順位の高い第１のマイクロプロセッサ
１１に対するアドレス用タイミング信号ＡＤＴＩが第１
のバスインタフェースコントローラ１５にドライブされ
る。そしてバスインタフェースコントローラ１５はバス
１３にアドレス１を送出する。バスインタフェースコン
トローラ１５がバス１３にアドレス１を送出するドライ
ブしているサイクル時に第２のバスインタフェースコン
トローラ１６にはバスコントローラ１４から第２のマイ
クロプロセッサ１２に対するアドレス用タイミング信号
ＡＤＴIIがドライブされ、アドレス２がバスインタフェ
ースコントローラ１６によりバス１３にドライブされ
る、パイプライン的な動作が行われる。
および第２のマイクロプロセッサ１１、１２によるメモ
リリード要求がバス上で競合した場合の動作について説
明するためのタイミング図である。第１および第２のマ
イクロプロセッサ１１、１２が同時にメモリリード要求
ＲＲＥＱＩ、ＲＲＥＱIIをバスコントローラ１４にドラ
イブすると、優先順位の高い第１のマイクロプロセッサ
１１に対するアドレス用タイミング信号ＡＤＴＩが第１
のバスインタフェースコントローラ１５にドライブされ
る。そしてバスインタフェースコントローラ１５はバス
１３にアドレス１を送出する。バスインタフェースコン
トローラ１５がバス１３にアドレス１を送出するドライ
ブしているサイクル時に第２のバスインタフェースコン
トローラ１６にはバスコントローラ１４から第２のマイ
クロプロセッサ１２に対するアドレス用タイミング信号
ＡＤＴIIがドライブされ、アドレス２がバスインタフェ
ースコントローラ１６によりバス１３にドライブされ
る、パイプライン的な動作が行われる。
【００１６】図４は上記本発明の実施例において、第１
および第２のマイクロプロセッサ１１、１２によるメモ
リリードおよびメモリライト要求がバス上で競合した場
合の動作について説明するためのタイミング図である。
たとえば第１のマイクロプロセッサ１１がメモリリード
要求ＲＲＥＱＩを、第２のマイクロプロセッサ１２がメ
モリライト要求ＷＲＥＱIIを同時にバスコントローラ１
４にドライブすると、バスコントローラ１４はメモリリ
ード要求ＲＲＥＱＩを優先させ、バスインタフェースコ
ントローラ１５にアドレス用タイミング信号ＡＤＴＩを
ドライブする。そしてバスインタフェースコントローラ
１４はバス１３にへアドレスをドライブするが、この
ときメモリユニット１９がバス１３へデータをドライブ
するまでに時間がかかるのでバスコントローラ１４はタ
イミング信号ＭＤがドライブされていないことを確認し
てバスインタフェースコントローラ１６へアドレス用タ
イミング信号ＤＤＴIIをドライブする。バスインタフェ
ースコントローラ１６はバス１３へライトデータのみ
ドライブする。そしてバスコントローラ１４はバス１３
のアドレスバスが開放されたのを確認してからアドレス
用タイミング信号ＡＤＴIIをバスインタフェースコント
ローラ１６にドライブする。バスインタフェースコント
ローラ１６はこれによりバス１３にアドレスをドライ
ブする。このときメモリコントローラ１８は第２のマイ
クロプロセッサ１２のライトデータおよびそのデータフ
ラグを一時保持し、後にアドレスが送られてきてからメ
インメモリ１７に書き込みを行う。
および第２のマイクロプロセッサ１１、１２によるメモ
リリードおよびメモリライト要求がバス上で競合した場
合の動作について説明するためのタイミング図である。
たとえば第１のマイクロプロセッサ１１がメモリリード
要求ＲＲＥＱＩを、第２のマイクロプロセッサ１２がメ
モリライト要求ＷＲＥＱIIを同時にバスコントローラ１
４にドライブすると、バスコントローラ１４はメモリリ
ード要求ＲＲＥＱＩを優先させ、バスインタフェースコ
ントローラ１５にアドレス用タイミング信号ＡＤＴＩを
ドライブする。そしてバスインタフェースコントローラ
１４はバス１３にへアドレスをドライブするが、この
ときメモリユニット１９がバス１３へデータをドライブ
するまでに時間がかかるのでバスコントローラ１４はタ
イミング信号ＭＤがドライブされていないことを確認し
てバスインタフェースコントローラ１６へアドレス用タ
イミング信号ＤＤＴIIをドライブする。バスインタフェ
ースコントローラ１６はバス１３へライトデータのみ
ドライブする。そしてバスコントローラ１４はバス１３
のアドレスバスが開放されたのを確認してからアドレス
用タイミング信号ＡＤＴIIをバスインタフェースコント
ローラ１６にドライブする。バスインタフェースコント
ローラ１６はこれによりバス１３にアドレスをドライ
ブする。このときメモリコントローラ１８は第２のマイ
クロプロセッサ１２のライトデータおよびそのデータフ
ラグを一時保持し、後にアドレスが送られてきてからメ
インメモリ１７に書き込みを行う。
【００１７】
【発明の効果】以上説明したように、アドレスバス、デ
ータバスの動作を分離し、データの先だしを行うことに
よりバス使用効率が大幅に向上する。また、バスの転送
性能も大幅に向上する。またバスを増やすことなく実現
できるので、ハードウェアの量が少量で高性能を達成で
きる。
ータバスの動作を分離し、データの先だしを行うことに
よりバス使用効率が大幅に向上する。また、バスの転送
性能も大幅に向上する。またバスを増やすことなく実現
できるので、ハードウェアの量が少量で高性能を達成で
きる。
【図１】本発明が適用されるマルチプロセッサ方式のマ
イクロプロセッサの構成を示すブロック図である。
イクロプロセッサの構成を示すブロック図である。
【図２】図１に示す実施例において第１および第２のマ
イクロプロセッサによるメモリライト要求がバス上で競
合した場合の動作について説明するためのタイミング図
である。
イクロプロセッサによるメモリライト要求がバス上で競
合した場合の動作について説明するためのタイミング図
である。
【図３】図１に示す実施例において第１および第２のマ
イクロプロセッサによるメモリリード要求がバス上で競
合した場合の動作について説明するためのタイミング図
である。
イクロプロセッサによるメモリリード要求がバス上で競
合した場合の動作について説明するためのタイミング図
である。
【図４】図１に示す実施例において第１のマイクロプロ
セッサによるメモリリード要求および第２のマイクロプ
ロセッサによるライト要求がバス上で競合した場合の動
作について説明するためのタイミング図である。
セッサによるメモリリード要求および第２のマイクロプ
ロセッサによるライト要求がバス上で競合した場合の動
作について説明するためのタイミング図である。
１１ 第１のマイクロプロセッサ １２ 第２のマイクロプロセッサ １３ バス １４ バスコントローラ １５ 第１のバスインタフェースコントローラ １６ 第２のバスインタフェースコントローラ １７ メインメモリ １８ メモリコントローラ １９ メモリユニット ２１ タイミング信号ＡＤＴＩを伝送するための制御
線 ２２ タイミング信号ＤＤＴＩを伝送するための制御
線 ２３ メモリライト要求信号ＷＲＥＱＩを伝送するた
めの制御線 ２４ メモリリード要求信号ＲＲＥＱＩを伝送するた
めの制御線 ２５ タイミング信号ＭＤを伝送するための制御線 ２６ タイミング信号ＡＤＴIIを伝送するための制御
線 ２７ タイミング信号ＤＤＴIIを伝送するための制御
線 ２８ メモリライト要求信号ＷＲＥＱIIを伝送するた
めの制御線 ２９ メモリリード要求信号ＲＲＥＱIIを伝送するた
めの制御線
線 ２２ タイミング信号ＤＤＴＩを伝送するための制御
線 ２３ メモリライト要求信号ＷＲＥＱＩを伝送するた
めの制御線 ２４ メモリリード要求信号ＲＲＥＱＩを伝送するた
めの制御線 ２５ タイミング信号ＭＤを伝送するための制御線 ２６ タイミング信号ＡＤＴIIを伝送するための制御
線 ２７ タイミング信号ＤＤＴIIを伝送するための制御
線 ２８ メモリライト要求信号ＷＲＥＱIIを伝送するた
めの制御線 ２９ メモリリード要求信号ＲＲＥＱIIを伝送するた
めの制御線
Claims (4)
- 【請求項１】 相互に優先順位が設定された第１および
第２のマイクロプロセッサと、これら第１および第２の
マイクロプロセッサが接続された、アドレスバスおよび
データバスを含むバスと、このバスの動作を制御するバ
スコントローラと、このバスコントローラの制御に基づ
いて、前記第１および第２のマイクロプロセッサおよび
バスの間のデータ転送の制御を行うように設けられた第
１および第２のバスインタフェースコントローラと、前
記バスに接続されたメインメモリと、このメインメモリ
および前記バス間のデータの入出力の制御を行うメモリ
コントローラとを備え、前記第１および第２のマイクロ
プロッセサにより共用される前記メインメモリにアクセ
スするバス制御方法において、前記第１および第２のマ
イクロプロセッサからのバス使用要求が競合した場合、
優先順位の高い前記第１のマイクロプロセッサに対応す
る前記第１のバスインタフェースコントローラがバスに
前記第１のマイクロプロセッサにより指定されたアドレ
スを送出するサイクル時に前記バスコントローラから前
記第２のバスインタフェースコントローラに前記第２の
マイクロプロセッサに対するアドレス用タイミング信号
を送出し、前記第２のマイクロプロセッサにより指定さ
れたアドレスを前記バスに送出することを特徴とするバ
ス制御方法。 - 【請求項２】 相互に優先順位が設定された第１および
第２のマイクロプロセッサと、これら第１および第２の
マイクロプロセッサが接続された、アドレスバスおよび
データバスを含むバスと、このバスの動作を制御するバ
スコントローラと、このバスコントローラの制御に基づ
いて、前記第１および第２のマイクロプロセッサおよび
バスの間のデータ転送の制御を行うように設けられた第
１および第２のバスインタフェースコントローラと、前
記バスに接続されたメインメモリと、このメインメモリ
および前記バス間のデータの入出力の制御を行うメモリ
コントローラとを備え、前記第１および第２のマイクロ
プロセッサにより共用される前記メインメモリにアクセ
スするバス制御方法において、前記第１および第２のマ
イクロプロセッサからメモリ書き込み要求が競合した場
合、優先順位が高い前記第１のマイクロプロセッサに対
応する前記第１のバスインタフェースコントローラが前
記バスに前記第１のマイクロプロセッサにより指定され
たアドレスおよびデータを送出するサイクル時に前記第
２のバスインタフェースコントローラに前記バスコント
ローラから前記第２のマイクロプロセッサに対するアド
レス用タイミング信号およびデータ用タイミング信号が
送出し、前記第２のマイクロプロセッサにより指定され
たアドレスを前記バスに送出することを特徴とするバス
制御方法。 - 【請求項３】 相互に優先順位が設定された第１および
第２のマイクロプロセッサと、これら第１および第２の
マイクロプロセッサが接続された、アドレスバスおよび
データバスを含むバスと、このバスの動作を制御するバ
スコントローラと、このバスコントローラの制御に基づ
いて、前記第１および第２のマイクロプロセッサおよび
バスの間のデータ転送の制御を行うように設けられた第
１および第２のバスインタフェースコントローラと、前
記バスに接続されたメインメモリと、このメインメモリ
および前記バス間のデータの入出力の制御を行うメモリ
コントローラとを備え、前記第１および第２のマイクロ
プロセッサにより共用される前記メインメモリにアクセ
スするバス制御方法において、前記第１のマイクロプロ
セッサによるメモリ読み出し要求および前記第２のマイ
クロプロセッサによるメモリ書き込み要求とが競合した
場合、優先順位が高い前記第１のマイクロプロセッサに
対応する前記第１のバスインタフェースコントローラが
前記バスに前記第１のマイクロプロセッサにより指定さ
れたアドレスを送出するサイクル時に前記第２のバスイ
ンタフェースコントローラに前記バスコントローラから
前記第２のマイクロプロセッサに対するデータ用タイミ
ング信号を送出し、前記第２のマイクロプロセッサによ
り指定されたデータを前記バスに送出し、優先順位が低
い前記第２のマイクロプロセッサに対応する前記第２の
バスインタフェースコントローラが前記バスに前記第２
のマイクロプロセッサにより指定されたアドレスを送出
し、前記メモリコントローラは前記第２のマイクロプロ
セッサにより指定されたアドレスおよびデータを前記バ
スから受信し、このアドレスおよびデータにより前記メ
モリに書き込みを行うことを特徴とするバス制御方法。 - 【請求項４】 前記第１および第２のバスインタフェー
スコントローラは前記アドレスあるいはデータを前記バ
スに送出する際に、前記第１および第２のマイクロプロ
セッサのいずれにより指定されたものであるかを示すフ
ラグを付して送出することにより、前記第１および第２
のバスインタフェースコントローラは前記アドレスある
いはデータを前記バスから受信する際に、このフラグに
より選択的に受信し、前記メモリコントローラはメモリ
への書き込みに際しては前記フラグによりアドレスおよ
びデータを結合して行うことを特徴とする前記請求項
１、２あるいは３のいずれかに記載されたバス制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23632794A JPH08101810A (ja) | 1994-09-30 | 1994-09-30 | バス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23632794A JPH08101810A (ja) | 1994-09-30 | 1994-09-30 | バス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08101810A true JPH08101810A (ja) | 1996-04-16 |
Family
ID=16999168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23632794A Withdrawn JPH08101810A (ja) | 1994-09-30 | 1994-09-30 | バス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08101810A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451789B1 (ko) * | 2001-10-16 | 2004-10-08 | 엘지전자 주식회사 | 자원 공유를 위한 프로세서 중재장치 및 중재방법 |
-
1994
- 1994-09-30 JP JP23632794A patent/JPH08101810A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451789B1 (ko) * | 2001-10-16 | 2004-10-08 | 엘지전자 주식회사 | 자원 공유를 위한 프로세서 중재장치 및 중재방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |