JP2691031B2 - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JP2691031B2 JP2691031B2 JP1271540A JP27154089A JP2691031B2 JP 2691031 B2 JP2691031 B2 JP 2691031B2 JP 1271540 A JP1271540 A JP 1271540A JP 27154089 A JP27154089 A JP 27154089A JP 2691031 B2 JP2691031 B2 JP 2691031B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ダイナミックRAM（ランダム・アクセス・
メモリ）を制御するメモリ制御装置に関する。
メモリ）を制御するメモリ制御装置に関する。
［従来の技術］ 例えばレーザプリンタには第４図に示す制御装置が使
用されている。この制御装置には、制御部本体としての
マイクロプロセッサ１、制御プログラムデータ，キャラ
クタジェネレータデータ等が記憶されたROM（読出し専
用メモリ）２、ホストコンピュータからの印字データ
（印字される文字のコード、プリンタコントロールのた
めのコード等）を受信するための受信回路３、他の機器
とでデータの通信を行うための通信回路４、印字部へ画
像データを出力するための画像データ出力回路５、ダイ
ナミックRAM6を制御するためのダイナミックRAMコント
ロール回路７などが設けられている。そして前記マイク
ロプロセッサ１、ROM2、受信回路３、通信回路４、画像
データ出力回路５、ダイナミックRAMコントロール回路
７はシステムデータバス８によってそれぞれ接続されて
おり、ダイナミックRAM6とダイナミックRAMコントロー
ル回路７とはダイナミックRAMデータバス９によって接
続されている。
用されている。この制御装置には、制御部本体としての
マイクロプロセッサ１、制御プログラムデータ，キャラ
クタジェネレータデータ等が記憶されたROM（読出し専
用メモリ）２、ホストコンピュータからの印字データ
（印字される文字のコード、プリンタコントロールのた
めのコード等）を受信するための受信回路３、他の機器
とでデータの通信を行うための通信回路４、印字部へ画
像データを出力するための画像データ出力回路５、ダイ
ナミックRAM6を制御するためのダイナミックRAMコント
ロール回路７などが設けられている。そして前記マイク
ロプロセッサ１、ROM2、受信回路３、通信回路４、画像
データ出力回路５、ダイナミックRAMコントロール回路
７はシステムデータバス８によってそれぞれ接続されて
おり、ダイナミックRAM6とダイナミックRAMコントロー
ル回路７とはダイナミックRAMデータバス９によって接
続されている。
さて、上記受信回路３は受信したデータを必ず一度ダ
イナミックRAM6に書き込むが、この書込み処理は次の手
順によるものとなっている。すなわち、受信回路３は印
字データの読み込みを完了するとマイクロプロセッサ１
に対して割り込み要求を発生する。上記マイクロプロセ
ッサ１は、割り込み要求を受け取るとそれまで実行して
いたルーチンの状態（レジスタに記憶されているデー
タ、実行されているタスクのステータス等）をダイナミ
ックRAM6上に待避させて、割込み処理ルーチンに制御を
移す（割込み前処理）。この割込み処理ルーチンで上記
マイクロプロセッサ１は先ず受信回路３から受信したデ
ータの読込みを行い、その後読込んだデータを記憶すべ
きアドレスを計算する。しかして、ダイナミックRAM6に
対してデータの書込みを行う。割込み処理ルーチンが終
了すると、マイクロプロセッサ１は以前実行していたル
ーチンの状態を前記ダイナミックRAM6から読出し、読出
したルーチンに制御を移す（割込み後処理）。
イナミックRAM6に書き込むが、この書込み処理は次の手
順によるものとなっている。すなわち、受信回路３は印
字データの読み込みを完了するとマイクロプロセッサ１
に対して割り込み要求を発生する。上記マイクロプロセ
ッサ１は、割り込み要求を受け取るとそれまで実行して
いたルーチンの状態（レジスタに記憶されているデー
タ、実行されているタスクのステータス等）をダイナミ
ックRAM6上に待避させて、割込み処理ルーチンに制御を
移す（割込み前処理）。この割込み処理ルーチンで上記
マイクロプロセッサ１は先ず受信回路３から受信したデ
ータの読込みを行い、その後読込んだデータを記憶すべ
きアドレスを計算する。しかして、ダイナミックRAM6に
対してデータの書込みを行う。割込み処理ルーチンが終
了すると、マイクロプロセッサ１は以前実行していたル
ーチンの状態を前記ダイナミックRAM6から読出し、読出
したルーチンに制御を移す（割込み後処理）。
このように、従来、受信回路３はダイナミックRAM6に
対して何等能動的な動作をせず、受信回路３とダイナミ
ックRAM6との間のデータ転送はすべてマイクロプロセッ
サ１により行われていた。
対して何等能動的な動作をせず、受信回路３とダイナミ
ックRAM6との間のデータ転送はすべてマイクロプロセッ
サ１により行われていた。
一方、ダイナミックRAM6を正常に動作させるために
は、アドレスの分割入力やリフレッシュのため、RAS,CA
S,WE等の信号タイミングを制御しなければならない。従
ってダイナミックRAM6をシステムデータバス８に直結で
きず、ダイナミックRAMコントロール回路７を設けてダ
イナミックRAMを制御するようにしている。
は、アドレスの分割入力やリフレッシュのため、RAS,CA
S,WE等の信号タイミングを制御しなければならない。従
ってダイナミックRAM6をシステムデータバス８に直結で
きず、ダイナミックRAMコントロール回路７を設けてダ
イナミックRAMを制御するようにしている。
ところで、従来のダイナミックRAMコントロール回路
７では入出力チャネルが１チャネルのみであった。この
ため、システムデータバス８の使用権を持つ回路ブロッ
クすなわちマイクロプロセッサ１のみがダイナミックRA
M6をアクセスできるようになっていた。
７では入出力チャネルが１チャネルのみであった。この
ため、システムデータバス８の使用権を持つ回路ブロッ
クすなわちマイクロプロセッサ１のみがダイナミックRA
M6をアクセスできるようになっていた。
従って、マイクロプロセッサ１による処理Ａと、受信
回路３による印字データ“X",“Y"の受信処理とが同時
進行した場合には、第５図に示す手順で処理が実行され
ていた。すなわち、例えばマイクロプロセッサ（第４図
中MPU）１による処理Ａと受信回路（第５図中RCV）３に
よる印字データ“X"の受信が同時に始まったことを想定
すると、データ“X"の受信に必要な一定時間中、マイク
ロプロセッサ１は処理ＡのためにダイナミックRAM（第
５図中Ｄ−RAM）６を使用する。そして、データ“X"の
受信が終了した受信回路３からマイクロプロセッサ１に
割込み要求が発生すると、マイクロプロセッサ１は前述
した手順で受信回路３中の受信データ“X"をダイナミッ
クRAM6に書き込む。受信回路３はマイクロプロセッサ１
による受信データＸの読出しが終了すると同時に動作可
能となり、次の印字データ“Y"の受信を開始する。そし
て、データ“Y"の受信が終了した受信回路３からマイク
ロプロセッサ１に割込み要求が発生するが、このときマ
イクロプロセッサ１はまだ割込み後処理の最中であるた
め直ぐには次の割込み処理ルーチンを開始できない。そ
の後、割込み後処理が終了して受信回路３からの割込み
要求が受け付けられると、マイクロプロセッサ１は再度
前述した手順で受信回路３中の受信データ“Y"をダイナ
ミックRAM6に書き込む。以上の割込み処理が全て終了す
ると、中断していた処理Ａの残りを実行する。
回路３による印字データ“X",“Y"の受信処理とが同時
進行した場合には、第５図に示す手順で処理が実行され
ていた。すなわち、例えばマイクロプロセッサ（第４図
中MPU）１による処理Ａと受信回路（第５図中RCV）３に
よる印字データ“X"の受信が同時に始まったことを想定
すると、データ“X"の受信に必要な一定時間中、マイク
ロプロセッサ１は処理ＡのためにダイナミックRAM（第
５図中Ｄ−RAM）６を使用する。そして、データ“X"の
受信が終了した受信回路３からマイクロプロセッサ１に
割込み要求が発生すると、マイクロプロセッサ１は前述
した手順で受信回路３中の受信データ“X"をダイナミッ
クRAM6に書き込む。受信回路３はマイクロプロセッサ１
による受信データＸの読出しが終了すると同時に動作可
能となり、次の印字データ“Y"の受信を開始する。そし
て、データ“Y"の受信が終了した受信回路３からマイク
ロプロセッサ１に割込み要求が発生するが、このときマ
イクロプロセッサ１はまだ割込み後処理の最中であるた
め直ぐには次の割込み処理ルーチンを開始できない。そ
の後、割込み後処理が終了して受信回路３からの割込み
要求が受け付けられると、マイクロプロセッサ１は再度
前述した手順で受信回路３中の受信データ“Y"をダイナ
ミックRAM6に書き込む。以上の割込み処理が全て終了す
ると、中断していた処理Ａの残りを実行する。
［発明が解決しようとする課題］ このように従来ではダイナミックRAMコントロール回
路６の入出力チャネルが１チャネルのみであるため、マ
イクロプロセッサ１しかダイナミックRAM6をアクセスで
きなかった。このため、上記例においては割込みが発生
した場合にその前処理および後処理に要する時間が必要
で、システム全体の処理速度の低下を招いていた。また
各回路ブロックにおける処理の待ち時間が長くなり、運
転効率の低下も招いていた。
路６の入出力チャネルが１チャネルのみであるため、マ
イクロプロセッサ１しかダイナミックRAM6をアクセスで
きなかった。このため、上記例においては割込みが発生
した場合にその前処理および後処理に要する時間が必要
で、システム全体の処理速度の低下を招いていた。また
各回路ブロックにおける処理の待ち時間が長くなり、運
転効率の低下も招いていた。
そこで本発明は、各回路ブロックが独立してダイナミ
ックRAMをアクセスでき、割込みに要する時間を不要に
してシステム全体の処理速度を向上できるとともに、各
回路ブロックにおける処理の待ち時間も極力短縮でき、
運転効率の向上をもはかり得るメモリ制御装置を提供す
ることを目的とする。
ックRAMをアクセスでき、割込みに要する時間を不要に
してシステム全体の処理速度を向上できるとともに、各
回路ブロックにおける処理の待ち時間も極力短縮でき、
運転効率の向上をもはかり得るメモリ制御装置を提供す
ることを目的とする。
［課題を解決するための手段］ 本発明は、マイクロプロセッサ等の複数の回路ブロッ
クからダイナミックRAMコントロール回路を通してダイ
ナミックRAMに対してデータの書込み及び読出を行うメ
モリ制御装置において、各回路ブロックを接続する複数
の入出力チャンネルを有しこれら入出力チャンネルに入
力される各回路ブロックからのダイナミックRAMへのア
クセス要求を予め設定された優先順位に従って送出する
優先順位決定回路と、この優先順位決定回路とダイナミ
ックRAMコントローラ回路との間に接続され各回路ブロ
ックからのデータを一時記憶する一時記憶用メモリとを
備え、優先順位決定回路は、マイクロプロセッサの優先
順位を最上位として、マイクロプロセッサのアクセス要
求と他の回路ブロックのデータ書込みのアクセス要求と
が重なったときにマイクロプロセッサのアクセスを優先
して、他の回路ブロックを一時記憶用メモリにアクセス
させ、一時記憶用メモリに一時記憶されたデータをマイ
クロプロセッサのアクセスの空時間にダイナミックRAM
へ書込むことにより上記目的を達成しようとするメモリ
制御装置である。
クからダイナミックRAMコントロール回路を通してダイ
ナミックRAMに対してデータの書込み及び読出を行うメ
モリ制御装置において、各回路ブロックを接続する複数
の入出力チャンネルを有しこれら入出力チャンネルに入
力される各回路ブロックからのダイナミックRAMへのア
クセス要求を予め設定された優先順位に従って送出する
優先順位決定回路と、この優先順位決定回路とダイナミ
ックRAMコントローラ回路との間に接続され各回路ブロ
ックからのデータを一時記憶する一時記憶用メモリとを
備え、優先順位決定回路は、マイクロプロセッサの優先
順位を最上位として、マイクロプロセッサのアクセス要
求と他の回路ブロックのデータ書込みのアクセス要求と
が重なったときにマイクロプロセッサのアクセスを優先
して、他の回路ブロックを一時記憶用メモリにアクセス
させ、一時記憶用メモリに一時記憶されたデータをマイ
クロプロセッサのアクセスの空時間にダイナミックRAM
へ書込むことにより上記目的を達成しようとするメモリ
制御装置である。
［作 用］ このような手段を備えたことにより、マイクロプロセ
ッサ等の各回路ブロックからダイナミックRAMに対する
アクセス要求が行われると、これらアクセス要求は優先
順位決定回路の各入出力チャンネルに入力し、この優先
順位決定回路はアクセス要求を予め設定された優先順位
に従って送出する。これにより、優先して送出されたア
クセス要求の回路ブロックはダイナミックRAMコントロ
ール回路を通してダイナミックRAMに対してデータの書
込み及び読出を行ない、同時に優先順位の低いアクセス
要求は一時記憶用メモリに一時記憶される。そして、先
にダイナミックRAMに対してデータの書込み等を行なっ
ている回路ブロックの次に一時記憶用メモリに記憶され
アクセス要求の回路ブロックのダイナミックRAMに対す
るデータの書込み等が行なわれる。
ッサ等の各回路ブロックからダイナミックRAMに対する
アクセス要求が行われると、これらアクセス要求は優先
順位決定回路の各入出力チャンネルに入力し、この優先
順位決定回路はアクセス要求を予め設定された優先順位
に従って送出する。これにより、優先して送出されたア
クセス要求の回路ブロックはダイナミックRAMコントロ
ール回路を通してダイナミックRAMに対してデータの書
込み及び読出を行ない、同時に優先順位の低いアクセス
要求は一時記憶用メモリに一時記憶される。そして、先
にダイナミックRAMに対してデータの書込み等を行なっ
ている回路ブロックの次に一時記憶用メモリに記憶され
アクセス要求の回路ブロックのダイナミックRAMに対す
るデータの書込み等が行なわれる。
［実施例］ 以下、本発明の一実施例をレーザプリンタの制御装置
に適用した場合について図面を参照して説明する。
に適用した場合について図面を参照して説明する。
第１図はレーザプリンタの制御装置の全体構成図であ
る。この制御装置は、制御部本体としてのマイクロプロ
セッサ11、制御プログラムデータ，キャラクタジェネレ
ータデータ等が記憶されたROM12、ホストコンピュータ
からの印字データ（印字される文字のコード、プリンタ
コントロールのためのコード等）を受信するための受信
回路13、他の機器とでデータの通信を行うための通信回
路14、印字部へ画像データを出力するための画像データ
出力回路15、ダイナミックRAM16を制御するためのダイ
ナミックRAMコントロール回路17などが設けられてい
る。
る。この制御装置は、制御部本体としてのマイクロプロ
セッサ11、制御プログラムデータ，キャラクタジェネレ
ータデータ等が記憶されたROM12、ホストコンピュータ
からの印字データ（印字される文字のコード、プリンタ
コントロールのためのコード等）を受信するための受信
回路13、他の機器とでデータの通信を行うための通信回
路14、印字部へ画像データを出力するための画像データ
出力回路15、ダイナミックRAM16を制御するためのダイ
ナミックRAMコントロール回路17などが設けられてい
る。
20は優先順位決定回路であって、この回路20は各回路
ブロックつまりマイクロプロセッサ11、ROM12、受信回
路13、通信回路14及び画像データ出力回路15を接続する
各入出力チャンネルを備えるとともに、第２図に示す優
先順位決定流れ図に従ったプログラムが記憶され、この
プログラムの実行により各入出力チャンネルに入力され
る各回路ブロックからのダイナミックRAM16へのアクセ
ス要求を予め設定された優先順位に従って送出する機能
を有するものである。そこで、優先順位決定回路20の各
入出力チャネルのうち１つはマイクロプロセッサ11及び
ROM12に割当て、他の１つは受信回路13に割当て、１つ
は通信回路14に割当て、１つは画像データ出力回路15に
割当てている。そして、優先順位決定回路20とマイクロ
プロセッサ11及びROM12とはシステムデータバス21によ
って接続され、優先順位決定回路20と受信回路13とはシ
ステムデータバス22によって接続され、優先順位決定回
路20と通信回路14とはシステムデータバス23によって接
続され、さらに優先順位決定回路20と画像データ出力回
路15とはシステムデータバス24によってそれぞれ接続さ
れている。なお、ダイナミックRAMコントロール回路17
とダイナミックRAM16とはダイナミックRAMデータバス25
によって接続されている。
ブロックつまりマイクロプロセッサ11、ROM12、受信回
路13、通信回路14及び画像データ出力回路15を接続する
各入出力チャンネルを備えるとともに、第２図に示す優
先順位決定流れ図に従ったプログラムが記憶され、この
プログラムの実行により各入出力チャンネルに入力され
る各回路ブロックからのダイナミックRAM16へのアクセ
ス要求を予め設定された優先順位に従って送出する機能
を有するものである。そこで、優先順位決定回路20の各
入出力チャネルのうち１つはマイクロプロセッサ11及び
ROM12に割当て、他の１つは受信回路13に割当て、１つ
は通信回路14に割当て、１つは画像データ出力回路15に
割当てている。そして、優先順位決定回路20とマイクロ
プロセッサ11及びROM12とはシステムデータバス21によ
って接続され、優先順位決定回路20と受信回路13とはシ
ステムデータバス22によって接続され、優先順位決定回
路20と通信回路14とはシステムデータバス23によって接
続され、さらに優先順位決定回路20と画像データ出力回
路15とはシステムデータバス24によってそれぞれ接続さ
れている。なお、ダイナミックRAMコントロール回路17
とダイナミックRAM16とはダイナミックRAMデータバス25
によって接続されている。
又、優先順位決定回路20とダイナミックRAMコントロ
ール回路17との間には複数ワード（実施例では３ワー
ド）の一時記憶用メモリ26が接続されている。
ール回路17との間には複数ワード（実施例では３ワー
ド）の一時記憶用メモリ26が接続されている。
次に上記の如く構成された装置の作用について説明す
る。
る。
マイクロプロセッサ11による処理Ａと受信回路13によ
る印字データ“X",“Y"の受信処理とが同時進行した場
合、これら処理は第３図に示す手順で実行される。な
お、優先順位決定回路20にはマイクロプロセッサ11が処
理Ａの実行中であれば、マイクロプロセッサ11の優先順
位が受信回路13の優先順位よりも高くなるプログラムが
設定されている。なお、このプログラムはマイクロプロ
セッサ11により設定される。
る印字データ“X",“Y"の受信処理とが同時進行した場
合、これら処理は第３図に示す手順で実行される。な
お、優先順位決定回路20にはマイクロプロセッサ11が処
理Ａの実行中であれば、マイクロプロセッサ11の優先順
位が受信回路13の優先順位よりも高くなるプログラムが
設定されている。なお、このプログラムはマイクロプロ
セッサ11により設定される。
マイクロプロセッサ（第３図中MPU）11による処理Ａ
と受信回路（第３図中RCV）13による印字データ“X"の
受信が同時に始まると、データ“X"の受信に必要な期間
中、マイクロプロセッサ11は処理Ａのためにシステムデ
ータバス21及びダイナミックRAMコントロール回路17を
通してダイナミックRAM（第３図中Ｄ−RAM）16に対して
アクセスを行なう。このとき受信回路13はデータ“X"を
受信し、このデータ“X"の受信が終了すると、受信回路
13はデータ“X"をシステムデータバス22を通して優先順
位決定回路20に送る。
と受信回路（第３図中RCV）13による印字データ“X"の
受信が同時に始まると、データ“X"の受信に必要な期間
中、マイクロプロセッサ11は処理Ａのためにシステムデ
ータバス21及びダイナミックRAMコントロール回路17を
通してダイナミックRAM（第３図中Ｄ−RAM）16に対して
アクセスを行なう。このとき受信回路13はデータ“X"を
受信し、このデータ“X"の受信が終了すると、受信回路
13はデータ“X"をシステムデータバス22を通して優先順
位決定回路20に送る。
この優先順位決定回路20はデータ“X"を受けると、マ
イクロプロセッサ11からのダイナミックRAM16に対する
アクセスと受信回路13からダイナミックRAM16に対する
アクセス要求との２つのアクセスが有ることを判断し、
これらマイクロプロセッサ11と受信回路13との優先順位
を判断する。この場合、優先順位決定回路20にはマイク
ロプロセッサ11の優先順位が受信回路13の優先順位より
も高くなるプログラムが設定されているので、優先順位
決定回路20はマイクロプロセッサ11からのアクセスをダ
イナミックRAMコントロール回路17を通してダイナミッ
クRAM16に送る。しかるに、受信回路13からのデータ
“X"のダイナミックRAM16への書込みは一時停止され、
このデータ“X"は一時記憶用メモリ26に一時記憶され
る。そして、受信回路13はデータ“X"の一時記憶回路用
メモリ26への記憶が終了すると、次に送られてくるデー
タ“Y"を受信する。
イクロプロセッサ11からのダイナミックRAM16に対する
アクセスと受信回路13からダイナミックRAM16に対する
アクセス要求との２つのアクセスが有ることを判断し、
これらマイクロプロセッサ11と受信回路13との優先順位
を判断する。この場合、優先順位決定回路20にはマイク
ロプロセッサ11の優先順位が受信回路13の優先順位より
も高くなるプログラムが設定されているので、優先順位
決定回路20はマイクロプロセッサ11からのアクセスをダ
イナミックRAMコントロール回路17を通してダイナミッ
クRAM16に送る。しかるに、受信回路13からのデータ
“X"のダイナミックRAM16への書込みは一時停止され、
このデータ“X"は一時記憶用メモリ26に一時記憶され
る。そして、受信回路13はデータ“X"の一時記憶回路用
メモリ26への記憶が終了すると、次に送られてくるデー
タ“Y"を受信する。
この後、マイクロプロセッサ11のダイナミックRAM16
へのアクセスの空時間が生じると、この空時間の生じた
時刻t1からダイナミックRAMコントロール回路17は一時
記憶用メモリ26に記憶されているデータ“X"をダイナミ
ックRAM16に書き込む。
へのアクセスの空時間が生じると、この空時間の生じた
時刻t1からダイナミックRAMコントロール回路17は一時
記憶用メモリ26に記憶されているデータ“X"をダイナミ
ックRAM16に書き込む。
このデータ“X"のダイナミックRAM16への書き込みが
終了すると、優先順位決定回路20はマイクロプロセッサ
11からのアクセスをダイナミックRAMコントロール回路1
7を通してダイナミックRAM16に送る。この状態に優先順
位決定回路20がデータ“Y"を受けると、この優先順位決
定回路20はマイクロプロセッサ11と受信回路13との優先
順位を判断する。この場合、優先順位決定回路20は上記
作用と同様にマイクロプロセッサ11からのアクセスを優
先してダイナミックRAMコントロール回路17を通してダ
イナミックRAM16に送る。そして、データ“Y"は一時記
憶用メモリ26に記憶される。この後、マイクロプロセッ
サ11のダイナミックRAM16へのアクセスの空時間が生じ
ると、この空時間の生じた時刻t2からダイナミックRAM
コントロール回路17は一時記憶用メモリ26に記憶されて
いるデータ“Y"をダイナミックRAM16に書き込む。
終了すると、優先順位決定回路20はマイクロプロセッサ
11からのアクセスをダイナミックRAMコントロール回路1
7を通してダイナミックRAM16に送る。この状態に優先順
位決定回路20がデータ“Y"を受けると、この優先順位決
定回路20はマイクロプロセッサ11と受信回路13との優先
順位を判断する。この場合、優先順位決定回路20は上記
作用と同様にマイクロプロセッサ11からのアクセスを優
先してダイナミックRAMコントロール回路17を通してダ
イナミックRAM16に送る。そして、データ“Y"は一時記
憶用メモリ26に記憶される。この後、マイクロプロセッ
サ11のダイナミックRAM16へのアクセスの空時間が生じ
ると、この空時間の生じた時刻t2からダイナミックRAM
コントロール回路17は一時記憶用メモリ26に記憶されて
いるデータ“Y"をダイナミックRAM16に書き込む。
このように本実施例によれば、優先順位決定回路20及
び一時記憶用メモリ26を備え、マイクロプロセッサ11等
の各回路ブロックからダイナミックRAMに対するアクセ
ス要求が行われると、これらアクセス要求は優先順位決
定回路20により優先順位が決定されてダイナミックRAM
コントロール回路17を通してダイナミックRAM16に送ら
れ、同時に優先順位の低いアクセス要求は一時記憶用メ
モリ26に一時記憶されて先のダイナミックRAMへのアク
セスが終了の後にダイナミックRAM16に対するデータの
書込み等を行なうような構成としたので、従来の割り込
み処理が不要となり、割込み前処理，後処理に要する時
間が短縮され、システム全体の処理速度を向上できる。
又、各回路ブロックのアクセスまでの待ち時間が短縮さ
れるので、各回路ブロック毎の運転効率が向上する。さ
らに、一時記憶用メモリ26を設けたので、各回路ブロッ
クのダイナミックRAM16に対する並列動作が可能とな
る。
び一時記憶用メモリ26を備え、マイクロプロセッサ11等
の各回路ブロックからダイナミックRAMに対するアクセ
ス要求が行われると、これらアクセス要求は優先順位決
定回路20により優先順位が決定されてダイナミックRAM
コントロール回路17を通してダイナミックRAM16に送ら
れ、同時に優先順位の低いアクセス要求は一時記憶用メ
モリ26に一時記憶されて先のダイナミックRAMへのアク
セスが終了の後にダイナミックRAM16に対するデータの
書込み等を行なうような構成としたので、従来の割り込
み処理が不要となり、割込み前処理，後処理に要する時
間が短縮され、システム全体の処理速度を向上できる。
又、各回路ブロックのアクセスまでの待ち時間が短縮さ
れるので、各回路ブロック毎の運転効率が向上する。さ
らに、一時記憶用メモリ26を設けたので、各回路ブロッ
クのダイナミックRAM16に対する並列動作が可能とな
る。
なお、上記一実施例ではレーザプリンタの制御装置に
適用したがこれに限定されるものではなく、ダイナミッ
クRAMが必要な各種制御装置に適用できるのは勿論であ
る。
適用したがこれに限定されるものではなく、ダイナミッ
クRAMが必要な各種制御装置に適用できるのは勿論であ
る。
［発明の効果］ 以上詳述したように本発明によれば、所望の各回路ブ
ロックが独立してダイナミックRAMをアクセスでき、割
込みに要する時間を不要にしてシステム全体の処理速度
を向上できるとともに、各回路ブロックにおける処理の
待ち時間も極力短縮でき、かつ各回路ブロックにおける
並列動作を可能として運転効率を向上できるメモリ制御
装置を提供できる。
ロックが独立してダイナミックRAMをアクセスでき、割
込みに要する時間を不要にしてシステム全体の処理速度
を向上できるとともに、各回路ブロックにおける処理の
待ち時間も極力短縮でき、かつ各回路ブロックにおける
並列動作を可能として運転効率を向上できるメモリ制御
装置を提供できる。
第１図乃至第３図は本発明の一実施例を説明するための
図であって、第１図はレーザプリンタの制御装置を示す
ブロック図、第２図は優先順位決定流れ図、第３図はマ
イクロプロセッサと受信回路とが同時にダイナミックRA
Mをアクセスしたときの処理手順を示す図、第４図及び
第５図は従来技術を説明するための図である。 11……マイクロプロセッサ、12……ROM、13……受信回
路、14……通信回路、15……画像データ出力回路、16…
…ダイナミックRAM、17……ダイナミックRAMコントロー
ル回路、20……優先順位決定回路、21〜24……システム
データバス、25……ダイナミックRAMデータバス、26…
…一時記憶用メモリ。
図であって、第１図はレーザプリンタの制御装置を示す
ブロック図、第２図は優先順位決定流れ図、第３図はマ
イクロプロセッサと受信回路とが同時にダイナミックRA
Mをアクセスしたときの処理手順を示す図、第４図及び
第５図は従来技術を説明するための図である。 11……マイクロプロセッサ、12……ROM、13……受信回
路、14……通信回路、15……画像データ出力回路、16…
…ダイナミックRAM、17……ダイナミックRAMコントロー
ル回路、20……優先順位決定回路、21〜24……システム
データバス、25……ダイナミックRAMデータバス、26…
…一時記憶用メモリ。
Claims (1)
- 【請求項１】マイクロプロセッサ等の複数の回路ブロッ
クからダイナミックRAMコントロール回路を通してダイ
ナミックRAMに対してデータの書込み及び読出を行うメ
モリ制御装置において、前記各回路ブロックを接続する
複数の入出力チャンネルを有しこれら入出力チャンネル
に入力される前記各回路ブロックからの前記ダイナミッ
クRAMへのアクセス要求を予め設定された優先順位に従
って送出する優先順位決定回路と、この優先順位決定回
路と前記ダイナミックRAMコントローラ回路との間に接
続され前記各回路ブロックからのデータを一時記憶する
一時記憶用メモリとを具備し、 前記優先順位決定回路は、前記マイクロプロセッサの優
先順位を最上位として、マイクロプロセッサのアクセス
要求と他の回路ブロックのデータ書込みのアクセス要求
とが重なったときに前記マイクロプロセッサのアクセス
を優先して、前記他の回路ブロックを前記一時記憶用メ
モリにアクセスさせ、 前記一時記憶用メモリに一時記憶されたデータを前記マ
イクロプロセッサのアクセスの空時間に前記ダイナミッ
クRAMへ書込むことを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271540A JP2691031B2 (ja) | 1989-10-20 | 1989-10-20 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271540A JP2691031B2 (ja) | 1989-10-20 | 1989-10-20 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03134889A JPH03134889A (ja) | 1991-06-07 |
| JP2691031B2 true JP2691031B2 (ja) | 1997-12-17 |
Family
ID=17501490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1271540A Expired - Lifetime JP2691031B2 (ja) | 1989-10-20 | 1989-10-20 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2691031B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024474B2 (ja) * | 1980-12-11 | 1985-06-13 | 日本ビクター株式会社 | 記憶装置 |
| JPS60254225A (ja) * | 1984-05-31 | 1985-12-14 | Fujitsu Ltd | ビデオｒａｍのアクセス方法 |
| JPS6352235A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | 画像表示システム |
-
1989
- 1989-10-20 JP JP1271540A patent/JP2691031B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03134889A (ja) | 1991-06-07 |
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