JPH05250332A - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPH05250332A JPH05250332A JP4743492A JP4743492A JPH05250332A JP H05250332 A JPH05250332 A JP H05250332A JP 4743492 A JP4743492 A JP 4743492A JP 4743492 A JP4743492 A JP 4743492A JP H05250332 A JPH05250332 A JP H05250332A
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- JP
- Japan
- Prior art keywords
- command
- response
- commands
- cpu
- cpus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 効率的なプロセッサ間通信を行なえる電子機
器の構成を提供する。 【構成】 ＣＰＵ３１〜３４にそれぞれＦＩＦＯメモリ
からなるコマンドＦＩＦＯ４１、４３、４５、４７およ
びレスポンスＦＩＦＯ４２、４４、４６、４８を設け、
これらＦＩＦＯメモリを介してコマンド／レスポンスを
交換する。各ＦＩＦＯメモリ内のコマンド／レスポンス
は、書き込みの順序で取り出され、各ＣＰＵにより処理
される。各ＦＩＦＯメモリには、その容量までコマンド
を格納でき、ＣＰＵはコマンドやレスポンスの書き込み
後、直ちに別の処理に移行でき、また、ＦＩＦＯメモリ
のアクセスに関してはＣＰＵ自身の排他制御が必要ない
ため、極めて効率がよい。
器の構成を提供する。 【構成】 ＣＰＵ３１〜３４にそれぞれＦＩＦＯメモリ
からなるコマンドＦＩＦＯ４１、４３、４５、４７およ
びレスポンスＦＩＦＯ４２、４４、４６、４８を設け、
これらＦＩＦＯメモリを介してコマンド／レスポンスを
交換する。各ＦＩＦＯメモリ内のコマンド／レスポンス
は、書き込みの順序で取り出され、各ＣＰＵにより処理
される。各ＦＩＦＯメモリには、その容量までコマンド
を格納でき、ＣＰＵはコマンドやレスポンスの書き込み
後、直ちに別の処理に移行でき、また、ＦＩＦＯメモリ
のアクセスに関してはＣＰＵ自身の排他制御が必要ない
ため、極めて効率がよい。
Description
【０００１】
【産業上の利用分野】本発明は電子機器、特に複数ＣＰ
Ｕがコマンドおよびレスポンスを交換することにより所
定処理を実行する電子機器に関するものである。
Ｕがコマンドおよびレスポンスを交換することにより所
定処理を実行する電子機器に関するものである。
【０００２】
【従来の技術】従来より、情報機器、コンピュータシス
テムなどの各種電子機器において、マルチプロセッサシ
ステムが用いられている。
テムなどの各種電子機器において、マルチプロセッサシ
ステムが用いられている。
【０００３】マルチプロセッサシステムでは、それぞれ
独立して所定の処理、たとえば、計算、プリント、周辺
機器制御などの処理を制御する複数のＣＰＵがなんらか
の通信手段を介してコマンド／レスポンスを交換するこ
とにより所定の処理を行なう。
独立して所定の処理、たとえば、計算、プリント、周辺
機器制御などの処理を制御する複数のＣＰＵがなんらか
の通信手段を介してコマンド／レスポンスを交換するこ
とにより所定の処理を行なう。
【０００４】ＣＰＵ間のコマンド／レスポンスの交換に
は、メイルボックスなどと呼ばれるメモリ領域を利用す
る通信方式や、コマンド／ステータスレジスタを用い、
割込みを介して行なう方式などが知られている。
は、メイルボックスなどと呼ばれるメモリ領域を利用す
る通信方式や、コマンド／ステータスレジスタを用い、
割込みを介して行なう方式などが知られている。
【０００５】
【発明が解決しようとする課題】上記のうち、メイルボ
ックスによるものは、あるＣＰＵがメイル発行完了まで
の間、他のＣＰＵが同じメイルボックスにアクセスする
のを禁止する排他制御が必要であるという面倒がある。
ックスによるものは、あるＣＰＵがメイル発行完了まで
の間、他のＣＰＵが同じメイルボックスにアクセスする
のを禁止する排他制御が必要であるという面倒がある。
【０００６】また、コマンド／ステータスレジスタを用
いる方式を図１、図２に示す。ここでは、ＣＰＵ１１お
よびＣＰＵ１２からなるマルチプロセッサシステムが示
されており、ＣＰＵ１１は所定の情報処理を、また、Ｃ
ＰＵ１２はプリンタ２１に対する印字制御を行なう。
いる方式を図１、図２に示す。ここでは、ＣＰＵ１１お
よびＣＰＵ１２からなるマルチプロセッサシステムが示
されており、ＣＰＵ１１は所定の情報処理を、また、Ｃ
ＰＵ１２はプリンタ２１に対する印字制御を行なう。
【０００７】印字要求が発生すると（図２のステップＳ
１）、ＣＰＵ１２のコマンド１２１にＣＰＵ１１が印字
コマンドＣ１を書き込む（図１のＰ１、図２のステップ
Ｓ２）。これによりＣＰＵ１２に割込み（Ｐ２）がかか
り、ＣＰＵ１２はコマンド内容を読み取り（Ｐ３、ステ
ップＳ５）、その内容に応じてプリンタ２１を制御し、
プリントを開始させる（Ｐ４、ステップＳ６）。ＣＰＵ
１１はレスポンスが返るまで待機状態になる（ステップ
Ｓ３）。
１）、ＣＰＵ１２のコマンド１２１にＣＰＵ１１が印字
コマンドＣ１を書き込む（図１のＰ１、図２のステップ
Ｓ２）。これによりＣＰＵ１２に割込み（Ｐ２）がかか
り、ＣＰＵ１２はコマンド内容を読み取り（Ｐ３、ステ
ップＳ５）、その内容に応じてプリンタ２１を制御し、
プリントを開始させる（Ｐ４、ステップＳ６）。ＣＰＵ
１１はレスポンスが返るまで待機状態になる（ステップ
Ｓ３）。
【０００８】印字が終了すると、ＣＰＵ１２はステータ
スレジスタ１２２にステータスデータを書き込み（Ｐ
５、ステップＳ７）、これによりＣＰＵ１１に割込みが
かかる（Ｐ６）。これによりＣＰＵ１１はステータスレ
ジスタ１２２の内容を取り出し、印字終了を知る（Ｐ
７、ステップＳ７）。エラー発生などの場合でも同様の
処理が行なわれる。
スレジスタ１２２にステータスデータを書き込み（Ｐ
５、ステップＳ７）、これによりＣＰＵ１１に割込みが
かかる（Ｐ６）。これによりＣＰＵ１１はステータスレ
ジスタ１２２の内容を取り出し、印字終了を知る（Ｐ
７、ステップＳ７）。エラー発生などの場合でも同様の
処理が行なわれる。
【０００９】このように、コマンド／ステータスレジス
タを用いる方式では、コマンド／ステータスレジスタに
いったんデータが書き込まれると、重ね書きが不可能で
あり、現在セットされている内容の処理が終了するまで
次のコマンドやステータスを書き込むことができないと
いう問題があり、効率よくプロセッサ間通信を行なうこ
とが不可能であるという問題があった。
タを用いる方式では、コマンド／ステータスレジスタに
いったんデータが書き込まれると、重ね書きが不可能で
あり、現在セットされている内容の処理が終了するまで
次のコマンドやステータスを書き込むことができないと
いう問題があり、効率よくプロセッサ間通信を行なうこ
とが不可能であるという問題があった。
【００１０】本発明の課題は、以上の問題を解決し、効
率的なプロセッサ間通信を行なえる電子機器の構成を提
供することにある。
率的なプロセッサ間通信を行なえる電子機器の構成を提
供することにある。
【００１１】
【課題を解決するための手段】以上の課題を解決するた
めに、本発明においては、複数ＣＰＵがコマンドおよび
レスポンスを交換することにより所定処理を実行する電
子機器において、各ＣＰＵごとにコマンドおよびレスポ
ンスを送信ないし受信するためのＦＩＦＯメモリを有す
る構成を採用した。
めに、本発明においては、複数ＣＰＵがコマンドおよび
レスポンスを交換することにより所定処理を実行する電
子機器において、各ＣＰＵごとにコマンドおよびレスポ
ンスを送信ないし受信するためのＦＩＦＯメモリを有す
る構成を採用した。
【００１２】
【作用】以上の構成によれば、ＦＩＦＯメモリを介して
コマンドおよびレスポンスを交換することによりコマン
ドないしレスポンスに対応する処理を各ＣＰＵが実行す
る。
コマンドおよびレスポンスを交換することによりコマン
ドないしレスポンスに対応する処理を各ＣＰＵが実行す
る。
【００１３】
【実施例】以下、図面に示す実施例に基づき、本発明を
詳細に説明する。
詳細に説明する。
【００１４】本発明では、複数プロセッサの通信にＦＩ
ＦＯメモリを用いる。すなわち、図３に示すように、Ｃ
ＰＵ３１〜３４にそれぞれＦＩＦＯからなるコマンド／
レスポンスメモリ（以下コマンドＦＩＦＯないしレスポ
ンスＦＩＦＯという）４１〜４８を設け、ＣＰＵモジュ
ールＡ〜Ｄを構成する。
ＦＯメモリを用いる。すなわち、図３に示すように、Ｃ
ＰＵ３１〜３４にそれぞれＦＩＦＯからなるコマンド／
レスポンスメモリ（以下コマンドＦＩＦＯないしレスポ
ンスＦＩＦＯという）４１〜４８を設け、ＣＰＵモジュ
ールＡ〜Ｄを構成する。
【００１５】ＣＰＵ３１〜３４および各コマンドＦＩＦ
Ｏ、レスポンスＦＩＦＯはシステムバス５１に接続され
る。各コマンドＦＩＦＯ、レスポンスＦＩＦＯは、シス
テムバス５１でそれぞれ所定のＩ／Ｏアドレスを有す
る。
Ｏ、レスポンスＦＩＦＯはシステムバス５１に接続され
る。各コマンドＦＩＦＯ、レスポンスＦＩＦＯは、シス
テムバス５１でそれぞれ所定のＩ／Ｏアドレスを有す
る。
【００１６】各コマンドＦＩＦＯ、レスポンスＦＩＦＯ
は、ＦＩＦＯ（ファーストイン・ファーストアウト：先
入れ先出し）により、コマンド／レスポンス単位でデー
タを入出力するハードウェア機構からなる。
は、ＦＩＦＯ（ファーストイン・ファーストアウト：先
入れ先出し）により、コマンド／レスポンス単位でデー
タを入出力するハードウェア機構からなる。
【００１７】コマンド／レスポンスのデータフォーマッ
トは任意のものを使用できるが、たとえば、コマンドあ
るいはレスポンス受信に応じて、ＣＰＵが実行するタス
クの先頭アドレスや、割込みベクタをそのまま、あるい
は間接アドレスとしてコマンドないしレスポンスに割り
当てることが考えられる。このようなフォーマットによ
れば、コマンド／レスポンスに応じて所定の処理を実行
するＣＰＵは、そのコマンドデータを解析する必要がな
く、高速な処理が可能となる。
トは任意のものを使用できるが、たとえば、コマンドあ
るいはレスポンス受信に応じて、ＣＰＵが実行するタス
クの先頭アドレスや、割込みベクタをそのまま、あるい
は間接アドレスとしてコマンドないしレスポンスに割り
当てることが考えられる。このようなフォーマットによ
れば、コマンド／レスポンスに応じて所定の処理を実行
するＣＰＵは、そのコマンドデータを解析する必要がな
く、高速な処理が可能となる。
【００１８】図４は上記構成における動作を示してい
る。ここでは、ＣＰＵ３１がＣＰＵ３２、３３、３４の
コマンドＸ、Ｙ、Ｚを受け取り、それを順次実行する例
を示す。コマンドＸ、Ｙ、ＺによりＣＰＵ３１で実行さ
れる処理の所要時間は、Ｘ＜Ｚ＜Ｙとする。
る。ここでは、ＣＰＵ３１がＣＰＵ３２、３３、３４の
コマンドＸ、Ｙ、Ｚを受け取り、それを順次実行する例
を示す。コマンドＸ、Ｙ、ＺによりＣＰＵ３１で実行さ
れる処理の所要時間は、Ｘ＜Ｚ＜Ｙとする。
【００１９】図４では、矩形内に示した数字はコマンド
の発行順序を示し、図示のように、ＣＰＵ３２、３３、
３４が順にコマンドＸ、Ｙ、Ｚを発行するものとする。
また、菱形内の数字はレスポンスの発行順序を示し、レ
スポンスＸ、Ｚ、Ｙの順でＣＰＵ３１からＣＰＵ３２、
３４、３３の各レスポンスＦＩＦＯ４４、４８、４６に
レスポンス転送が行なわれる。
の発行順序を示し、図示のように、ＣＰＵ３２、３３、
３４が順にコマンドＸ、Ｙ、Ｚを発行するものとする。
また、菱形内の数字はレスポンスの発行順序を示し、レ
スポンスＸ、Ｚ、Ｙの順でＣＰＵ３１からＣＰＵ３２、
３４、３３の各レスポンスＦＩＦＯ４４、４８、４６に
レスポンス転送が行なわれる。
【００２０】図５はコマンド／レスポンスの発行タイミ
ングおよびＣＰＵ３１のコマンド処理タイミングを示し
ている。
ングおよびＣＰＵ３１のコマンド処理タイミングを示し
ている。
【００２１】コマンドＸ、Ｙ、Ｚは、コマンドＦＩＦＯ
４１への格納順でＣＰＵ３１により取り出され、順次実
行される。この場合、ＣＰＵ３１はコマンドＸ、Ｙ、Ｚ
を同時に実行開始し、コマンドＸ、Ｚ、Ｙの順で処理が
終了する。コマンドの終了とともに、ＣＰＵ３２、３
４、３３の順でレスポンスが返送される。
４１への格納順でＣＰＵ３１により取り出され、順次実
行される。この場合、ＣＰＵ３１はコマンドＸ、Ｙ、Ｚ
を同時に実行開始し、コマンドＸ、Ｚ、Ｙの順で処理が
終了する。コマンドの終了とともに、ＣＰＵ３２、３
４、３３の順でレスポンスが返送される。
【００２２】このように、ＦＩＦＯメモリをコマンド／
レスポンスの通信用に用いることにより、以下のような
効果がある。
レスポンスの通信用に用いることにより、以下のような
効果がある。
【００２３】まず、コマンド／レスポンスをＦＩＦＯメ
モリの容量まで格納できる（ただし、容量の管理は必
要）ため、従来の重ね書き不能という問題を回避でき、
コマンド／レスポンスを発行するＣＰＵは発行後、直ち
に別の処理に移ることができ、効率がよい。
モリの容量まで格納できる（ただし、容量の管理は必
要）ため、従来の重ね書き不能という問題を回避でき、
コマンド／レスポンスを発行するＣＰＵは発行後、直ち
に別の処理に移ることができ、効率がよい。
【００２４】また、前述のように処理時間の異なるコマ
ンドを同時実行した場合、処理時間の短いコマンドのレ
スポンスを先に返送することができ、特にマルチタスク
の環境での処理効率が向上する。
ンドを同時実行した場合、処理時間の短いコマンドのレ
スポンスを先に返送することができ、特にマルチタスク
の環境での処理効率が向上する。
【００２５】なお、前述のように、コマンド／レスポン
スとして、対応するタスクの先頭アドレスや、割込みベ
クタをそのまま、あるいは間接アドレスとして割り当て
る構成によれば、より処理効率を向上できる。
スとして、対応するタスクの先頭アドレスや、割込みベ
クタをそのまま、あるいは間接アドレスとして割り当て
る構成によれば、より処理効率を向上できる。
【００２６】また、３つ以上のＣＰＵを用いるシステム
においても、ＣＰＵそのものが行なうコマンド／レスポ
ンスの排他制御が不要になる。前述の例では、ＦＩＦＯ
メモリに対するアクセスについては、システムバス５１
の排他制御を利用するため、ＣＰＵそのものが排他制御
を管理する必要がない。すなわち、ＣＰＵは、所望のタ
イミングで所望のＦＩＦＯメモリに対してコマンド／レ
スポンスを発行するという簡易なプログラムにより複数
プロセッサシステムを構築できる。
においても、ＣＰＵそのものが行なうコマンド／レスポ
ンスの排他制御が不要になる。前述の例では、ＦＩＦＯ
メモリに対するアクセスについては、システムバス５１
の排他制御を利用するため、ＣＰＵそのものが排他制御
を管理する必要がない。すなわち、ＣＰＵは、所望のタ
イミングで所望のＦＩＦＯメモリに対してコマンド／レ
スポンスを発行するという簡易なプログラムにより複数
プロセッサシステムを構築できる。
【００２７】
【発明の効果】以上から明らかなように、本発明によれ
ば、複数ＣＰＵがコマンドおよびレスポンスを交換する
ことにより所定処理を実行する電子機器において、各Ｃ
ＰＵごとにコマンドおよびレスポンスを送信ないし受信
するためのＦＩＦＯメモリを有する構成を採用している
ので、コマンド／レスポンスをＦＩＦＯメモリの容量ま
で格納でき、また、コマンド／レスポンスを発行するＣ
ＰＵは発行後、直ちに別の処理に移ることができるた
め、処理効率を著しく向上でき、また、ＦＩＦＯメモリ
に対するアクセスの排他制御はＣＰＵ自身がおこなう必
要がないため、ソフトウェア設計が容易になるなどの優
れた効果がある。
ば、複数ＣＰＵがコマンドおよびレスポンスを交換する
ことにより所定処理を実行する電子機器において、各Ｃ
ＰＵごとにコマンドおよびレスポンスを送信ないし受信
するためのＦＩＦＯメモリを有する構成を採用している
ので、コマンド／レスポンスをＦＩＦＯメモリの容量ま
で格納でき、また、コマンド／レスポンスを発行するＣ
ＰＵは発行後、直ちに別の処理に移ることができるた
め、処理効率を著しく向上でき、また、ＦＩＦＯメモリ
に対するアクセスの排他制御はＣＰＵ自身がおこなう必
要がないため、ソフトウェア設計が容易になるなどの優
れた効果がある。
【図１】従来のコマンド／ステータスレジスタを用いた
構成の説明図である。
構成の説明図である。
【図２】図１のシステムの制御を示したフローチャート
図である。
図である。
【図３】本発明を採用したシステムの構成を示したブロ
ック図である。
ック図である。
【図４】図３の装置の動作を示した説明図である。
【図５】図３の装置の動作を示したタイミングチャート
図である。
図である。
３１〜３４ ＣＰＵ ４１ コマンドＦＩＦＯ ４２ レスポンスＦＩＦＯ ４３ コマンドＦＩＦＯ ４４ レスポンスＦＩＦＯ ４５ コマンドＦＩＦＯ ４６ レスポンスＦＩＦＯ ４７ コマンドＦＩＦＯ ４８ レスポンスＦＩＦＯ ５１ システムバス
Claims (2)
- 【請求項１】 複数ＣＰＵがコマンドおよびレスポンス
を交換することにより所定処理を実行する電子機器にお
いて、 各ＣＰＵごとにコマンドおよびレスポンスを送信ないし
受信するためのＦＩＦＯメモリを有することを特徴とす
る電子機器。 - 【請求項２】 前記ＦＩＦＯメモリを介して送受信され
るコマンドないしレスポンスはコマンドないしレスポン
スに応じて実行される処理の先頭アドレスないし割込み
ベクタからなることを特徴とする請求項１に記載の電子
機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4743492A JPH05250332A (ja) | 1992-03-05 | 1992-03-05 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4743492A JPH05250332A (ja) | 1992-03-05 | 1992-03-05 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250332A true JPH05250332A (ja) | 1993-09-28 |
Family
ID=12775049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4743492A Pending JPH05250332A (ja) | 1992-03-05 | 1992-03-05 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250332A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928353A (en) * | 1994-01-28 | 1999-07-27 | Nec Corporation | Clear processing of a translation lookaside buffer with less waiting time |
| JP2006201946A (ja) * | 2005-01-19 | 2006-08-03 | Fujitsu Ltd | プロセッサ間通信装置 |
-
1992
- 1992-03-05 JP JP4743492A patent/JPH05250332A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928353A (en) * | 1994-01-28 | 1999-07-27 | Nec Corporation | Clear processing of a translation lookaside buffer with less waiting time |
| JP2006201946A (ja) * | 2005-01-19 | 2006-08-03 | Fujitsu Ltd | プロセッサ間通信装置 |
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