JPS6024474B2

JPS6024474B2 - 記憶装置

Info

Publication number: JPS6024474B2
Application number: JP55175092A
Authority: JP
Inventors: 清佐藤; 恭一清水; 規高橋
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1980-12-11
Filing date: 1980-12-11
Publication date: 1985-06-13
Also published as: JPS5798194A

Description

【発明の詳細な説明】本発明はテレビジョン画像信号（以下、テレビジョンを
ＴＶと記載する）をアナログデジタル変換して得たＴＶ
画像のデジタル画像データを記憶する画像メモリを備え
、ＴＶ画像の実時間処理と、コンピュータ等を用いた他
の画像処理とが、巨視的にみれば同時に行なわれるよう
になされている記憶装置において微視的にみれば書込み
または論出し（以下、アクセスという）が時分割式に行
なわれているメモリにおける時分割の割合いを、それぞ
れのアクセスの頻度に応じて自動的に可変とすることに
より、メモリのアクセススピ−ドとメモリの使用効率の
高められた記憶装置を堤ょ供することを目的としてなさ
れたものである。

ＴＶ画像信号をアナログデジタル変換して得たＴＶ画像
のデジタル画像データを記憶する画像メモリを備え、Ｔ
Ｖ画像の実時間処理と、コンピュータ等を用いた他の画
像処理とが、巨視的にみれＪば同時に行なわれるように
なされている記憶装置としては、従来から、第１図に示
すような構成態様のものと、第２図に示すような構成態
様のものとが知られている。すなわち、第１図及び第２
図に示す従来の記憶Ｚ装置において、Ｍは画像メモリ、
ＤＳはデータセレクタ（アドレスデータのマルチプレク
サ）、ＣＰＵＳはＣＰＵシステム、ＴＶＳはＴＶシステ
ム、ＡＴＣＬはアクセス・タイミング・コントロール・
ロジックであり、また、第１図中におけるＯＲ，は２オ
ア回路、第２図中におけるＯＳＣはクロツク発振器、Ｏ
Ｒ２はオア回路、ＡＤＢＭＴｖ，ＡＤＢＮＬＰはバッフ
ァメモリ、ＡＮＤ，？ＡＮＤ２はアンド回路、州Ｖ，‘
まィンバータ、第１図第２図中でＳＥはセレクト信号、
ＲＥＱＰ，ＲＥＱＴｖなどはアクセス要求２信号であり
、前記したバッファメモリＡＤＢＭＴｖ，ＡＤＢＭｃｐ
は、ＣＰＵシステムＣＰＵＳやＴＶシステムＴＶＳにお
けるアドレス及びデータを一時言己臆してそれぞれのシ
ステムのために割当てられたサイクルになるまで待ち、
その割当てらたサイクルで画像メモリをアクセスし、残
りのサイクルをもう一方のシステムに解放のに用いられ
る。

まず、第１図示の従来の記憶装置は、ＴＶシステムにお
けるディスプレイ上にＴＶ画像を再生しつつ、その画像
をＣＰＵシステムの動作によって変化させたり、あるい
は画像データをＣＰＵシステムのコンピュータが謙出す
ことができるように、２つのボートを備えた画像メモリ
Ｍを用いて構成されており、画像メモリＭに対してＣＰ
Ｕシステムがアクセスしている状態においては、ＴＶシ
ステムによる画像再生のための画像メモリＭに対するア
クセスが原則として禁止されるようになされているもの
であったから、この第１図示の記億装置では画像メモリ
ＭがＣＰＵシステムによってアクセスされた時に、ＴＶ
システムにおけるディスプレイ上のＴＶ画像がちらつい
たり、画面にノイズが出るということが問題となる。

第２図示の記憶装置は、上記した第１図示の記憶装置に
おける欠点を解消するために、２つのボートを備えた画
像メモリＭに対するアクセスのサイクルとして、第１、
第２の２つのサイクルを作り、ＣＰＵシステムとＴＶシ
ステムとがそれぞれ固有の独自のサイクルによって画像
メモリＭに対するアクセスを行なうようにしたものであ
る。

ＴＶ画像の再生は実時間で行なわなければならないから
「データの稀出し‘ま常に一定の速度で行なわなければ
ならないが「それを２つのサイクルの片方だけで実現す
るためには、一方のサイクルにおいて２サイクルの時間
に相当するデータを論出しておき、それを一時バッファ
メモリ（ＡＤＢＭＴｖ）に記憶させておいて、残りのサ
イクルでは前記のバッファメモリ（ＡＤＢＭＴｖ）内を
０読出すことによって、ＴＶ再生画像の等時性と、ＣＰ
Ｕシステムのアクセスとの両立を図かることができる。

この第２図示の記憶装置では、ＣＰＵシステムとＴＶシ
ステムとが、必らず別々の固有のサイククルで画像メモ
リをアクセスするので、ＴＶシステムにおけるディスプ
レイ上の再生画像にちらつきが生じたり画面にノイズが
出たりするという欠点は解消できるが、ＴＶ画像の実時
間での記録再生のために必要とされるアクセススピード
の倍以上０のアクセススピードでアクセスが可能な画像
メモリを必要とされるし、また、その画像メモリを備え
た記憶装置を単純なＴＶボートだけの画像メモリとして
使おうとしても、その画像メモリのもつアクセス時間の
２倍のアクセス時間がかかる画像タメモリとしてしか使
用できないし、逆に、スロースキャニングＴＶ画像ある
いは解像度の低いＴＶ画像の再生時などのように、ＴＶ
ボートのアクセスのスピードが低くなっても、ＣＰＵシ
ステムからみた画像メモリのアクセス時間は短くはなら
な〇Ｌ、。

このように、第２図示の従来の記憶装置では、アクセス
のサイクルを単純に１／２に時分割して、画像メモ川こ
おける２つのボート力汀ＶシステムとＣＰＵシステムと
によって使用されるようにしているので、一定の処理ス
ピードに最適に設計してしまうと、他のスピードで使う
時、または他のスピードの２つのボートの組合わせで使
う時には記憶装置の使用効果が低下してしまうという欠
点がある。

第３図ａ〜ｆ図は、第２図示の従来の記憶装置における
動作を説明するタイミングチャートであり、第３図ａ図
はＴＶシステムからのアクセス要求信号ＲＥＱＷ、第３
図ｂ図はＣＰＵシステムからのアクセス要求ＲＥＱｃＦ
、第３図ｃ図はクロツク発振器ＯＳＣで作られた時分割
クロック信号（セレクト信号ＳＥと同じ）ＳＥ、第３図
ｄ図はＣＰＵシステムとＴＶシステムとにより画像メモ
リがどのようにアクセスされるのかを示す図、第３図ｅ
図はＣＰＵシステムにおける待時間を示す図、第３図ｆ
図はＴＶシステムにおける待時間を示す図である。

第３図示の例において、ＴＶシステムは時刻ち，ｋ，ｔ
９，ｔ・，にそれぞれアクセス要求を行ない、またＣＰ
Ｕシステムは時刻ｔ２，ｔ５，ち，にそれぞれアクセス
要求を行なっているが、時分割ク。

ツク信号ＳＥは第３図ｃ図示のように時刻ｔ３→ｔ４，
ｔ７→ら，ｔ９→らｏ，ｔ８→ｔ，３の各期間がＣＰＵ
システムのために固有に割当てられており、また、時刻
ｔ４→ら，ｔ８→ｔ９，ｔ・ｏ→ｔ，２，ｔ，３→ｔ，
４の各期間がＴＶシステムのために固有に割当てられて
いるために、ＴＶシステムの待時間は第３図ｆ図に示す
ようなものとなり、またＣＰＵシステムの待時間は第３
図ｅ図に示すようなものとなる。第３図ｄ図と第３図ａ
，ｂとの間を結ぶ矢印しの線は、第３図ｄ図示の各期間
で行なわれているメモリへのアクセスが、第３図ａ，ｂ
図で示されているどのアクセス要求と対応しているのか
を図示説明するためのものである。

この第３図を参照すれば明らかなように、第２図示の従
来の記憶装置では、ＣＰＵシステムあるいはＴＶシステ
ムに対してそれぞれ割当てられた期間の開始の時点にお
いて、対応するそれぞれのシステムによるアクセス要求
がなされていなければアクセス動作が行なわれないので
あり、したがって、アクセス要求を出しても、時分割ク
ロツク信号との位相合わせのために、常に平均して時間
割クロック信号の周期の半分の時間が待時間となるので
ある。

本発明は、既述した従来例装置における諸問題点が良好
に解消された記憶装置、すなわち、テレビジョン画像を
実時間で記録または再生する画像メモリシステムであっ
て、画像メモリとテレビジョン画像のデジタル画像デー
タを実時間の２倍以上の速度で書込み、または謙出すこ
とが可能なアドレス発生器、データバッファメモリを有
する第１のメモリアクセスボートと、前記した画像メモ
リに接続されたデータ処理装置等より画像データ０を書
込み、または読出すための第２のメモリアクセスボート
と、前記２つのメモリアクセスボートのアドレス、デー
タ等を選択するデータセレクタと、前記２つのメモリア
クセスボートの内のどちらか一方を選択する優先処理回
路とを備えており、前記した優先処理回路として第２（
または第１）のメモリアクセスボートのアクセス要求が
発生し、かつ、第１（または第２）のメモリアクセスボ
ートによる画像メモリに対する書込みまたは読出し動作
（以下、アクセスという）が非動作の時は、第２（また
は第１）のメモリアクセスボートによる画像メモリへの
アクセスが直ちに行なわれるように、また第２（または
第１）のメモリアクセスボートのアクセス要求が発生し
、かつ、第１（または第２）のメモリアクセスボートに
よる画像メモ川こ対する書込みまたは読出し動作（以下
、アクセスという）が動作中の時は、第１（または第２
）のメモリアクセスボートによる画像メモリへのアクセ
スの完了と同時に、第２（または第１）のメモリアクセ
スボートによる画像メモリへのアクセスが行なわれるよ
うに、さらに前記の第１のメモリアクセスボートからの
アクセス要求と第２のメモリアクセスボートからのアク
セス要求とが同時に発生した時は、予め定められている
優先度の高い方のメモリアクセスボートから画像メモリ
へのアクセスが行なわれ、それが完了した後に引続いて
優先度の低い方のメモリアクセスボートから画像メモリ
へのアクセスが行なわれる如き可変的な時分割アクセス
を行ないうるものが用いられてなる記憶装置を提供する
ことを目的としてなされたものであり、以下、添付図面
を参照しながら本発明の記憶装置の具体的な内容を詳細
に説明する。

第４図は本発明の記憶装置の一実施態様の概略構成を示
すブロック図であって、この第４図において、Ｍは複数
のボートをもつ画像メモリ、ＤＳはデータセレク夕（ア
ドレスデータのマルチプレク）、ＡＤＢＭｃＰ，ＡＤＢ
ＭＴｖはアドレス及びデータのバツフアメモリ、ＴＶＳ
はＴＶシステム、ＣＰＵＳはＣＰＵシステム、ＡＴＣＬ
はアクセス・タイミング・コントロール・ロジック、Ｐ
ＲＣＴは優先処理回路であり、また、ＲＥＱ，ＲＥＱｖ
，ＲＥＱｃＰはアクセス要求信号、ＡＣＣはアクセスビ
ジー信号（アクセス中を示す信号）ＳＥＣＰ，ＳＥＴｖ
はセレクト信号（またはモード信号）である。

Ｚ第４図示の記憶装置には、画像メモリＭへ
のアクセスが、その時の画像メモリの使用状況に応じて
、できる限り早くなされうるように優先処理回路ＰＲＣ
Ｔが備えられている。この優先処理回路ＰＲＣＴは｛１
ー画像メモリＭがアクセスされていない時には、その時
点で新らたに生じたアクセス要求に従って、そのボート
を選択して画像メモリのアクセスが実行されるようにす
る。

‘２’画像メモリＭが既にアクセスされている時は、新
らたに発生したアクセス要求がＴＶシステム、ＣＰＵシ
ステムの何れから出された場合でも共に待ちの状態とな
され、アクセスのサイクルが終了した時点で前記した新
らたに発生したアクセス要求が実行されるようにする。
‘３｝新らたなアクセス要求を実行しようとした時点｛
前記の‘１’，‘２１による実行時を含める｝において
、ＴＶシステムとＣＰＵシステムとの双方から同時にア
クセス要求が出ていた場合には、ＴＶシステムとＣＰＵ
システムとに予め定めておいた優先順位に従い、優先順
位の高い方のシステムからのアクセス要求が先に実行さ
れ、次に残りのシステムからのアクセス要求が実行され
るようにする。という３つの動作を行ないうるようなも
のとして構成されるのであり、その一例構成を第５図に
示す。第５図示の優先処理回路ＰＲＣＴは、ＣＰＵシス
テムＣＰＵＳからのアクセス要求信号ＲＥＱＰ、ＴＶシ
ステムＴＶＳからのアクセス要求信号ＲＥＱＴｖ、及び
アクセス・タイミング・コントロール・ロジックＡＴＣ
Ｌからのアクセスピジー信号ＡＣＣなどが入力信号とし
て与えられており、セレクト信号ＳＥＣＰ，ＳＥＮをデ
ータセレクタＤＳへ出力すると共に、アクセス要求信号
ＲＥＱをアクセス・タイミング・コントロール・ロジッ
クＡＴＣＬへ出力する。

第５図に示す優先処理回路ＰＲＣＴにおいて、１，９は
立上がりの検出回路、６，７，１４及び１５は立下がり
の検出回路、２，４，１０及び１２はセット・リセツト
フリツブフロツプ、３，５，８及び１１ならびに１３は
アンド回路、１６は／ア回路、１７はインバー夕である
。

まず、第５図示の優先処理回路ＰＲＣＴに対してＣＰＵ
システムからアクセス要求信号ＲＥＱｃＰが与えられた
場合について説明する。

この場合は、立上がり検出回路１がアクセス要求信号Ｒ
ＥＱｃＰの立上がりによってパルスを発生してセット・
リセツトフリツブフロツプ２をセットする。このセット
・リセツトフリツブフ。ツプ２のＱ端子のハイレベルの
状態は、アクセス要求信号ＲＥＱｃＰが存在し、かつ、
禾だにぢぁ処理（画像メモリへのアクセス）が実行され
終っていないことを示す。前記のセット・リセット・フ
リツプフロップ２のＱ出力はアンド回路３へそれの一方
入力として加えられるが、アンド回路３にはそれの他方
入力としてアクセス要求信号ＲＥＱが無い状態を示す信
号ＲＥＱが与えられている。したがって、前記のセット
・リセツトフリツプフロップ２がセットされた時点で画
像メモリＭがアクセスされていない時には、直ちにアン
ド回路３の出力側に／・ィレベル出力が出され、それに
よりセット・リセツトフリツプフロツプ４がセットされ
るが、前記のセット・リセツトフリップフロツプ２がセ
ットされた時点で画像メモリＭがアクセスされている時
には、そのアクセスの終了の時点にアンド回路３の出力
側に／・ィレベル出力が出されることにより、セット・
リセツトフリツプフロツプ４がセットされる。

セット・リセツトフリップフｏップ４のセット状態は、
ＣＰＵシステムからのアクセス要求を実行していること
を示すものとなる。セット・リセットフリツプフロツプ
４の出力はアンド回路５においてアクセスビジー信号Ａ
ＣＣとの論理積によりセレクト信号ＳＥＣＰとなされる
が、このセレクト信号ＳＥＣＰはＣＰＵシステムのため
のボートが画像メモリをアクセスしている期間中だけに
“１”となるタイミングを示す信号である。

前記のセット・リセットフリッブフロップ４のＱ出力は
ノア回路を通してアンド回路３，１１及びィンバータ１
７からはアクセス要求信号ＲＥＱが出力されるが、この
アクセス要求信号ＲＥＱによって画像メモリが実際にア
クセスされると、その応答としてアクセスビジー信号Ａ
ＣＣが戻ってくる。

アクセスビジー信号ＡＣＣが“０”に戻ると、立下がり
検出回路６でパルスが発生し、それによりセット・リセ
ットフリツプフロツプ４がリセツトされてセレクト信号
ＳＥＣＰも“０”になり、それによって立下がり検出回
路７にパルスが発生し、そのパルスでセット・リセツト
フリツプフロツプ２がリセツトして、ＣＰＵシステムの
ためのボートのアクセスが終了する。

前記したＣＰＵシステムのためのボートのアクセスが実
行されている時は、アンド回路８におけるセット・リセ
ツトフリツプフロツプ４のＱ出力とアクセスビジー信号
ＡＣＣとのアンド出力がＴＶシステムのためのボートへ
のアクセスビジー信号として線１，を介して第５図中の
下方部分に図示されている回路ブロックへ与えられるた
めに、ＴＶシステムのためのボートはＣＰＵシステムの
ためのボートよりも優先度が低くなされている。

このような優先度の設定により、２つのボートにアクセ
ス要求が同時に発生しても、常にＣＰＵシステムのため
のボートの方のアクセス要求が先に処理されることにな
る。次に、第５図示の優先処理回路ＰＲＣＴに対してＴ
Ｖシステムからアクセス要求信号ＲＥＱＷが与えられた
場合について説明する。

この場合は、立上がり検出回路９がアクセス要求信号Ｒ
ＥＱＴｖの立上がりによってパルスを発生してセット・
リセツトフリツプフロツプ１０をセットする。

前記のセット・リセツトフリツプフロツプ１０のＱ出力
は、アンド回路１１へそれの一方入力として加えられる
が、アンド回路１１にはそれの他方入力としてアクセス
要求信号ＲＥＱが無い状態を示す信号ＲＥＱが与えられ
ているから、前記のセット・リセツトフリツプフロツプ
１０がセットされた時点で画像メモリＭがアクセスされ
てし、な４い時には直ちにアンド回路１１の出力側にハ
イレベルの出力が出され、それによりセット・リセツト
フリツプフロップ１２がセットされるが、前記のセット
・リセットフリツプフロツプ１０力ミセツトされた時点
で画像メモリＭがアクセスされている時は、そのアクセ
スの終了の時点にアンド回路１１の出力側にハイレベル
出力が出されることにより、セット・リセツトフリツプ
フロツプ１２がタセツトされる。

セット・リセツトフリツプフロツプ１２のセット状態は
、ＴＶシステムからのアクセス要求を実行していること
を示しているものとなる。

セット・リセツトフリツプフロツプ１２の出力０は、ア
ンド回路１３において、前述した鰯，を介して与えられ
るアクセスビジ−信号との論理積によりセレクト信号Ｓ
ＥＴｖとなさされるが、このセレクト信号ＳＥＷはＴＶ
システムのためのボートが画像メモリをアクセスしてい
る期間中だけに夕“１”となるタイミングを示す信号で
ある。

また、セット・リセツトフリツプフロツプ１２のＱ出力
は、ノア回路１６を通してアンド回路３，１１及びィン
バー夕１７に与えられ、ィンバータ１７からはアクセス
要求信号ＲＥＱが出力さひれるが、このアクセス要求信
号ＲＥＱによって画像メモリが実際にアクセスされると
、その応答としてアクセスビジー信号ＡＣＣが戻ってく
る。アクセスビジー信号ＡＣＣが“０”に戻ると、立下
がり検出回路１４でパルスが発生し、それによりセット
・リセツトフリツプフロツプ１２がリセツトされてセレ
クト信号ＳＥＴｖも“０”になり、それによって立下が
り検出回路１５にパルスが発生し、そのパルスでセット
・リセツトフリツプフロツブ１０がリセツトしてＴＶ
システムのためのボートのアクセスが終了する。第６図
ａ〜ｅ図は、前述のような優先処理回路ＰＲＣＴを備え
た第４図示の本発明の記憶装置における動作を説明する
タイミングチャートであり、第６図ａ図はＴＶシステム
ＴＶＳからのアクセス要求信号ＲＥＱＴｖ、第６図ｂ図
はＣＰＵシステムからのアクセス要求信号ＲＥＱＰ、第
６図ｃ図はＴＶシステムとＣＰＵシステムとにより画像
メモリがどのようにアクセスされているのかを示す図、
第６図ｄ図はＣＰＵシステムにおける待時間を示す図、
第６図ｅ図はＴＶシステムにおける待時間を示す図であ
るが、この第６図の例では、ＴＶシステムによるアクセ
ス要求と、ＣＰＵシステムによるアクセス要求とが、そ
れぞれ、既述した第３図の場合と同一の状態で生じたも
のとして、従来例の装置と本発明の装置との比較を容易
にしている。・すなわち、第６図において
ＴＶシステムによるアクセス要求はそれが時刻ら，ｔ６
，ｔｇ，し，で生じ、また、ＣＰＵシステムによるアク
セス要求は時刻ｔ２，ｔ５，Ｌ，に生じたものとされて
いるのである。

この第６図ａ〜ｅ図と第３図ａ〜ｆ図とを比較すれば明
らかなように、アクセス要求が出されてから、それの実
行が始まるまでの待時間は、本発１明装置の方が従来装
置の場合よりも箸るしく短縮化されていることがわかる
。

第６図ｄ図における時刻ｔ２→らの期間は、ＣＰＵシス
テムによるアクセス要求が出された時点ｔ２に、ＴＶボ
ートが動作中であったために、時刻ｔ３におけるＴＶボ
ートの動作終了までＣＰＵシステムによるアクセス要求
の実行が待たされた時間であり、また、第６図ｅ図にお
ける時刻ｔ６→ｔ７の期間は、ＴＶシステムによるアク
セス要求が出された時点ｔ６に、ＣＰＵボートが動作中
であったために、時刻ｔ７におけるＣＰＵボートの動作
終了までＴＶシステムによるアクセス要求の実行が待た
された時間であり、さらに第６図ｅ図における時刻ｔ，
．→ち２の期間は、ＴＶシステムによるアクセス要求と
ＣＰＵシステムによるアクセス要求とが時刻ｔ，．に同
時に生じたため、優先処理回路ＰＲＣＴで設定された優
先順位に従って、ＴＶシステムによるアクセス要求の実
行が、ＣＰＵボートの動作終了の時刻ら２まで待たされ
た時間である。

前記した待時間は、画像メモリのアクセス時間ではなく
、全く無駄な時間であるから、それはできる限り少ない
方が良いのである。

本発明の記憶装置における可変時分割アクセスでは、第
６図ｃ図のようにＴＶボートのアクセスは非等時性の状
態になるが、これは第４図中に示されているバッファメ
モリＡＤＢＭＴｖによって等時性の状態になされる。

すなわち、第６図ａ図に示されているように等時性のア
クセス要求に従って時刻らで謙出しが完了したＴＶデー
外ま時刻ｔ６から使用し、また、時亥』ｔ８で藷出しが
完了したＴＶデータは時刻らから使用する、というよう
なことを操返えすことにより、時刻ｔ，，ｔ６，ｔｓ，
し，というように等時性を持ったＴＶデータが出力され
ることになるのである。なお、第４図中でＣＰＵシステ
ムに対してもバツフアメモリＡＤＢＭを持たせているが
、ＣＰＵシステムがメモリアクセス時間の長短に対して
、ＷＡＩＴ，ＲＥＡＤＹ，ＡＣＫ等の非同期ハンドシェ
イク信号により、それを許容するシステムであれば、バ
ッファメモリＡＤＢＭｃＰを省略できることはいうまで
もない。

そして、本発明の記憶装置においては、ＴＶボート及び
ＣＰＵボートの双方のボートの使用状況に応じて待時間
が決定されるために、常に最小の待時間ですむことにな
るのであり、この点、既述した第２図示の従釆例装置に
おいてはＴＶシステム、ＣＰＵシステムがどのような頻
度であっても、あるいはどのような頻度の組合わせであ
っても、常に平均して時分割クロツクの周期の１／２サ
イクル時間が待時間として存在しているのと比べるとそ
の差異は著るしいものがある。

本発明の記憶装置においては、ＴＶボートが最も高い頻
度でアクセスを繰返していても（２つのボートを含めた
画像メモリのもつ最小アクセス時間の２倍のアクセス時
間でアクセスしていても）、ＣＰＵボートの待時間は、
０の確率が１′２、他の１／２の確率は○〜Ｔ秒（ただ
し、Ｔは画像メモリをアクセスするのに要するサイクル
タイムである）の間に均等に分布する。

この結果、ＣＰＵボートの待ちの平均はＴ／４となる。

そして、ＴＶポ←トが１′２Ｔサイクル以下のもっと低
い頻度でアクセスしている時には、ＣＰＵボートの待時
間はさらに小さくなる。一方、ＴＶボートにとりＣＰＵ
ボートは通常非常に低い頻度でアクセスしているから、
ＴＶボートの待時間の平均値は殆んど０である。また、
本発明の記憶装置では、再生画面中に／イズの発生を許
してでも、さらに高速にアクセスするような応用をとり
たい場合には、ＴＶボートはさらに高速にアクセスする
ことが可能なのであり、アクセス速度の最高は１／Ｔサ
イクルである。

また、１′２Ｔ〜１／Ｔサイクルの途中の速度は、その
速度の増減に応じて再生画面中のノイズが増減するから
、応用面からの要求に応じた速度として両者の調和をは
かることができる。

逆に、ノイズを許容範囲以内にすることで、それに見合
った低速のメモリ（サイクルタイムＴの長いメモリ）で
も使用することもできるのである。

この点、第２図示の従来例装置では、２つのボートの動
作可能な時間が予め固定的に定められているから、再生
画面にノイズが出てもよいから速度を上げて使いたいと
思っても、そのような使い方は不可能なのである。

本発明の記憶装置の実施に当り、水平、垂直の帰線消去
期間中だけにＣＰＵボートがアクセスするようにすれば
、再生画面中にノイズを生じさせることなく、しかもＴ
Ｖボートが１／Ｔサイクルの速度でアクセスすることが
できることはいうまでもない。

また、これまでの説明例では、ＴＶボートの他のポ−ト
がＣＰＵボートである場合について述べたが、他のボー
トが別のＴＶボートであっても、または別の同期系の信
号系であってもよいのであり、さらに、ボートは２つに
限らず、３つ以上であっても本発明の適用は可能である
。

以上、詳細に説明したところから明らかなように、本発
明の記憶装置では、時分割方式による従来装置に比べて
待時間を１′ａ〆下とすることができ、また、ＴＶボー
トのアクセスの頻度に応じてＣＰＵボートのメモリアク
セス時間を短かくでき、さらに、ＣＰＵボートの頻度が
非常に低い時は、ＴＶボートの侍時間は殆んどなくなり
、さらにまた、再生画面中にノイズを出さないモードで
も、あるいは再生画面中にノイズの発生を許容するよう
なモードでも、使用する画像メモリのアクセス時間と、
使用するＴＶボート及びＣＰＵボートの頻度とによりど
ちらででも使用でき、また、記憶装置が全体として非常
に高い効率で使用できるという特長を有する。

【図面の簡単な説明】

第１図及び第２図は従来の記憶装置の構成例を示すブロ
ック図、第３図ａ〜ｆ図及び第６図ａ〜ｅ図は動作説明
のためのタイミングチャート、第４図は本発明の記憶装
置の一実施例のもののブロック図、第５図は優先処理回
路の一例構成を示すフロツク図である。Ｍ・・・・・・画像メモリ、ＡＴＣＬ・・・・・・アク
セス・タイミング・コントロール・ロジック、ＤＳ・・
・・・・ナ−タセレクタ、ＣＰＵＳ…・・・ＣＰＵシス
テム、ＴＶＳ．・・・・・ＴＶシステム、ＡＤＢＭＴｖ
，ＡＤＢＮｔｐ．・・．・・アドレスデータのバッファ
メモリ、ＰＲＣＴ・・・・・・優先処理回路。篤１図策２図第３図灸ム図第６図策５図

Claims

【特許請求の範囲】

１テレビジヨン画像を実時間で記録または再生する画
像メモリシステムであつて、画像メモリとテレビジヨン
画像のデジタル画像データを実時間の２倍以上の速度で
書込み、または読出すことが可能なアドレス発生器、デ
ータバツフアメモリを有する第１のメモリアクセスポー
トと、前記した画像メモリに接続されたデータ処理装置
等より画像データを書込み、または読出すための第２の
メモリアクセスポートと、前記２つのメモリアクセスポ
ートのアドレス、データ等を選択するデータセレクタと
、前記２つのメモリアクセスポートの内のどちらか一方
を選択する優先処理回路とを備えており、前記した優先
処理回路として、第２（また第１）のメモリアクセスポ
ートのアクセス要求が発生し、かつ、第１（または第２
）のメモリアクセスポートによる画像メモリに対する書
込みまたは読出し動作（以下、アクセスという）が非動
作の時は、第２（または第１）のメモリアクセスポート
による画像メモリへのアクセスが直ちに行なわれるよう
に、また、第２（または第１）のメモリアクセスポート
のアクセス要求が発生し、かつ、第１（または第２）の
メモリアクセスポートによる画像メモリに対する書込み
または読出し動作（以下、アクセスという）が動作中の
時は、第１（または第２）のメモリアクセスポートによ
る画像メモリへのアクセスの完了と同時に、第２（また
は第１）のメモリアクセスポートによる画像メモリへの
アクセスが行なわれるように、さらに前記の第１のメモ
リアクセスポートからのアクセス要求と第２のメモリア
クセスポートからのアクセス要求とが同時に発生した時
は、予め定められている優先度の高い方のメモリアクセ
スポートから画像メモリへのアクセスが行なわれ、それ
が完了した後に引続いて優先度の低い方のメモリアクセ
スポートから画像メモリへのアクスセが行なわれる如き
可変的な時分割アクセスを行ないうるものが用いられて
なる記憶装置。