JPH052877A - 映像表示メモリアクセス方式 - Google Patents
映像表示メモリアクセス方式Info
- Publication number
- JPH052877A JPH052877A JP3157141A JP15714191A JPH052877A JP H052877 A JPH052877 A JP H052877A JP 3157141 A JP3157141 A JP 3157141A JP 15714191 A JP15714191 A JP 15714191A JP H052877 A JPH052877 A JP H052877A
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- JP
- Japan
- Prior art keywords
- cycle
- video ram
- period
- mpram
- port
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 本発明は１水平期間中に２回の調停作業が発
生することに起因して、映像表示メモリの高速データ転
送が抑制されるのを防ぐことを目的とする。 【構成】 本発明では、ＣＲＴの水平同期期間の一部あ
るいは全てを利用して、前記ＭＰＲＡＭのリフレッシュ
を行うリフレッシュ手段と、リフレッシュに続いて、表
示のための前記ＭＰＲＡＭのシリアルポーとへの転送サ
イクルを発生させるサイクル発生手段と、転送サイクル
から、実際の表示期間が始まるまでの間、前記ＭＰＲＡ
Ｍのシリアルクロックを停止させる手段と、調停回路
（ア−ビタ）と、リフレッシュ手段及びサイクル発生手
段の処理を優先して行う手段とを設け、水平同期期間の
リフレッシュに続いて表示のためのＭＰＲＡＭのシリア
ルポ−トへの転送サイクルを発生させ、実際の読み出し
のためのシリアルクロックは表示期間に入ってから与え
ることにより、ランダムポ−ト側のデータ転送時の調停
回数を１水平期間に１回で済まそうとするものである。
生することに起因して、映像表示メモリの高速データ転
送が抑制されるのを防ぐことを目的とする。 【構成】 本発明では、ＣＲＴの水平同期期間の一部あ
るいは全てを利用して、前記ＭＰＲＡＭのリフレッシュ
を行うリフレッシュ手段と、リフレッシュに続いて、表
示のための前記ＭＰＲＡＭのシリアルポーとへの転送サ
イクルを発生させるサイクル発生手段と、転送サイクル
から、実際の表示期間が始まるまでの間、前記ＭＰＲＡ
Ｍのシリアルクロックを停止させる手段と、調停回路
（ア−ビタ）と、リフレッシュ手段及びサイクル発生手
段の処理を優先して行う手段とを設け、水平同期期間の
リフレッシュに続いて表示のためのＭＰＲＡＭのシリア
ルポ−トへの転送サイクルを発生させ、実際の読み出し
のためのシリアルクロックは表示期間に入ってから与え
ることにより、ランダムポ−ト側のデータ転送時の調停
回数を１水平期間に１回で済まそうとするものである。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＣＲＴ等表示部
を備えた画像処理装置において、データの高速転送を必
要とする場合のビデオメモリへのデータ転送を行う映像
表示メモリアクセス方式に関するものである。
を備えた画像処理装置において、データの高速転送を必
要とする場合のビデオメモリへのデータ転送を行う映像
表示メモリアクセス方式に関するものである。
【０００２】
【従来の技術】近年、映像メモリとしてシリアルポ−ト
を備えたマルチポ−トＲＡＭ（以下ＭＰＲＡＭと称す）
が使用される機会が多い。ＭＰＲＡＭは表示のための読
みだしがシリアルポ−トへの転送を行えば、あとはシリ
アルポ−トから読み出すためのクロックを与えるだけで
良いため、ランダムポ−ト側のアクセスに使用できる期
間が長く取れ、高速処理を必要とする映像表示装置に有
効である。
を備えたマルチポ−トＲＡＭ（以下ＭＰＲＡＭと称す）
が使用される機会が多い。ＭＰＲＡＭは表示のための読
みだしがシリアルポ−トへの転送を行えば、あとはシリ
アルポ−トから読み出すためのクロックを与えるだけで
良いため、ランダムポ−ト側のアクセスに使用できる期
間が長く取れ、高速処理を必要とする映像表示装置に有
効である。
【０００３】ＭＰＲＡＭの使用方法は、添付資料（日立
製作所ＨＤ６３４５ユ−ザ−ズマニュアル抜粋）の如
く、水平同期信号の表示期間の最初で、ＭＰＲＡＭのシ
リアルポ−トへの転送サイクルを発生させるのが一般的
である。
製作所ＨＤ６３４５ユ−ザ−ズマニュアル抜粋）の如
く、水平同期信号の表示期間の最初で、ＭＰＲＡＭのシ
リアルポ−トへの転送サイクルを発生させるのが一般的
である。
【０００４】
【発明が解決しようとする課題】ＭＰＲＡＭもダイナミ
ックＲＡＭであるため、リフレッシュという手順が必要
となるが、映像表示装置においては、水平同期期間にリ
フレッシュを行うのが一般的である。たとえば、ＮＥＣ
製ＣＲＴコントロ−ラ＜μＰＤ７２２０＞は、水平同期
期間にリフレッシュアドレスを出力するという機能を備
える。
ックＲＡＭであるため、リフレッシュという手順が必要
となるが、映像表示装置においては、水平同期期間にリ
フレッシュを行うのが一般的である。たとえば、ＮＥＣ
製ＣＲＴコントロ−ラ＜μＰＤ７２２０＞は、水平同期
期間にリフレッシュアドレスを出力するという機能を備
える。
【０００５】しかし、従来の様に、表示期間の最初でＭ
ＰＲＡＭのシリアルポ−トへの転送サイクルを発生させ
た場合、ランダムポ−ト側のアクセスは、１水平期間に
リフレッシュサイクルとデータ転送サイクルの２度の調
停作業が必要となる。ランダムポ−ト側のアクセスが、
ＣＰＵによるアクセスのように、１アクセスずつアドレ
スを出してアクセスし、ウエイトがかけられる場合であ
ればそれほど大きな問題とはならないが、高速ページモ
−ド（行アドレスを指定して、列方向のメモリ内容を連
続的に読み出すモード）を使用した高速データ転送の場
合には、中断されるたびにアドレス（行アドレス）を再
発生させなければならず、転送時間に影響が及ぼされ
る。
ＰＲＡＭのシリアルポ−トへの転送サイクルを発生させ
た場合、ランダムポ−ト側のアクセスは、１水平期間に
リフレッシュサイクルとデータ転送サイクルの２度の調
停作業が必要となる。ランダムポ−ト側のアクセスが、
ＣＰＵによるアクセスのように、１アクセスずつアドレ
スを出してアクセスし、ウエイトがかけられる場合であ
ればそれほど大きな問題とはならないが、高速ページモ
−ド（行アドレスを指定して、列方向のメモリ内容を連
続的に読み出すモード）を使用した高速データ転送の場
合には、中断されるたびにアドレス（行アドレス）を再
発生させなければならず、転送時間に影響が及ぼされ
る。
【０００６】
【課題を解決するための手段】本発明では、水平同期期
間のリフレッシュに続いて表示のためのＭＰＲＡＭのシ
リアルポ−トへの転送サイクルを発生させ、実際の読み
出しのためのシリアルクロックは表示期間に入ってから
与えることにより、ランダムポ−ト側のデータ転送時の
調停回数を１水平期間に１回で済まそうとするものであ
る。
間のリフレッシュに続いて表示のためのＭＰＲＡＭのシ
リアルポ−トへの転送サイクルを発生させ、実際の読み
出しのためのシリアルクロックは表示期間に入ってから
与えることにより、ランダムポ−ト側のデータ転送時の
調停回数を１水平期間に１回で済まそうとするものであ
る。
【０００７】
【作用】本発明によれば、調停の作業が１水平期間に１
回で済み、ランダムポ−ト側の転送時間が長く取れると
いう利点があり、高速転送を必要とする画像処理装置等
に有効である。
回で済み、ランダムポ−ト側の転送時間が長く取れると
いう利点があり、高速転送を必要とする画像処理装置等
に有効である。
【０００８】
【実施例】以下、本発明を実施例を示す図面に基づいて
説明する。
説明する。
【０００９】図２は、従来の方法を示すタイミングチャ
ートであり、図１は本発明の方式によるタイミングチャ
−トである。
ートであり、図１は本発明の方式によるタイミングチャ
−トである。
【００１０】図２では、水平同期信号（ＨＳＹＮＣ）の
同期期間（ＨＳ）の間にリフレッシュサイクル（ＣＡＳ
ビフォアＲＡＳ）を発生させ、表示期間（ＤＩＳＰ）の
始めでシリアルポ−トへの転送を行っている。ここで、
＊ＤＴ／ＯＥは転送サイクルであることを示す信号であ
り、＊ＤＴ／＊ＯＥがＨｉｇｈになった次のシリアルク
ロック（ＳＣ）により、新しいシリアルデ−タ（ＳＤ）
が出力される。
同期期間（ＨＳ）の間にリフレッシュサイクル（ＣＡＳ
ビフォアＲＡＳ）を発生させ、表示期間（ＤＩＳＰ）の
始めでシリアルポ−トへの転送を行っている。ここで、
＊ＤＴ／ＯＥは転送サイクルであることを示す信号であ
り、＊ＤＴ／＊ＯＥがＨｉｇｈになった次のシリアルク
ロック（ＳＣ）により、新しいシリアルデ−タ（ＳＤ）
が出力される。
【００１１】図から明白なように、従来の方式では、ラ
ンダムポ−トアクセス可能期間が１水平期間に２回に分
断される。従って、ランダムポ−ト側での転送に関して
は、リフレッシュサイクル及び転送サイクルを始めるに
あたり、調停作業が必要となる。また、ＨＢＰは水平バ
ックポーチ、ＨＦＰは水平フロントポ−チ、ＨＤＩＳＰ
は水平表示期間を示す。
ンダムポ−トアクセス可能期間が１水平期間に２回に分
断される。従って、ランダムポ−ト側での転送に関して
は、リフレッシュサイクル及び転送サイクルを始めるに
あたり、調停作業が必要となる。また、ＨＢＰは水平バ
ックポーチ、ＨＦＰは水平フロントポ−チ、ＨＤＩＳＰ
は水平表示期間を示す。
【００１２】図１の本発明の方式によれば、リフレッシ
ュサイクルに引き続き、転送サイクルをおこなうため、
調停作業が１回で済むという利点がある。但し、従来方
式では、シリアルクロック（ＳＣ）は、停止させる必要
はないが、本方式では、表示期間に入るまでは停止させ
る必要がある。
ュサイクルに引き続き、転送サイクルをおこなうため、
調停作業が１回で済むという利点がある。但し、従来方
式では、シリアルクロック（ＳＣ）は、停止させる必要
はないが、本方式では、表示期間に入るまでは停止させ
る必要がある。
【００１３】図３は本発明の回路要部を略示するブロッ
ク図である。同図において、１はＣＰＵであり、システ
ム全体の制御を行う。２はＣＲＴコントローラであり、
表示のための同期信号の発生、ビデオメモリの読み出し
タイミング及びアドレス発生を行う。本システムには、
ＣＰＵのアドレスバスＡＤ、デ−タバスＤＴの他、画像
情報転送用の高速バスＧＢがある。１０はビデオＲＡＭ
であり、表示のための１フレーム分の容量を持つマルチ
ポ−トＲＡＭから構成される。３はア−ビタであり、ビ
デオＲＡＭ１０をアクセスするための要求の調停作業を
行う。ア−ビタ３には、ＣＰＵからの要求信号ＲＱＣ、
ＣＲＴコントロ−ラからの要求信号ＲＱＨ及び画像バス
からの要求信号ＲＱＧがあり、優先順位は、ＲＱＨ＞Ｒ
ＱＧ＞ＲＱＣとなっており、ＧＲ信号を出力して、どの
要求が認められたかを指示する。
ク図である。同図において、１はＣＰＵであり、システ
ム全体の制御を行う。２はＣＲＴコントローラであり、
表示のための同期信号の発生、ビデオメモリの読み出し
タイミング及びアドレス発生を行う。本システムには、
ＣＰＵのアドレスバスＡＤ、デ−タバスＤＴの他、画像
情報転送用の高速バスＧＢがある。１０はビデオＲＡＭ
であり、表示のための１フレーム分の容量を持つマルチ
ポ−トＲＡＭから構成される。３はア−ビタであり、ビ
デオＲＡＭ１０をアクセスするための要求の調停作業を
行う。ア−ビタ３には、ＣＰＵからの要求信号ＲＱＣ、
ＣＲＴコントロ−ラからの要求信号ＲＱＨ及び画像バス
からの要求信号ＲＱＧがあり、優先順位は、ＲＱＨ＞Ｒ
ＱＧ＞ＲＱＣとなっており、ＧＲ信号を出力して、どの
要求が認められたかを指示する。
【００１４】４及び６はセレクタであり、ＧＲ信号で指
示されたデバイスのデ−タバス及びアドレスバスをビデ
オＲＡＭ１０に与える。８は発振回路、７は分周回路で
あり、システム各部にクロックを供給する。５はアドレ
スカウンタであり画像バスから入力、あるいは画像バス
に出力される画像デ−タのビデオＲＡＭ１０のアドレス
発生するものであり、ＣＰＵ１からの設定により、矩形
領域の転送を可能としている。
示されたデバイスのデ−タバス及びアドレスバスをビデ
オＲＡＭ１０に与える。８は発振回路、７は分周回路で
あり、システム各部にクロックを供給する。５はアドレ
スカウンタであり画像バスから入力、あるいは画像バス
に出力される画像デ−タのビデオＲＡＭ１０のアドレス
発生するものであり、ＣＰＵ１からの設定により、矩形
領域の転送を可能としている。
【００１５】９はタイミング発生部であり、ビデオＲＡ
Ｍ１０を制御するための、前述の＊ＲＡＳ信号、＊ＣＡ
Ｓ信号、＊ＤＴ／＊ＯＥ信号、ＳＣ信号等を、ア−ビタ
３の指示するサイクルに基づいて発生する。即ち、水平
同期信号（ＨＳＹＮＣ）により、リフレッシュサイクル
を所定回数だけ発生させ、引き続いて転送サイクルを１
回発生する。また、画像バスＧＢからのアクセス時に
は、高速ページモ−ドによるアクセスを、ＣＰＵ１から
のアクセス時にはランダムアクセスサイクルを発生させ
る。ここで、Ｒ／Ｗ信号はＣＰＵ１がリ−ドサイクルで
あるかライトサイクルであるかを判別するための信号、
ＭＯＤ信号は画像バスから入力するのか、画像バスへ出
力するのかを識別するための信号である。
Ｍ１０を制御するための、前述の＊ＲＡＳ信号、＊ＣＡ
Ｓ信号、＊ＤＴ／＊ＯＥ信号、ＳＣ信号等を、ア−ビタ
３の指示するサイクルに基づいて発生する。即ち、水平
同期信号（ＨＳＹＮＣ）により、リフレッシュサイクル
を所定回数だけ発生させ、引き続いて転送サイクルを１
回発生する。また、画像バスＧＢからのアクセス時に
は、高速ページモ−ドによるアクセスを、ＣＰＵ１から
のアクセス時にはランダムアクセスサイクルを発生させ
る。ここで、Ｒ／Ｗ信号はＣＰＵ１がリ−ドサイクルで
あるかライトサイクルであるかを判別するための信号、
ＭＯＤ信号は画像バスから入力するのか、画像バスへ出
力するのかを識別するための信号である。
【００１６】ビデオＲＡＭからのシリアルデ−タＳＤは
ビデオコントロ−ルＳＤに入力され、タイミング合わ
せ、Ｄ／Ａ変換等の処理がなされ、ＣＲＴに出力され
る。
ビデオコントロ−ルＳＤに入力され、タイミング合わ
せ、Ｄ／Ａ変換等の処理がなされ、ＣＲＴに出力され
る。
【００１７】
【発明の効果】本発明によれば、簡単な構成でビデオＲ
ＡＭの外部アクセス期間を増やすことができ、大量のデ
ータを高速に処理しなければならない画像処理装置等に
利用して有効である。
ＡＭの外部アクセス期間を増やすことができ、大量のデ
ータを高速に処理しなければならない画像処理装置等に
利用して有効である。
【図１】本発明の方式を説明するためのタイミングチャ
−トである。
−トである。
【図２】従来の方式を説明するためのタイミングチャ−
トである。
トである。
【図３】本発明の方法を実施するための要部ブロック図
である。
である。
１ ＣＰＵ ２ ＣＲＴコントロ−ラ ３ ア−ビタ ４ セレクタ（デ−タバス用） ５ アドレスカウンタ ６ セレクタ（アドレスバス用） ７ 分周回路 ８ 発振回路 １０ ビデオＲＡＭ １１ ビデオコントロ−ル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/64 ４５０ Ｃ 8840−5Ｌ Ｇ１１Ｃ 11/401
Claims (1)
- 【特許請求の範囲】 【請求項１】 映像表示用メモリとして、シリアルポ−
ト付きのマルチポ−トＲＡＭ（以下ＭＰＲＡＭと略称す
る）を使用し、ランダムポ−ト側のアクセスを高速ペ−
ジモ−ドで行う場合に際し、ＣＲＴの水平同期期間の一
部あるいは全てを利用して、前記ＭＰＲＡＭのリフレッ
シュを行うリフレッシュ手段と、リフレッシュに続い
て、表示のための前記ＭＰＲＡＭのシリアルポートへの
転送サイクルを発生させるサイクル発生手段と、転送サ
イクルから、実際の表示期間が始まるまでの間、前記Ｍ
ＰＲＡＭのシリアルクロックを停止させる手段と、調停
回路（ア−ビタ）と、リフレッシュ手段及びサイクル発
生手段の処理を優先して行う手段と、を具備することを
特徴とする映像表示メモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157141A JPH052877A (ja) | 1991-06-27 | 1991-06-27 | 映像表示メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157141A JPH052877A (ja) | 1991-06-27 | 1991-06-27 | 映像表示メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052877A true JPH052877A (ja) | 1993-01-08 |
Family
ID=15643090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3157141A Pending JPH052877A (ja) | 1991-06-27 | 1991-06-27 | 映像表示メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052877A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008204258A (ja) * | 2007-02-21 | 2008-09-04 | Seiko Epson Corp | メモリを制御するメモリコントローラ、メモリの制御方法。 |
| US7451903B2 (en) | 2004-08-19 | 2008-11-18 | Max Co., Ltd. | Main valve mechanism of compressed air nailing machine |
| US7703651B2 (en) | 2005-07-20 | 2010-04-27 | Max Co., Ltd. | Driving tool |
-
1991
- 1991-06-27 JP JP3157141A patent/JPH052877A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7451903B2 (en) | 2004-08-19 | 2008-11-18 | Max Co., Ltd. | Main valve mechanism of compressed air nailing machine |
| US7703651B2 (en) | 2005-07-20 | 2010-04-27 | Max Co., Ltd. | Driving tool |
| JP2008204258A (ja) * | 2007-02-21 | 2008-09-04 | Seiko Epson Corp | メモリを制御するメモリコントローラ、メモリの制御方法。 |
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