JPH02148494A - メモリのリフレッシュ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は１つのシステム内に複数のリフレッシュを必要
とするメモリを有する装置におけるメモリのリフレッシ
ュ方式に関するものである。

［従来の技術］ 従来、１つのシステム内にリフレッシュを必要とする複
数のメモリボードが存在する場合、それぞれのメモリボ
ードは、そのメモリサイズに応じた独自のリフレッシュ
タイミングでリフレッシュされていた。また、これら複
数のメモリボード間でのデータの転送は、お互いのリフ
レッシュ期間では行うことができないため、非同期式の
インタフェースによって各メモリ間でデータ転送等を行
ったり、各メモリボードのメモリ・リフレッシュ期間を
示す信号の論理和をとり、この論理和信号が出力されて
いる間、データ転送やメモリボードへのアクセスを禁止
するようにしていた。

［発明が解決しようとする課題］ しかし上記従来例によれば、ＣＲＴなどのモニタ画面へ
の表示用にリフレッシュが必要なダイナミックメモリ（
ＤＲＡＭ）を採用し、他のイメージメモリやワークメモ
リなどもＤＲＡＭで構成すると、表示用メモリへのアク
セスが他のワークメモリなどのリフレッシュタイミング
で禁止されてしまう場合が発生する。これは画面上では
、表示データが更新されなかったり、画面のリフレッシ
ュが遅れるため一瞬画面がブランキングするなどの現象
となって表れる。

本発明は上記従来例に鑑みてなされたもので、複数のメ
モリボードへのデータアクセスを非同期で行うことによ
る従来のメモリアクセスの低下をなくすとともに、複数
のメモリのリフレッシュ時に、他のメモリボードのアク
セスが禁止されないようにして、複数のメモリのアクセ
ス効率を向上させたメモリのリフレッシュ方式を提供す
ることを目的とする。

［課題を解決するための手段］ 上記目的を達成するために本発明のメモリのリフレッシ
ュ方式は以下の様な構成からなる。即ち、 メモリ・リフレッシュを必要とする複数のメモリを備え
たシステムにおけるメモリのリフレッシュ方式であって
、前記メモリのそれぞれの最小リフレッシュサイクルの
最小公倍数のサイクルで前記各メモリにリフレッシュ許
可信号を出力する許可手段と、前記リフレッシュ許可信
号をもとに前記各メモリをリフレッシュするリフレッシ
ュ手段とを備える。

また他の請求項によれば、複数のメモリの少なくとも１
つが表示用モニタに接続されており、他のメモリのそれ
ぞれの最小リフレッシュサイクルが前記表示用モニタの
水平同期信号の周期の整数倍であるように構成されてい
る。

［作用］ 以上の構成により、許可手段はメモリのそれぞれの最小
リフレッシュサイクルの最小公倍数のサイクルで、それ
ぞれのメモリにリフレッシュ許可信号を出力し、このリ
フレッシュ許可信号をもとにそれぞれのメモリをリフレ
ッシュするように動作する。

また、複数のメモリの少なくとも１つが表示用モニタに
接続されており、他のメモリのそれぞれの最小リフレッ
シュサイクルが表示用モニタの水平同期信号の周期の整
数倍であるため、複数のメモリを同時にリフレッシュす
ることができる。

［実施例］ 以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。

［表示装置の説明　（第１図）］ 第１図は実施例の表示装置のメモリ部の概略構成を示す
ブロック図である。

図において、１０７は図示しないＣＰＵに接続されたＣ
ＰＵバスで、このＣＰＵバス１０７にはそれぞれがＤＲ
ＡＭで構成されたイメージメモリ１０１．１０２及びビ
デオメモリ１０３等が接続されている。そしてビデオメ
モリ１０３から出力されたデジタルデータは、Ｄ／Ａコ
ンバータ１０４でＤ／Ａ変換された後、ＣＲＴなどのモ
ニタ１０５により表示される。１１０〜１１２はそれぞ
れ第６図に詳細を示す転送制御部で、ＣＰＵバス１０７
と転送バス１０８よりアドレス信号やクロック及び同期
信号などを入力し、各メモリのアドレス信号やアクセス
・エネーブル信号などを作成している。また、１１３〜
１１５は同期発生回路１０６よりリフレッシュ要求信号
を入力すると対応するメモリをリフレッシュするリフレ
ッシュ回路である。

また、イメージメモリ１０１，１０２、ビデオメモリ１
０３、Ｄ／Ａコンバータ１０４は転送バス１０８に接続
されている。これらは、同じく転送バス１０８に接続さ
れている後述する周期発生回路１０６が発生する、モニ
タ１０５に同期するタイミング信号やリフレッシュのタ
イミング信号などを転送バス１０８より人力し、これら
のタイミング信号に同期して各メモリ間やビデオメモリ
１０３とＤ／Ａコンバータ１０４との間で各種データを
転送することができる。

以下に実施例の詳細について説明する。

第１図に示すイメージメモリ１０１，１０２はそれぞれ
画像データをイメージで格納するメモリ（ＤＲＡＭ）で
あって、本実施例では全く同じ構成の独立したメモリ基
板で構成されているが、これら基板の枚数や種類などは
特に限定されるものでない。ビデオメモリ１０３はモニ
タ１０５に表示するイメージデータを格納しており、Ｄ
／Ａコンバータ１０４を介してモニタ１０５に出力され
る。このビデオメモリ１０３は本来はモニタ１０５の水
平ブランキング期間にリフレッシュされるべきもので、
そのリフレッシュ間隔は、モニタｌＯ５の水平同期周期
ＴＨに一致している。

なお本実施例では、イメージメモリ１０１または１０２
は転送バス１０８を介してビデオメモリ１０３に画像を
転送する機能を有しており、イメージメモリ１０１や１
０２よりビデオメモリ１０３にデータを転送する速度は
、ビデオメモリ１０３からモニタ１０５に対しデータ読
み出しを行う速度に比べるとはるかに低速である。

転送バス１０８は、同期発生回路１０６から出力される
画像転送りロック及び水平同期信号、垂直同期信号など
を含んでいる。これにより、イメージメモリ１０１，１
０２は、これら水平同期信号に同期して、その非有効区
間（モニタ１０５の水平ブランキング期間に相当する）
にリフレッシュを行っている。この実施例では、この水
平同期信号をモニタ１０５の水平同期信号の正の整数倍
（ｎ）としている、従って、イメージメモリ１０ｆ、１
０２のリフレッシュ周期は、モニタ１０５の水平同期期
間ＴＨのｎ倍（ｎＸＴｎ）となる。

そして、この実施例ではビデオメモリ１０３の最小リフ
レッシュ周期Ｔ０と、前述したイメージメモリの１０１
，１０２リフレツシユ周期ｎ・Ｔ□の最小公倍数である
周期ｎ−Ｔ□を、イメージメモリ１０１，１０２および
ビデオメモリ１０３の共通のリフレッシュ周期としてい
る。

［同期発生回路の説明　（第２図〜第５図）］第２図は
同期発生回路１０６の概略構成を示すブロック図である
。

１１は発振器であってモニタ１０５にビデオメモリ１０
３のデータを読出して供給する基準クロックＣＬＫを発
生している。このクロックＣＬＫは転送バス１０８を介
してビデオメモリ１０３に供給され、このクロックＣＬ
Ｋに同期してビデオメモリ１０３からデータが読出され
てＤ／Ａコンバータ１０４に出力される。そして、Ｄ／
Ａコンバータ１０４はこのＣＬＫに同期してビデオメモ
リ１０３よりの画像データをアナログ信号に変換しモニ
タ１０５に出力している。

１２はクロックＣＬＫをもとにモニタ１０５の水平同期
信号と同一周期の水平同期信号（ＨＳＹＮＣ）を作成す
る水平同期信号（Ｈ）発生回路、１３はモニタ１０５の
垂直同期信号と同一周期の垂直同期信号（ＶＳＹＮＣ）
を出力する垂直同期信号（Ｖ）発生回路である。これら
ＨＳＹＮＣ。

ＶＳＹＮＣは共に転送バス１０８を介してビデオメモリ
１０３に供給される。また、１４〜１６は第３図にその
詳細を示す分周回路で、各分周回路は入力したクロック
信号を４分周して出力している。

即ち、分周回路１４は入力したクロックＣＬＫを４分周
したＣＬＫ４を１画素の転送用同期クロックとして出力
し、分周回路１５．１８はそれぞれＨＳＹＮＣｌＶＳＹ
ＮＣを４倍の周期を持つ信号ＨＳＹＮＣ４、Ｖ　Ｓ　Ｙ
　Ｎ　Ｃ４Ｇ：：変換シテ転送バス１０８に供給してい
る。これら２つの信号（ＨＳＹＮＣ４、ＶＳＹＮＣ４）
Ｇｅｌれぞれ転送ハス１０８の転送用の水平同期信号、
垂直同期信号となり、それぞれはモニタ１０５の周期信
号の４倍の周期を有している。１７はＨＳＹＮＣ％ＶＳ
ＹＮＣ、クロックＣＬＫ及びＨＳＹＮＣ４を入力して、
リフレッシュ要求信号やモニタ１０５の水平ブランク信
号（ＨＢＬＫ）　　垂直ブランク信号（ＶＢＬＫ）を転
送バス１０８に出力しているタイミング発生回路である
。なお、ここではクロックや同期信号を分周回路で４分
周しているが、これは４分周に限定されるものでなく、
例えば３分周や５分周などであっても良い。

第３図は分周回路の構成を示す回路図で、２２はクロッ
ク信号２４の立ち下がりでカウントアツプする２ビツト
カウンタで、その出力Ａは２゜Ｂは２１のビット重みを
有している。従って、ＡＮＤ回路２３の出力は入力され
たクロック２５の４パルスに１回だけクロック２５の立
上がり同期して“１“になり、クロック２５が４分周さ
れたクロック信号が出力される。

第４図はこれら信号のタイミングを示すタイミング図で
ある。なお、図中の４００で示したように、垂直同期信
号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣの時間軸は、Ｈ
ＳＹＮＣに比べてＶＳＹＮＣの方がはるかに小さくなっ
ている。

図示したように、ＣＬＫ４はクロックＣＬＫを４分周し
たもので、ＨＳＹＮＣ４はＨＳＹＮＣの４パルス毎に、
ＶＳＹＮＣ４はＶ　Ｓ　Ｙ　Ｎ　Ｃ（７）　４　ハルス
毎に出力されている。

第５図はタイミング発生回路１７の入出力信号のタイミ
ングを示す図である。

このようにタイミング発生回路１７は、ＨＳＹＮＣにも
とづいてモニタ１０５のブランキング期間を示す信号Ｈ
ＢＬＫを出力している。また、ＨＳＹＮＣ４とＨＢＬＫ
の信号より、ＨＳＹＮＣの４倍周期であるＨＳＹＮＣ４
の直前でメモリのリフレッシュ期間（５０３）を指定す
るリフレッシュ要求信号１８を生成している。このリフ
レッシュ期間は、モニタ１０５のブランキング期間を示
すＨＢＬＫに対応して、ブランキング期間中にメモリの
リフレッシュを要求するものである。このリフレッシュ
要求信号１８が転送バス１０８に出力されると、イメー
ジメモリ１０１．１０２およびビデオメモリ１０３は、
リフレッシュ要求信号が“１”の間にリフレッシュを行
うように構成されている。

また、同期発生回路６が出力するこのリフレッシュ要求
信号１８は、転送バス１０８の転送休止信号を兼ねてい
る。即ち、転送バス１０８にデータを供給するイメージ
メモリ１０１または１０２と、転送バス１０８上のデー
タを取り込むビデオメモリ１０３は、このリフレッシュ
要求信号１８が出力されている期間（５０３）のみメモ
リ間でのデータ転送を休止して各メモリのリフレッシュ
動作を行う。

さらに詳しく説明すれば、ビデオメモリ１０３の画像デ
ータは、モニタ１０５のブランキング期間以外に読出さ
れ、Ｄ／Ａコンバータ１０４を介してモニタ１０５に出
力される。この画像データの転送速度は、転送バス１０
８上のＣＬＫに同期している。

この実施例では、モニタ１０５．ビデオメモリ１０３の
水平、垂直の画素数はそれぞれ１０２４本に設定されて
おり、第５図に示すように、ＣＬＫの周期はＨＳＹＮＣ
の１／１０２４よりはるかに短くなっている。従って、
画像転送のための転送用クロックＣＬＫ４も、転送用の
水平同期信号ＨＳＹＮＣ４の周期の１／１０２４よりか
なり短くなり、５００で示すように、ビデオメモリ１０
３からモニタ１０５への１０２４画素の転送は、ＨＳＹ
ＮＣ４の１周期よりもはるかに短い時間で終了し、モニ
タ１０５の水平ブランキング期間の約４倍の期間を残し
て終了する。また、５０１はイメージメモリ１０１ある
いは１０２よりビデオメモリ１０３に画像データを転送
するタイミングを示している。

従って、ビデオメモリ１０３及びイメージメモリ１０１
，１０２はリフレッシュ要求信号１８が出力されている
間は、データの読出しや画像転送などを行わないので、
リフレッシュ要求期間に応じてメモリ間での画像転送を
休止したり、モニタへの画像読出しを休止するという特
別な制御回路は必要としない。

［転送制御部の説明　（第６図、第７図）］次に、イメ
ージメモリ１０１，１０２およびビデオメモリ１０３の
転送制御部１１０〜１１２の構成を、第６図を参照して
説明する。

３１はイメージメモリ１０１．１０２あるいはビデオメ
モリ１０３のメモリアレイを構成しているメモリ回路、
３２はメモリ回路３１をランダムにアクセスするＣＰＵ
バス１０７よりのアドレスデータ、及び画像データ転送
用のアドレスを発生するＨアドレス発生器３６や■アド
レス発生器３７よりのアドレス信号を入力し、そのいず
れかをメモリ回路３１のアドレス信号として出力するマ
ルチプレクサである。

Ｈアドレス発生器３６は、レジスタ３４にセットされた
初期値をＨＳＹＮＣ４に同期してセットし、ＣＬＫ４に
より内蔵しているカウンタをカウントアツプまたはカウ
ントダウンして、メモリ回路３１の水平方向のアドレス
信号を出力している。また、■アドレス発生器３７は、
レジスタ３５にセットされた初期値をＶＳＹＮＣ４に同
期してセットし、ＨＳＹＮ４により内蔵しているカウン
タをカウントアツプまたはカウントダウンしてメモリ回
路の垂直方向のアドレス信号を出力している。このよう
にして、Ｈ，Ｖアドレス発生器３６．３７から出力され
る各水平、垂直アドレスは、マルチプレクサ３２を介し
てメモリの転送アドレスとしてメモリ回路３１に供給さ
れる。

また区間信号発生器３３には、転送の画素同期信号ＣＬ
Ｋ４．水平同期信号ＨＳＹＮＣ４、垂直同期信号ＶＳＹ
ＮＣ４が入力され、画像データの転送時にメモリ回路３
１に対して、リード・ライトのイネーブル信号３８を出
力している。

第７図は区間信号発生器３３の構成を示すブロック図で
ある。

ダウンカウンタ４１はＨＳＹＮＣ４に同期して初期値ｘ
１がセットされ；　ＣＬＫ４によってダウンカウントさ
れる。そして、ダウンカウンタ４１のボローが出力され
るとフリップフロップ４３がリセットされる。このフリ
ップフロップ４３はＨＳＹＮＣ４によってセットされ、
ダウンカウンタ４１よりのボローを入力するまでセット
されている。同様に、ダウンカウンタ４２はＶＳＹＮＣ
４に同期して初期値ｙｌをセットし、ＨＳＹＮＣ４によ
ってダウンカウントされる。そして、ダウンカウンタ４
２よりのボローが出力されるとフリップフロップ４４が
リセットされる。なお、このフリップフロップ４４は、
ＶＳＹＮＣ４によってセットされている。

フリップフロップ４３及び４４の出力はＡＮＤ回路４５
に入力されており、ＡＮＤ回路４５の出力がハイレベル
のとき、メモリ回路３１の入出力がイネーブルになる。

従って、メモリ回路３１は水平方向に、レジスタ３４に
設定されたアドレスから順にＸＩ　　（ダウンカウンタ
４１の初期値）個の画像データを転送バス１０８より入
出力でき、垂直方向にはレジスタ３５に設定されたアド
レスから順に、ｙ＋　　（ダウンカウンタ４２に設定さ
れた初期値）個の画像データを転送バス１０８より入出
力できる。従って、１０２４Ｘ１０２４画素のモニタ１
０５の画面分の全データを転送するには、Ｘ　＋　＝　
：Ｊ　ｒ　＝　Ｉ　Ｏ２４に設定すれば良い。

［他の実施例　（第８図、第９図）］ 第８図は本発明の別の実施例である。システムには第１
の実施例と同様にＣＰＵバス１０７や転送バス１０８を
有し、基本的な機能についても同様である。

第８図に示すように、各バスにはリフレッシュを必要と
するメモリ５１．メモリ５２が接続されている。メモリ
５２はＣＰＵバス１０７から非同期にランダムアクセス
することができ、転送バス１０８より同期して高速でデ
ータの入出力を行える、また、メモリ５３についも同様
である。

メモリ５３にはモニタ１０５の水平ブランキング期間、
または垂直ブランキング期間の間にリフレッシュを行う
ように設定されている。メモリ５２にはプリンタ５３が
接続されている。ここで、プリンタ５３はレーザビーム
プリンタ等のようにその内部動作に同期して画像を出力
しなければならないタイプのプリンタであるものとする
。従って、メモリ５２はプリンタ５３の画素クロック及
び水平同期信号に同期して画像を出力する必要がある。

このようにメモリ５１．メモリ５２はそれぞれに接続す
るモニタ１０５、プリンタ５３の同期信号に同期して画
像データの読み出しを行っている。

第９図にはモニタ１０５の水平同期信号ＭＨＳＹＮＣ及
びプリンタ５３の水平同期信号ＰＨ５ＹＮＣのタイミン
グを表わしている。

メモリ５１．５２はそれぞれモニタ１０５の水平同期信
号ＭＨ３ＹＮＣ，プリンタ５３の水平同期信号ＰＨ５Ｙ
ＮＣの直前又は直後のブランキング期間にリフレッシュ
を行わなければならない。

よって、この実施例ではこの２つの水平同期信号ＭＨＳ
ＹＮＣ，ＰＨ５ＹＮＣのそれぞれの周期の最小公倍数の
周期でリフレッシュ信号ＣＲＥＦを発生している。これ
により第９図の斜線で示す期間９０〜９２でメモリ５２
．メモリ５１両方のリフレッシュを行い、他の期間をメ
モリ５１から５２への画像データ転送に使用することが
できる。

以上説明したようにこの実施例によれば、複数のメモリ
のそれぞれにおいて、リフレッシュを行うことができる
最小の期間（例えば、接続されているモニタ、プリンタ
等の周辺機器の水平信号の周期など）の最小公倍数の期
間をリフレッシュ周期とすることにより、簡単にリフレ
ッシュ・タイミングを設定できる。これにより、モニタ
やプリンタなどの複数の機器を各メモリに接続すると共
に、メモリ相互間やメモリと機器との間のデータ転送制
御やメモリのリフレッシュを容易かつ高速で行うことが
できる。

［発明の効果］ 以上説明したように本発明によれば、複数のメモリのリ
フレッシュにより、メモリ間やメモリと他の機器などと
のデータ転送が停止されることがなくなるため、メモリ
のアクセス効率が良くなる効果がある。

【図面の簡単な説明】

第１図は実施例の表示装置のメモリ部の概略構成を示す
ブロック図、 第２図は同期発生回路の構成を示すブロック図、 第３図は分周回路の回路構成を示す図、第４図は分周さ
れた各信号のタイミングを示す図、 第５図はタイミング発生回路の入出力信号のタイミング
を示す図、 第６図は転送制御部の概略構成を示すブロック図、 第７図は区間信号発生器の回路構成を示す図、第８図は
第２実施例のシステムにおけるメモリ接続例を示す図、
そして 第９図は第２実施例のリフレッシュタイミングを示すタ
イミングチャートである。 図中、１１・・・発振器、１２・・・Ｈ発生回路、１３
・・・Ｖ発生回路、１４，１５．１６・・・分周回路、
１７・・・タイミング発生回路、１８・・・リフレッシ
ュ要求信号、３１・・・メモリ回路、３２・・・マルチ
プレクサ、３３・・・区間信号発生器、３４．３５・・
・レジスタ、３６・・・Ｈアドレス発生器、３７・・・
Ｖアドレス発生器、３８・・・エネーブル信号、４１．
４２・・・ダウンカウンタ、４３．４４・・・フリップ
フロップ、４５・・・アンド回路、５１．５２・・・メ
モリ、５３・・・プリンタ、１０１，１０２・・・イメ
ージメモリ、１０３・・・ビデオメモリ、１０４・・・
Ｄ／Ａコンバータ、１０５・・・モニタ、１０６・・・
周期発生回路、１０７・・・ＣＰＵバス、１０８・・・
転送バス、１１０〜１１２・・・転送制御部、１１３〜
１１５・・・リフレッシュ回路である。 特許出願人　　キャノン株式会社

Claims (2)

【特許請求の範囲】
1. （１）メモリ・リフレッシュを必要とする複数のメモリ
   を備えたシステムにおけるメモリのリフレッシュ方式で
   あって、 前記メモリのそれぞれの最小リフレッシュサイクルの最
   小公倍数のサイクルで前記各メモリにリフレッシュ許可
   信号を出力する許可手段と、前記リフレッシュ許可信号
   をもとに前記各メモリをリフレッシュするリフレッシュ
   手段とを備えることを特徴とするメモリのリフレッシュ
   方式。
2. （２）前記複数のメモリの少なくとも１つが表示用モニ
   タに接続されており、他のメモリのそれぞれの最小リフ
   レッシュサイクルが前記表示用モニタの水平同期信号の
   周期の整数倍であることを特徴とする請求項第１項に記
   載のメモリのリフレッシュ方式。