JPH01291284A - 画像メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、画像メモリに蓄積された画像データによる
画像情報を受像管（以下、ＣＲＴと記す）等のデイスプ
レィに表示させる機器における画像メモリ制御装置に係
わり、特に、画像メモリとして、ランダムアクセスポー
トおよびシルアルアクセスポートを有するデュアルポー
トダイナミックＲＡＭを使用した画像メモリ制御装置に
関する。

（従来の技術） 近年、画像メモリとしてデュアルポートダイナミックＲ
ＡＭが多用されている。デュアルポートダイナミックＲ
ＡＭで画像メモリを構成すると、ＣＲＴの各水平走査期
間の水平ブランキング期間に、ランダムアクセスポート
からシルアルアクセスポートに画像データを転送する転
送サイクルモードを１回実行することにより、後は、シ
リアルクロックを供給すれば、その水平走査ラインの表
示に必要な画像情報を全て表示することができる。

これにより、マイクロプロセッサがランダムアクセスポ
ートの画像データをランダムにリード中ライトする動作
モード（以下、ランダムアクセスモードと記す）と表示
のためのリード動作とのタイミング上の衝突が大幅に減
少し、ランダムアクセスモードの処理速度を大幅に向上
させることができる。

表示のためのリード動作において、マイクロプロセッサ
のランダムアクセスモードとタイミング上の衝突を起こ
すものとしては、他にも、例えば、ダイナミックＲＡＭ
一般に必要なリフレッシュサイクルモードがある。

さて、画像メモリとしてデュアルポートダイナミックＲ
ＡＭを使用する場合には、動作モードに応じて所定の制
御信号を供給する必要がある。

画像メモリの構成方式として、輝度データを格納するメ
モリ（以下、輝度データメモリと記す）と着色データを
格納するメモリ（以下、着色データメモリと記す）によ
って画像メモリを構成する方式がある。この方式は、表
示方式として着色ブロック表示方式を使用する画像情報
表示システム、例えば、キャプテンシステムで使用され
ている。

ここで、着色ブロック方式とは、例えば、横８画素、縦
１２画素の固定されたブロック単位で、その前景色と背
景色を指定する表示方式である。前景色とは、輝度デー
タが“１″のと□きの色であり、背景色とは、輝度デー
タが“０”のときの色である。

第３図は、キャプテン端末のランク３相当のコード面を
、２５６にビットデュアルポートダイナミックＲＡＭ２
個を使った画像メモリで表示するようにした従来の画像
メモリ制御装置の構成を示す回路図である。

この第３図において、１００が画像メモリであり、輝度
データメモリ１０１と着色データメモリ１０２から成る
。これらメモリ１０１，１０２はデュアルポートダイナ
ミックｋＡＭから成る。

１１０はこの画像メモリ１００をランダムアクセスモー
ドでアクセスするためのマイクロプロセッサである。１
２０は、マイクロプロセッサ１１０からアドレスバスを
介して与えられる画像メモリ１００のアドレスデータを
ゲートするための３ステ一トバツフア群である。１３０
は、画像メモリ１００をランダムアクセスモードアクセ
スするためのメモリ制御信号を発生するメモリ制御信号
発生回路である。

１４１は、画像メモリ１００を転送サイクルモードでア
クセスする際の転送元のアドレスを示すデータ（以下、
転送アドレスデータと記す）を出力するＹアドレスカウ
ンタである。１４２は、カウンタ１４１の出力を１２分
の１にして着色データメモリ１０２の転送アドレスデー
タを出力する１／１２変換回路である。１５０は上述し
た転送サイクルモード用の転送アドレスデータをゲート
するための３ステ一トバツフア群である。１６０は、画
像メモリ１００を転送サイクルモードてアクセスするた
めのメモリ制御信号を出力するメモリ制御信号発生回路
である。

１７０は、輝度データメモリ１０１から読み出された輝
度データに従って、着色データメモリ１０２から読み出
された前景色データと背景色データとを択一的に選択し
て画素データとして出力する出力回路である。

１８０は画像走査の基準となる表示クロックを発生する
表示クロック発生回路である。１９０は同期信号等の各
種タイミング信号を発生するタイミング発生回路である
。２００はメモリ制御信号発生回路１３０からのメモリ
制御信号とメモリ制御信号発生回路１６０からのメモリ
制御信号を加えるためのノアゲート群である。

デュアルポートダイナミックＲＡＭから成る輝度データ
メモリ１０１と着色データメモリ１０２によって画像メ
モリを構成する従来の画像メモリ制御装置は上記のよう
な構成を有する。

ところで、このような画像メモリ制御装置においては、
転送サイクルモードにおけるメモリ１０１．１０２の転
送元アドレスのアクセスの仕方が両者で異なる。

従来はこの問題に対処するために、各メモリ１０１．１
０２ごとに別々にアドレスバスを設けるようにしていた
。

しかし、このような構成では、アドレスバスの配線数が
多くなって配線が複雑になるとともに、３ステートバツ
フア等のアドレス供給回路が多くなるという問題があっ
た。

（発明が解決しようとする課題） 以上述べたように、デュアルポートダイナミックＲＡＭ
から成る輝度データメモリと着色データメモリによって
画像メモリを構成する従来の画像メモリ制御装置におい
ては、転送サイクルモードにおける各メモリの転送元ア
ドレスの指定の仕方が異なることに対処するのに、各メ
モリごとにアドレスバスを設けるようにしていたため、
アドレスバスの配線やアドレス供給回路が複雑になると
いう問題があった。また、これにより、画像メモリ制御
装置をプリント基板に実装することが困難であるという
問題もあった。

そこで、この発明は、各メモリで１つのアドレスバスを
共有することが可能で、アドレスバスの配線およびアド
レス供給回路を簡素化することが　　−できる画像メモ
リ制御装置を提供することを目的とする。

［発明の構成］ （発明が解決しようとする課題） 上記目的を達成するためにこの発明は、各水平ブランキ
ング期間を時分割することにより設定された第１、第２
の期間のうちの第１の期間においては、例えば輝度デー
タメモリのような第１のデュアルポートダイナミックＲ
ＡＭを転送サイクルモードでアクセスし、例えば、着色
データメモリのような第２のデュアルポートダイナミッ
クＲＡＭを、転送サイクルモード用のアドレスデータに
よるアドレス指定を禁止してリフレッシュサイクルモー
ドでアクセスし、上記第２の期間においては、上記第１
のデュアルポートダイナミックＲＡＭを上記リフレッシ
ュサイクルモードでアクセスし、上記第２のデュアルポ
ートダイナミックＲＡＭを上記転送サイクルモードでア
クセスするメモリアクセス手段を設けるようにしたもの
である。

（作用） 上記構成によれば、各メモリの転送サイクルモードの実
行タイミングがずれているので、各メモリで１つのアド
レスバスを共有するようにしても、各メモリに供給する
転送アドレスデータが衝突することがない。これにより
、この実施例では、各メモリのアドレスバスを一本化す
ることが可能で、アドレスバスの配線およびアドレス供
給回路の簡素化を図ることができる。

なお、アドレスバスを一本化することにより、リフレッ
シュサイクルモードにあるメモリに、転送サイクルモー
ドにあるメモリのアドレスデータが供給されることにな
る。これに対処するために、この発明のメモリアクセス
手段は、リフレッシュサイクルモードにおけるメモリが
転送サイクルモード用のアドレスデータによるアドレス
指定を受けないようにしている。これは、例えば、メモ
リとして、ＲＡＳビフォアＣＡＳリフレッシュ方式のも
のを使用し、いわゆるＲＡＳ信号とＣＡＳ信号の発生タ
イミングを通常のタイミングの逆にすればよい。

（実施例） 以下、図面を参照しながらこの発明の実施例を詳細に説
明する。

第１図はこの発明の一実施例の構成を示す回路図である
。

なお、ここでは、画像メモリが、（４ビツト／１ワード
）Ｘ２５６行×２５６列構成の２５６にビットデュアル
ポートダイナミックＲＡＭ２個で構成されているものと
する。また、表示画素数は、横４９６個、縦３８４個と
する。また、着色ブロックのサイズは、横８画素、縦１
２画素のサイズとする。また、各ブロック当りの前景色
データおよび背景色データのビット数はいずれも４とす
る。

第１図において、１０は画像メモリである。この画像メ
モリ、輝度データを蓄積する輝度データメモリ１１およ
び着色データを蓄積する着色データメモリ１２から成る
。ここで、着色データには、前景色データと背景色デー
タがある。

メモリ１１．１２は、上記の如く、いずれも、２５６に
ビットデュアルポートダイナミックＲＡＭである。この
種のメモリは、一般には、行アドレスデータと列アドレ
スデータとが多重されている。今の場合、行数および列
数がいずれも２５６なので、メモリｌ’ｌ、１２は、８
個のアドレス端子Ａｏ’−Ａ７を持つ。

このアドレス端子Ａｏ−Ａ７に供給されるアドレスデー
タは、ＲＡＳ端子に供給されるメモリ制御信号の立下が
りのタイミングで行アドレスデータとして認識され、Ｃ
ＡＳ端子に供給されるメモリ制御信号の立下がりのタイ
ミングで列アドレスデータとして認識される。

メモリ１１．１２の４個のデータ入出力端子Ｄｏ−Ｄ３
は、ＲＡＭのランダムアクセス用のデータ入出力端子で
ある。このデータ入出力端子Ｄｏ−Ｄ３は、画像情報の
デコード処理等を行うマイクロプロセッサ８０のデータ
バス上の４本の信号線に接続されている。そして、この
マイクロプロセッサ８０が画像メモリ１０をライト／り
一ドアクセスする場合のデータ入出力端子となる。

メモリ１１．１２の端子Ｗには、マイクロプロセッサ８
０が画像メモリ１０をライトアクセスするときに、負パ
ルスが供給される。そして、このとき、マイクロプロセ
ッサ８０からデータ入出力端子り。−Ｄ３に供給された
画像データが指定アドレスに書き込まれる。なお、負パ
ルスは後述するメモリ制御信号発生回路５０から供給さ
れる。

メモリ１１．１２の端子ＤＴ１０Ｅは、メモリ１１．１
２をランダムアクセスモードとするか転送サイクルモー
ドとするかを指定するメモリ制御信号が供給される端子
である。メモリ１１．１２は、上記端子ＲＡＳに供給さ
れるメ・そり制御信号の立下がりタイミングで端子ＤＴ
１０Ｅに供給されるメモリ制御信号が“０″であれば、
転送サイクルモードとなる。また、端子「〒／σ下に供
給されるメモリ制御信号が“１”であれば、端子ＲＡＳ
に供給されるメモリ制御信号のレベルに関係なくランダ
ムアクセスモードとなる。

転送サイクルモード時に、アドレス端子Ａｏ〜Ａ７に供
給される行アドレスデータは、ランダムボートからシリ
アルポートに転送される１行分のアドレスデータが格納
される行アドレスを指定する行アドレスデータ（以下、
転送行アドレスデータと記す）として認識される。また
、列アドレスデータは、シリアルポートに転送された画
像データを、端子ＳＣに供給されるシリアルクロックＳ
Ｃ１，ＳＣ２に従って順次シリアルデータ出力端子ＳＯ
から出力するときに、最初に出力される画像データが格
納されている列アドレスを指定するアドレスデータ（以
下、転送列アドレスデータとして記す）として認識され
る。

なお、シリアルクロックｓｃ、、ｓｃ２は後述するタイ
ミング信号発生回路３２から供給される。

輝度データメモリ１１のシリアルデータ出力端子ＳＯか
ら出力される輝度データは、出力回路２０の４ビツトパ
ラレル／シリアル変換回路（以下、４ピツ）Ｐ／Ｓ変換
回路と記す）２１に供給され、１ビツトの直列データに
変換される。この場合のロードパルスＬＤＰは後述する
タイミング信号発生回路３２から出力される。４ビット
Ｐ／Ｓ変換回路２１から出力される直列データは、選択
回路２４の制御端子Ｓに供給される。

一方、着色データメモリ１２のシリアルデータ出力端子
ＳＯから出力される着色データは、ラッチ回路２２．２
３のデータ入力端子に供給され、タイミング信号発生回
路３２から出力されるラッチパルスＬＰ、、ＬＰ２に従
ってこのラッチ回路２２、’２３にラッチされる。この
場合、ラッチパルスＬＰ１．ＬＰ２の発生タイミングは
、ラッチ回路２２に前景色データがラッチされ、ラッチ
回路２３に背景色データがラッチされるようなタイミン
グに設定されている。ラッチ回路２２にラッチされた前
景色データは、選択回路２４の一方の被選択入力端子に
供給され、ラッチ回路２３にラッチされた前景色データ
は、選択回路２４の他方の被選択入力端子に供給される
。

選択回路２４は、上記４ピツ）Ｐ／Ｓ変換回路２１から
供給される輝度データが“１”のとき、前景色データを
画素データとして選択し、′０“のとき、背景色データ
を画素データとして選択する。

タイミング信号発生回路３２は、表示発生回路３１から
出力される表示クロックをを分周し、同期信号等の各種
タイミング信号を発生する。後述する第２図のタイミン
グチャートに、タイミング発生回路３２から出力される
各種タイミング信号を示す。

Ｙアドレスカウンタ３３は、画像メモリ１０のＹ方向（
ＣＲＴ表示の縦方向）のアドレスデータを発生するカウ
ンタである。このＹアドレスカウンタ３３は、タイミン
グ信号発生回路３２から出力されるリセットパルスＹＲ
ＥＳでリセットされることにより、Ｙ方向の表示領域の
先頭の水平ラインの表示開始タイミングでカウント値を
“０”とされる。その後、タイミング信号発生回路３２
から出力される水平同期パルスＨＤにより、“１”ずつ
カウント値がインクリメントされる。

このＹアドレスカウンタ３３の９ビツト出力は、１／１
２変換回路３４に供給される。この１／１２は、着色ブ
ロックのＹ方向の単位である１２ラインに合せ、入力値
を１２分の１にし、その余りを捨て商のみを出力する。

Ｙアドレスカウンタ３３の出力は、輝度データメモリ１
１の転送アドレスデータとして使用される。一方、１／
１２変換回路３４の出力は、着色データメモリ１２の転
送アドレスデータとして使用される。

３ステートバツフア６１〜６６は画像メモリ１０ヘアド
レスデータを供給するためのゲート回路である。これら
３ステートバッファ６１〜６６の出力は、対応するビッ
トのデータがワイヤードオアされて輝度データメモリ１
１、着色データメモリ１２のアドレス入力端子Ａｏ−Ａ
７に供給される。

３ステートバツフア６２は、その下位７ビツトが“０”
に固定され、最上位ビットにＹアドレスカウンタ３３の
最下位ビットのデータが供給されている。そして、この
３ステートバツフア６２は、メモリ制御信号発生回路３
２から出力される制御信号Ｃ８１によって活性化され、
入力データを出力する。３ステートバツフア６１は、Ｙ
アドレスカウンタ３３の上位８ビツトのアドレスデータ
が入力され、メモリ制御信号発生回路４０から出力され
る制御信号Ｒ３１により活性化される。これら３ステー
トバッファ６１．６２の出力は、輝度データメモリ１１
の転送アドレスデータとして使われる。

３ステートバツフア６３は、その上位２ビツトが“０”
に固定され、下位６ビツトには上記１／１２変換回路３
４の出力が供給される。この３ステートバスバツフア６
３はメモリ制御信号発生回路４０から出力される制御信
号ｎ２によって活性化される。３ステートバツフア６４
は、その入力８ビツト全てが“０″に固定され、メモリ
制御信号発生回路４０から出力される制御信号ζ百、に
より活性化される。これら３ステートバッファ６３．６
４の出力は、着色データメモリ１２の転送アドレスデー
タとして使用される。

３ステートバッファ６５．６６には、マイクロプロセッ
サ８０からそのアドレスバスを介してアドレスデータが
供給される。これら３ステートバッファ６４．６５は、
マイクロプロセッサ８０から画像メモリ１０へのアクセ
スがあったとき、メモリ制御信号発生回路５０から出力
される制御信号Ｃ８３，Ｒ８３によりそれぞれ活性化さ
れる。

これら３ステートバッファ６５．６６は、マイクロプロ
セッサ８０による画像メモリ１０のリード／ライトのラ
ンダムアクセス時のアドレスデータとして使われる。

メモリ制御信号発生回路４０は、画像メモリ１０をリフ
レッシュサイクルモードおよび転送サイクルモードでア
クセスするための各種タイミング信号を発生する。この
実施例では、詳細は後述するが、第２図に示すように、
タイミング信号発生回路３２から出力されるタイミング
信号Ｔ１が“１”のき、輝度データメモリ１１を転送サ
イクルモードでアクセスし、着色データメモリ１２をリ
フレッシュサイクルモードでアクセスするようになって
いる。一方、タイミング信号Ｔ２が“１″のときは、タ
イミング信号Ｔ１が“１”のときとは逆に、輝度データ
メモリ１１をリフレッシュサイクルモードでアクセスし
、着色データメモリ１２を転送サイクルモードでアクセ
スするようになっている。また、メモリ制御信号発生回
路４０は、このモード制御に合せて、制御信号Ｒ８１゜
Ｃ８，、Ｒ３２，ｃｓ２を発生している。

メモリ制御信号発生回路４０から出力されるメモリ制御
信号ＲＡ　Ｓ　ｏ　、　ＣＡ　Ｓ　１．　Ｄ　Ｔ　／　
ＯＥ　１゜ＣＡＳ２．ＤＴ１０Ｅ２は、アクティブロウ
入力のノアゲート群７０を介して画像メモリ１０に供給
される。ノアゲート群７０のもう一方の入力端子には、
メモリ制御信号発生回路５０からマイクロプロセッサ８
０によるランダムアクセス時の対応するメモリ制御信号
が供給される。

上記構成において、第２図を参照しながら動作を説明す
る。

タイミング信号発生回路３２は、第２図に示すように、
タイミング信号Ｔ１．Ｔ２．ＲＡＳＰ。

ＣＡＳＰ、、ＣＡＳＰ２．ＴＲＰ、ＯＥＰを出力する。

メモリ制御信号発生回路４０は、これらタイミング信号
Ｔ２．”ｒ２．ＲＡＳＰ、ＣＡＳＰ、。

ＣＡＳＰ２．ＴＲＰ、ＯＥＰに従って、制御信号ＲＳ、
、Ｃ８，，Ｒ３２，ｃｓ２およびメモリ制御信号ＲＡＳ
ｏ、ＣＡＳ１．ＤＴｌｏＥｌ。

ＣＡＳ２．ＤＴ１０Ｅ２を発生する。

メモリ制御信号ＲＡＳｏはメモリ１１．．１２の端子Ｒ
ＡＳに供給される。また、メモリ制御信号ＣＡＳ、、Ｃ
ＡＳ２はそれぞれメモリ１１．１２の端子ＣＡＳに供給
される。メモリ制御信号Ｄ　Ｔ　／　ＯＥ　１．　Ｄ　
Ｔ　／　ＯＥ　２はそれぞれメモリ１１．１２の端子「
〒／σＴに供給される。

メモリ１１．１２は、上記の如く、　　。

（１）端子ＤＴ１０Ｅの入力信号が“１”のとき、ラン
ダムアクセスモードとなり、（２）端子ＲＡＳの入力信
号の立下がりタイミングで端子■〒１０Ｅの入力信号が
“０”のときは−、転送サイクルモードとなる。

また、メモリ１１１．１２は、リフレッシュ方式として
いわゆるｒＲＡＳビフォアＣＡＳリフレッシュ方式」を
採用しているので、 （３）端子ＲＡＳの入力信号が端子ＣＡＳの入力信号よ
り早く立ち下がったときは、外部から与えられるアドレ
スデータを受付け、 （４）端子ＣＡＳの入力信号が端子ＲＡＳの入力信号よ
り早く立ち下がったとき、外部からのアドレスデータを
受付けず、内部で発生されるアドレスデータに従ってリ
フレッシュ動作を行うリフレッシュモードとなる。

第２図において、タイミング信号Ｔ１が“１″の期間は
、輝度データメモリの端子ＲＡＳに供給されるメモリ制
御信号ＲＡＳ、が立ち下がるタイミングで、端子ＤＴ１
０Ｅ−に供給されるメモリ制御信号Ｄ　Ｔ　／　ＯＥ　
ｌか“０”となっているので、この輝度データメモリ１
１は転送サイクルモードに設定される。また、着色デー
タメモリ１２の端子ＣＡＳに供給されるメモリ制御信号
ＣＡＳ２が、端子ＲＡＳに供給されるメモリ制御信号Ｒ
ＡＳＯより早く立ち下がるので、この着色データメモリ
１２はリフレッシュサイクルモードとなる。

一方、タイミング信号Ｔ２が“１′の期間においては、
詳細は省略するが、輝度データメモリ１１がリフレッシ
ュサイクルモードとなり、着色データメモリ１２が転送
サイクルモードとなる。

また、タイミング信号Ｔ１が“１″の期間は、制御信号
ＲＳ、、Ｃ８，が順次“０”となり、３ステートバッフ
ァ６１．６２を順次活性状態とする。これにより、輝度
データメモリ１１のアドレス端子Ａｏ−Ａ７に、３ステ
ートバツフア６１゜６２の出力が順次供給される。３ス
テートバツフア６１の出力は、第２図に示すように、制
御信号Ｒ８，が“０”の期間に、端子ＲＡＳに供給され
るメモリ制御信号ＲＡＳｏが立ち下がるので、転送行ア
ドレスデータＲＡＤ、とじて認識される。

３ステートバツフ７６２の出力は、制御信号テ否、が“
０”の期間に、端子ＣＡＳに供給されるメモリ制御信号
ＣＡＳ、が立ち下がるので、転送列アドレスデータＣＡ
Ｄ１として認識される。

なお、３ステートバツフア６１．６２の出力は、着色デ
ータメモリ１２にも供給されるが、このとき、着色デー
タメモリ１２はリフレ・ソシュサイクルモードにあり、
上記の如く、外部からのアドレスデータを受付けないの
で、リフレ・ソシュ動作が悪影響を受けることはない。

同様に、タイミング信号Ｔ２が“１”の期間には、３ス
テートバッファ６３．６４が順次活性状態となり、その
出力がそれぞれ着色データメモリ１２において、転送行
アドレスデータＲＡＤ２、転送列アドレスデータＣＡ　
Ｄ　２として認識される。

この場合も、３ステートバッファ６３．６４の出力が着
色データメモリだけでなく、輝度データメモリ１１にも
供給されるが、このメモリ１１が外部からのアドレスデ
ータを受付けないので、そのリフレッシュ動作が悪影響
を受けることがない。

以上述べたようにこの実施例は、各水平走査期間の水平
ブランキング期間を、互いに位相が異なる２つのタイミ
ング信号Ｔ　１　’＋　Ｔ２によって２つの期間に時分
割し、タイミング信号Ｔ１が“１”の期間は、輝度デー
タメモリ１１を転送サイクルモードでアクセスし、着色
データメモリ１２をリフレッシュサイクルモードでアク
セスし、タイミング信号Ｔ２が“１”の期商は、逆に、
゛輝度データメモリ１１をリフレッシュサイクルモード
でアクセスし、着色データメモリ１２を転送サイクルモ
ードでアクセスするようにしたものである。

このような構成によれば、輝度データメモリ１１と着色
データメモリ１２との転送サイクルモード期間が時間的
にずれるので、２つのメモリ１１．１２のアドレスデー
タを１本化するようにしても、２つのメモリ１１．１２
の転送アドレスデータが衝突することがない。これによ
り、アドレスバスの配線の簡素化を図ることができる。

また、ランダムアクセスモードに関しては、３ステ一ト
バッファ６３．６４をメモリ１１．１２で共用すること
ができるので、アドレス供給回路の簡素化を図ることが
できる。

また、メモリ１１．１２をＣＡＳビフォアＲＡＳリフレ
ッシュ方式のリフレ・ソシュサイクルモードでアクセス
する場合には、端子ＣＡＳの入力信号が端子ＲＡＳの人
力信号より早く立ち下がるようにしているので、リフレ
ッシュサイクルモードにあるメモリが転送サイクルモー
ドにあるメモリの転送アドレスデータによって悪影響を
受けることがない。

さらに、この実施例は、各メモリ１１．１２間で転送サ
イクルモードとリフレ・ソシュサイクルモードとの順番
を逆にしただけであるため、転送サイクルモードとリフ
レッシュサイクルモードに要する時間は従来と全く変わ
らない。したがって、この実施例では、メモリ１１．１
２の転送サイクルモードとリフレッシュサイクルモード
によってマイクロプロセッサ８０のランダムアクセスモ
ードが待たされる時間が従来と変わらず、マイクロプロ
セッサ８０のランダムアクセス効率力く低下することも
ない。

以上の説明では、メモリ１１．１２をそれそ゛れ１つの
デュアルポートダイナミ・ツクＲＡＭで（Ｒ成する画像
メモリ１０の制御を説明した力（、この発明は、各メモ
リ１１．１２をアドレスの指定の仕方が同じ複数のデュ
アルポートダイナミ・ツクＲＡＭで構成する画像メモリ
１０の制御１こも適用可能なことは勿論である。

この場合、デュアルポートダイナミ・ツクＲＡＭの数が
多くなればなるほど、アドレスノくスの配線およびアド
レス供給回路の簡素化の効果を高めることができる。

また、この発明は、輝度データメモリ１１と着色データ
メモリ１２から成る画像メモリ以外のアドレスの指定の
仕方が異なる２種のデュアルポートダイナミックＲＡＭ
からなる画像メモリ１０の制御にも適用可能なことは勿
論である。

この他にも、この発明は、その要旨を逸脱しない範囲で
種々様々変形実施可能なことは勿論である。

［発明の効果］ 以上述べたようにこの発明によれば、画像メモリを構成
する複数のデュアルポートダイナミックＲＡＭのアドレ
スバスを１本化することが可能なので、アドレスバスの
配線の簡素化およびアドレス供給回路の構成の簡素化を
図ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図の動作を説明するために示すタイミングチャ
ート、第３図は従来の画像メモリ制御装置の構成を示す
回路図である。 １０・・・画像メモリ、１１・・・輝度データメモリ、
１２・・・着色データメモリ、２０・・・出力回路、２
１・・・４ビットＰ／Ｓ変換回路、２２．２３・・・ラ
ッチ回路、２４・・・選択回路、３１・・・表示クロッ
ク回路、３２・・・タイミング信号発生回路、３３・・
・Ｙアドレスカウンタ、１／１２変換回路、４０．５０
・・・メモリ制御信号発生回路、６１〜６６・・・３ス
テートバツフア、７０・・・ノアゲート群、８０・・・
マイクロプロセッサ。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 表示のためにランダムアクセスポートからシリアルアク
   セスポートに画像データを転送するときの転送元アドレ
   スの指定の仕方が互いに異なる第１、第２のデュアルポ
   ートダイナミックＲＡＭから成る画像メモリと、 各水平ブランキング期間に設定された第１、第２の期間
   のうちの第１の期間においては、上記第１のデュアルポ
   ートダイナミックＲＡＭをそのランダムアクセスポート
   からシリアルアクセスポートに画像データを転送する転
   送サイクルモードでアクセスし、上記第２のデュアルポ
   ートダイナミックＲＡＭを、転送サイクルモード用のア
   ドレスデータによるアドレス指定を禁止してランダムア
   クセスポートに蓄積された画像データをリフレッシュす
   るリフレッシュサイクルモードでアクセス上記第２の期
   間においては、上記第１のデュアルポートダイナミック
   ＲＡＭを上記リフレッシュサイクルモードでアクセスし
   、上記第２のデュアルポートダイナミックＲＡＭを上記
   転送サイクルモードでアクセスするメモリアクセス手段
   とを具備したことを特徴とする画像メモリ制御装置。