KR930009803B1 - 고해상도 칼라그래픽 처리장치 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 블럭도
제 2 도는 제 1 도중의 상세회로도
* 도면의 주요부분에 대한 부호의 설명
10 : 비디오프로세서 11 : 프레임 메모리부
12 : 칼라팔레트부 13 : 제 2 메모리부
14 : 중계부 15 : 비디오정보전송제어부
16, 17 : 제1, 2 클럭발생기.
본 발명은 화사처리장치에 관한 것으로, 특히 퍼스널콤퓨터(Personal Computer
)와 모니터(Monitor)사이에 접속되어 상기 퍼스널콤퓨터에서 처리되어진 영상정보를 색신호로 변환하여 모니터에 공급하는 색처리장치에 관한 것이다.
일반적으로 칼라그래픽(Color Graphic) 처리회로는 퍼스널콤퓨터와 칼라모니터 사이에 접속되어 상기 퍼스널콤퓨터에서 처리된 영상정보를 색신호로 변환하여 복합동기신호와 함께 상기 칼라모니터로 출력하여 모니터의 스크린상에 상기 영상정보를 여러가지 색으로 표시되도록 하는 장치를 말하며, 상기 칼라그래픽 처리회로의 성능은 해상도 및 표현할 수 있는 색의 수로서 결정된다.
상기 해상도도는 모니터의 스크린의 분해능률을 크게하여 향상할 수 있으며 상기 표현할 수 있는 영상정보를 구성하는 비트수에 의해 결정된다. 그러므로 해상도 및 표현할 수 있는 색의 수를 향상하기 위해서는 처리데이터량의 증가로 인하여 회로의 구성이 복잡하게 되거나 데이터처리를 제어하기 위한 마이프로콤퓨터를 내장하는 문제점이 있었다.
따라서 본 발명의 목적은 칼라그래픽 처리회로의 구성을 간소화하면서 고해상도 및 표현색수를 향상할 수 있는 고해상도 칼라그래픽 장치를 제공함에 있다.
이하 본 발명을 첨부한 회로를 참조하여 상세히 설명한다.
제 1 도는 본 발명의 블럭도로서, 퍼스널콤퓨터로부터 인입되는 그래픽모드에 대한 디지탈정보를 제어처리 하기 위한 비디오프레세서(10)와, 상기 비디오프로세서(10)에서 생성된 비디오데이터를 입력포트를 통해 입력하여 저장하는 한편 저장되어진 순서에 따라 저장되어진 비디오데이터를 저장구역별로 독출하여 일정수의 출력단자들을 통해 출력하는 프레임 메모리부(11)와, 상기 프레임메모리(11)의 출력포트들로부터 인입되는 비디오데이터의 해당하는 색신호들과 복합동기신호를 발생하여 모니터로 출력하는 칼라팔레트부(Colar Palette)부(12)와, 상기 비디오프로세서(10)에서 처리된 제어데이터를 저장하기 위한 제 2 메모리부(13)와, 상기 비디오프로세서(10)와 퍼스널콤퓨터간의 상호 정보전송을 중계하기 위한 중계부(14)와, 상기 비디오프로세서(10)의 제어하에 상기 프레임메모리부(11)의 저장구역별 어드레스 인입시기 및 데이터 독출시기 및 출력을 제어하고 상기 칼라팔레트부(12)의 출력을 제어하기 위한 비디오정보전송제어부(15)와, 상기 비디오프로세서(10)에 필요한 시스템 클럭역을 발생하여 공급하는 제 1 클럭방생부(16)와, 상기 칼라팔레트부(12)및 비디오정보전송제어부(15)에 필요한 다수의 클럭펄스열들을 발생하여 상기 메모리부 및 비디오정보전송제어부(15)에 공급하는 제 2 클럭발생부(17)로 구성한다.
상술한 제 1 도를 상세히 설명한다.
비디오프로세서(10)는 제작자에 의해 미리 프로그램 되어진 프로그램들에 의해 중계부(16)를 통해 인입되는 그래픽 정보에 대한 디지탈데이터를 처리하여 상기 디지탈데이터에 대한 한화면 분량의 병렬형태를 갖는 비디오데이터를 발생하여 순차적으로 프레임메모리부(11)에 저장한다. 그리고 상기 비디오프로세서(10)는 상기 그래픽정보에 대한 디지탈데이터와 상기 디지탈데이터를 처리함에 생성된 제어데이터들을 제 2 메모리부(13)에 일시 저장하게 되며 프레임메모리부(11) 및 칼라팔레트(12)를 제어하기 위한 일정수의 어드레스 및 어드레스 인에이블신호들과 기준 동기신호들을 발생하여 비디오정보전송제어부(15)로 공급한다. 그리고 중계부(14)는 퍼스널콤퓨터와 상기 비디오프로세서간의 상호정보전송을 수행하며 주로 퍼스널콤퓨터의 제어에 의해 작동된다. 또한 제 1 클럭발생부(16)는 상기 비디오프로세서(10)가 동작할 수 있도록 클럭열을 발생하여 공급한다. 프레임 메모리부(11)는 상기 비디오프로세서(10)로부터 입력포트로 인입되는 비디오데이터를 일시 저정하는 한편 저장되어진 순서에 따라 비디오데이터를 독출하여 칼라팔레트부(12)로 출력하는 기능을 수행하기 위해 병렬비디오데이터를 인입하는 입력포트와 독출된 비디오데이터를 출력하는 두개의 출력단자를 구비하고 있다. 그리고 상기 프레임 메모리부(11)는 일정 저장용량(64Kbyte)을 갖는 다수개(32)의 듀얼포트 메모리로 구성하며 양출력단자들을 통해서는 일정주기로 각각 한 비트씩의 비디오데이터를 출력한다.
그리고 비디오정보전송제어부(15)는 상기 비디오프로세서(10)로부터 일정비트수의 어드레스와 로우 및 칼러어드레스 스트로브신호, 기준수직 동기신호, 기준수평 동기신호, 블랭크신호들을 인입하고 상기 입력신호를 처리하여 상기 프레임 메모리부(11)의 저장구역별 어드레스 인입시기와 독출시기 및 비디오데이터 출력작동을 제어하고 칼라팔레트부(12)의 색신호 출력을 제어하게 된다. 이때 발생되는 신호들은 저장구역별 로우어드레스 스트로브신호들 및 칼럼어드레스 스트로브신호들과 독출 인에이블신호들 및 출력동기펄스, 복합동기신호, 제 2 블랭크신호가 있다.
칼라팔레트부(12)는 자체내에 각종색에 대한 색데이터가 내장되어 있고 또한 디지탈 데이터를 아날로그 신호로 변환하는 D-A변환기 내장되어 있어서 상기 프레임 메모리부(11)로부터 인입되는 두개의 시리얼형태의 비디오데이터를 각각 8비트씩 될때까지 축적하여 축적된 8비트의 비디오데이터에 해당하는 색데이터를 검출하고 검출된 색데이터를 D-A변환하여 적색(Red : 이하 R이라함)신호와 청색(Blue : 이하 B라함)신호, 녹색(Green : 이하 G라함)신호를 발생하는 한편 상기 비디오정보전송제어부(15)로부터 인입되는 복합동기신호와 제 2 블랭크신호에 의해 기준복합신호를 발생하여 상기 복합 동기신호와 함께 상기 R, G, B를 모니터에 공급한다. 한편 제 2 클럭발생기(17)는 제1-4클럭펄스열을 발생하여 상기 제1-4펄스열들중 제1-3클럭펄스열을 상기 칼라팔레트부(12)에 공급하며 그리고 제1-4클럭펄스열들중 제2-4클럭펄스열들은 상기 비디오정보전송제어부에 공급한다.
상기 제1-4클럭펄스열들을 설명하면 제 1 클럭펄스열은 상기 칼라팔레트부(12)를 작동시키기 위한 대략 85MHZ의 주파수를 갖는 비디오 클럭펄스열이고, 제2, 3클럭펄스열은 상기 제 1 클럭펄스열을 4분주한 것이고, 제 4 클럭펄스열은 상기 제 1 클럭펄스열을 8분주한 것이다. 그리고 부가 설명하면 제2, 3클럭펄스열은 상호 일정 위상차를 가질 수 있다.
제 2 도는 제 1 도중 비디오정보전송제어부(15)에 대한 상세한 회로도로서, 디코더(21) 및 논리합소자(OR1)와 두개의 논리곱소자(AND1, AND2)로 구성되어 비디오프로세서(10)의 어드레스중 일정비트수의 제 2 임의 어드레스신호와 칼러어드레스 스트로브신호에 의해 저장구역별 칼럼어드레스 인입을 제어하기 위한 다수개의 칼럼어드레스 스트로브신호들을 발생하는 칼럼어드레스 인입지정수단과, 비디오프로세서(10)의 어드레스중 일정비트수의 제 1 임의 어드레스신호와 로우어드레스 스트로브신호에 의해 저장구역별 로우어드레스 인입을 제어하기 위한 다수개의 로우어드레스 스트로브신호들을 발생하는 팔회로(20)와, 디코더(22) 및 래치회로(23)와 4개 부논리곱소자(NAND1-NAND4)로 구성되어 비디오프로세서(10)의 어드레스중 일정비트수의 제 3 임의 어드레스신호와 블랭크신호에 의해 저장구역별 독출시기를 제어하기 위한 다수개의 독출인에이블신호를 발생하는 저장구역별 독출제어수단과, 두개의 플립플롭(F1, F2) 및 두개의 논리곱소자(AND3, AND4)로 구성되어 비디오프로세서(10)의 블랭크신호와 제 2 클럭발생기(17)의 제2-4클럭펄스열들에 의해 프레임 메모리부(11)의 출력을 제어하기 위한 출력동기 펄스열들을 발생하는 프레임 메모리부 출력제어수단과, 4개의 플립플롭(F3-F6) 및 논리곱소자(AND5)로 구성되어 비디오프로세서(10)의 블랭크신호와 수평 및 수직동기와 제3, 4클럭펄스열에 의해 칼라팔레트부(12)의 출력을 제어하기 위한 복합동기신호 및 제 2 블랭크신호를 발생하는 비디오동기제어수단으로 구성된다.
따라서 상술한 제 2 도를 상세히 설명한다.
디코더(31)는 라인(201)을 통해 비디오프로세서(10)로부터 인가되는 칼럼어드레스 스트로브신호의 논리상태에 따라 작동되며 작동시 비디오프로세서(10)로부터 인가되는 어드레스(A0)의 논리상태에 따라 제 1 출력단자(Y0)나 제 2 출력단자(Y1)를 로우논리상태를 유지하게 하며, 한편 논리합소자(OR1)는 라인(201)상의 칼럼어드레스 스트로브신호와 라인(203)을 통해 인가되는 어드레스(A14)와 논리합 연산한다. 이때 논리곱소자(AND1)는 상기 디코더(21)의 제 1 출력단자(Y0)의 출력과 상기 논리합소자(OR1)의 출력을 논리곱 연산하여 제 2 칼럼어드레스 스트로브신호(VCAS0)를 발생하여 프레임 메모리부(11)에 인가하고, 그리고 논리곱소자(AND2)는 상기 디코더(21)의 제 2 출력단자(Y1)의 출력과 상기 논리합소자(OR1)의 출력을 논리곱 연산하여 제 3 칼럼어드레스 스트로브신호(VCAS1)를 발생하여 프레임 메모리부(11)로 출력한다.
상기 두라인(202, 203)상의 두 비트의 어드레스가 제 2 임의 어드레스신호가 되며 디코더(21) 및 논리합소자(OR1)와 두개의 논리곱소자(AND1, AND2)로 구성된 부분이 칼럼어드레스 인입지정수단이 된다.
한편 팔회로(20)는 4라인(204-207)을 통해 인입되는 비디오프로세서(10)의 어드레스들(A21, A22, A25, A26)과 라인(208)을 통해 인입되는 비디오프로세서(10)의 로우어드레스 스트로브(RAS)신호에 의해 4개의 제2-5의 로우어드레스 스트로브 신호들을 발생하여 프레임 메모리부(11)로 인가한다. 그리고 디코더(22) 및 래치회로(23)와 4개의 부논리곱소자(NAND1-NAND4)로 구성된 저장구역별 독출제어수단의 작동을 살펴보면, 디코더(22)는 상기 두라인(204, 205)상의 두비트 어드레스(A21, A22)를 디코딩하여 상기 두비트 어드레스(A21, A22)의 논리값에 따라 제1-4출력단자들(Y0-Y3)중 어느한 출력단자상에만 하이 논리상태를 유지하게 한다.
상기 디코더(22)의 출력을 4개의 입력단자(D0-D3)로 입력하는 래치회로(23)는 상기 4입력단자(D0-D3)상의 디코더(22)의 출력을 라인(209)을 통해 비디오프로세서(10)로부터 클럭단자(CLK)로 인가되는 전송제어신호에 의해 4개의 출력단자(Q0-Q3)를 통해 래치출력하는데 이는 상기 디코더(22)의 출력을 전송제어신호에 동기시키는 기능을 수행한다.
이때 4개의 부논리곱소자(NAND1-NAND4)들은 라인(210)을 통해 비디오프로세서(10)로부터 인입되는 블랭크신호와 상기 래치회로(23)의 4개의 출력단자(Q0-Q4)중 한 출력단자상의 출력신호와 부논리곱 연산함으로 제1-4독출인에이블신호(SOE0-SOE3)들을 발생하여 프레임 메모리부(11)로 출력한다. 그리고 상기 4개의 어드레스신호(A21, A22, A25, A26)들이 제 1 임의 어드레스신호에 해당하여 상기 4개의 어드레스신호중 두개의 어드레스(A21, A22)들은 제 3 임의 어드레스신호에 해당한다.
또한 플립플롭(F1)과 두개의 논리곱소자(AND3, AND4)로 구성된 프레임메모리 출력제어수단을 설명하면, 플립플롭(F1)은 라인(210)상의 블랭크신호를 제 2 클럭발생기(17)로부터 라인(212)를 통해 인입되는 제 3 클럭펄스열에 동기시켜 두개의 논리곱소자(AND3, AND4)에 인가하며 이때 논리곱소자(AND3)는 상기 플립플롭(F1)의 출력과 제 2 클럭발생기(17)로부터 라인(211)을 통해 인가되는 제 2 클럭펄스열과 논리곱 연산하여 블랭크신호와 제 2 클럭펄스열을 합성한 제 1 출력동기 펄스열을 프레임 메모리부(11)에 공급하며, 또한 논리고소자(AND4)도 상기 플립플롭(F1)의 출력과 상기 라인(212)상의 제 3 클럭펄스열과 논리곱 연산하여 상기 블랭크신호와 제 3 클럭펄스열을 합성한 제 2 출력동기 펄스열을 프레임 메모리부(11)에 공급한다.
그리고 상기 플립플롭(F1)은 라인(213)을 통해 인가되는 제 4 클럭펄스열에 의해 작동주기가 결정된다. 한편 4개의 플립플롭(F2-F5)와 논리곱소자(AND5)로 이루어진 비디오동기 제어수단의 작동을 설명하면, 직렬 접속되어진 두개의 플립플롭(F2, F3)은 상기 라인(210)상의 블랭크신호를 상기 라인(212)상의 제 3 클럭펄스열에 의해 2단 래치하여 상기 블랭크신호를 제 3 클럭펄스열의 2주기 동안 지연시킨 제 2 블랭크신호를 칼라팔레트부(12)로 출력한다.
그리고 플립플롭(F4)은 비디오프로세서(10)로부터 라인(214)를 통해 인가되는 수평동기 신호를 상기 라인(212)상의 제 3 클럭펄스열에 의해 동기 출력하여 상기 수평동기신호를 제 3 클럭펄스열의 1주기만큼 지연되고 동기화된 시스템평동기신호를 논리곱소자(AND5)로 출력하며, 논리곱소자(AND5)는 상기 플립플롭(F5)의 출력과 비디오프로세서(10)로부터 라인(215)을 통해 인가되는 수직동기 신호를 논리곱 연산하여 제 3 클럭펄스열에 의해 동기 지연되어진 수평동기신호와 수평동기신호가 합성된 신호를 플리플롭(F5)의 입력단자(D)로 출력하고, 이때 플립플롭(F5)은 상기 논리곱소자(AND5)의 출력을 상기 라인(212)상의 제 3 클럭펄스열에 동기 출력하여 수평동기신호와 수직동기신호를 합성화 하고 제 3 클럭펄스열로 동기화되어진 복합동기신호를 칼라팔레트부(12)로 출력한다. 그리고 상기 4 개의 플립플롭(F2-F5)의 작동은 상기 플립플롭(F1)의 경우와 마찬가지로 라인(213)상의 제 4 클럭펄스열에 의해 주기적으로 작동한다.
상술한 바와같이 본 발명은 듀열포트 메모리들을 이용하여 화면의 분해등을 향상하여 종래의 메모리 구성에 비해 1/2에 해당하는 메모리 용량으로 동일한 해상도를 유지하는 동시에 회로의 동적 및 구성을 간소화하며 상기 메모리부와 칼라팔레트부를 간단한 논리소자들로 구성하여 원가절감의 상승효과 및 회로구성을 간소하고 편리하게 할 수 있는 이점이 있다.
Claims (2)
- 퍼스널콤퓨터 영상정보를 처리하여 모니터를 통해 표시하는 화상처리 장치에 있어서, 퍼스널콤퓨터로부터 인입되는 그래픽모드에 대한 디지탈정보를 제어처리하기 위한 비디오프로세서(10)와, 상기 비디오프로세서(10)에서 생성된 비디오데이터를 입력포트를 통해 입력하여 저장하는 한편 저장되어진 순서에 따라 저장되어진 비디오데이터를 저장구역별로 독출하여 일정수의 출력단자들을 통해 출력하는 프레임 메모리부(11)와, 상기 프레임메모리(11)의 출력포트들로부터 인입되는 비디오데이터의 해당하는 색신호들과 복합동기신호를 발생하여 모니터로 출력하는 칼라팔레트부(12)와, 상기 비디오프로세서(10)에서 처리된 제어데이터를 저장하기 위한 제 2 메모리부(13)와, 상기 비디오프로세서(10)와 퍼스널콤퓨터간의 상호 정보전송을 중계하기 위한 중계부(14)와, 상기 비디오프로세서(10)의 제어하에 상기 프레임 메모리부(11)의 저장구역별 어드레스 인입시기 및 데이터 독출시기 및 출력을 제어하고 상기 칼라팔레트부(12)의 출력을 제어하기 위한 비디오정보전송제어부(15)와, 상기 비디오프로세서(10)에 필요한 시스템 클럭열을 발생하여 공급하는 제 1 클럭발생부(16)와, 상기 칼라팔레트부(12) 및 비디오정보전송제어부(15)에 필요한 다수의 클럭펄스열들을 발생하여 상기 칼라팔레트부 및 비디오정보전송제어부(15)에 공급하는 제 2 클럭발생부(17)로 구성함을 특징으로 하는 고해상도 칼라그래픽 처리장치.
- 제 1 항에 있어서, 비디오프로세서(10)의 어드레스중 일정비트수의 제 2 임의 어드레스신호와 칼러어드레스 스트로브신호에 의해 저장구역별 칼럼어드레스 인입을 제어하기 위한 다수개의 칼럼어드레스 스트로브신호들을 발생하는 칼럼어드레스 인입지정수단과, 비디오프로세서(10)의 어드레스중 일정비트수의 제 1 임의 어드레스신호와 로우어드레스 스트로브신호에 의해 저장구역별 로우어드레스 인입을 제어하기 위한 다수개의 로우어드레스 스트로브신호들을 발생하는 팔회로(20)와, 비디오프로세서(10)의 어드레스중 일정비트수의 제 3 임의 어드레스신호와 블랭크신호에 의해 저장구역별 독출시기를 제어하기 위한 다수개의 독출인에이블신호를 발생하는 저장구역별 독출제어수단과, 비디오프로세서(10)의 블랭크신호와 제 2 클럭발생기(17)의 제2-4클럭펄스열들에 의해 프레임 메모리부(11)의 출력을 제어하기 위한 출력동기 펄스열들을 발생하는 프레임 메모리부 출력제어수단과, 비디오프로세서(10)의 블랭크신호와 수평 및 수직동기와 제3, 4클럭펄스열에 의해 칼라팔레트부(12)의 출력을 제어하기 위한 복합동기신호 및 제 2 블랭크신호를 발생하는 비디오동기 제어수단으로 구성함을 특징으로 하는 고해상도 칼라그래픽 처리장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890005709A KR930009803B1 (ko) | 1989-04-29 | 1989-04-29 | 고해상도 칼라그래픽 처리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890005709A KR930009803B1 (ko) | 1989-04-29 | 1989-04-29 | 고해상도 칼라그래픽 처리장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900016903A KR900016903A (ko) | 1990-11-14 |
| KR930009803B1 true KR930009803B1 (ko) | 1993-10-11 |
Family
ID=19285737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890005709A KR930009803B1 (ko) | 1989-04-29 | 1989-04-29 | 고해상도 칼라그래픽 처리장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930009803B1 (ko) |
-
1989
- 1989-04-29 KR KR1019890005709A patent/KR930009803B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900016903A (ko) | 1990-11-14 |
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