JPH01201785A - グラフィックシステム - Google Patents

グラフィックシステム

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JPH01201785A
JPH01201785A JP63325706A JP32570688A JPH01201785A JP H01201785 A JPH01201785 A JP H01201785A JP 63325706 A JP63325706 A JP 63325706A JP 32570688 A JP32570688 A JP 32570688A JP H01201785 A JPH01201785 A JP H01201785A
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JP
Japan
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dram
read
request
graphics
graphics system
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Pending
Application number
JP63325706A
Other languages
English (en)
Inventor
Jean-Michel Callemyn
ジャン‐ミッシェル・カルミーユ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
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Pending legal-status Critical Current

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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
    • G—PHYSICS
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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  • General Engineering & Computer Science (AREA)
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  • Image Generation (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、グラフィックシステムであって、このグラフ
ィックシステムは、当該グラフィックシステムを制御す
るプログラムメモリを有する制御マイクロコンピュータ
と、グラフィックディスプレイスクリーンと、表示情報
ワードを記憶するダイナミック・ランダム・アクセス・
メモリ（以後ＤＲＡＭと称する）と、グラフィックコン
トローラとをデータ、制御およびアドレスバスにより互
いに接続して有しており、前記のグラフィックコントロ
ーラは、 ・グラフィックプロセッサ（ＭＣＬＰ）と、・同期発生
器と関連するスクリーンプロセッサ（ＤＣＬＰ）と、 ・マイクロコンピュータインターフェースと、・ＤＲＡ
Ｍコントローラと を具えており、前記のＤＲＡＭコントローラは、各アク
セス要求に応じてＤＲＡＭのライン制御信号（ＲＡＳ）
およびカラム制御信号（ＣＡＳ）のシーケンスを発生す
る信号発生手段を具え、前記のアクセス要求はリフレシ
ュ要求とするか或いは前記のスクリーンプロセッサ（Ｄ
ＣＬＰ）から生じるウィンドウの情報アイテムの読出し
要求とするか或いは前記のグラフィックプロセッサ（Ｍ
ＣＬＰ）から生ずる又は前記のマイクロプロセッサから
前記のインターフェースを介して生ずる単一アドレスに
対するアクセス要求（ＲＥＱ１、　ＲｕＯ２）　とする
ことができ、前記のＤＲＡＭコントローラは更に前記の
アクセス要求が同時に生じた場合にこれらアクセス要求
を調整するアービトレーション装置を具えている当該グ
ラフィックシステムに関するものである。
グラフィックシステムは、ライン順次走査を採用してい
る陰極線管スクリーン上の像の表示に関連する産業で周
知である。画素はダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）に記憶される。
〔従来の技術〕
このようなグラフィックシステムでは、ＤＲＡＭメモリ
の駆動、すなわち読出しおよび書込みが、アクセス要求
をフォーミュレートする種々のプロセスモジュールによ
り行なわれる。これらのアクセス要求は同時となるおそ
れがあり、これらの実行を同時に行なうことができない
。従って調整を行なうアービトレーション手段を設ける
必要がある。
この調整を行なうための既知の優先論理システムはフラ
ンス国特許公告第２５９３３０４号明細書に記載されて
おり、このフランス国特許公告明細書はインテル（Ｉｎ
ｔｅｌ）社によって１９８６年１月１７日に出願された
米国特許出願第８１９７２７号明細書に対応し、このシ
ステムの実行はインテル社の技術パンフレットＡＰ　２
７０　、特にその第１９頁に記載されたｌＮＴｌ！Ｌグ
ラフィックコントローラに８２７８６に見られる。
この既知のシステムは、ユーザの選択に応じてアクセス
要求に優先度を割当てる種々のパラメトリックレジスタ
を用いている。
（発明が解決しようとする課題〕 上述した従来の解決策は比較的複雑であり、またユーザ
は最高の性能レベルを与えるために順次の試験を行なう
必要があり、更に上述した装置の技術的な構成部分は比
較的高価となる。
本発明の目的は、特にユーザをして確実に実行の途中に
デッドタイムがないようにするとともに、技術的な構成
が簡単でコンパクトであり、従って経済的となるように
アクセス優先度を制御するグラフィックシステムを提供
せんとするにある。
〔課題を解決するための手段〕
本発明は、グラフィックシステムであって、このグラフ
ィックシステムは、当該グラフィックシステムを制御す
るプログラムメモリを有する制御マイクロコンピュータ
と、グラフィックディスプレイスクリーンと、表示情報
ワードを記憶するダイナミック・ランダム・アクセス・
メモリ（以後ＤＲＡＭと称する）と、グラフィックコン
トローラとをデータ、制御およびアドレスバスにより互
いに接続して有しており、前記のグラフィックコントロ
ーラは、 ・グラフィックプロセッサ（ＭＣＬＰ）と、・同期発生
器と関連するスクリーンプロセッサ（ＤＣＬＰ）と、 ・マイクロコンピュータインターフェースと、・ＤＲＡ
Ｍコントローラと を具えており、前記のＤＲＡＭコントローラは、各アク
セス要求に応じてＤＲＡＭのライン制御信号（ＲＡＳ）
およびカラム制御信号（ＣＡＳ）のシーケンスを発生す
る信号発生手段を具え、前記のアクセス要求はリフレシ
ュ要求とするか或いは前記のスクリーンプロセッサ（Ｄ
ＣＬＰ）から生じるウィンドウの情報アイテムの読出し
要求とするか或いは前記のグラフィックプロセッサ（Ｍ
ＣＬＰ）から生ずる又は前記のマイクロプロセ・ンサか
ら前記のインターフェースを介して生ずる単一アドレス
に対するアクセス要求（ＲＥＱ１、　ＲＥＱ２）　とす
ることができ、前記のＤＲＡＭコントローラは更に前記
のアクセス要求が同時に生じた場合にこれらアクセス要
求を調整するアービトレーション装置を具えている当該
グラフィックシステムにおいて、 ウィンドウの情報アイテムの前記の読出し要求が、前記
のウィンドウの記述を読む単一ワードに対する少なくと
も１つのアクセス要求（Ｒ２Ｏ３）と、前記のウィンド
ウの画素を読む複数個のワードのバースト読出し要求（
ＲＡＦ）　とを有し、前記のアービトレーション装置は
、単一アドレスに対する前記のアクセス要求（ＲＥＱｌ
、　ＲＥＱ２．　Ｒ２Ｏ３）間の第１要求選択（ＲＥＱ
Ｓ）の選択先読みを実行する第１アービトレーション手
段（ＢＵＳＡＲ）　（以後内部バスインターフェースと
称する）と、前記の第１要求選択（ＲＥＱＳ）と前記の
リフレッシュ要求（ＲＥＱＦＲ）とバースト読出し要求
（ＲＡＦ）との間の第２要求選択を実行する第２アービ
トレーション手段とを具え、この第２アービトレーショ
ン手段と前記の信号発生手段とが、有限数の状態を有す
る自動システムを具える同一モジュール（ＡＩＪＴＯ）
内に設けられていることを特徴とする。
本発明によれば、ＤＲＡＭに対するグラフィックシステ
ムのアクセスが２つの相補的なアービトレーションシス
テムによって制御される。第１アービトレーション手段
は単一メモリワードに対するアクセス（低速アクセスと
も称する）間を排他的に調整し、一方第２アービトレー
ション手段はバーストアクセス（高速アクセスとも称す
る）間を実質的に調整する。単一ワードに対する選択先
読みは、ＤＲＡＭ中への画素の読込みがスクリーン上の
画素の表示を決して遅延させないようにデイスプレィア
クセス自体に優先度を与える。第２アービトレーション
手段と制御信号のシーケンスを発生する手段とを同一モ
ジュール内で結合させると、調整の判定を行なう時とこ
の調整を実行する時との間でデッドタイムがない状態が
得られるとともに、このようにすることにより技術的構
造をコンパクトにする。
ＤＲＡＭの周期的なリフレッシュは常に優先的とするこ
とができ、スクリーンの走査のライン帰線中或いはその
開始時に行なうことができる。
好適実施例では、前記スクリーンプロセッサには、各ス
クリーンラインの最終ウィンドウのすべての画素がＤＲ
ＡＭに読込まれた瞬時を検出し、この場合直ちに、すな
わち、表示の終了からの固定瞬時を待つことなくリフレ
ッシュ要求を発生させる手段が設けられているようにす
る。
ＤＲＡＭのリフレッシュ要求に対し最大の優先度を与え
ることにより、この要求の実行がライン帰線の開始を待
つことなくできるだけ早く開始され、ＤＲＡＭは各ライ
ンの最終画素の読出しの終了とこれらの表示の終了とを
分離する期間中不作動状態に保たれないように或いは不
十分に用いられないようになる。従って、本発明によれ
ば、リフレッシュは最早や固定瞬時で行なわれず、でき
るだけ早い可変瞬時でしかも各ライン帰線時のりフレツ
クスの平均期間に影響を及ぼすことなく行なわれる。
前述した既知のシステムでは、優先度の制御がユーザの
選択に応じたパラメータに応じて成される。
好適実施例では、前記の第１アービトレーション手段を
、グラフィックシステムが表示期間、リフレシュ期間、
ライン帰線期間或いはフレーム帰線期間中にあるか否か
に応じて選択先読み優先度を異ならせるように構成する
。
本例によれば、“ユーザが最良の選択をさがす必要なく
　ＤＲＡＭに対するアクセスを最大精度で最適に行なう
ことができる。
ＤＲＡＭの画素の高速読出しの処理高（スルーブツト）
はスクリーン上での画素の表示処理高よりも大きくする
ものであり、この目的のためには、スクリーンプロセッ
サが先入れ先出しくＦＩＦＯ）メモリを有し、このメモ
リが充満された際にこのメモリが信号を生じるようにす
る。本発明によれば、前記の自動システムを、前記の信
号を受けた際に進行中のバースト読出しを中断し、適切
な時に、待っている予備選択アクセスがあればこれに追
従するように構成する。
このようにすることにより、バーストアクセスが最大の
優先度を有するグラフィック期間中でさえも、また待ち
時間がある場合でさえもＤＲＡＭが未使用状態に保たれ
ることがなくなる。
ＤＲＡＭは、ユーザの選択時に４ビットモードおよびペ
ージモードの中から選択すべき編成モードに応じて編成
でき、ベージモードの場合メモリバンクのインターレー
スを行なって或いはこれを行なうことな（前記の選択を
制御マイクロコンピュータが率先して最初に行ない、次
にこれをＤＲＡＭコントローラのレジスタ内に記憶させ
る。
本発明の好適実施例では、前記の自動システムが前記の
レジスタに接続され、前記の選択に応じて編成モードと
なっているＤＲＡＭの制・御信号のシーケンスを発生す
るように構成されているようにする。
このようにすることにより、本発明によるグラフィック
システムは使用者の種々のモードの選択に適合するよう
になり、しかもＤＲＡＭに対するアクセスの編成の最適
化を使用者に保証するようになる。
本発明の好適例では、前記の自動システムをプログラマ
ブル論理アレイ（ＰＬＡ）の形態で構成する。
このようにすると、シリコン表面の利用面積が最少とな
り、従って技術的な構造が簡単且つ経済的となるように
保証される。
（実施例） 以下図面につき本発明を説明する。
第１図に示すグラフィックシステムはプログラムメモリ
（Ｍ　Ｐ　）付きの例えば６８０７０形のマイクロプロ
セッサ（Ｐ）を具えており、このマイクロプロセッサは
バスを介して例えばＭａｔｓｕｓｈｉｔａ社から市販さ
れているＭＮ４１２５７のようなりＲＡＭ及びグラフィ
ックディスプレイスクリーン（ＣＲＴ）に接続したグラ
フィックコントローラ（ＣＴ、ＧＲＡＰＲ）を制御する
。例えば３２個の並列パッケージを有する２５６キロビ
ツトのＤＲＡＭへのグラフィックコントローラ（ＣＴ、
ＧＲＡＰＲ）の接続は３２ビツトのデータバスＢＤと、
９ビツトのアドレスバスＢＡと、特にカラム制御（ＣＡ
Ｓ）及びライン制御（ＲＡＳ）用の信号シーケンスに対
する一組の制御ライン（ＣＴＲＬ）とで行なう。
所定シーケンスのこれらの信号によってＤＲＡＭにアク
セスを高データ速度にて読込ませることができる。なお
、上述したバスの寸法は、これに限定されるものではな
いこと勿論である。
グラフィックコントローラ（ＣＴ、ＧＲＡＰＩ）は同期
発生器（ＳＹＮ）に関連してスクリーン（ＣＲＴ）を制
御するデイスプレィプロセッサ（ＤＣＬＰ）を具えてい
る。ＤＲＡＭのデータ速度がデイスプレィデータ速度よ
りも速いことからして、ＤＲＡＭに読込まれる画素はデ
イスプレィプロセッサ（ＤＣＬＰ）に内蔵されるＦＩＦ
Ｏに一時的に記憶される。ＦＩＦＯが満たされると、こ
れは充満信号（ＢＵＳＹ）を出して、画素の読取りを直
ちに中止させることを要求する。
グラフィックコントローラはグラフィックプロセッサ（
ＭＣＬＰ）及び制御マイクロプロセッサと通信するシス
テムインターフェース（ＩＮＴ）も具えている。
ＤＲＡＭへのアクセル要求はグラフィックシステムの３
つのプロセッサ、即ち制御マイクロプロセッサ（Ｐ）と
、内部バスＢｌによって一緒に接続されるグラフィック
プロセッサ（ＭＣＬＰ）およびデイスプレィプロセッサ
（ＤＣＬＰ）とでフォーミニレートされる。
これらのアクセス要求を制御する（これは同時に行なう
ことができる）ために、本発明によるグラフィックコン
トローラは一方には内部バスアービトレータ（ＢＵＳＡ
Ｒ）を、他方にはＤＲＡＭコントローラ（ＣＴ、ＤＲＡ
Ｍ）を具えている。
ＤＣＬＰによってフォーミニレートされるアクセル要求
には２種類のものがあり、その１つは単一アドレスに対
するアクセス要求であり、他の１つは複数アドレスに対
するバーストのアクセス要求（ＲＡＦ）である。バース
トのアクセス要求は画素を読取って高データ速度でＤＣ
ＬＰのＦＩＦＯに供給するための専用の要求である。
第１図にはＤＲＡＭの単一アドレスに制御マイクロプロ
セッサからのアクセス要求（ＲＥＱＩ）、グラフィック
プロセッサからのアクセス要求（ＲＥＱ２）、デイスプ
レィプロセッサからのアクセス要求（ＲＥＱＳ）をそれ
ぞれ伝送するために設けるラインも記号的に示しである
。これらのアクセス要求は内部バスアービトレータ（Ｂ
ｔＪＲ３ＡＲ）での選択先読み処理の主題を形成する。
この選択先読みの結果が単一選択要求を選択したもの（
ＲＥＱＳ）であり、これをＤＲＡＭコントローラ（ＣＴ
、ＤＲＡＭ）に伝送する。
ＤＲＡＭコントローラはＤＣＬＰから到来するリフレッ
シュ要求（ＲＥＱＦＲ）およびバーストのアクセス要求
（ＲＡＦ）も受信する。このＤＲＡＭはこれら３つの要
求の調整を行なう。
ＣＲＴスクリーンの動作は周期的に１フレーム帰線期間
と、複数の走査期間とに分けて行なう。
各走査期間は画素表示期間と、ライン帰線期間とを含ん
でいる。
本例のシステムはアクセス要求に対して、これらの期間
の関数としての種々の優先順位を割当てることができる
。
画素表示期間中にＤＣＬＰのＦＩＦＯに供給するＤＲＡ
Ｍアクセスに最大優先度が与えられる。
これらの各アクセスは、先ずは準備期間を、ついで画素
を実際に読取る期間を含んでいる。実際上、単一アドレ
スに対するすべてのアクセス（ＲＥＱＳ）は準備アクセ
スであり、又、バーストのすべてのアクセス（ＲＡＦ）
は画素を実際に読取るアクセスである。準備読取りの後
にバーストの読取り（ＲＡＦ）に優先度を与えるか、又
は準備読取り（ＲＥＱＳ）に優先度を与えるようにする
。バーストの読取りはＦＩＦＯが充満される（ＢＵＳＹ
）際に中断させることができる。この場合には、バスア
ービトレータが、起り得る未決定の準備読取り（ＲＥＱ
Ｓ）に優先度を与える。ＲＥＱＳがなくなると、制御マ
イクロプロセッサにより要求される読取りを満足させる
ことができるが、ＦＩＦＯが空になり始めると直ちに画
素表示を考慮して、中断されたバーストの読取りを優先
度をもって続行させる。
ライン帰線期間中にも種々の優先順位が割当てられ、ま
ずはＤＲＡＭのリフレッシュ、第２番目として、つぎの
ラインの表示準備のためのＦＩＦＯの充満、第３番目と
して、ＭＣＬＰにより要求されるアクセス（ＲＥＱ２）
とマイクロプロセッサにより要求されるアクセス（ＲＥ
ＱＩ）に対スる追従動作に対してそれぞれ優先順位が割
当てられる。
本例の好適例ではＤＲＡＭのリフレッシュをできるだけ
早目に、即ちラインの最終画素が読取られると直ぐに行
なう。ＤＣＬＰが斯かる最終画素の読取り瞬時を検出す
るため、ＤＲＡＭのリフレッシュは本来のライン帰線の
少し前に開始させることができる。従って、ＤＲＡＭの
リフレッシュは可動瞬時に開始するのであって、例えば
ライン帰線期間の開始時のような固定瞬時に開始するの
ではない。このために、ＤＣＬＰは各ラインに対するバ
ーストの最終読取りが終了すると直ぐにリフレッシュ要
求をフォーミュレートする。
各場合にリフレッシュさせるライン数はＤＲＡＭのメモ
リ容量に依存するため、ＤＲＡＭは適当な時点、即ち例
えば４　ｍ５ｅｃ毎に完全にリフレッシュさせる必要が
ある。従って各場合に６本のＤＲＡＭラインをリフレッ
シュさせることにより、４　ｍ５ｅｃ毎に（４０００ｔ
ｌｓｅｃ　　：　６４ｔｔｓｅｃ　）　Ｘ　６ライン、
即ち３７５ラインをリフレッシュさせることができ、こ
れはグラフィック処理にとって十分である。上述したＤ
ＲＡＭに対する各リフレッシュは例えば２μｓｅｃ以内
に行われる。リフレッシュ期間後には先ず、ＦＩＦＯが
充満されるまでつぎのラインの画素へのアクセスを初期
化し、ついで内部バスのインターフェースに起り得る未
決定のアクセス要求に追従させる必要がある。この瞬時
には優先順位を低くすることにより、ＭＣＬＰからのア
クセス（ＲＥＱ２）及びマイクロプロセッサからのアク
セス（ＲＥＱＩ）だけを考慮する。
フレーム帰線期間中にはリフレッシュが優先的に行われ
、これは固定瞬時に周期的に行われる。
フレーム帰線期間の残りの時間は、先ずはＭＣＬＰから
のアクセス要求（ＲＥＱ２）に、ついでマイクロプロセ
ッサからのアクセス要求（ＲＥＱＩ）に割当てられる。
単一アドレスに対するアクセス要求、即ちＲＥＱ１、Ｒ
ＥＱ２およびＲＥＱ３は組合せ論理ゲートシステムで構
成するバスアービトレータ（ＢＵＳＡＲ）によって言周
整される。
第２図はＣＴ、ＤＲＡＭコントローラのアーキテクチャ
を示したものであり、これはコントローラとしてのすへ
ての機能特性を有するように、それを単一チップ上にす
べて形成し得るように設計する。これらの特性は、通常
任意タイプのＤＲＡＭおよび種々のＤＲＡＭ！成モード
、即ち４ビットモードにプル）や、インターレース（イ
ンターリーブ）したり、又はしなかったりするページモ
ードを有するグラフィックシステムに使用可能とする。
ＤＲＡＭコントローラ（ＣＴ、ＤＲＡＭ）はつぎのよう
なものを具えている。即ち、 Ａ）初期化レジスタ（ＩＮＩＲＥＧ）。
このレジスタは選択されるＤＲＡＭに特有で、このＤＲ
ＡＭの編成モード、例えば−度に４ページ又は６ページ
のリフレッシュや、４ビットモードでの編成や、インタ
ーレースしたり、又はしなかったりするページモードに
も特有で、しかも各メモリバンクの大きさにも特有のパ
ラメータを記憶する。初期化レジスタは例えば６ビツト
構成のものとすることができ、その内の； ＝　１ビツトはリフレッシュすべきページ数、４又は６
を示し、 一３ビットは６４Ｋか、２５６Ｋか又はＩＭのメモリバ
ンクに対する大きさを示し、 −１ビツトは４ビットモードであるか、否かを示し、 −１ビツトはインターレースモードであるか、否かを示
す。
先ず、上述したような特定のパラメータをロードコマン
ドＬＯＡＤ　Ｉを介して制御マイクロコンピュータによ
り初期化レジスタに位置付ける。動作中にはこれらの特
定パラメータ情報を後に詳述するＭＯＤラインにて利用
することができる。
Ｂ）リフレッシュ制御モジュール（ＦＲＣＴＲＬ）。
このモジュールはＤＣＬＰから前述したようなリフレッ
シュサイクルの開始命令を受取る。この命令の受取り時
に斯かるモジュールはＬＯＡＤラインを経てつぎのアド
レスを伝送し、このアドレスは以前に記憶されていたも
のであり、しかも周期的にインデックスされたものであ
る。このモジュールは、特に後に詳述する自動システム
を含んでいる他のモジュールにリフレッシュ要求（ＲＥ
ＦＲＥＳＨ）（図示せず）も伝送する。リフレッシュす
べきページ数はカウンタにロードされ、このカウンタは
リフレッシュ要求が終了することを示すまで漸次カウン
トダウンし、リフレッシュ要求が終了する場合に、リフ
レッシュコントローラはインデックスしたアドレスをつ
ぎのサイクルのために前述したように記憶する。
Ｃ）バースト読取りを制御するモジュール（ＤＩＳＣＴ
ＲＬ）。
このモジュールは３２ビツトの内部バスＢｌにて得られ
るデータを入力端子にて受信する。これらのデータは２
０ビツトでバースト読出しすべきつぎのワードのアドレ
スと、８ビツトで読出すべきワード数である。これらの
データはコマンドＬＯＡＤ２ラインからの命令で制御モ
ジュールＤＩＳＣＴＲＬにて受信される。これらのデー
タをロードさせることは前述したバーストのアクセス要
求（ＲＡＦ）を制定することである。このモジュールの
出力端子には読出すべき残りのワードがあるか、否かを
示す信号ＺＥＲＯが出力される。このために、このモジ
ュールは読出すべきワード数に対する減分カウンタを具
えており、このカウンタの初期化はコマンドＬＯＡＤ２
で行ない、ＤＲＡＭにおけるワードの各続出し時にカウ
ントダウンさせる。バースト読出しが複数ページにおけ
るワードを含んだり、又は４ビットモードの場合に、バ
ーストが４ワードずつの複数グループにおけるワードを
含んだりすることが起り得る。このような状態はこのモ
ジュールにより検出されて、後に詳述する自動システム
用のモジュール出力端子に信号（Ｆ　ＩＮＣＹＣ）を発
生する。このために、前記自動システムでは信号ＲＡＳ
およびＣＡＳをリセットさせるために上述したような信
号（ＦＩＮＣＹＣ）を考慮すべきである。モジュールは
２０ビツトのアドレスバスＢＵＳＡＤでのバースト読出
し中にアドレスインクリメンタ−によって出力端子にア
ドレスを発生する。
上述したようにＤＲＡＭアクセスに課した優先度を考慮
することにより、バースト読出しおよびリフレッシュの
双方に対するワード数を計数するのに同じアドレス増分
器および同じ減分カウンタを用いることができる。
同様な理由からして、同じ信号ＺＥＲＯでも、それがビ
　（即ち、カウンター０）に切り換わる場合には、バー
ストの読出し終了か、又はリフレッシュの終了のいずれ
かを示し、これに対して、上記信号が“０゛°　（即ち
、カウンタｔｏ）に切り換わる場合には、バーストの読
出しが、又はリフレッシュの終了のいずれかを行なうべ
きであることを示す。さらに、バースト読出しか、又は
リフレッ、シュのいずれかのアドレスを伝送するのには
同じバスを用いる。
Ｄ）アドレス制御モジュール。
このモジュールは一方ではモジュール （ＤＩＳＣＴＲＬ）によって送出されるアドレスを受信
し、他方では単一ワード（ＲＥＱＳ）に対して予じめ選
択され得るアクセスに対応する２１ビツトの内部バスＢ
ｌに存在するアドレスを受信する。これら２つのアドレ
ス間での適切な選択を行なう指示は後に説明する自動シ
ステムからコマンドＡＤＤＳＥＬにより発生させる。こ
の選出結果により選択されたアドレスはＤＲＡＭのアド
レスバス（９＋９ビツトの多重使用）に対する出力端子
に出力される。
このアドレス制御ｌモジュールは前記ＭＯＤＥ（３号を
受信して、適当なメモリ選択信号ＭＥＭＥ　Ｌ　２も出
力する。
Ｅ）メモリ制御モジュール（ＭＥＭＣＴＲＬ）。
このモジュールは、記述がオーバーロードしないように
するために、アクセスされるメモリ領域（バンク、ワー
ド、ハーフ−ワード、オクテツト）を選択するためにこ
のモジュールが受信する制御信号に基いて簡単な選択を
行なう。なお、これについては詳細な説明を省略する。
Ｆ）データ制御モジュール（ＤＡＴＣＴＲＬ）。
このモジュールはデータ転送（読出し、書込み）の方向
を選択し、かつバスのデータを多重化する。
Ｇ）アクセス要求間の調整を行なう自動アービトレーシ
ョンシステム兼モジュールＭＥＭＣＴＲＬを経てＤＲＡ
Ｍの制御信号シーケンスを発生するための自動制御信号
発生システム（ＡＵＴＯ）。
この自動システム（ＡＵＴＯ）は主として上述したよう
な信号を受信し、これらの信号は値１でアクティブとな
るものであり、又これらの信号とはつぎのような信号で
ある。
−ＲＥＦＲＥＳＨ：実行すべきリフレッシュサイクルの
有無を示す上述したモジュール ＦＲＣＴＲＬから到来する信号（図示せず）。
−ＺＥＲＯ−：前述した信号。
−ＦＩＮＣＹＣ：前述した信号。
−ＣＡＳＳＥＬ：インターレースモードでのみ有効な偶
数／奇数アドレス選択用の信号（図示せず）。
−ＢＵＳＹ　：　ＤＣＬＰのＦＩＦＯが充満されるが、
否かを示す信号。
−ＷＲＩＴＲＥＱ／ＲＥＡＤＲＥＱ：バスアービトレー
タから到来する単一ワード（ＲＥＱＳ）に対する選択先
読みアクセス要求（特定の場合における書込み、読出し
）の有無を示す信号。
−ＭＯＤＥ：既に前述したＤＲＡＭの編成モード、例え
ばインターレースモードに対するＩＮＴＥＲ＝１及び４
ビットモードに対するＮＩＢＢＬＥ＝１を示す信号。
自動システムの最初のタスクは前述した特性に従ってア
クセス要求を調整して、実行すべき要求を選択すること
にある。バースト読出しに対する要求（ＲＡＦ）および
リフレッシュ要求（ＲＥＦＲＥＳＨ）には同じ優先度を
持たせることができ、この優先度も最大とする。その理
由は、これらの要求は前述したように決して競合しては
ならないからである。
自動システムの第２のタスクは斯かる選択要求に対応す
る信号を発生させることにある。
この自動システムの出力端子に発生させる信号は主とし
てつぎのようなものである。
−ＭＥＭＣＯＮ　：メモリ制御信号、特に、−ＲＡＳ　
：ロードアドレス指定の位置決め、−ＣＡＳ：カラムア
ドレス指定の位置決め：インターレースする場合には２
つ の信号ＣＡＳ　１とＣＡＳ２がある。
−ＷＲ：書込み信号（単一アドレスに対するアクセスの
場合）。
−ＡＤＳＥＬ　ニアドレスをラッチさせるために、実行
すべき要求に対応するアド レスを選択することを示す信号。
−ＤＶ：単一ワードをアクセスする場合におけるデータ
読出しの確認用信号。
−ＤＩＮ：バーストアクセスの場合に読出す各データア
イテムの確認用信号。
有限数の種々の状態をとり得る自動システムは各クロッ
クストロークで成る状態から他の状態へと変化する。こ
れらの状態の系列化は入力信号および出力信号の発生に
より条件付けられる。自動システムの所定の出力信号は
、その状態の系列化を条件付ける入力としてのみ作用す
る。
本例の場合には、選択される各アクセス要求の実行が出
力信号の連続的な組合せに対応して行われ、これらの出
力の内の成るものは２つ以上のアクセス要求に対して同
じとなる。出力信号は種々組合せることができ、これら
の各組合せに状態番号を割当る。
明細書の「発明の詳細な説明」の欄の最後に添付する種
々の表について以下説明する。
表Ａ：自動システムおよび関連する出力信号の２１種の
可能な状態の表を示す。
表Ｂ：　一方の状態から他方の状態への遷移の状態のリ
ストを示す。
表Ｃ：自動システムの状態の可能なシーケンスのダイア
ダラムを示す。
出力信号は２１種の可能な状態を伝送する５ビツトに対
し入力側でループバックする。
表Ａにおいて、各状態θ〜２０に対し“ｌ”にセットさ
れた出力信号を示し、状ＢＯを除き、表をオーバロード
しないようにするために０”にセットされた信号はブラ
ンクのままとする。
出力信号の重みは、これらがセットされているか否かに
応じて次のように規定する。
信号が値“°０”で作動する。
ＲＡＳ　ニラインアドレスを有効とする。
ＣＡＳＩＳカラムアドレスを有効とする。
ＣＡＳ２：カラムアドレスを有効とする（飛越しの場合
）。
信号が値“１”で作動する。
Ｄ■：データアイテムの読出し、信号ワードへのアクセ
スを有効とする。
ＷＲ：メモリの書込みを有効とする。
ＲＥＳＷ：書込み受信の応答。
ＭＵＸ　ニライン／カラムアドレスの選択。
ＡＤＤ　：バーストの読出し又はリフレッシュに対する
アドレスのラッチ；この信号によって前述したようにモ
ジュールＤＩＳＣＴＲＬのカウンタを増大又は減少する
。
ＡＤＤＭ：単一ワードに対する読出しアドレスのラッチ
ング。
ＤＩＮ：データアイテムの読出し、バーストのアクセス
を有効とする。
表Ｂにおいて、一方の状態から他方の状態への遷移の状
態をプール言語で表わして、入力変数の関数として自動
システムをどの状態に進める必要があるかを決めるよう
にする。
入力変数は以下のように規定する。
ＷＲＩＴＲＥＱ：単一ワードの書込み要求（上記ＲＥＱ
Ｓ参照） ＲＥＡＤＲＥＱ：単一ワードの読出し要求（上記ＲＥＱ
Ｓ参照） ＺＥＲＯ：バーストの読出し又はリフレッシュの終了 ＢＵＳＹ　：　Ｆ　Ｉ　ＦＯ充満 ＲＥＦＲＥＳ）ｌ　：実行すべきサイクルをリフレッシ
ュする。
ＦＰ；メモリページの終了（上記Ｆ　ＩＮＣＹＣ参照） ＩＮＴＥＲ：飛越しモード ＮＩＢＢＬＥ：４ビットモード ＺＥＲＯＮＩＢ＝４ビットサイクルの終了（上記Ｆ　Ｉ
ＮＣＹＣ参照） ＣＡＳＳＥＬ　：偶数／奇数アドレスの選択（飛越しモ
ードで有効） 表において、各状態に対しプール式が存在し、各式はク
ロック信号Ｐ　Ｈ１（２）が発生する際適用でき、これ
により永久状態を得る。
？ＰＨト（２）？→ 調整は自明であるが、混乱を防止するために、状Ｂ″０
”の第１条件を詳細に説明する。
？−ＲＥＦＲ，−ＷＲＩＴＲＥＱ、−ＲＥＡＤＲＥＱ、
（ＺＥＲＯ＋ＢＵＳＹ）？→５ＴＡＴＥＯこの条件を以
下に示す。
次の状態、即ち ａ）リフレッシュ要求　　（−ＲＥＦＲ）ｂ）単一ワー
ドの書込み要求（−ＷＲＩＴＲＥＱ）Ｃ）単一ワードの
読出し要求（−ＲＥＡＤＲＥＱ）ｄ）バーストの読出し
要求（ＺＥＲＯ＋・・・）或いは又、次の場合 ｅ）ＤＣＬＰのＦＩＦＯが充満している（・・・十ＢＵ
ＳＹ） （バーストの読出し要求、即ち−ＺＥＲＯの場合）、 でない場合、状態“０”に進む。
自動システムが何も要求せず（ａ、ｂ、ｃ、ｄ）又、要
求も不可能である（ｅ）場合にはこの自動システムは状
態“０”に保持され、即ち、実行し得る要求を待機する
。他の条件は上述したプール式のみである。
これがため、自動システムは表Ａ及びＢによって得られ
る状態により完全に規定される。
これら表は、自動システムの順次の状態のダイアグラム
である第４図を構成するために組合せて得ることができ
る。
このダイアグラムの左半部、即ち状態１、状態０、状Ｊ
ｌ！１９等・・・では、単一ワードへのアクセス（ＲＥ
ＱＳ）は次のように処理する。
・状態１５−１２−１］によって飛越時の古いアドレス
ワードの読出しを処理し、 ・状態１５．１６．１７によって他の読出し全部を処理
する。
読出しに当り、データアイテム読出しを状態１３又は状
態１７の何れにおいても有効とする（ＤＶ＝１、表Ａ参
照）。
・状態６．９．５によって飛越し時の古いアドレスワー
ドの書込みを処理し、 ・状態６．１１．１０によって他の書込みの全部を処理
する。
書込みに当り、信号ＷＲは表Ａに従って２つのクロック
ストローク（６＋９．６＋１１）中セットされたままで
ある。
単一ワードへのアクセスは５クロツクサイクルのみの幅
を有し、割込まれることはない。
上記ダイアグラムの右半部ではリフレッシュおよびバー
ストのアクセスを処理して作動のモードを示す。
正方形形状の状態は信号ＤＩＮがセットされた状態およ
びデータアイテムがこの瞬時にバスで得られる状態であ
る。
曲線ルート形状の他の状態は現在の作動に必要な信号の
準備状態である。
リフレッシュサイクルはストロークで示すように状態１
，２，３，１４．Ｏを通る。
状態１では信号ＡＤＤがセットされ、上述したようにモ
ジュールＤＩＳＣＴＲＬに対し規定される。
バーストの読出しに対しては信号ＤＩＮがセットされた
状態４は強制的な遷移であり、これからＤＲＡＭの編成
に従って以下に示すように種々の状態に夫々変更される
ようになる。
・４ビットモードにおける状態２０（表Ｂの状態４の条
件“ＩＦ″ＮＩＢＢＬＥ） ・飛越しにおける状Ｂ１　（表Ｂの条件“ＩＦ”ＩＮＴ
ＥＲ） ・ページ（ＰＡＧＥ）モードにおける状態２（条件“Ｉ
Ｆ”−ＩＮＴＥＲ，−ＮＩＢＢＬＥ）４ビットモードで
は、正規の読出しシーケンスは状態０．　１　、　２．
　３．、．１．２０．　土、　２０．　、ｉ、　２０゜
１４．　　Ｏを順次通過する。
状態工および状態Ｈは条件ＺＥＲＯＮＩＢの検出前にセ
ットされた信号ＤＩＮによって通常４倍の遷移が存在す
ることを有効に示すためにアンダーラインを付す。
この簡単な読出しサイクルは上述したように妨害され得
るようになり（ＦＩＮＣＹＣ，ＢＵＳＹ。
・・・）、この場合、状態２０又は状態３においてイベ
ントを考慮し、これら２つの状態において処理手順は状
態Ｏに復帰する前に状態Ｈに進むようになる。
ページモードでは簡単な読出しシーケンスは状態０．１
，２，３．土、２，３．土、・・・、２，３゜１４、　
０を順次通過するや 妨害が発生しない場合にはサブシーケンス２゜３、土は
、読出すべきワードが存在する場合と同程度多数回繰返
す。反対の場合には、これを状態３で考慮する。
飛越しのあるモードでは、読出しループは状態（３，４
（偶数アドレス）、７，８Ｃ奇数アドレス）〕を順次通
過し、ループをリエンターするために、シーケンスは状
１！０，１．２によって開始され、読出すべき第１アド
レスが偶数であるか奇数であるかに従ってループへのリ
エントリを状態３又は状態７によって夫々行なうように
する。読出しループは状態３又は状態７において妨害イ
ベントを考慮する。
一般的な方法ではバーストの読出しサイクルが妨害され
る場合に状態旦又は状態■における読出しをこれらが待
機状態に復帰する前に行なうようにする。これは、妨害
状態（“ページの終了”、“サイクルの終了”、“ＦＩ
ＦＯ充満”等）を時間的に検出する必要のあることを示
し、従って後者の読出しを行なうことができる。
上述した自動システムはプログラマブルアレイ（ＰＬＡ
と称する）の形態で構成するのが有利である。表Ａおよ
びＢに基づ＜ＰＬＡの構成はこれを実施するために用い
られる自動ソフトウェアに−よって直接実際に得ること
ができる。
入力、出力および調整（表Ｂ）の選択はＰＬＡにより占
められるチップ表面に影響を与えるようになり、本例で
行なう選択によってＰＬＡを最適化するよになる。この
最適化によるも成る状態がセットされた出力信号の観点
から同一となる（表Ａにおいて’？＝１２．　３＝１６
．　２＝１５＝２０）が、これら同一の状態は同一のシ
ーケンスに挿入されないと言う条件を妨害するものでは
ない。他の変更も本発明の要旨を変更しない範囲内で可
能である。
第２図においてはＢＵＳアービトレータ（ＢＵＳＡＲ）
を示す。これは上述した信号（ＲＥＱｌ、ＲＥＱ２．Ｒ
ＥＱ３）を受けて、特にアドレス制御モジュールＣＡＤ
　　ＣＴＲＬ）に対し実施されたアービトレー”／１５
１ンによってメモリ選択信号（ＭＥＭＳＢＬ　１）を発
生する。上述したように選択先読み要求を意味する信号
ＲＥＱＳは前述した例では上述したように２つの信号、
即ちＲＥＡＤＲＥＱおよびＷＲＩＴ　　ＲＥＱで構成す
る。アービトレーション優先度は、上述したように、進
行の周期（フレーム、表示、ライン帰線、・・・）に依
存し、この目的のため、バスアービトレータ （ＢＵＳＡＲ）は進行周期を意味する信号（ＰＥＲＩＯ
Ｄ）を同期モジュール（ＳＹＮ）から受けるようにする
。
表Ｃはバスアービトレータ（ＢＵＳＡＲ）の種々の異な
る優先度を示す。これら優先度は単一ワードへのアクセ
スにのみ関連する。その理由は他のアクセスが自動シス
テムによって調整されるからである。表の各カラムのア
ービトレーションの条件は次の通りである。
・フレーム帰線（ＲＴＲＡＭ）中： カラム１：優先度ＭＣＬＰ従ってＰ。
・フレーム帰線（ＲＴＲＡＭ）の外側：カラム２：“Ｚ
ＥＲＯ”の場合即ちリフレッシュの終端において次のラ
インの画素に対しバーストのアクセスを用意するために
ＤＣＬＰに排他的な優先度。
カラム３：“’ＺＥＲＯ”の場合、即ち、進行゛におけ
るバーストの読出しくＢＵＳＹ）、又は待機（ＢＵＳＹ
）、ＭＣＬＰ従ってＰに対する優先度が存在すること。
ライン帰線（ＲＬＩＧ）の外側、即ち、表示周期中。
カラム４：“ＺＥＲＯ”の場合、即ち、進行におけるバ
ーストのアクセスが存在しないこと。
従って、バーストの次のアクセスを用意するためのＤＣ
ＬＰに対する排他的優先度。
カラム５：“ＺＥＲＯ”の場合、即ち、進行におけるバ
ーストのアクセスが存在すること（従って“ＢＵＳＹ”
が発生する）。
次いでＤＣＬＰ従ってＰに対する優先度。
これがため、表Ｃは、バーストのアクセスに対し、且つ
リフレッシュに対し同一のワードカウンタを用いること
により生じる他の利点を示す、実際上、種々の異なる機
能的な意味を有する同一の信号ＺＥＲＯをカラム２およ
び４の同一の優先度に対して用いる。これがため、バー
ストアービトレータを具える論理ゲートのシステムは極
めて簡単で、Ｍ潔且つ構成が容易である。
第３図はある信号および動作のダイアグラムを示す。
フレーム帰線（ＲＴＲＡＭ）およびライン帰線（ＲＬＩ
Ｇ）を意味する信号を示す。
フレーム帰線中（第３図の上部右側）リフレッシュを信
号ＲＬＩＧの各立上りの固定瞬時に開始する（ＲＥＦＲ
ＥＳＨ９Ｆ）。例えば瞬時ｔ１でリフレッシュを開始す
る。瞬時ｔ２でリフレッシュを終了する。この瞬時に且
つ瞬時ｔ４まで、バスアービトレータによってＭＣＬＰ
アクセス（ＲＥＱ２）に優先度を与え、次いで例えば瞬
時ｔ３にマイクロプロセッサアクセス（ＲＥＱＩ）に優
先度を与える。
フレーム帰線の外側では、双方組合せて単位動作サイク
ルを形成する単一ラインに対するデイスプレィおよびラ
イン帰線の段階を良好に示すために図面を拡大する（Ｒ
ＬＩＧ＋）。
瞬時Ｌ５に生じるライン帰線の前に現在のラインの最後
の画素を、バースト（ＲＡＦ）の読出しの実行（ＥＸ）
−時点を表わす矢印ＤＰで示すように読出す。この時点
で、信号ＺＦ、ＲＯが１に遷移し、上述したようにＤＣ
ＬＰによって可動瞬時のリフレッシュ要求（ＲＥ　Ｆ　
ＲＥ　Ｓ　ＨｏＭ）を発生し、その実行を固定瞬時ｔ５
で切換わるライン帰線信号前（Δｔ）に開始し得るよう
にする。
リフレッシュ期間中リフレッシュワードカウンタによっ
て発生する信号ＺＥＲＯは“０”となるがカウンタ自体
は“θ″とならない。リフレッシュの終了時に信号ＺＥ
ＲＯは切換わり、次の適用時は表Ｃとカラム２の適用時
となり、従って１つ以上のバーストのアクセス（ＲＡＦ
）が後続する準備アクセスＤＣＬＰによって次のライン
の表示を準備する必要があり、このバーストのアクセス
はこの瞬時にＦＩＦＯを充填することによって割込ませ
ることができ、これを信号ＢＵＳＹ　（瞬時ｔ６）の立
上り時に反映させることができる。かくして、表Ｃのカ
ラム３に示すように、ＭＣＬＰアクセス（ＲＥＱ２）、
従ってマイクロプロセッサアクセス（ＲＥＱＩ）を実行
し得るようにする。
固定瞬時ｔ７には、ｌラインの表示を開始し、この表示
は原理的には上述したように準備されている。ＣＲＴス
クリーンの表示によって信号ＢＵＳＹを低下するように
なり従ってバーストのアクセスの実行はこのアクセスが
終了する時点まで繰返す、これは、続出しワードカウン
タを意味する信号ＺＥＲＯの立上りに反映する。信号Ｚ
ＥＲＯのこの立上りによってラインの終端まで次のバー
スト等を準備するアクセスＲＥＱ３を実′行せしめる。
瞬時ｔ８ではバーストの読出しを信号ＢＵＳＹによって
割込む。この時点で、信号ＢＵＳＹが再び低下し、これ
によりバーストの割込まれた読出しを再開する時点まで
、アクセスＲＥＱ３従ってマイクロプロセッサアクセス
（ＲＥＱＩ）を実行し得るようにする（表Ｃのカラム５
参照）。
表Ｂ ＳＴＡＴＥＯ：　　　　　？　ＰＨ１（２）　？→（？
−ＲＥＦＲＥＳＨ，−ＷＲＩＴＲＥＱ、−ＲＥＡＤＲＥ
Ｑ、（ＺＥＲＯ＋ＢＵＳＹ）　？→５ＴＡＴＥＯ ？−ＺＥＲＯ，−ＢＵＳＹ＋　ＲＢＦＲＢＳＩＩ？→５
ＴＡＴＥＩ？−Ｒ１！ＦＲＥＳＨ，（ＷＲＩＴＲＥＱ、
　ＲＥＡＤＲＢＱ）。
（ＺＥＲＯ＋ＢＵＳＹ）　？　−）ＳＴＡＴＥＩ９）Ｓ
ＴＡＴＥＩ　：　　　　？　ＰＨＩ　（２）　？→５Ｔ
ＡＴＩ！２ＳＴＡＴＩ！２　：　　　？　ＰＨ１（２）
→（？　１ＮＴＥＲ，ｃＡｓｓｔｌＬ−＋５ＴＡＴＥ７
？−（ＩＮＴＥＲ，ＣＡＳＳＥＬ）　？→５ＴＡＴＥ３
）ＳＴＡＴＥ３　：　　　　　　？　ＰＨ１（２）　？
→（ＭＥＲＯ，−ＢＵＳＹ、−ＲＥＦＲＥＳＨ，−（Ｎ
ＩＢＢＬＨ，ＺＥＲＯＭＩＢ）。
（ＮＩＢＢＬＥ＋−ＰＰ）→５ＴＡＴＥ４？　ＺＥＲＯ
＋ＢＵＳＹ＋ＲＥＦＲＥＳＨ＋ＮＩＢＢＬＨ，ＺＥＲＯ
ＮＩＢ＋（−ＮＩＢＢＬＨ）。
ＦＰ？→５ＴＡＴＥ１４ ＳＴＡＴＢ４　：　　　？　ＰＨ１（２）→（？　−Ｉ
ＮＴＥＲ，−ＮＩＢＢＬＨ？→５ＴＡＴＩ５２？　ＮＩ
ＢＢＬＨ？→５ＴＡＴＩＩ！０？ＩＮＴＥＲ？→５ＴＡ
ＴＩＩ！？） ＳＴＡＴＥ５　：　　　　　　？　Ｐｉｌｌ　（２）　
？→５ＴＡＴＥＯＳＴＡＴＥ６　：　　　　　　　？　
ＰＨ１（２）　？（？　ＩＮＴＥＲ，ＣＡＳＳＥＬ→５
ＴＡＴＥ９？−（ＩＮＴＥＲ，ＣＡＳＳＥＬ）　　？→
５ＴＡＴＥＩＩＳＴＡＴＥ７　：　　　　　　　？　Ｐ
Ｈ１＜２）　？（？−ＺＥＲＯ，−ＢＵＳＹ、−ＲＥＦ
ＲＥＳＨ，−ＦＰ　　？→５ＴＡＴｆ！８？　ＺＥＲＯ
＋ＢＵＳＹ＋ＲＥＦＲＢＳＨ＋ＦＰ　？　−＋５ＴＡＴ
Ｅ１Ｂ）ＳＴＡＴＥＯ：　　　　　　　？　ＰＨ１（２
）　？→５ＴＡＴＥ３ＳＴＡＴＥ９　：　　　　　　　
？　ＰＨ１（２）　？→５ＴＡＴｔｉ５ＳＴＡＴＥＩＯ
：　　　　　？Ｐ旧（２）？→５ＴＡＴＥＯＳＴＡＴＥ
ＩＩ　　：　　　　　　？ＰＨ１（２）？→５ＴＡＴＩ
！１０ＳＴＡＴＥ１２　　：　　　　　　？ＰＨ１（２
）？→５ＴＡＴＥ１３ＳＴＡＴＥ１３　　：　　　　　
　？ＰＨ１（２）？→５ＴＡＴＥＯＳＴＡＴＥ１４　　
：　　　　　　　？ＰＨＩ　（２）？→５ＴＡＴＨＯＳ
ＴＡＴＥ１５　　：　　　　　　？ＰＨ１（２）？（？
　ＩＮＴＥＲ，ＣＡＳＳＥＬ？→５ＴＡＴＥ１２？　Ｉ
ＮＴＥＲ，ＣＡＳＳＥＬ）　　？→５ＴＡＴＨ１６）Ｓ
ＴＡＴＥＩ６　　：　　　　　　？Ｐ旧（２）？→５Ｔ
ＡＴＨ１７ＳＴＡＴＥ１７　　：　　　　　　？ＰＨＩ
　（２）？→５ＴＡＴＥＯＳＴＡＴＥ１８　　：　　　
　　？ＰＨ１（２）？→５ＴＡＴＥ１０ＳＴＡＴＥ１９
　　：　　　　　　？ＰＨ１（２）？→（？賀ＲＩＴＥ
Ｑ？→５ＴＡＴＥ６ ？−賀ＲＩＴＥＱ　　？→５ＴＡＴＥ１５）ＳＴＡＴＥ
２０　　：　　　　　　？ＰＨ１（２）？→（？　−Ｚ
ＥＲＯ，−ＢＵＳＹ、−ＺＥＲＯＮＩＢ　？　→５ＴＡ
ＴＩ！４？　ＺＥＲＯ＋ＢＵＳＹ＋ＺＥＲＯＮＩＢ　　
？→ＳＴＡＴＩＥ１４）
【図面の簡単な説明】
第１図は、本発明によるグラフィックシステムの概要ア
ーキテクチャを示すブロック線図、第２図は、第１図の
グラフィックシステムの一部を詳細に示すブロック線図
、 第３図は、優先度を時間の関数として示す説明図、 第４図は、自動システムの状態を示す説明図である。 ＭＰ・・・プログラムメモリ Ｐ・・・制御マイクロプロセッサ ＣＲＴ・・・グラフィックディスプレイスクリーンＣＴ
、ＧＲＡＰ）Ｉ・・・グラフィックコントローラＢＤ・
・・データバス　　　ＢＡ・・・アドレスバスＣＴＲＬ
・・・制御ライン　ＳＹＮ・・・同期発生器ＤＣＬＰ・
・・デイスプレィプロセッサＭＣＬＰ・・・グラフィッ
クプロセッサＩＮＴ・・・システムインターフェースＢ
ｌ・・・内部バス ＢｔＪＳＡＲ・・・内部バスアービトレータＣＴ、ＤＲ
ＡＭ・・−ＤＲＡＭコントローラＩＮＩＲＥＧ・・・初
期化レジスタ ＦＲＣＴＲＬ・・・リフレッシュ制御モジュールＤｉｓ
　　ＣＴＲＬ・・・バースト読取り制御モジュール ＡＤ、ＣＴＲＬ・・・アドレス制御モジュールＭＥＭＣ
ＴＲＬ・・・メモリ制御モジュールＤＡＴＣＴＲＬ・・
・データ制御モジュールＡＵＴＯ・・・自動アービトレ
ーションシステム兼自動制御信号発生システム 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン

Claims (1)

  1. 【特許請求の範囲】 １、グラフィックシステムであって、このグラフィック
    システムは、当該グラフィックシステムを制御するプロ
    グラムメモリを有する制御マイクロコンピュータと、グ
    ラフィックディスプレイスクリーンと、表示情報ワード
    を記憶するダイナミック・ランダム・アクセス・メモリ
    （以後ＤＲＡＭと称する）と、グラフィックコントロー
    ラとをデータ、制御およびアドレスバスにより互いに接
    続して有しており、前記のグラフィックコントローラは
    、 ・グラフィックプロセッサ（ＭＣＬＰ）と、・同期発生
    器と関連するスクリーンプロセ ッサ（ＤＣＬＰ）と、 ・マイクロコンピュータインターフェース と、 ・ＤＲＡＭコントローラと を具えており、前記のＤＲＡＭコントローラは、各アク
    セス要求に応じてＤＲＡＭのライン制御信号（ＲＡＳ）
    およびカラム制御信号（ＣＡＳ）のシーケンスを発生す
    る信号発生手段を具え、前記のアクセス要求はリフレシ
    ュ要求とするか或いは前記のスクリーンプロセッサ（Ｄ
    ＣＬＰ）から生じるウィンドウの情報アイテムの読出し
    要求とするか或いは前記のグラフィックプロセッサ（Ｍ
    ＣＬＰ）から生ずる又は前記のマイクロプロセッサから
    前記のインターフェースを介して生ずる単一アドレスに
    対するアクセス要求（ＲＥＱ１、ＲＥＱ２）とすること
    ができ、前記のＤＲＡＭコントローラは更に前記のアク
    セス要求が同時に生じた場合にこれらアクセス要求を調
    整するアービトレーション装置を具えている当該グラフ
    ィックシステムにおいて、 ウィンドウの情報アイテムの前記の読出し 要求が、前記のウィンドウの記述を読む単一ワードに対
    する少なくとも１つのアクセス要求（ＲＥＱ３）と、前
    記のウィンドウの画素を読む複数個のワードのバースト
    読出し要求（ＲＡＦ）とを有し、前記のアービトレーシ
    ョン装置は、単一アドレスに対する前記のアクセス要求 （ＲＥＱ１、ＲＥＱ２、ＲＥＱ３）間の第１要求選択（
    ＲＥＱＳ）の選択先読みを実行する第１アービトレーシ
    ョン手段（ＢＵＳＡＲ）（以後内部バスインターフェー
    スと称する）と、前記の第１要求選択（ＲＥＱＳ）と前
    記のリフレッシュ要求（ＲＥＱＦＲ）とバースト読出し
    要求（ＲＡＦ）との間の第２要求選択を実行する第２ア
    ービトレーション手段とを具え、この第２アービトレー
    ション手段と前記の信号発生手段とが、有限数の状態を
    有する自動システムを具える同一モジュール（ＡＵＴＯ
    ）内に設けられていることを特徴とするグラフィックシ
    ステム。 ２、請求項１に記載のグラフィックシステムにおいて、
    前記のスクリーンプロセッサ（ＤＣＬＰ）には、各スク
    リーンラインのすべての画素がＤＲＡＭに読込まれたこ
    とを検出し、この場合直ちに、すなわち、表示の終了か
    らの固定瞬時を待つことなくリフレッシュ要求を発生さ
    せる手段が設けられていることを特徴とするグラフィッ
    クシステム。 ３、請求項２に記載のグラフィックシステムであって、
    バーストアクセスの実行を制御する手段（ＤＩＳＣＴＲ
    Ｌ、ＺＥＲＯ、・・・・・・・・・）を具えている当該
    グラフィックシステムにおいて、バーストアクセスの実
    行を制御する前記の手段がリフレッシュの実行を制御す
    るのにも用いられるようよなっていることを特徴とする
    グラフィックシステム。 ４、請求項３に記載のグラフィックシステムにおいて、
    前記の第１アービトレーション手段は、グラフィックシ
    ステムが表示期間、リフレシュ期間、ライン帰線期間お
    よびフレーム帰線期間のうちの少なくとも２つの期間の
    ある期間中にあるか否かに応じて選択先読み優先度を異
    ならせるように構成されていることを特徴とするグラフ
    ィックシステム。 ５、請求項４に記載のグラフィックシステムであって、
    前記のスクリーンプロセッサが、表示すべき画素を記憶
    する先入れ先出しメモリ（ＦＩＦＯ）を有し、このメモ
    リ（ＦＩＦＯ）が充満された際にこのメモリが信号（Ｂ
    ＵＳＹ）を生じるようになっている当該グラフィックシ
    ステムにおいて、前記の自動システムは、前記の信号（
    ＢＵＳＹ）を受けると進行中のバースト読出しを中断し
    、適切な時に、待っている予備選択アクセス要求があれ
    ばこれに追従するように構成されていることを特徴とす
    るグラフィックシステム。 ６、請求項１〜５のいずれか一項に記載のグラフィック
    システムであって、４ビットモードおよびページモード
    の少なくとも２つのモードから選択すべきモードに応じ
    て前記のＤＲＡＭを編成しうるようになっており、ペー
    ジモードの場合メモリバンクのインタレースを行なって
    或いはこれを行なうことなく前記の選択を制御マイクロ
    コンピュータが率先して最初に行ない、次にＤＲＡＭコ
    ントローラのレジスタ（ＩＮＩＲＥＧ）内に記憶するよ
    うになっている当該グラフィックシステムにおいて、前
    記の自動システムが前記のレジスタに接続され （ＭＯＤＥ）、前記の選択に応じて編成モードとなって
    いるＤＲＡＭの制御信号のシーケンスを発生するように
    構成されていることを特徴とするグラフィックシステム
    。 ７、請求項１〜６のいずれか一項に記載のグラフィック
    システムにおいて、前記の自動システムはプログラマブ
    ル論理アレイ（ＰＬＡ）の形態に構成されていることを
    特徴とするグラフィックシステム。
JP63325706A 1987-12-23 1988-12-23 グラフィックシステム Pending JPH01201785A (ja)

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