KR890010727A - 그래픽스 시스템 - Google Patents

그래픽스 시스템 Download PDF

Info

Publication number
KR890010727A
KR890010727A KR1019880017211A KR880017211A KR890010727A KR 890010727 A KR890010727 A KR 890010727A KR 1019880017211 A KR1019880017211 A KR 1019880017211A KR 880017211 A KR880017211 A KR 880017211A KR 890010727 A KR890010727 A KR 890010727A
Authority
KR
South Korea
Prior art keywords
request
graphics
dram
processor
screen
Prior art date
Application number
KR1019880017211A
Other languages
English (en)
Inventor
깔르미엥 쟝-미셸
Original Assignee
이반 밀러 레르너
엔.브이.필립스 글로아이람펜파브리켄
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이반 밀러 레르너, 엔.브이.필립스 글로아이람펜파브리켄 filed Critical 이반 밀러 레르너
Publication of KR890010727A publication Critical patent/KR890010727A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/14—Display of multiple viewports
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Image Generation (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

내용 없음

Description

그래픽스 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 그래픽스 시스템의 일반 구조도,
제2도는 제1도의 일부에 대한 도면으로, 특히 DRAM 제어기와 그래픽스 시스템내 그 내용을 기재한 도면,
제3도는 시간 주기의 함수로서 우선순위의 다이어그램을 표시한 도면.

Claims (9)

  1. 각각의 엑세스 요청에 따라, DRAM의 라인 제어신호(RAS) 및 컬럼 제어(CAS)의 시펀스를 발행하기 위해 리프레쉬 요청 또는 상기 스크린 프로세서(DCLP)로부터 원시하는 윈도우의 정보 항목의 판독 요청, 또는 그래픽스 프로세서(MCLP) 또는 상기 인테페이스를 통해 마이크로 프로세서로부터 원시하는 단일 어드레스(REQ1, REQ2)로 엑세스 요청 가능하게 되도록 하는 발생 수단과, 동시에 발생할 경우에 상기 요청을 중재하기 위한 수단을 구비하는 -DRAM 제어기와, -그래픽스 프로세서(MCLP), -동기화 발생기와 협동하는 스크린 포로세서(DCLP)를 구비하는 그래픽 제어기와, 시스템을 제어하기 위한 프로그램 메모리로 구성된 제어 마이크로컴퓨터, 그래픽스 디스플레이 스크린, 디스플레이 정보위드를 기억하기 위한 다이나믹 랜덤 엑세스 메모리(이하 DRAM으로 칭한다)를 구비하는데, 데이타, 제어 및 어드레스 버스에 의해 서로 접속되어 구비하는 그래픽스 시스템에 있어서, 윈도우의 정보 항목 판독을 위한 상기 각각의 요청은, 한편으로 상기 윈도우의 기술을 판독하기 위해 단일위드(REQ3)로 엑세르를 위한 최소한 하나의 요청을 구비하고, 다른 한편으로, 버스트(RAF)내에서, 상기 윈도우의 화소를 판독하기 위해 다수의 위드 판독을 위한 요청은 구비하며, 상기 중재수단(BUSAR)은, 단일 어드레스(REQ1, REQ2, REQ3)로 엑세스 하기 위한 상기 요청 사이에 제1요청 선택된(REQS) 이미 선택을 위한, 후에 내부 버스 인터페이스라 칭하게 될, 제1중재수단과, 리프레쉬 요청(REQFR)을 선택한 제1요청과 실행하도록 선정된 요청을 선택하기 위해 버스트(RAF)내의 판독을 위한 요청 사이에, 수행하도록 선택된 제1요청을 선택하는 제2중재 수단을 구비하는 것을 특징으로 하는 그래픽스 시스템.
  2. 제1항에 있어서, 리프레쉬 용청을 디스플레이의 종결로부터 고정데이트를 대기없이 즉시 발생하기 위해, 상기 스크린 프로세서(DCLP)는 스크린의 모든 화소가 DRAM에서 판독되는 것을 검출하기 위한 수단으로 제공되는 것을 특징으로 하는 그랙픽스 시스템.
  3. 버스트내의 엑세스 실행을 관리하기 위한 수단을 구비하는 제2항에 따른 그래픽스 시스템에 있어서, 상기 관리 수단은 리프레쉬의 실행을 관리하기 위해 사용되는 것을 특징으로 하는 그래픽스 시스템.
  4. 제3항에 있어서, 시스템이 중재를 위한 상기 제1수단은 디스플레이 주기, 리플레쉬 주기, 라인 복귀 주기, 또는 프레임 복귀 주기중 최소한 두개의 주기인가에 따라, 상이한 미리 선택된 특성을 수행하기 위해 배열된 것을 특징으로 하는 그래픽스 시스템.
  5. 제4항에 있어서, 상기 스크린 프로세서는 디스플레이 되도록 화소를 기억하기 위한 선입선출(FIFO) 메모리를 구비하며, 상기 FIFO는 충족될때 신호(BUSY)를 방출하는데, 상기 자동 시스템이 진행에서 버스트내의 판독하는, 상기 신호(BUSY)의 수용 경로에서, 기능 대기 이미 선정된 엑세스 요청에 응하는 적당한 곳에서 인터럽트를 위해 배열되는 것을 특징으로 하는 그래픽스 시스템.
  6. 제1항, 제2항, 제3항, 제4항 및 제5항중 어느 한 항에 있어서, 한 모드에 따라 조직화 되도록 상기 DRAM이 4비트 모드 또는 페이지 모드, 페이지 모드인 경우 메모리 뱅크의 인터레이싱과 함께 또는 없이, 중 최소한 상기 두 모드로 부터 선택될 수 있으며, 상기 선택이 제어 마이크로컴퓨터의 초기에 구성된 후에, DRAM 제어기의 레지스터(INIRER)에 기억되는데, 상기 자동 시스템은 상기 레지스터에 접속(MODE)되며, 조직화 모드의 상기 선택에 따라 DRAM의 제어 신호의 시☆스를 발생되도록 배열된 것을 특징으로 하는 그래픽스 시스템.
  7. 선행항중 어느 한 항에 있어서, 상기 자동 시스템은 프로그램할 수 있는 논리 배열(PLA)의 형태로 구성되는 것을 특징으로 하는 그래픽스 시스템.
  8. 선행항중 어는 한 항에 따른 그래픽스 시스템을 위한 그래픽스 제어기.
  9. 제8항에 따른 그래픽스 제어기를 위한 DRAM 제어기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880017211A 1987-12-23 1988-12-22 그래픽스 시스템 KR890010727A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8718041 1987-12-23
FR8718041A FR2625340B1 (fr) 1987-12-23 1987-12-23 Systeme graphique avec controleur graphique et controleur de dram

Publications (1)

Publication Number Publication Date
KR890010727A true KR890010727A (ko) 1989-08-10

Family

ID=9358232

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880017211A KR890010727A (ko) 1987-12-23 1988-12-22 그래픽스 시스템

Country Status (6)

Country Link
US (1) US4991112A (ko)
EP (1) EP0322065A1 (ko)
JP (1) JPH01201785A (ko)
KR (1) KR890010727A (ko)
FI (1) FI885881A (ko)
FR (1) FR2625340B1 (ko)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6336180B1 (en) 1997-04-30 2002-01-01 Canon Kabushiki Kaisha Method, apparatus and system for managing virtual memory with virtual-physical mapping
GB9405914D0 (en) * 1994-03-24 1994-05-11 Discovision Ass Video decompression
EP0576749B1 (en) * 1992-06-30 1999-06-02 Discovision Associates Data pipeline system
US5345577A (en) * 1989-10-13 1994-09-06 Chips & Technologies, Inc. Dram refresh controller with improved bus arbitration scheme
US5603061A (en) * 1991-07-23 1997-02-11 Ncr Corporation Method for prioritizing memory access requests using a selected priority code
JP3027445B2 (ja) * 1991-07-31 2000-04-04 株式会社高取育英会 メモリーコントロールデバイス
US5321806A (en) * 1991-08-21 1994-06-14 Digital Equipment Corporation Method and apparatus for transmitting graphics command in a computer graphics system
WO1993021623A1 (en) * 1992-04-17 1993-10-28 Intel Corporation Visual frame buffer architecture
US6067417A (en) * 1992-06-30 2000-05-23 Discovision Associates Picture start token
US5809270A (en) * 1992-06-30 1998-09-15 Discovision Associates Inverse quantizer
US6047112A (en) * 1992-06-30 2000-04-04 Discovision Associates Technique for initiating processing of a data stream of encoded video information
US6034674A (en) * 1992-06-30 2000-03-07 Discovision Associates Buffer manager
US5835740A (en) * 1992-06-30 1998-11-10 Discovision Associates Data pipeline system and data encoding method
US6330665B1 (en) 1992-06-30 2001-12-11 Discovision Associates Video parser
US6112017A (en) * 1992-06-30 2000-08-29 Discovision Associates Pipeline processing machine having a plurality of reconfigurable processing stages interconnected by a two-wire interface bus
US6079009A (en) * 1992-06-30 2000-06-20 Discovision Associates Coding standard token in a system compromising a plurality of pipeline stages
US6417859B1 (en) 1992-06-30 2002-07-09 Discovision Associates Method and apparatus for displaying video data
US5784631A (en) * 1992-06-30 1998-07-21 Discovision Associates Huffman decoder
US5768561A (en) * 1992-06-30 1998-06-16 Discovision Associates Tokens-based adaptive video processing arrangement
US7095783B1 (en) 1992-06-30 2006-08-22 Discovision Associates Multistandard video decoder and decompression system for processing encoded bit streams including start codes and methods relating thereto
US5715421A (en) * 1992-10-16 1998-02-03 Seiko Epson Corporation Apparatus and method of addressing paged mode memory including adjacent page precharging
US5345552A (en) * 1992-11-12 1994-09-06 Marquette Electronics, Inc. Control for computer windowing display
US5805914A (en) * 1993-06-24 1998-09-08 Discovision Associates Data pipeline system and data encoding method
GB2283596B (en) * 1993-11-01 1998-07-01 Ericsson Ge Mobile Communicat Multiprocessor data memory sharing
CA2145365C (en) * 1994-03-24 1999-04-27 Anthony M. Jones Method for accessing banks of dram
CA2145379C (en) * 1994-03-24 1999-06-08 William P. Robbins Method and apparatus for addressing memory
CA2145361C (en) * 1994-03-24 1999-09-07 Martin William Sotheran Buffer manager
JPH10502181A (ja) * 1994-06-20 1998-02-24 ネオマジック・コーポレイション メモリインタフェースのないグラフィックスコントローラ集積回路
US5740460A (en) * 1994-07-29 1998-04-14 Discovision Associates Arrangement for processing packetized data
GB9417138D0 (en) 1994-08-23 1994-10-12 Discovision Ass Data rate conversion
KR0142795B1 (ko) * 1994-12-01 1998-08-17 문정환 디램 리프레쉬 회로
US5872936A (en) * 1995-05-08 1999-02-16 Apple Computer, Inc. Apparatus for and method of arbitrating bus conflicts
US6204864B1 (en) 1995-06-07 2001-03-20 Seiko Epson Corporation Apparatus and method having improved memory controller request handler
US5767866A (en) * 1995-06-07 1998-06-16 Seiko Epson Corporation Computer system with efficient DRAM access
US6025840A (en) * 1995-09-27 2000-02-15 Cirrus Logic, Inc. Circuits, systems and methods for memory mapping and display control systems using the same
US5802581A (en) * 1995-12-22 1998-09-01 Cirrus Logic, Inc. SDRAM memory controller with multiple arbitration points during a memory cycle
EP0839368A2 (en) * 1996-05-17 1998-05-06 Koninklijke Philips Electronics N.V. Display device
AUPO648397A0 (en) 1997-04-30 1997-05-22 Canon Information Systems Research Australia Pty Ltd Improvements in multiprocessor architecture operation
US6311258B1 (en) 1997-04-03 2001-10-30 Canon Kabushiki Kaisha Data buffer apparatus and method for storing graphical data using data encoders and decoders
US6061749A (en) * 1997-04-30 2000-05-09 Canon Kabushiki Kaisha Transformation of a first dataword received from a FIFO into an input register and subsequent dataword from the FIFO into a normalized output dataword
US6272257B1 (en) 1997-04-30 2001-08-07 Canon Kabushiki Kaisha Decoder of variable length codes
US6289138B1 (en) 1997-04-30 2001-09-11 Canon Kabushiki Kaisha General image processor
US6707463B1 (en) 1997-04-30 2004-03-16 Canon Kabushiki Kaisha Data normalization technique
AUPO647997A0 (en) * 1997-04-30 1997-05-22 Canon Information Systems Research Australia Pty Ltd Memory controller architecture
EP0940757A3 (en) * 1997-12-05 2000-05-24 Texas Instruments Incorporated Traffic controller using priority and burst control for reducing access latency
US6145033A (en) * 1998-07-17 2000-11-07 Seiko Epson Corporation Management of display FIFO requests for DRAM access wherein low priority requests are initiated when FIFO level is below/equal to high threshold value
US6119207A (en) * 1998-08-20 2000-09-12 Seiko Epson Corporation Low priority FIFO request assignment for DRAM access
US6681285B1 (en) 1999-07-22 2004-01-20 Index Systems, Inc. Memory controller and interface
US6668317B1 (en) * 1999-08-31 2003-12-23 Intel Corporation Microengine for parallel processor architecture
US6427196B1 (en) * 1999-08-31 2002-07-30 Intel Corporation SRAM controller for parallel processor architecture including address and command queue and arbiter
US6606704B1 (en) * 1999-08-31 2003-08-12 Intel Corporation Parallel multithreaded processor with plural microengines executing multiple threads each microengine having loadable microcode
US6983350B1 (en) * 1999-08-31 2006-01-03 Intel Corporation SDRAM controller for parallel processor architecture
US6532509B1 (en) 1999-12-22 2003-03-11 Intel Corporation Arbitrating command requests in a parallel multi-threaded processing system
US6694380B1 (en) 1999-12-27 2004-02-17 Intel Corporation Mapping requests from a processing unit that uses memory-mapped input-output space
US7620702B1 (en) 1999-12-28 2009-11-17 Intel Corporation Providing real-time control data for a network processor
US6307789B1 (en) * 1999-12-28 2001-10-23 Intel Corporation Scratchpad memory
US6625654B1 (en) 1999-12-28 2003-09-23 Intel Corporation Thread signaling in multi-threaded network processor
US6661794B1 (en) * 1999-12-29 2003-12-09 Intel Corporation Method and apparatus for gigabit packet assignment for multithreaded packet processing
US6976095B1 (en) 1999-12-30 2005-12-13 Intel Corporation Port blocking technique for maintaining receive packet ordering for a multiple ethernet port switch
US6584522B1 (en) * 1999-12-30 2003-06-24 Intel Corporation Communication between processors
US6952824B1 (en) 1999-12-30 2005-10-04 Intel Corporation Multi-threaded sequenced receive for fast network port stream of packets
US7480706B1 (en) 1999-12-30 2009-01-20 Intel Corporation Multi-threaded round-robin receive for fast network port
US6631462B1 (en) * 2000-01-05 2003-10-07 Intel Corporation Memory shared between processing threads
WO2003100625A1 (en) * 2000-07-26 2003-12-04 Index Systems, Inc. Memory controller and interface
US7126952B2 (en) * 2001-09-28 2006-10-24 Intel Corporation Multiprotocol decapsulation/encapsulation control structure and packet protocol conversion method
GB2381887B (en) * 2001-11-08 2003-10-08 3Com Corp Dual purpose interface using refresh cycle
US7471688B2 (en) * 2002-06-18 2008-12-30 Intel Corporation Scheduling system for transmission of cells to ATM virtual circuits and DSL ports
US7352769B2 (en) 2002-09-12 2008-04-01 Intel Corporation Multiple calendar schedule reservation structure and method
US7433307B2 (en) * 2002-11-05 2008-10-07 Intel Corporation Flow control in a network environment
US7443836B2 (en) 2003-06-16 2008-10-28 Intel Corporation Processing a data packet

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4453214A (en) * 1981-09-08 1984-06-05 Sperry Corporation Bus arbitrating circuit
JPS60113395A (ja) * 1983-11-25 1985-06-19 Hitachi Ltd メモリ制御回路
JPS60158484A (ja) * 1984-01-28 1985-08-19 株式会社リコー 表示メモリ制御方式
US4812834A (en) * 1985-08-01 1989-03-14 Cadtrak Corporation Graphics display system with arbitrary overlapping viewports
US4788640A (en) * 1986-01-17 1988-11-29 Intel Corporation Priority logic system

Also Published As

Publication number Publication date
FR2625340A1 (fr) 1989-06-30
FI885881A0 (fi) 1988-12-20
JPH01201785A (ja) 1989-08-14
FR2625340B1 (fr) 1990-05-04
EP0322065A1 (fr) 1989-06-28
US4991112A (en) 1991-02-05
FI885881A (fi) 1989-06-24

Similar Documents

Publication Publication Date Title
KR890010727A (ko) 그래픽스 시스템
US7533222B2 (en) Dual-port SRAM memory using single-port memory cell
JP2534757B2 (ja) リフレッシュ回路
US5201036A (en) Data processor having wait state control unit
US5115507A (en) System for management of the priorities of access to a memory and its application
JP4229958B2 (ja) メモリ制御システムおよびメモリ制御回路
KR960042321A (ko) 버스팅 직접 기억 접근 방식의 디스플레이 제어 장치를 가지는 데이타 처리 시스템
KR880011676A (ko) 캐쉬 메모리를 사용한 블록 액세스 방식
CN100508063C (zh) 能够找到开放命令周期以发出预充电包的存储器控制器和方法
JP3767921B2 (ja) メモリ制御装置、その制御方法およびプログラマブルコントローラ
KR880013076A (ko) 마이크로 컴퓨터
JP3303420B2 (ja) メモリアクセス制御装置
KR100964154B1 (ko) 듀얼 포트 메모리 및 듀얼 포트 메모리의 공유 뱅크 접근제어방법
JPH0450625B2 (ko)
EP0687984A1 (en) Data processing system having an address/data bus directly coupled to peripheral device
JP2757790B2 (ja) メモリ制御装置
JP4383495B2 (ja) 半導体集積回路
KR100186318B1 (ko) 범용 입출력 인터페이스의 선입선출 장치
JPH0668671A (ja) メモリ装置
JPH05210572A (ja) メモリ制御装置
KR900004014Y1 (ko) 디램 리프레쉬 회로
JPH01258152A (ja) メモリ制御装置
JPS60158483A (ja) マイクロコンピユ−タシステム
JPH04132078A (ja) メモリリフレッシュ方式
JPS63187350A (ja) 情報処理装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid