JPH05281934A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 所定数のメモリプレーンに対し同一データを
同時に書込み可能なデータ処理装置を提供する。 【構成】 プロセッサ手段（１）及びメモリ手段（５）
に接続された制御手段（３）が複数メモリプレーン（５
Ａ）〜（５Ｄ）の内、幾つかのプレーンを書込み可能と
することによりプロッセサ手段（１）からのデータがそ
れらのプレーンに同時書込みされる。これにより各プレ
ーンに１色が定義された場合、混合色での表示が可能と
なる。また、表示画像の高速クリアが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子計算機装置（システ
ム）およびこれに類似したものに関し、特に高解像度の
ビデオ表示を実現するための改良されたデータ処理装置
に関する。

【０００２】

【従来の技術】陰極線管等の画面上の画像として電子計
算機（コンピュータ）からの出力を与えることは従来か
ら行われている。この画面は実際上ドット（画素）の集
まりで構成され、したがって画像は、所望の画像を形成
するのに必要なこれらの画素を選択し照射することによ
って形成される。得ようとした画像が数字や他の記号の
単純なパターンにすぎないならば、この画像は比較的少
ない数の画素で実現できる。しかし、（高い解像度をも
った）より複雑な画像を得ようとするならば、かなり多
数の画素をもった画面を選ばなければならない。

【０００３】ここで、画像を形成するのに用いられる各
画素はコンピュータの処理部からの別々の出力信号によ
って照射されること、解像度を高めるためにはより多数
の画素を有する画面が必要であることが理解されるべき
である。すなわち、各ビデオデータ信号も画面に転送さ
れる以前に記憶されなければならないから、画像の解像
度を高めるためにも、データ記憶部はこれら全部のデー
タ信号を受信し保持するためのメモリセルの数を対応し
て増加させなければならない。

【０００４】画面上に表示される画像の解像度を高める
目的で多数の画素をもつ別の画面が用いられるとすれ
ば、それだけで装置全体のコストが不釣り合いに増大す
ることはない。しかし、メモリ要素（回路）の大きさ
（容量）は装置のコストの重要なファクタであり、また
提供されている画像の解像度が増大すると記憶部とビデ
オ部の間で全てのデータ信号の完全な転送をなすのに得
られる時間間隔は実際に減少してしまう。

【０００５】これらの欠点を回避、軽減するために多く
の企画、提案がなされた。特に、大容量記憶装置は多数
の入力信号を収容するのに用いることができるが、前述
したように、このような装置はもともと高価で、ホーム
コンピュータ（マイコン）装置（システム）でそれを使
用するとこのようなコンピュータシステムのコストが大
きく増大してしまう。高いデータ速度のために高速アク
セスのできる特製の記憶装置を与える技術を用いること
もできるが、このような装置は低速アクセス記憶装置よ
りなお一層高価である。

【０００６】別の記憶装置（メモリユニット）を単に付
加するだけでもデータ記憶容量は増大できる。しかし、
これによってシステム全体コストが増大するだけでな
く、各記憶装置は別々の記憶構成要素であるから、画素
にビデオデータを転送するのに要する時間が長くなりが
ちである。

【０００７】データ記憶装置が複数個の別々のＲＡＭ装
置（チップ）によって構成されるとき生ずる問題の一部
を、それらＲＡＭ装置をシフトレジスタと並列に相互接
続してこれらＲＡＭ装置の全部がアンロードされかつそ
の内容が同時にシフトレジスタに転送されるようにして
軽減することが提案された。次に、シフトレジスタ内の
データは順次適当なビデオデータ転送速度で画素にクロ
ックされる（クロック信号として送られる）。この技術
はデータ転送サイクルを単一のメモリチップに対応する
サイクルまで減少するには極めて有益であったが、コス
ト増大の問題には解決を示していない。さらに、記憶回
路は標準的な構造のメモリユニットで構成されるから、
記憶装置には元々、画面上の画素よりも多くのセルが存
在し、記憶がビデオ部にアンロードされるときにはいつ
でも画像を形成するのに実際必要なものより多くのセル
をアンロードすることが必要である。

【０００８】従来の装置（システム）用の制御回路は３
つの別々の制御器すなわち、システムメモリを取扱うも
の、テキスト情報を取扱うもの、図形情報を取扱うもの
を必要とした。これらの従来のシステムはしばしばビデ
オメモリの障害となった。

【０００９】ビットマップされたコントローラサブシス
テムの性能が適当な時間内にテキストを扱うのに十分な
程のものならテキストサブシステムが必要となるにすぎ
ない。今日、多くの製品ではテキストとグラフィックス
は１つのサブシステムに結合される。しかし、これらの
システムはシステムメモリのほんの一部と表示メモリと
の間で物理的に分離されたデータバスを持たなければな
らないという欠点がある。主システムメモリの一部が表
示データと共通のメモリスペースを持っている一例で
は、性能にとって重要なルーチンを含むのに用いられる
高速ＲＯＭに接続された別の分離したデータバスが存在
する。

【００１０】表示装置は大抵、常時表示データでリフレ
ッシュされなければならないという事実のために、表示
メモリの内容を表示装置に連続して転送するという比較
的一定した“バックグラウンド”タスクを行う必要があ
る。通常のＲＡＭを用いるこのバックグラウンドタスク
はそのＲＡＭとの間のデータバスを８５％も独占するこ
とがある。マルチポートビデオＲＡＭ型装置（たとえば
テキサスインスツルメンツ社のＴＭＳ４１６１）では、
表示リフレッシュタスクに必要とされるデータバスの必
要量は３％以下に落とすことができる。他の型式のＲＡ
Ｍを用いる上記の障害が生じる。

【００１１】表示データを保持する従来のメモリを用い
るシステムでは、処理装置の主システムメモリのかなり
の部分が表示データバスと同じ物理的データバス上に存
在しないことが必須であって、そうでないとシステムの
性能は大幅に減少してしまうであろう。たとえば、バス
サイクルの８０％が表示リフレッシュに割当てられてい
るバスに処理装置が接続されているとすれば、全体のシ
ステム性能は（アクセスがほんの２０％すなわち１／５
になるために）１／５にも低下するだろう。

【００１２】表示データに対して従来のメモリを用い
る、現在までの解決方法は（全部ではないにしても）少
なくともかなりの部分でＣＰＵの主システムメモリバス
を表示メモリデータバスから隔離することであった。こ
の隔離によって、処理装置は表示メモリバスの外でより
隔離されたシステムメモリバス上でかなり高速で動作す
ることになる。日本電気株式会社によって製造されたＮ
ＥＣ７２２０を用いるシステムのような場合には、表示
メモリの隔離は、処理装置のそこへのアクセスを非常に
限定されたものにするにすぎない。

【００１３】

【発明の概要】本発明は、データを処理するためのマイ
クロプロセッサ、表示されるべき画像に対応するマイク
ロプロセッサからのデータを記憶するためのビデオメモ
リ、そのビデオメモリに記憶された画像データを表示す
るための、ラスタ走査陰極線管のような表示装置、およ
びビデオメモリに接続され、ビデオメモリから表示装置
へのデータ転送およびマイクロプロセッサとビデオメモ
リの間のデータ転送を制御するためのビデオ装置（シス
テム）コントローラを含むビデオ装置（システム）であ
る。

【００１４】ビデオメモリは複数個の色プレーンで編成
されたＸＹアドレス指定可能なメモリアレイを含むマル
チポートダイナミックランダムアクセスメモリ（ＲＡ
Ｍ）が望ましい。ビデオシステムコントローラはこのダ
イナミックＲＡＭの自動リフレッシュを行う。

【００１５】ビデオシステムコントローラは行アドレス
ラッチ、列アドレスラッチおよびＸＹアドレス論理を含
む。ビデオシステムコントローラはビデオメモリのいく
つかのアクセス要求を優先順位回路で多重化する。これ
は、ビデオメモリと同期して動作する第１の部分とマイ
クロプロセッサと同期して動作する第２の部分によって
実現される。これによって、マイクロプロセッサはビデ
オ表示装置の画素転送速度には依存しない速度で動作す
ることが可能になる。ビデオシステムコントローラの転
送動作は、論理アレイで入力を処理するプログラム可能
な状態マシンを使用して制御されるのが望ましい。

【００１６】ビデオシステムコントローラは多プレーン
メモリアレイを支援する。データは、行アドレス無効化
回路を介して同時に複数のメモリプレーンに書込まれ
る。メモリプレーンの数に等しい数の出力論理回路は書
込み可能信号を発生し、独立してデータが選択されたメ
モリプレーンにロードされるようにする。ビデオメモリ
コントローラはビデオメモリと表示装置の間のバッファ
として用いられる外部シフトレジスタも制御する。

【００１７】ビデオメモリ・ＣＲＴコントローラまたは
ビデオシステムコントローラ（ＶＳＣ）は２つの重要な
特徴をもっている。

【００１８】１．正常なダイナミックＲＡＭ制御これは
次の全部または一部を含むことができる。すなわち、Ｄ
ＲＡＭリフレッシュアドレス発生、ＲＡＳ（行アドレス
選択）およびＣＡＳ（列アドレス選択）ストローブ、書
込可能（ライトイネーブル）発生、行、列アドレス多重
化、さらに標準的なＤＲＡＭコントローラに見られる他
の特徴である。ＣＰＵや他の上位演算処理装置はＤＲＡ
Ｍへの直接、間接のアクセスが与えられる。

【００１９】２．メモリアレイと特殊ＲＡＭ内のシフト
レジスタとの間のデータ炭層をなすのに必要な特殊制御
発生 他の重要な特徴は次のとおりである。 ２Ａ メモリアレイとその内部にあるシフトレジスタと
の間のデータ転送を自動的になす制御ハードウエア。こ
のハードウエアはプログラム可能または固定カウンタで
よく、それらは一旦初期設定されると、ＣＲＴのような
表示装置の垂直、水平走査に結びつくような関係で転送
が自動的になされるようにする。

【００２０】３．ＣＲＴ（これに限定されない）のよう
な表示装置の制御に必要な制御信号出力を発生するタイ
ミング（プログラム可能タイミングか固定タイミングの
どちらか）機能を含むこと。

【００２１】４．上位演算処理装置アクセス、ＤＲＡＭ
リフレッシュおよびシフトレジスタ転送のようなバスへ
アクセスするのに必要な動作が複数個ありうるので、競
合する要求のうちでいずれかがバスとなるかを制御し、
適当なアドレスがメモリのアドレスに与えられることを
確認する仲裁論理が与えられるのが一般的に望ましい。
これは内部または外部アドレス多重化を含むこともでき
る。

【００２２】４Ａ 上位演算処理装置（ホストプロセッ
サ）がＤＲＡＭリフレッシュと競合する場合は、そのホ
ストプロセッサのサイクルは「動作不可能」信号によっ
て延長される必要があることを示すことが望ましい。

【００２３】５．ホストプロセッサからの信号はアドレ
ス、ＲＡＳ、ＣＡＳ ＤＲＡＭタイミングを直接、非同
期的になすことができる。さもなければそのタイミング
はホストプロセッサからの要求信号が同期された後でコ
ントローラに同期的に制御され得るだろう。また、コン
トローラが競合を検出しそれ自身の制御信号を置き換え
るその競合が存在する場合を除いて通常ホストプロセッ
サが直接ＤＲＡＭ制御信号を制御し、より高い要求サイ
クルを示す場合に同期制御、非同期制御の混合がありう
る。

【００２４】６．特殊ＶＲＡＭを制御するこに加えて、
ビデオコントローラは標準的なＤＲＡＭも制御すること
ができる。これらおよび他の特徴、利点は添付図面を参
照した次の説明によって明らかになるだろう。

【００２５】

【実施例】図１を参照する。図１は本発明によるビデオ
システムコントローラの実施例を示すブロック図であ
る。図１に示されたブロックには、マイクロプロセッサ
１、ビデオシステムコントローラ３、および表示メモリ
５（これは本発明の譲受人に譲受されここに参考のため
に加入されている米国特許出願第５６７，０４０号に開
示されたようなものである）がある。表示メモリ５の出
力はシフトレジスタ７に接続される。そのシフトレジス
タ７は双方向データバス９Ａを介して適当なモニタ（テ
レビジョン）表示装置１１や他の出力装置または入力装
置へ印加するためにデータを任意のデジタル−アナログ
（Ｄ−Ａ）コンバータ９にシフトする。さらに、システ
ムダイナミックＲＡＭ１９がマイクロプロセッサ１によ
る処理のためのデータや命令の記憶のために備えられて
いる。マイクロプロセッサ１は端子１５からのデータ入
力を含み、ビデオシステムコントローラ３、表示メモリ
５およびシステムダイナミックＲＡＭにマイクロプロセ
ッサ１を接続する双方向バス１７にそのデータを与え
る。さらに、マイクロプロセッサ１はビデオシステムコ
ントローラ３および第２の端子１９にアドレス情報を与
え、これらは端子１５とともにキーボードのようなポー
ト装置および当該システムが用いることのできる他の周
辺装置に接続される。マイクロプロセッサ１はアドレス
バス２１を介してアドレス情報をビデオシステムコント
ローラ３に与える。マイクロプロセッサ１とビデオシス
テムコントローラ３の間のインタフェースの処理は双方
向バス２３によってなされ、それを通って制御信号が両
者の間で転送される。ビデオシステムコントローラ３の
出力はアドレスバス２５を介して表示メモリ５およびシ
ステムダイナミックＲＡＭにアドレス情報および制御信
号の形で与えられる。表示メモリ５とシステムダイナミ
ックＲＡＭの間のデータ転送の制御は制御バス２７を介
してビデオシステムコントローラ３によってなされる。
さらに、同期・帰線消去信号が同期線２９を介してＣＲ
Ｔモニタ１１に与えられる。マイクロプロセッサ１は、
データバス１７によってそこに与えられるか、それ自身
の内部メモリに記憶されたプログラム命令を実行する。
これらのプログラム命令に応答して、コマンドの形の制
御信号およびデータがビデオシステムコントローラ３に
送られる。ビデオシステムコントローラ３は４つの基本
的な作用を行う。この４つの作用とは、(1) マイクロプ
ロセッサ１がシステムダイナミックＲＡＭ１９および表
示メモリ５への事実上無競争のアクセスをなすことがで
きるようにすること、(2) システムダイナミックＲＡＭ
１９および表示メモリ５の内部に記憶されたデータを維
持するのに必要なリフレッシュサイクルを自動的に発生
すること、(3) 表示メモリ５、とくにその内部に含まれ
るシフトレジスタ内に新しいビデオデータを周期的にロ
ードするのに必要な表示更新サイクルを実施すること、
(4) ビデオモニタ１１を制御するのに必要なビデオ同期
信号および帰線消去信号を発生すること、である。

【００２６】表示メモリ５はＣＲＴモニタ１１用のどん
な画面表示も収容するに十分なセルを有するビットマッ
プＲＡＭユニット（チップ）を含み、さらに、表示メモ
リ５内の別々の事前選択された列のセルに対応する位置
に複数個のタップを有する直列シフトレジスタを含む。
さらに、問題のビットを含むそのシフトレジスタの一部
だけをアンロードするためにタップを選択するための設
備がなされ、それによってそのシフトレジスタの使用さ
れない部分を効果的に除外でき、問題となっているデー
タをＣＲＴモニタ１１に転送する時間が減少される。任
意の高速シフトレジスタ７は導体３１を介して表示メモ
リ５の内部シフトレジスタポートにインタフェースさ
れ、任意のＤ−Ａビデオ信号変換器９または他の出力装
置、入力装置にデータをシフトする。ＣＲＴモニタ１１
は、ビデオシステムコントローラ３（これは任意のシフ
トレジスタ７およびＤ−Ａ変換器９を介した表示メモリ
５からＣＲＴモニタ１１へのデータ転送を処理する）の
制御の下にデータバス１７を介してマイクロプロセッサ
１から与えられた情報を表示する。システムに対するタ
イミングはシステムクロック３３によって与えられ、そ
れはシステム、特にビデオシステムコントローラ３、表
示メモリ５およびシフトレジスタ７にシフト、ロードク
ロックを与える。

【００２７】図２を説明する。図２は図１のビデオシス
テムコントローラ３の機能ブロック図を示す。図２にお
いて、マルチプレクサ４９は、表示メモリ５のメモリセ
ルをリフレッシュするのに用いられるリフレッシュアド
レスカウンタからとＸ−Ｙアドレスレジスタ４３から同
様にアドレスバス２１を介してマイクロプロセッサ１か
らアドレスを受け、そして制御ビデオ内部レジスタ３９
からシフトレジスタアドレスを受ける。これらのアドレ
スは表示メモリ５やシステムＤＲＡＭ１９に対して必要
な列アドレスの９ビット行に変換される。マイクロプロ
セッサ１によって与えられるアドレスは２つのグループ
に分けられる。すなわちＲＡ０〜ＲＡ８はデータバス２
１Ｒを介して行アドレスラッチ４７に与えられる行アド
レスビットであり、ＣＡ０〜ＣＡ８はデータバス２１Ｃ
を介して列アドレスラッチ４１に与えられる列アドレス
ビットである。無論、簡略記号ＣＡは列アドレスビット
を表わす。アービタ作動可能論理３７は、データバス２
３を介して運ばれる制御信号の一部としてマイクロプロ
セッサ１に作動可能／保留信号を与えるとともに、マル
チプレクサ４９およびデータバス２５によって表示メモ
リ５に与えられるアドレス源を決定する。マルチプレク
サ４９およびそれにともなう行列アドレスの多重化を制
御するのに用いられる制御信号は、メモリアドレスを表
わすＭＡ０〜ＭＡ８の形でデータバス２５で出力される
ときメモリサイクルコントローラ３５によって発生され
る。マイクロプロセッサ１からの行アドレス入力および
列アドレス入力はそれぞれ、表示メモリ５に多重化され
る前に制御信号“ＡＬＥ”の立下り端によって行アドレ
スラッチ４７および列アドレスラッチ４１に保持され
る。Ｘ−Ｙアドレスレジスタ４３および制御・ビデオレ
ジスタ３９はマイクロプロセッサ１によって直接アクセ
ス可能なプログラム可能レジスタである。

【００２８】図２の実施例のデータバス１７はほんの８
ビット幅で、Ｘ−Ｙアドレスレジスタ４３、制御・ビデ
オレジスタ３９の各レジスタは１６ビット幅である。結
局、マイクロプロセッサ１はレジスタの上位ビットおよ
び下位ビットを別々のサイクルでアクセスする。アドレ
スバス２１Ｃの一部である列アドレスビット線に入力さ
れたビット値はレジスタの上位バイト、下位バイトのど
ちらがアドレス指定されるかを決定する。内部レジスタ
のアクセスは、サイクルの最初に機能選択線ＦＳ０〜Ｆ
Ｓ２によって指定される適当な機能コード選択を設定す
ることによって可能である。レジスタ（図２の実施例で
は全部で１８個まで）のうちの１つを選択することは、
マイクロプロセッサ１によるアクセスの間にアクセスバ
ス２１Ｃの一部であるデータ線ＣＡ〜ＡＢ２上の５ビッ
トコード入力によって決定される。ＣＡ１上の入力値は
レジスタの上位バイトまたは下位バイトを選択する。読
出し書込み線の状態、すなわち、データバス２３上に存
在する制御線である列アドレス使用可能下位バイト、Ｃ
ＥＬが低くなる以前およびその間有効でなければならな
いＲ／Ｗ入力はレジスタアクセスが読取りであるか書込
みであるかを決定する。制御・ビデオレジスタはビデオ
タイミングレジスタ、表示更新レジスタおよび制御レジ
スタを含む。ビデオタイミングレジスタは図１のＣＲＴ
モニタ１１を制御するのに必要な水平、垂直同期信号お
よび帰線消去信号を発生するためにプログラムされる。
これらのレジスタにロードされる値はＣＲＴモニタ１１
の特別の表示解像度よびタイミング条件に合うように特
注される。インターレース走査モード、非インターレー
ス走査モードとも利用可能である。ビデオシステムコン
トローラは、表示メモリ５内に発生する図形画像が外部
のビデオ信号に重ねられなければならない適用分解を外
部的に発生する同期信号に限定するためにプログラムで
きる。

【００２９】表示更新レジスタが要求されるのはビデオ
システムコントローラ３がビデオ表示を周期的にリフレ
ッシュするのに必要な表示更新サイクルを発生するから
である。表示更新レジスタは各表示更新サイクルの間表
示メモリ５への行、タップ点アドレスを保持する。表示
更新サイクルは、メモリシステムの各表示メモリ５内で
メモリセルアレイとシフトレジスタの間で２５６ビット
のデータを転送する特別の形式の表示メモリ５のアクセ
スである。図形表示の適用では表示更新サイクルは水平
帰線消去の間に起こり、シフトレジスタをメモリセルア
レイからの新しいデータロードでロードする。

【００３０】次の能動水平走査の間、表示メモリ５内の
シフトレジスタの内容は直列の外パッドからクロック信
号が供給され、ＣＲＴモニタ１１上に表示される。ビデ
オシステムコントローラ３は反対の方向で、すなわちシ
フトレジスタからメモリセルアレイへデータを転送する
ためにプログラムできる（メモリセルアレイは全部は表
示メモリ５内に含まれている）。この動作モードは、外
部的に発生し、次に先行する能動水平走査の間に直列入
力を介してシフトレジスタ内にクロック入力される画像
を捕えるのに便利である。

【００３１】表示制御レジスタは画面の左上に表示され
る表示メモリ５内の位置に対応する出発表示アドレスを
含む。表示アドレスが表示更新サイクルの間に増大され
る量もプログラム可能である。これらのプログラム可能
な特性は、(1) 連続した表示更新サイクル間の走査線の
数を特定すること、(2) データ転送の方向（読出しまた
は書込み）を特定すること、(3) 入力または出力となる
べき水平同期(Hsync)線および垂直同期(Vsync) 線を特
定すること、(4) インターレースビデオ、非インターレ
ースビデオのいずれかを選択すること、を含む。これら
の特性は制御レジスタおよびビデオタイミングレジスタ
にロードされた値によって制御される。図２のブロック
図で示された実施例には２つの制御レジスタがあり、こ
れらのレジスタは、前述したビデオシステムコントロー
ラ３によって支援される種々動作モードを含む多数のプ
ログラム可能な特性の特定を制御する。各能動レジスタ
はマイクロプロセッサ１で読出し、書込みとも可能であ
る。このレジスタのブロックには読出すことはできるが
書込むことはできない状態レジスタも含まれている。

【００３２】状態レジスタは３つのアクティブ（稼働
中）ビットを含む。その１つは画面上の特定の水平走査
がいつ表示されたかを示す。他の２つの状態ビットはエ
ラー条件を示す。つまり、一方はＤＲＡＭリフレッシュ
サイクルに対する保留要求がどの位長くロックアウトさ
れていたかを示し、他方は表示更新サイクルに対する保
留要求がどの位長くブロックされていたかを示す。使用
可能化されると、これらの状態条件によって割込要求が
マイクロプロセッサ１に送られる。

【００３３】Ｘ−Ｙレジスタ４３は表示モニタ１１によ
って表示されている図形画面上のある位置のＸ，Ｙ座標
の連結を表わすＸ−Ｙアドレスを維持する。ビデオシス
テムコントローラ３はマイクロプロセッサ１によって与
えられるアドレスの代わりに内部的な２０ビットＸ−Ｙ
アドレスを与えるよう設計することができる。この特徴
は特定プロセッサのアドレス範囲を広げるのに役立つ。
マイクロプロセッサ１が画面上のどの画素にも直接アク
セスできる程の十分なアドレス範囲をもつ場合でも、ア
クセス間のＸ−Ｙアドレスのハードウエアによる更新は
マイクロプロセッサ１のソフトウエアでなされる同じ作
用よりも効果的になりそうである。アドレスのＸ−Ｙ部
は、Ｘ−Ｙアドレス４３の各アクセスの間にマイクロプ
ロセッサ１によって与えられる入力ＣＡ４〜ＣＡ１の制
御の下に、独立して増加、減少またはクリアすることが
できる。増加が生じて、続いて次のＸ−ＹアドレスのＸ
−Ｙアドレスレジスタ４３への転送の準備のためのアク
セスが完了する。ビデオシステムコントローラのＸ−Ｙ
アドレス指定機構によって、線画やカスタム文字描画ル
ーチンのような内部アルゴリズムがハードウエア支援速
度で画面上の一連の隣接画素にアクセスできるようにな
る。

【００３４】アービタ３７はメモリおよびレジスタアク
セスサイクルに対する要求を発生する責任を果たしう
る。１個以上の要求が未解決である場合アービタは、完
成した要求の相対的な優先順位に基づいて次にどの要求
が発生されるべきかを決定することができる。表示更新
サイクルおよびＤＲＡＭリフレッシュサイクルは、利用
できるメモリサイクル（サイクルタイム）の２％以下を
通常用いてビデオシステムコントローラ３によって内部
的に発生されるので、アービタはメモリ・レジスタアク
セスに対するマイクロプロセッサからの要求を即座に許
可しそうである。しかし、表示メモリ５のリフレッシュ
要求がしばらくの間未解決であったとすれば、その優先
順位は、メモリデータが失われる以前にリフレッシュサ
イクルが起こるように増大される。アービタはＲＤＹ／
ＨＯＬＤ（作動可能／保留）信号によってマイクロプロ
セッサ１をチェック状態に保持する。

【００３５】メモリサイクル発生器３５はアービタ／作
動可能論理３７によってそこに割当てられたメモリサイ
クルを実施することができる。メモリサイクル発生器は
マルチプレクサ４９を制御し、メモリサイクルの間制御
信号およびアドレスに対するタイミングを発生する。さ
らに、このメモリサイクル発生器３５は、マイクロプロ
セッサ−ダイレクトメモリアクセス、Ｘ−Ｙアドレス指
定、表示更新、表示メモリ５およびシステムダイナミッ
クＲＡＭ１９のリフレッシュ、シフトレジスタ読出しサ
イクル、シフトレジスタ書込みサイクルを実行すること
ができる。

【００３６】ビデオシステムコントローラ３は等間隔で
表示メモリ５およびシステムＤＲＡＭにリフレッシュサ
イクルを実施できる。リフレッシュアドレスカウンタ４
５はリフレッシュサイクルの間９ビット行アドレスを発
生する。それはリフレッシュカウンタ４５内に含まれ
て、１本の走査線毎のリフレッシュサイクルの数を決定
する。この転送のタイミングは図１０５に示されてい
る。

【００３７】リフレッシュアドレスカウンタ４５内のリ
フレッシュアドレスレジスタはマイクロプロセッサ１に
アクセスできず、現在の行アドレスを維持し、各メモリ
リフレッシュサイクルに続いて増大される。

【００３８】リフレッシュサイクルの使用可能化および
リフレッシュサイクルの周波数は制御レジスタ３９Ｃ内
の３つの制御レジスタビットによって決定される。

【００３９】ＣＲＴコントローラ５１は４ビット走査線
カウンタを含んでいて、それは連続した表示更新サイク
ルの間にＣＲＴモニタ１１に出力された能動水平線の数
をカウントするのに用いられる。１〜１６のうちのどの
数の走査線も特定できる。たとえば、各表示更新サイク
ルが２つの完全な走査線に対して表示メモリ５のビデオ
シフトレジスタを動作させるに十分なデータを転送する
システムにおいては、表示更新サイクルは他の全ての走
査線の最初でのみ要求されるにすぎない。

【００４０】図１０５はＣＲＴモニタ１１上の４本の連
続した走査線を示しており、種々のビデオシステムコン
トローラ３の作業が生じる位置を参照するために用いら
れる。線分９０１Ａ〜９０１Ｄは各水平走査線の活動状
態部分を表わす。区間９０２Ａ〜９０２Ｄは各水平走査
線の消去部を示す。マイクロプロセッサ１はいつでもメ
モリアクセスを要求できるが、ビデオシステムコントロ
ーラ３はそのアクセスを許可し、その内部の仲裁論理に
基づいてメモリサイクルを実施する。ラスタの間の特定
の時期に２つの種類のサイクルがビデオシステムコント
ローラによって発生される。図１０５において９０２
Ａ、９０２Ｂ、９０２Ｃ、９０２Ｄと記号が付された間
隔の間に、ビデオシステムコントローラ３はシフトレジ
スタリロード(reload)サイクルとしても公知の表示更新
サイクルを実施する。これによって、シフトレジスタ転
送がビデオメモリ５内で起こるが、これは次の走査線上
で表示されるべきデータである。区間９０１Ａ〜９０１
Ｄの始まりは水平帰線消去区間の終わりを表わす。この
時点で、ビデオシステムコントローラ３はそのシステム
の全てのメモリに対しリフレッシュサイクルを開始す
る。各走査線の時点９０３Ａ〜９０３Ｄに至るまで、マ
イクロプロセッサ１が要求したメモリアクセスサイクル
は内部的に要求されたリフレッシュサイクルに対する優
先順位が付与される。９０３Ａ〜９０３Ｄで表わされ
た、アクティブ走査線の途中では、リフレッシュサイク
ルはマイクロプロセッサがサイクルに対する優先順位が
与えられる。表示更新サイクルはマイクロプロセッサ要
求のサイクルに対して常に優先順位が与えられる。

【００４１】図３〜図９を説明する。図３〜図９は図２
の機能ブロックを複数の電界効果トランジスタをもった
単一の金属酸化物シリコンチップ上に実現するために用
いられた回路ブロックの配線図である。

【００４２】システム５３はメモリサイクル発生器３
５、図２の制御・ビデオ内部レジスタ３９の一部である
レジスタ３９Ａ、マルチプレクサ４９、リフレッシュカ
ウンタ４５およびアービタ／作動可能論理３７を含む。
ビデオブロック５７はビデオ内部レジスタ３９Ｃととも
にＣＲＴコントローラの作用を行う。Ｘ−Ｙ論理ブロッ
ク４３は図２のＸ−Ｙレジスタ４３に対応する。ＦＳデ
コード論理６３は行アドレスラッチ４１、列アドレスラ
ッチ４７を含むだけでなく、機能選択入力信号ＦＳ（２
−０）をデコードする機能選択デコード論理を含む。図
２の制御・ビデオ内部レジスタ３９の一部であるＣＡ−
デコード論理５５は列アドレスラッチ４１に結合したデ
コード回路を含む。残りの制御レジスタは図３〜図９の
制御レジスタブロック３９Ｃ内に含まれる。入力ピン５
９およびデータ状態６１は入力論理を含んで、マイクロ
プロセッサ１、表示メモリ５およびシステムＤＲＡＭ１
９相互間の双方向転送を実現するのに必要な制御信号を
与えるとともに図１のマイクロプロセッサ１に状態を与
える。

【００４３】表１は図３に示されている別々の信号を表
わすのに用いられた簡略記号の定義を示す。

【００４４】

【表１】

【００４５】図１０〜図１５において、システム５３は
メモリサイクル発生器３５を実現する論理を含む。これ
は、いくつかの論理構成要素に分割される。この中には
次のものが含まれる。すなわち、行アドレス選択動作を
デコードする行アドレス選択（ＲＡＳ）デコード論理６
５、メモリサイクル発生器６７によって与えられるメモ
リを介したデータローディングを制御するメモリピン６
９、マイクロプロセッサ１と表示メモリ５またはシステ
ムＤＲＡＭ１９の間のデータ転送を処理するためにメモ
リサイクルを発生するメモリサイクル発生器６７、およ
びビデオシステムコントローラ３によって用いられる内
部制御信号を発生するコントローラ７１、である。さら
に、アービタ作動可能論理３７がリフレッシュアドレス
カウンタ４５とともにこのシステムブロック図に含まれ
る。

【００４６】図１６は図３〜図９のビデオブロック５７
の配線図であって、ＣＲＴ論理７３を含むＣＲＴコント
ローラ５１を有している。ＣＲＴ論理７３は帰線消去お
よび水平、垂直同期信号のようなＣＲＴ信号を発生し、
これらの信号をＣＲＴモニタ１１に受入れ可能な電圧、
電流レベルの信号に変換するビデオピン７５に与える。
前述したように、好適実施例における表示メモリ５はマ
イクロプロセッサ１が直接に書込むことのできるシフト
レジスタを組込んでいる。シフトレジスタへのデータ転
送の制御はビデオブロック５７の一部であるＳＲ論理７
３によってなされる。

【００４７】図１７は図３〜図９のＤＡ−ＳＴブロック
６１の配線図である。このＤＡ−ＳＴブロック６１はデ
ータを受け入れ、それをビデオシステムコントローラ３
に受入れられる論理レベルに変換するデータピン８３を
含む。さらに、マイクロプロセッサ１、表示メモリ５お
よびシステムメモリ１９に対するインタフェースの一部
として、状態が状態ブロック８１として備えられてい
る。

【００４８】図１８〜図２４は図１６のＣＲＴブロック
７３の配線図を示す。ＣＲＴブロック７３は垂直生後論
理９７、水平制御論理９５、水平カウンタ９３および垂
直カウンタ９９を含む。さらに、ＤＡ−ＳＴブロック６
１によってビデオブロック５７に与えられる８ビットデ
ータパッド１８を介してマイクロプロセッサ１によって
書込んだり読出したりすることのできる９個のプログラ
マブルレジスタ３１３が備えられている。

【００４９】図１８〜図２４に示された実施例で各レジ
スタは１２ビット幅を有している。マイクロプロセッサ
１は特別の読取り、書込みサイクルによってビデオシス
テムコントローラ３の他の領域はもちろんＣＲＴブロッ
ク７３内のプログラマブルレジスタにアクセスする。レ
ジスタアクセスサイクルは機能選択入力ＦＳ２〜ＦＳ０
を２つの３ビットコードの１つ、０００か０１０に設定
することによって選択される。ビデオシステムコントロ
ーラ３には１８個のプログラマブルレジスタが備えら
れ、ＣＲＴブロックにはそのうち９個だけが備えられて
いるが、ここに述べられる情報は１８個全部のプログラ
マブルレジスタに適用できる。１８個のレジスタの１つ
は列アドレス入力ＣＡ６〜ＣＡ２の５ビットレジスタア
ドレスによって選択される。２進コード０００００〜１
０００１が有効なレジスタアドレスである。コード１０
０１０〜１１１１１は保留しておく。選択されたレジス
タの上位バイトまたは下位バイトはＣＡ１の値入力によ
って選択される。ＣＡ１がゼロの場合、下位バイトが選
択され、１の場合上位バイトが選択される。

【００５０】図１８〜図２４において、ＣＲＴブロック
７３によって表わされた論理はＣＲＴモニタ１１を制御
するのに必要な水平同期、垂直同期、帰線消去出力を発
生する。これらの信号はＨＳＹＮＣ−ＶＳＹＮＣ−ＢＬ
ＡＮＫの系列で出力される。ビデオシステムコントロー
ラは、所望の応用のために選択された特別のＣＲＴモニ
タ１１および画面解像度の適した同期、帰線消去信号を
与えるためにプログラムすることができる。さらに、ビ
デオシステムコントローラ３は、線２３上にあるＩＮＴ
Ｖ信号の制御によって割込み、ＩＮＴ−をそのアクティ
ブローレベルに駆動することによって水平走査線のいず
れでもその最後においてマイクロプロセッサ１に割込み
を行うようプログラムすることができる。これらの信号
はマイクロプロセッサ１によってＣＲＴブロック７３の
９個のレジスタにロードされたパラメータによってプロ
グラムされる。

【００５１】これらのレジスタは水平終了同期レジスタ
８９（ＨＥＳＹＮＣ）、水平終了帰線消去レジスタ８７
（ＨＥＢＬＮＫ）、水平開始帰線消去レジスタ８５（Ｈ
ＳＢＬＮＫ）、水平合計レジスタ９１（ＨＴＯＴＡ
Ｌ）、垂直終了同期レジスタ１０９（ＶＥＳＹＮＣ）、
垂直終了帰線消去レジスタ１０３（ＶＥＢＬＮＫ）、垂
直開始帰線消去１０５（ＶＳＢＬＮＫ）、垂直合計レジ
スタ１０１（ＶＴＯＴＡＬ）および垂直割込みレジスタ
１０７（ＶＩＮＴ）からなる。２つの付加的なレジスタ
すなわち水平カウンタ９３および垂直カウンタ９９はビ
デオタイミング信号を発生する際用いられる。

【００５２】水平カウンタ９３はその内容が水平終了同
期レジスタ８９、水平終了帰線消去レジスタ８７、水平
開始帰線消去レジスタ８５、および水平合計レジスタ９
１と比較されて水平同期期間および水平帰線消去期間の
限界を決定するカウンタである。同様に、垂直カウンタ
９９はその内容が垂直終了同期レジスタ１０９、垂直終
了帰線消去レジスタ１０３、垂直開始帰線消去レジスタ
１０５、および垂直合計レジスタ１０１と比較されて垂
直同期期間および垂直帰線消去期間の限界を決定するカ
ウンタである。垂直割込みレジスタの内容は垂直カウン
タ９９と比較されて特定の走査線がＣＲＴモニタ１１に
いつ出力されているかが決定される。マイクロプロセッ
サ１はこの状態が検出されるときは割込みを行うことが
できる。

【００５３】表示メモリ５およびシステムＤＲＡＭ１９
に対するコントローラ、表示更新コントローラおよびＣ
ＲＴモニタ１１のタイミングコントローラとしての役割
を果たすには、ビデオシステムコントローラ３は種々の
型式のアクセスサイクルを遂行しなければならない。こ
れらの型式のいくつかはマイクロプロセッサ１によって
開始され、残りのものはビデオシステムコントローラ３
によって自動的に開始される。メモリサイクル発生器３
５はアクセスサイクルの大部分を遂行する。そして図２
７〜図３１に示されたサイクル発生器６７は次のサイク
ルを行う。すなわち、

【００５４】マイクロプロセッサ１によって開始される
直接サイクル、これもまたマイクロプロセッサ１によっ
て開始されるＸ−Ｙレジスタの間接サイクル、ビデオシ
ステムコントローラ３によって自動的に開始される表示
メモリ５とシステムＤＲＡＭ１９のリフレッシュサイク
ル、ビデオシステムコントローラ３によって自動的に開
始される表示更新サイクル、および表示メモリ５内のシ
フトレジスタへそしてそこからデータを転送するため
の、シフトレジスタ書込み、シフトレジスタ読取りを含
むシフトレジスタ転送サイクル、である。

【００５５】制御回路７１はＣＲＴモニタ表示更新サイ
クルおよびメモリ５、１９のリフレッシュサイクルを内
部サイクル全部に対する要求を処理する。水平帰線消去
信号は制御回路７１に、表示更新またはリフレッシュの
要求に対するＣＲＴ上のラスタの位置を知らせる。この
要求は表示更新サイクルまたはリフレッシュ更新サイク
ルを実現するためにサイクル発生器６７に転送される。

【００５６】図８は制御回路７１の概略図であり、それ
は２つの同期回路１１１、１１３を含む。同期回路１１
１は、システムブロック５３内の論理を制御するのに用
いられる内部クロックと水平帰線消去信号に同期させ
る。ＣＲＴモニタ１１はシステム５３とは別のクロック
システムを用い、したがって、ビデオブロック５７から
システム５３に与えられる水平帰線消去信号および水平
停止帰線消去信号は内部クロック（これは制御回路７１
を動作させるのに用いられる）と同期させる必要がある
別のクロックを用いることになる。さらに、制御回路７
１は複数個のプログラマブル論理アレイ１１５、ＯＲゲ
ート１１７およびラッチ回路１１９からなるミーリー型
状態機械を含む。４段１２１、１２３、１２５、１２７
がある図８の各段の各出力は列線Ａ、Ｂ、Ｃ、Ｄに与え
られ、その補数は列線ＸＡ、ＸＢ、ＸＣ、ＸＤに与えら
れる。別の制御がデータ線１２９で行線のプログラマブ
ル論理アレイ１１５に与えられる。さらに、ミーリー状
態機械は点１３１でＰＬＡ１３３およびデコード論理１
３５を含む。制御回路７１の出力はデータバス１３７を
介してサイクル発生器６７へ、データ線１３９を介して
作動可能保留論理へ、そしてデータ線１４１を介してデ
ータ状態ブロック６１へ与えられる。制御論理回路７１
の都庁は状態機械が標準的なセルを用いるＮチャンネル
ＭＯＳＦＥＴ論理回路上に置かれるということである
（上記セルは、制御回路７１を実現するのに用いられ状
態機械の動作を決定するトランジスタ１４３の配置によ
って複数回繰返され、プログラムされる）。

【００５７】論理ゲート１１７は複数個の入力リード２
１７で構成される。これらのリードはプログラマブル論
理アレイ（ＰＬＡ）１１５からの多数の出力と結合され
る（２１９で示されている）か、ＮＯＲゲート１１７の
最小数の入力に接続される（２２１で示されている）
か、たった一本の線が結合されたＮＯＲゲートの全部の
入力に接続される（２２３で示されている）かして標準
的なセルＮＯＲゲートの実現の準備をなすことができ
る。

【００５８】アービタ・作動可能保留論理３７はサイク
ル発生器６７にによる動作に基礎を有する。このサイク
ル発生器では、図９(A) の論理回路１５１はビデオシス
テムコントローラ３の中にあれ、外にあれ、上記動作の
優先順位を決定する。ＡＬＥ信号に基づくＥＸＴ信号と
その補数信号ＸＥＸＴはメモリアクセスサイクルの間の
マイクロプロセッサ１からの要求を表わす。ＡＬＥはラ
ッチ１５３によってサイクル発生器６７にラッチされ
る。さらに、回路１５５は内部サイクル要求ＸＩＮＴに
対するバッファリングを与える。サイクル発生器６７
は、第１段１６１、第２段１６２、第３段１６３、第４
段１６４、第５段１６５、第６段１６６および第７段１
６７からなるムーア型状態機械を含む。各段はＰＬＡ１
１５、ＯＲゲート１１７および各段の出力が行線Ａ〜Ｇ
に与えられ、補数が線ＸＡ〜Ｘ９に与えられるラッチ回
路１１９を含む。出力はさらに、ＰＬＡ１７９およびデ
コード論理１８１を含む１７７によってデコードされ
る。論理１７７は外部サイクルに対してはデータバス１
８３で表示を与え、内部サイクルが進行中はデータバス
１８５で表示を与える。Ｗ導体はＴＲＱＥがシフトレジ
スタの使用可能化およびメモリ５、１９の出力可能化を
与える書込み動作は示す。ＲＥＦＩＮＣはリフレッシュ
論理４５にインクレメントリフレッシュを与え、ＲＥＦ
ＳＨＲは、リフレッシュカウンタから、図４のリフレッ
シュブロック４５のリフレッシュ論理内に含まれるリフ
レッシュ保留レジスタへの転送の用意をする。データ線
（出力）１８５はマイクロプロセッサ４９のアドレス選
択を制御するもので、表示更新行アドレスの選択を表わ
すＳＲＲＡＳＥＬの用意をする。ＲＡＣＡＳＥＬは表示
更新サイクルおよびリフレッシュサイクル用に用いられ
る行アドレス、列アドレス選択線である。ＸＹＲＡＳＥ
ＬはＸＹ行アドレス選択線であり、ＸＹＣＡＳＥＬはＸ
Ｙ列アドレス選択線であり、ＥＸＴＣＡＳＥＬは外部列
アドレス選択線である。これらのうちのどれもがアクテ
ィブでないなら、行アドレス（ＲＡ）２１ｄが選択され
る。線１８７は内部列アドレスイネーブルＩＣＡＳＥＮ
および外部列アドレスイネーブルＥＣＡＳＥＮに備え
る。行アドレスイネーブルＲＡＳＥＮはデータ線１８９
上に与えられる。データ線１９１は、ＸＹサイクル（Ｘ
ＹＣＣＬ）、シフトレジスタサイクル（ＳＲＣＣＬ）、
およびリフレッシュサイクル（ＲＥＦＣＣＬ）を含むＲ
ＡＳデコード論理６５にソースを選択する。さらに、線
１９３は、内部サイクル動作が完了したことを示す完了
線であり、ＸＹＧＯ信号はＸＹレジスタ４３への調整イ
ネーブルでデータ線上に存在する。

【００５９】図１０を説明する。図１０はＲＡＳデコー
ドとなっているブロック６５によって表わされる行アド
レス選択デコード回路のブロック図である。行アドレス
選択無効化回路はモードのないよりＮ倍速くメモリへの
データ書込みを可能にする動作モードを与える。Ｎをシ
ステム内のメモリプレーンの数として、たとえば一実施
例における図２の表示メモリ５は４枚のメモリプレーン
をもつように構成される。ビデオシステムコントローラ
３に対しては、４枚の行アドレス選択プレーンが図１０
の実施例において保持されている。実施例は、図１０に
おいて領域１７７、１７９、１８１、１８３で示されて
いる４枚のプレーンの各プレーンを指定することであ
る。１枚のプレーンに書込みを行うと１原色の画像が発
生する。２枚のプレーンに同じデータを書込むと混合色
が発生する。ロードアドレス選択無効化機構を用いる
と、両方のプレーンに同時に書込むことが可能になる。
これを行うために、図３のブロック３９ｃ内に含まれた
制御レジスタの行アドレス選択（ＲＡＳ）無効化ビット
がその色の２進値でロードされる。この機構を用いてメ
モリの１プレーンに書込みを行うとき、他のプレーンも
選択される。ＲＡＳ無効化機構はシフトレジスタ転送に
もあてはまる。これらのシフトレジスタは無論表示メモ
リ５内に配置される。この機構は、４枚の行アドレス選
択プレーンが全部１サイクルで転送できるので４倍速く
ＣＲＴモニタ１１の画面をクリアすることを見込んでい
る。本発明以前には、データは１メモリサイクルで１バ
ンクのメモリ（プレーン）に書込まれた。対象を描くに
は各コード（プレーン）に別々に書き込むことが必要で
ある。

【００６０】行アドレス無効化論理は、マイクロプロセ
ッサ１によって制御レジスタ３９ｃ内にプログラムさ
れ、格納される４ビットによって制御される（マイクロ
プロセッサ１はどの行アドレス選択出力ビットはメモリ
アクセスサイクルの間アクティブにされるかを選択す
る）。これら４ビットはＲＡＳＯＲ（３〜０）である。
これらの４ビットはメモリ読取り矛盾を防ぐために機能
デコードおよびＲ／Ｗ信号でゲートされる。行アドレス
無効化機構は次の型式のメモリサイクル、すなわち、マ
イクロプロセッサ１のランダムアクセス書込みサイク
ル、マイクロプロセッサ１要求のシフトレジスタからメ
モリへの転送およびマイクロプロセッサ１要求のメモリ
からシフトレジスタへの転送の間のみ使用可能にされ
る。４つのゲートビットは行選択ゼロおよび行選択１ビ
ットとＯＲがとられ、行アクセス選択出力に対する選択
を形成する。図１０では、行アドレス選択イネーブルビ
ットはサイクル発生器６７から行選択デコード論理に送
られ、ＲＡＳＥＮによって表わされる。このビットは、
ＯＲ論理１６４によって前もってＸＲＡＳ（３〜０）出
力に数えられた制御レジスタからの４ビットを使用可能
にする。さらに、ＮＯＲゲート１６２および１６３は実
現されている機能をデコードする。なお、この機能はＲ
ＳＡで表わされる機能選択デコード回路からの行アドレ
ス選択、データがメモリ、シフトレジスタのどこに書込
まれているかを示すＸＹレジスタ４３からのＸＸＹ、ビ
デオブロック５７からのＳＳＲＲＡＳ、および制御レジ
スタ３９ｃから与えられ、信号ＣＲＲＡＳによって表わ
される拡張制御レジスタ行アドレス選択ビットである。
これらの信号は実現されている適当なサイクルに関して
論理１６１で多重化され、ＮＯＲゲート１６２、１６３
でＮＯＲがとられる。なお、それのシフトレジスタは信
号ＳＲＣＣＬで表わされ、リフレッシュサイクルは信号
ＲＥＦＣＣＬで表わされ、ＸＹサイクルは信号ＸＹＣＣ
Ｌで表わされる。これらの信号は無論図４のサイクル発
生器から送られ、制御レジスタ３９から持込まれる信号
ＥＨＡＥとともに論理ゲート１８５によって結合され
た。デコードブロック６３はＦＳＳＲによって表わされ
る機能選択レジスタ信号およびＲＷＢ信号を与え、そこ
では４個の行選択出力ビットは論理１８７によってされ
る。機能選択信号およびＲ／Ｗ信号はＮＯＲゲート１８
９によって結合される。

【００６１】図３４および図３５はマルチプレクサ４９
の概略図であって、マルチプレクサ４９はメモリアドレ
スをメモリ５、１９に出力する。図２に関連して述べた
ように、マルチプレクサ４９は行アドレスラッチ４７、
リフレッシュアドレスカウンタ４５、ＸＹアドレスレジ
スタ４３、列アドレスラッチ４１のいずれかの出力を選
択する。これらの入力は、列アドレスラッチ４１からの
入力であるＸＣＡＢ、行アドレスラッチ４７からの入力
である信号ＸＲＡＢ（両信号とも図３の機能選択デコー
ドブロック６３の一部である）、図３のＸＹレジスタか
なお入力であるＸＸＹ信号、ビデオブロック５７の一部
であるシフトレジスタアドレスであるＸＳＲＲＡおよび
リフレッシュブロック４５、ビデオブロック５７の出力
であるＸＲＡＣＡとしてマルチプレクサ４９に導入され
る。図示された実施例のマルチプレクサは、上記信号が
パストランジスタ２５１を介して選択され、出力端子２
５３に与えられる７個の段２５０を含む。サイクル発生
器６７は各機能に対する選択を与える。ＥＸＴＣＡＳＥ
Ｌは列選択を与え、ＸＹＲＡＳＥＬはＸＹ行選択機能を
与え、ＳＲＲＡＳＥＬはシフトレジスタ行アドレス出力
選択イネーブルであり、ＲＡＣＡＳＥＬはリフレッシュ
行アドレス、シフトレジスタ列アドレス選択イネーブル
である。これら機能の全部のＯＲ結合は、出力端子２５
でＲＡアドレスバス２１ｄをマルチプレクサ４９の出力
に接続するＥＸＴＲＡＳＥＬで表わされる信号を与え
る。出力端子は９ビット端子であり、残りの２ビットは
図３５において回路２５５および２５７で示されてい
る。さらに、テスト論理が領域２６１でビデオシステム
コントローラ３のテストのために与えられ、サイクル発
生器６７から点２６３でマルチプレクサ４９に導入され
るスキャンアウト信号および点２６５でマルチプレクサ
に与えられるビデオブロック５７の出力であるスキャン
アウトビデオスキャンアウト信号によって使用可能にさ
れる。これらの２つの信号は、ビデオシステムコントロ
ーラ３内のアクセス可能な記憶ノードで全部別々のやり
方で直列に接続し、装置のテストの間に用いられる走査
パスの回路である。

【００６２】図１２に示されたメモリピン６９は表示メ
モリ５に書込むための制御信号を与える。表示メモリ５
の出力は書込みコマンドＸＷ、ＴＲＱＥコマンド、およ
び２つの列アドレスストローブＸＣＡＳＨＩ、ＸＣＡＳ
ＬＯである。入力ピン５９から与えられる列アドレスイ
ネーブル高および低信号はＩＣＡＳＥＮおよびＥＣＡＳ
ＥＮ（両方ともサイクル発生器６７によって発生され
る）によってＸＣＡＳＨＩおよびＸＣＡＳＬＯへゲート
制御される。

【００６３】ビデオシステムコントローラ３は一定の間
隔で表示メモリ５のリフレッシュサイクル行うように構
成される。リフレッシュアドレスカウンタ４５内に含ま
れるリフレッシュカウンタ（図１３）はリフレッシュサ
イクルの間９ビットの行アドレスを発生する。マイクロ
プロセッサ１にアクセスできないリフレッシュバースト
カウンタは水平走査線１本毎のリフレッシュサイクルの
数を決定する。これもまたマイクロプロセッサにアクセ
スできないリフレッシュアドレスレジスタは現在の行ア
ドレスを維持し、増加され各リフレッシュサイクルが続
く。リフレッシュサイクルの使用可能化およびリフレッ
シュサイクルの周波数はビデオシステムコントローラ３
内の３つの制御レジスタビットによって決定される。９
ビットの行アドレスのうち８個は、リフレッシュカウン
タブロック２７０および保留レジスタ２７１を含む図１
３(A) の回路２７３によって与えられる。ＳＲＣＣＬ信
号を介してサイクル発生器からコマンドがあると、カウ
ンタ２７０は、リフレッシュアドレスカウンタ４５をマ
ルチプレクサに接続するバスＸＲＡＣＡを通ってマルチ
プレクサ４９に使用可能化される。図１３(B) はカウン
タ２７０と結合した残りのカウンタ状態２７９を示す。
前述したように、ホストコンピュータにアクセスできな
い図１３(C) で２７５で示されたミーリー型状態機械は
実施される水平走査線１本あたりのリフレッシュサイク
ルの数を決定する。その出力ＲＥＦＲＱは、現在の走査
線の間別のリフレッシュサイクルがなされる必要がある
ことを示す制御論理７１に出力される。リフレッシュア
ドレスレジスタ２７０は現在の行アドレスを維持し、増
加されて表示メモリ５およびシステムメモリ１９に対す
る各リフレッシュサイクルが続く。サイクル発生器６７
は、発生されるべきメモリサイクルの優先順位を決定す
るための仲裁を実行する。

【００６４】作動可能保留論理３７（図４）はマイクロ
プロセッサ１にサイクル発生器６７の現在状態を知らせ
る作動可能／保留信号を与える。いくつかのモードの動
作が可能でかつ制御レジスタビットＲＨＭＯＤＥ（１−
０）およびＲＨ（２−０）によってプログラムされる。
これらのモードは作動可能、待機および保留モードであ
る。作動可能モードでは、マイクロプロセッサ１は、マ
イクロプロセッサ開始の間にＲＨ（２−０）をロードす
ることによって所望される特定の数の待機状態をプログ
ラムする。マイクロプロセッサ１によって要求されたサ
イクルが開始すると、回路２９３は、それが終わった時
には、当該サイクルが終了していることを作動可能／保
留出力を起動することによってホストコンピュータに知
らせるタイミング順序を与える。内部サイクルが進行中
であるか、以前に要求されたマイクロプロセッサ要求の
サイクルがマイクロプロセッサ１が別のサイクルを要求
した時まだ進行中であるならば、前のサイクルは完了し
ていなければならない。待機モードはプログラム可能な
待機状態を含まないので、単に、それのサイクルが開始
したことを作動可能／保留出力を起動することによって
マイクロプロセッサに知らせるだけである。作動可能保
留論理が保留モードにあるようにプログラムされる場
合、ビデオシステムコントローラ３は、それがリフレッ
シュサイクルやシフトレジスタリロードサイクルを実施
する時であるからマイクロプロセッサ１に保留の要求を
出さなければならない。マイクロプロセッサは論理ゼロ
レベルを阻止入力に与えることによって保留要求に応答
する。作動可能モードが待機モードかのいずれかにプロ
グラムされるとき、作動可能／保留出力アクティブ論理
レベルは阻止入力の状態によってリセット間にプログラ
ム可能である。ここで、図３のシステムブロックおよび
それに対する図４〜図１４に示された回路の説明を終わ
る。

【００６５】ビデオブロック５７（図１５）は、ビット
マップ図形システムにおいてＣＲＴモニタ１１を駆動す
るのに用いられる水平同期ＨＳＹＮＣ−、垂直同期ＶＳ
ＹＮＣ−および帰線消去ＢＬＡＮＫ−の各信号を発生す
るのに用いられる。これらの信号はビデオ入力クロック
ＶＩＤＣＬＫと同期する。ＨＳＹＮＣ−、ＶＳＹＮＣ−
およびＶＬＡＮＫ−ピンで出力された信号は８個のマイ
クロプロセッサ１がアクセス可能なビデオタイミングレ
ジスタを介してプログラムされる。図示された垂直制御
論理９７はＰＬＡ１１５、論理ゲート１１７およびラッ
チである複数個の状態機械セル３０１を含む。状態機械
標準セル３０１は、図１５に示されているように接続さ
れ、垂直カウンタのどれかを選択するゲート信号の順序
を与える。カウンタが選択されたタイミングレジスタの
値に達すると、垂直制御状態機械は次のタイミングレジ
スタに循環する。垂直カウンタレジスタ９９はビデオ表
示の水平線をカウントし、垂直同期、帰線消去期間の限
界を決定するタイミング基準として働く。垂直カウント
の内容は垂直タイミングレジスタの値と比較されて、垂
直同期、帰線消去期間の完了が示される。カウントは１
つの例外を除いて各水平同期期間の初めに１つだけ増加
される。

【００６６】その例外は、飛越し走査されたフレームの
旧フィールドの垂直フロントポーチおよび同期間の間
で、垂直カウントの増加は水平カウンタ９５のカウント
が水平合計レジスタ９１の値の１／２に等しい中間点で
生ずる。アクティブ信号の高→低移行が垂直カウンタを
ゼロにした後でＶＩＤＣＬＫの次の立下り端部で垂直合
計レジスタ１０１に達すると垂直カウンタ９７はゼロに
リセットされる。この期間は増加愛あの期間の間にマイ
クロプロセッサ１によって読取ることができるがそこに
書込むことはできない。通常複数の読取りサイクルが垂
直カウンタ９７にアクセスするのに用いられる。同じデ
ータ情報に応答する２つの連続読取りはマイクロプロセ
ッサ１のアクセスが増加間の期間中にあることを示す。
図１６は垂直カウンタ９９の概略図で、それは２つのカ
ウンタ段３０３および３０５を有している。第１のカウ
ンタ段３０５は８ビットデータ用で、８回繰返され、第
２のカウンタ段３０３は４ビットデータ用なので垂直カ
ウンタには最大１２ビットが格納される。

【００６７】図１７は、制御信号が水平レジスタ８５、
８７、８９、９１および９３を制御するために発生され
る水平制御回路９５の概略図である。時１８は水平カウ
ンタ９３の概略図である。水平カウンタは２段３０７、
３０９に分割された１２ビットカウンタであって、３０
７は最初の８ビット０〜７を与え、３０９は残りの４ビ
ット８〜１１を与える。水平カウンタ９３はＶＩＤＣＬ
Ｋの立下り幅で増加し、水平同期期間および帰線消去期
間の限界を決定するためのタイミング基準として働く。
水平カウンタの値は信号出力ＨＹＳＹＮＣ−およびＢＬ
ＡＮＫ−を発生するために４つの他の水平タイミングレ
ジスタの値と比較される。水平カウンタ９３が水平合計
レジスタ９１の値に達すると、それは回路３１１によっ
てゼロにリセットされる。ビデオシステムコントローラ
３が外部同期モードで構成されるとき、ＨＳＹＮＣ−信
号が入力で、水平カウンタはＨＳＹＮＣ−立下り端から
遅れとしてゼロにされる。垂直カウンタはＸＳＹＮＣ−
入力を起動するのと同じ態様でリセットさせる。外部同
期モードによってビデオシステムコントローラ３は外部
ビデオソースに同期アップ（sync-up)できるようにな
る。これによって、複数のビデオソースを同時に同じ表
示モニタ上へ表示することが可能になる。外部同期モー
ドはＥＸＴＳＹＮＥＮビットを制御レジスタ３９ｃに書
込むことによって使用可能にされる。図３８は到来する
同期パルスを処理するラッチ・同期回路を示す。アクテ
ィブリセット−パルスは水平カウンタ９３にする。そし
てこのカウンタはマイクロプロセッサ１にアクセスでき
ない。

【００６８】図７の残りのレジスタは基本レジスタブロ
ック３１３の概略図である図１９に示されている。ビデ
オブロック５７の他の機能はＳＲデータブロックを含
む。ＳＲは表示メモリ５内に含まれるシフトレジスタを
表わす。シフトレジスタの読取りまたは書込みサイクル
はマイクロプロセッサ１によって開始されるアクセスで
ある。シフトレジスタサイクルは表示メモリ５のセルア
レイと表示メモリ５内のシフトレジスタの間でデータ転
送を行う方へ特に運動される。表示更新サイクルはビデ
オシステムコントローラ３内で自動的に開始される。シ
フトレジスタサイクルは明治のマイクロプロセッサ１制
御によっても開始できる。図２０(A) から図２０(C) は
ビデオブロック５７に含まれるＳＲデータ制御回路の概
略図である。データ転送の方向は制御レジスタ３９Ｃ内
の制御ビットＳＲＷの状態によって決定される。シフト
レジスタ転送サイクルはビデオシステムコントローラ３
（表示更新）かマイクロプロセッサ１のいずれかによっ
て開始できるので、それによって所望のサイクルの型式
が線ＦＳ０〜ＦＳ２上の機能選択コード入力によって決
定される。ゼロの２進値の機能選択コードはレジスタア
クセスサイクルを示し、２進No.1はＸＹ間接サイクルを
示し、２進No.3はマイクロプロセッサ直接サイクルを示
し、２進No.4はシフトレジスタからメモリへのシフトレ
ジスタサイクルを示し、２進No.5はメモリからシフトレ
ジスタへのシフトレジスタサイクルを示し、No.6、7 は
使用されないかテストモードのような特殊な機能に使用
される。シフトレジスタ書込みサイクルは表示メモリ５
内のシフトレジスタの内容をオンチップメモリセルアレ
イ内の特定行に転送し、シフトレジスタ読取りサイクル
はメモリセルアレイ内の特定の行の内容をシフトレジス
タに転送する。

【００６９】図２０(A) は、ビデオシステムコントロー
ラ要求の表示更新サイクルの間に表示メモリにメモリア
ドレスを与えるシフトレジスタアドレス用の制御論理の
発生を示す。図２０(B) は制御レジスタの制御ビットＰ
ＬＣ（３−０）によって特定された値までカウントアッ
プする４ビット制御を示す。このカウントの状態はシフ
トレジスタリロード（表示更新）サイクルの期間を決定
し、各水平走査線から１６本走査線へ変化することがで
きる。図２０(C) に示される最下位４ビットはシフトレ
ジスタアドレスが増加できるようにする全加算器を含
む。通常の動作では、それらは１、２、４、８によって
示される。このアドレスの最下位２ビットは外部表示メ
モリ５で選択されるタップ点を特定する。次の有効８ビ
ットはメモリアドレス出力ピンに導かれ、行アドレスビ
ットを表わす。このカウンタの最上位２ビットは行アド
レス選択制御ビットを表わす。ビデオシステムコントロ
ーラ３がＥＨＡＥビットを制御レジスタ３８１内に設定
することによってプログラムされた拡張ホストアドレス
イネーブルモードにある時、上記ビットはシフトレジス
タ更新サイクルの間に４つの行アドレス選択（ＲＡＳ
（３−０））の１つにデコードされる。このビットがイ
ナクティブであるなら、ＲＡＳ出力は全部シフトレジス
タサイクルの間アクティブである。

【００７０】前述したように、ＦＳデコード回路は、そ
こに与えられる３つの機能選択デコード信号の２進値に
基づいてビデオシステムコントローラによって実現され
るべき機能をデコードする。ＦＳデコードブロック６３
の概略図は図６４及び図６５に示されている。ＦＳデコ
ードロジック６３はマイクロプロセッサ１から、そこに
導入されるＣＳ信号とともに、制御信号ＦＳＯ−２、行
選択信号、さらにデータバス２１Ｃ上の列アドレス、デ
ータバス２１Ｒ上の行アドレスを受信する。さらに、Ａ
ＬＥ信号およびノーラッチ信号（これは制御レジスタか
ら到来する）と同様リセット信号が入力ピンブロック５
９から与えられる。入力ピンブロック５９は、機能選択
入力をデコードするとともに、行アドレス、列アドレス
およびそれに対する補数を与える。別々の機能はＰＬＡ
３３１によってデコードされ、それらは前述した機能に
対応する。どんな機能選択デコードもアクティブである
ためにはチップ選択入力（ＸＣＳ）はアクティブでなけ
ればならない。さらに、回路３３３、３３５は走査・テ
ストモード発生のたのものである。ラインドライバ３３
４は行アドレス信号および列アドレス信号を駆動するの
に用いられる。

【００７１】列アドレスデコーダ５５はＲＷＢの形の読
取り／書込みコマンド、ＸＣＥＬの形の列アドレスイネ
ーブル下位バイト、ＣＡＢの形の列アドレスおよびＦＳ
ＩＮＴの形の内部レジスタアクセス機能選択信号を受信
する。列アドレスデコーダ５５の出力はデコード回路３
４１によってデコードされ、状態ブロック６１の入力と
して用いられ、１２ビット内部レジスタが読取られると
きデータバスの４個のF 上位ビットをクリアするのに用
いられるクリアコマンドである。図６４〜図７３は内部
レジスタアクセスの間列アドレスのデコードを完了する
論理を示す。これらの出力は内部レジスタのうちアクセ
スされまたはロードされるものを選択する。

【００７２】図６４〜図７３はＸ−Ｙレジスタ４３の概
略図である。このＸ−Ｙレジスタ４３は、２０ビットＸ
−Ｙアドレスレジスタ３４１を介して間接的にマイクロ
プロセッサ１が表示メモリ５（好適実施例では、ＤＲＡ
Ｍすなわちダイナミックランダムアクセスメモリであ
る）内の語にアクセスするかそれを書込む間接サイクル
の間に用いられる。Ｘ−Ｙレジスタ３４１の内容は画面
上の１個以上の画素を含む語のＸ−Ｙ座標の連結を表わ
す。Ｘ座標はアドレス語の最下位ビットによって表わさ
れ、Ｙ座標はアドレス語の最上位ビットで表わされる。
アドレス語のＸ、Ｙ座標間の境界の位置はプログラム可
能である。Ｘ、Ｙの両方とも増大してレジスタ３４１の
の最下位ビットから最上位ビットへ移動する。ＣＲＴモ
ニタ１１の画面の左上角に通常位置した原点でのＸ、Ｙ
変位は、画面の左角上に表示される画素がメモリアドレ
ス０の語位置に存在する特別の場合のに共にゼロであ
る。ビデオシステムコントローラ３を介して処理する際
には、画面の左上角の非ゼロオフセットはメモリの開始
から補償されなければならない。

【００７３】Ｘ−Ｙレジスタ４３の機能は、マイクロプ
ロセッサ１の線形アドレス指定領域が限定されすぎてア
クティブ表示領域内の画素全部に用意にアクセスできな
い分野に特に有用である。Ｘ−Ｙレジスタ４３の内容を
用いる読取りまたは書込みサイクルはＸ−Ｙ間接サイク
ルと表示される。

【００７４】Ｘ−Ｙ間接サイクルの間、Ｘ−Ｙレジスタ
４３の内容は、ＲＡ８〜ＲＡ０データバス２１Ｒおよび
ＣＡ８〜ＣＡ０データバス２３に与えられる行アドレ
ス、列アドレスの代わりに用いられる。Ｘ−Ｙ間接サイ
クルの間にＣＡ４〜ＣＡ１に入力された４ビットコード
は、Ｘ−Ｙアドレスレジスタ４３の内容が更新されてＸ
−Ｙ間接サイクルが完了する態様を決定する。これら４
ビットの２進値がゼロに等しい場合は調整は存在せず、
１に等しい場合はＸを増加させ、２に等しい場合はＸを
減少させ、３に等しい場合はＸをクリアし、４に等しい
場合はＹを増加させ、５に等しい場合はＸを増加し、Ｙ
を増加し、６に等しい場合はＸを減少させ、Ｙを増加さ
せ、７に等しい場合はＸをクリアし、Ｙを増加させ、８
に等しい場合はＹを減少させ、９に等しい場合はＸを増
加させ、Ｙを減少させ、１０に等しい場合はＸを減少さ
せ、Ｙを減少させ、１１に等しい場合にはＸをクリア
し、Ｙを減少させ、１２に等しい場合にはＹをクリア
し、１３に等しい場合にはＸを減少させ、Ｙをクリア
し、１４に等しい場合にはＸを減少させ、Ｙをクリア
し、１５に等しい場合にはＸをクリアし、Ｙをクリアす
る。

【００７５】上記したアドレス調整は各Ｘ−Ｙ間接サイ
クルの実行の間にＸ−Ｙレジスタ４３によって自動的に
なされる。この機構によって、各アクセス以前に新しい
値をＸ−Ｙアドレスレジスタにロードしなければならな
いオーバーヘッドを生じさせることなしに、隣接した画
素の任意の順序に対する都合のよいアクセスが可能にな
る。結果として、ビデオシステムコントローラは、線
画、多角形充填、特注文字発生のような増分図形動作を
ハードウエア支援速度で実行できる。

【００７６】Ｘ−Ｙアドレスレジスタ３４１は２つの部
分からなる２０ビットレジスタである。Ｘ−Ｙレジスタ
４３はこのＸ−Ｙアドレスレジスタ３４１と図２２(B)
に示されているオフセットレジスタ３４２を含む。オフ
セットレジスタ３４２はマイクロプロセッサ１でアクセ
ス可能でビット１１、１０と指定された２つのアクセス
可能ビットを含む。これらの２つのビットはＣＡ４〜Ｃ
Ａ１データビット上のＸ−Ｙ調整コード入力によっては
実施されない。第２の部分は、Ｘ−Ｙレジスタ４３に含
まれ、マイクロプロセッサ１によってアクセス可能な１
６ビットと、制御レジスタ３９ＣのＢ７での状態に依存
して２つの最上位または最下位ビットとしてＸ−Ｙレジ
スタに連結された２つのグループの２ビットレジスタか
らなる残りの１８ビットである。これら２ビットレジス
タの１つが使用可能にされる。アドレスレジスタ３４１
に含まれた１６ビットは２つの部分に分割される。Ｙ座
標はレジスタ３４１の最上位ビット部で、最下位ビット
部がＸ座標である。Ｘ部、Ｘ部間の境界はプログラム可
能である。信号ＸＹＬＲＡＳが制御レジスタ３９Ｃによ
って与えられ、それが論理１であるときは２ビットレジ
スタがＭＳＢでＸＹレジスタに連結される。これは３５
１で起こる。これら２つの付加的最上位ビットおよびＸ
−Ｙアドレスレジスタ３４１の３５３のＹ部はＹ座標を
形成する。同様に、制御レジスタ３９Ｃから与えられる
ＸＹＲＡＳ上の論理０は２つの最下位ビット３５５およ
びＸＹアドレスレジスタのＸ部３５７はＸ座標となる。
ＸＹレジスタ３４１のこれらの１８ビットは、Ｙ座標が
それ自身明示的に調整されていない場合のみＹ座標の最
下位ビットに波及するＸ座標の最上位ビットから桁上げ
または借りがなされる。制御レジスタ３９Ｃの内容がリ
セットされると、信号ＸＹＲＡＳは論理０に復帰または
省略値をとられる。ＸＹアドレスレジスタ３４１のＸ部
かＹ部かのいずれかがＸＹオフセットレジスタ３４２の
ビット８、９の内容を、ＸＹＬＲＡＳ信号の状態に関係
なくＸＹアドレスレジスタのＸ座標最下位ビットかＹ座
標の最上位ビット３５１に転送する。ＸＹオフセットレ
ジスタ３４２を読出すと常に、イネーブルＸまたは拡張
ビット（すなわちオフセットレジスタ３４２のビット
８、９）の現在値はデータビットＤ₁ 〜Ｄ₀ に復帰する
が、ビット８、９に格納された値には復帰しない。

【００７７】正しい動作を確保するために、ＸＹオフセ
ットレジスタ３４２はＸＹアドレスレジスタ３４１のロ
ーディング以前に常にロードされている。これは２つの
拡張ビットすなわちビット８、９が正しくロードするた
めに必要である。これらの拡張ビットは４つの行アドレ
スストローブのうちどれがＸＹ間接サイクルの間アクテ
ィブであるのかを決定するために用いられる。ビット
８、９は４つのアクティブストローブを与えるために符
号化され、これはＲＡＳデコード論理５で実施される。

【００７８】ＸＹレジスタ３４１は、２０ビットのＸＹ
アドレスレジスタ出力の一部となる１６個のマイクロプ
ロセッサがアクセス可能なビットを含む。のレジスタの
Ｘ部、Ｙ部間の境界は種々の図形メモリ構成の要求を満
たすためにプログラム可能である。Ｘ部はレジスタの最
下位ビットの２〜９のどこでも占有する規定可能であ
る。残りのビットはＹ部の一部となる。このレジスタの
Ｘ位置、Ｙ位置間の８個の可能な境界状態は図２６(A)
および図２６(B) に示されている。

【００７９】ＸＹオフセットレジスタ３４２はＸＹアド
レスレジスタ３４１のＸ部、Ｙ部間の境界を決定し、３
５７および３５９に位置した２ＲＡＳ選択ビットおよび
ビット８、９の初期値を含む。３６１および３６３に位
置されたＸＹオフセットレジスタの８個の最下位ビット
は、図２６(A) および図２６(B) に示されるようにＸレ
ジスタ３４１内に含まれたアドレスのＸ部、Ｙ部間の境
界を特定する。２つのオフセットレジスタのビット８、
９は、マイクロプロセッサ１からＸＹレジスタ３５１の
Ｘ部３５３かＹ部３５７のどちらかへ開始された書込み
サイクルの間にＸ、Ｙアドレスの拡張ビットにロードさ
れる初期値を格納する。これら２つのビットはＸ−Ｙ間
接サイクルの間にＣＡ４〜ＣＡ１に入力された調整コー
ドによって影響されない。ＸＹアドレスの転送および拡
張ビットだけは結局変化する。ＸＹオフセットレジスタ
３４１を読取ることによって、２ビット８、９の初期値
の代わりにＸＹアドレスの拡張ビットの現在値をＸＹオ
フセットレジスタ３４１に帰還させる。

【００８０】３６３のビット１は行アドレス指定時間中
に出力されるＭＡ８であり、３６５のビット１０は列ア
ドレス指定時間中に出力されるＭＡ８である。これら２
つのビットもＸＹアドレスポインタの増加または減少に
よって影響を受けない。図２６(A) において使用されな
いものとして示されたＸ−Ｙアドレスレジスタのどのビ
ットも０として読出される。

【００８１】マイクロプロセッサ１はＦＳ０〜ＦＳ０入
力を機能コード００１に設定することによってＸ−Ｙ間
接サイクルを開始する。次に表示メモリ５はＲ／Ｗ線に
よって特定されるように読出されるから書込まれる。Ｘ
Ｙアドレスレジスタ３４１の内容は、次のＸＹ間接サイ
クルの間にアクセスされるべき隣接語を指すために各Ｘ
Ｙ間接サイクルの後に調整できる。１５個の異なった調
整がＸＹレジスタ４３に対して利用できる。これらの調
整は前述したＸ−Ｙ間接サイクルの間にＣＡ４〜ＣＡ１
上の入力によって選択される。この特定された調整は次
の間接サイクルを見越して現在のＸ−Ｙサイクルの間に
生じる。

【００８２】２０ビットのＸＹアクセスはＸＹアクセス
レジスタ３４１の、マイクロプロセッサ１によってアク
セス可能な１６ビットよびＸＹオフセットレジスタ３４
２に存在する２個のＲＡＳ選択ビットと２個のＭＡ８ビ
ットからなる。この２つのＲＡＳ選択ビットはマイクロ
プロセッサ１に直接アクセスできないが、このマイクロ
プロセッサ１はこれらのビットをＸ−Ｙオフセットレジ
スタ３４２のビット８、９からロードさせる。この２０
ビットのＸ−Ｙアドレスは、画素の数がマイクロプロセ
ッサ１のデコード経路幅および１画素あたりのビット数
によって決定される１個以上の画素を含む表示メモリ５
内の語を指す。そのアドレスのＸ部、Ｙ部間の境界は次
に述べる種々のメモリ構成を収容するようプログラム可
能である。

【００８３】表示メモリ５のＸ−Ｙアクセスの間に、ビ
デオシステムコントローラ３は、ＲＡ８〜ＲＡ０データ
バス２１ＲおよびＣＡ８〜ＣＡ０データバス２１Ｃに外
部から供給されたアドレスの代わりにアドレスレジスタ
３４１内に含まれるアドレスを用いる。ＸＹアドレスレ
ジスタ３４１に含まれる１６ビットのうち８個の最上位
ビットは行アドレスとしてのＭＡ０〜ＭＡ７としてデー
タバス２５に出力され、８個の最下位ビットは列アドレ
スとしてのＭＡ０〜ＭＡ７としてデータバス２５に出力
される。ＸＹオフセットレジスタ３４２のビット１０、
１１も行、列アドレスとしてＭＡ８に多重化される。マ
イクロプロセッサ１にアクセスできない２個のＲＡＳ選
択ビットは、４個の行アドレスストローブＲＡＳ３〜Ｒ
ＡＳ０のうちどれがＸＹ間接サイクルの間にアクティブ
になるかを決定するためにＲＳ１〜ＲＳ０の代わりに用
いられる。

【００８４】ＸＹアドレス指定はプログラマがＸ、Ｙ画
面寸法を彼の用途に合わせることができるように自由に
選べる。アドレスのＸ部はＸＹアドレスレジスタ３４１
の下位２〜９ビットを占有することができる。ＲＡＳ選
択ビットはＸＹＬＲＡＳ信号の状態によってＸ部かＹ部
かのどちらかに連結される。

【００８５】図７９は制御レジスタ３９Ｃの概略図であ
る。ビデオシステムコントローラ３は２つの評価可能な
制御レジスタ３７１、３７３を含む。これらのレジスタ
によって制御される機能は、マイクロプロセッサ１とビ
デオシステムコントローラ３の間のインタフェース信号
の動き、表示更新サイクルのタイミング、割込みリフレ
ッシュの使用可能化、ＤＲＡＭリフレッシュサイクルの
周波数、およびビデオタイミング機能生成を含む。制御
レジスタ３７１、３７３は共に１６ビットレジスタであ
る。各々、マイクロプロセッサ１によって読出されかつ
そこに書込まれる。これらのレジスタ内の個々のビット
に割当てられた機能を次に説明する。図７９は３つの同
期回路３７５、３７７、３７９の論理を示す。これら３
つの同期回路は制御レジスタ３８１の内容を制御レジス
タ３７１の出力保持レジスタ３８３に転送するのに用い
られる。この理由は、マイクロプロセッサ１がビデオシ
ステムコントローラ３による機能の実行の間に制御レジ
スタに書込みを行うからである。グリッチや割込みを避
けるために、データは制御レジスタ３８１にロードさ
れ、次に転送信号ＴＲＡＮ１、ＴＲＡＮ２およびＴＲＡ
Ｎ３を介して出力保持レジスタ３８３に転送される。２
つのリセット信号がＶＲＥＳＥＮＴおよびＳＲＥＳＥＴ
を含む転送信号を初期設定するのに用いられる。水平開
始帰線消去信号が同期回路３７５に与えられてＴＲＡＮ
１信号を実現する。マイクロプロセッサ１が制御レジス
タ３８１に書込みを行うとき、ＴＲＡＮ１信号はビデオ
システムコントローラ３が水平開始帰線消去信号が有効
になるまで動作モードを変更しないようにする。これは
水平走査線の途中で起こる。図８１は制御レジスタ３７
３およびそれに付随した機能を示す。図８２および図８
３は、制御レジスタ３８１、３７３を構成するのに用い
られるＣＲＢレジスタの概略図である。

【００８６】図８４は入力ピンブロック５９の概略図で
あり、マイクロプロセッサ１からの信号を受信しその信
号をバッファに入れてビデオシステムコントローラ３に
与える論理を示す。回路４００は適当なクロックと同期
するようにシステムリセット信号とビデオリセット信号
を同期させる。これは無論遅延回路４０１、４０３およ
び４０５によってなされ、これによって、ビデオリセッ
トこのクロックと同期し（位相１信号と位相３信号はこ
のビデオクロックの約数である）、システムリセットは
同期ステージ４０７、４０８、４０９によってこのクロ
ックと同期するようになる。残りの回路はビデオシステ
ムコントローラへ用いるためにバッファに入れられ、増
幅がなされる。

【００８７】データ状態ブロック６１は状態レジスタ８
１およびデータピン８３を含む。図８５〜図８７は、デ
ータバス１７上の信号をＸＹレジスタ４３、列アドレス
４９、４１、制御・内部レジスタ３９に駆動するために
バッファリングおよび増幅がなされるデータピン８３の
概略図である。

【００８８】図８８〜図９７は、各々が特定の内部状態
を表わす３ビットが存在する状態レジスタ８１の概略図
である。ビット値１は対応状態が検出されたことを示
す。これらの状態は論理回路４１１で垂直割込みを含
む。表示エラーは、ビデオシステムコントローラ３が水
平帰線消去期間の間に要求される表示更新サイクルを実
施できなかったことを示す。この表示エラーは回路４１
３に格納される。リフレッシュエラーラッチ４１５は、
ビデオシステムコントローラ３が次の水平帰線消去期間
の始まりの前に指定された数のＤＲＡＭリフレッシュサ
イクルを実行できなかったことを示す。これら３つの信
号はＡＮＤ／ＯＲ論理４１７で結合され、割込み導体２
３を与え、割込みの正しい原因が状態線４１９に与えら
れる。また、ビデオブロック２７からの割込みをシステ
ムブロックと同期させる同期回路４２１がある。位相
３、位相１および位相３によってゲート制御される３つ
のゲートトランジスタ４２５、４２７および４２９を含
む回路４２３によって、割込みがビデオクロックと最初
に同期される。位相１と位相３の分離をなすのは符号変
換器４３５、４３７である。回路４３３の出力は、ゲー
トラッチ４４１、４４３および割込みを垂直割込み回路
に与えるパルス成形回路４４５を含むシステムクロック
同期装置に与えられる。図９８〜図１００は、ビデオク
ロック上に位相１および位相３を発生するのに用いられ
るクロック回路４５１およびビデオシステムコントロー
ラ３にクロックを与えるのに用いられる回路４５３を示
す。図８８〜図９７、図２７〜図３１、図８４および図
１０３に示された二重クロックおよび同期回路は、ビデ
オクロックＶＩＤＣＬＫ（これはモニタドットクロック
と高調波テストに関連している）がマイクロプロセッサ
１のクロックＳＹＳＣＬＫとは異なっているかもしれな
いので要求される。ＳＹＳＣＬＫはＳＹＳＣＬＫより低
速で動くように特定されるが、そのアーキテクチュアは
ドットクロック周波数が１００ＭHzを越えることがある
モニタを制御することを可能にする。

【００８９】図１に示されたシステムに適当で、図１０
１に示されたメモリ装置５の一例は、米国特許第４,23
9,993号に示されるように、１つのトランジスタセルを
用い、さらに複数タップを有する直列シフトレジスタを
含む６４ＫビットＭＯＳダイナミック読取／書込メモリ
である。この例に対しては、ランダムアクセスは１ビッ
ト幅でよい。他の適当な例（図示せず）は２５６Ｋビッ
トまたはそれ以上の記憶容量を有する下記のメモリ装置
でよい。

【００９０】次に説明するように、メモリがたとえば８
つのチップを与えるように区分される場合、個々の記憶
装置はＸ１すなわち１ビット幅でよく、これら８つの記
憶装置は典型的な８ビットマイクロコンピュータ８によ
るアクセスのために並列に接続することができる。Ｘ４
またはＸ１６のような区分にも次に明らかになるように
用いることができる。

【００９１】図１０１に示されたメモリ装置５は典型的
にはＮチャンネル・セルフアライン・シリコンゲート２
重レベル多結晶ＭＯＳプロセスによって、装置全部を大
きさが１インチ（2.５４cm）平方の約１／３０の１シリ
コンチップ（これは通常、２０ピンまたは端子をもつ標
準のデュアルインラインパッケージにマウントされる）
に含ましめてなされる。２５６Ｋビット装置に対して
は、このパッケージは２２個ものピンまたは端子を備え
ている。同様に、大容量装置に対してはピンの数は増大
するだろう。この例で、装置は、２５６行、２５６列の
規則パターンで各々が１２７６８個のセルの２つの半分
部１０ａおよび１０ｂに分割されたアレイ１０を含む。
２５６行（Ｘ線）のうちアレイ半分１０ａに１２８個、
アレイ半分１０ｂに１２８個ある。２５６本の列（Ｙ
線）はアレイ半分１０ａ、１０ｂに半分づつ分けられ
る。アレイ１０の中央部には２５６個のセンス増幅器５
１１があり、これらは上記特許または米国特許第４,08
1,701号に開示、クレームされた発明に従って構成され
た差動型の二安定回路である。各センス増幅器は列線の
中央において接続されるので、１２８個づつのメモリセ
ルが各センス増幅器の両側に接続される。チップには接
地端子Ｖｓｓとともに単一の５Ｖ電源Ｖｄｄだけが必要
である。

【００９２】２つの半分部に分けられた行（Ｘ）アドレ
スデコーダ１２は１６本の線５１３によって８個のアド
レスバッファ（ラッチ）１４に接続される。バッファ１
４は米国特許第４,288,706号に開示された発明によって
構成される。８ビットのＸアドレスは８個のアド入力端
子５２５によってアドレスバッファ１４の入力に与えら
れる。Ｘアドレスデコーダ１２は、マイクロコンピュー
タ８からバス５０７を介して受けとった入力端子１５の
８ビットアドレスによって規定される２５６本の行線の
１本を選択するように働く。２５６本以上のその、すな
わち５１２本の行線をもつ２５６Ｋビットメモリに対し
ては、８ビット×アドレスおよび８ビットラッチ以上の
ものが用いられなければならない。列アドレスも入力ピ
ン２５で受け取られ、列アドレスラッチ１６にラッチさ
れる。１ビット幅のランダムアクセス入出力に対して
は、８列アドレスビット全部必要であるが、バイト幅す
なわち８ビット幅のアクセスに対しては５ビットだけが
必要で、マイクロコンピュータはいくつかの縦続接続チ
ップの中で選択する付加的な列アドレスビットを出力す
ることができる。これらの付加的列アドレスビットは従
来構造のチップ選択デコーダによって用いることができ
る。列アドレスランダム１６の出力は、線５１７によっ
て、２５６列のうちの１つを選択してランダムアクセス
入出力線１７／３１上に１ビット幅の入る出力を発生す
るアレイの中央にあるデコーダ１８に接続される。分離
した入力線１７および出力線３１は図１に示すように用
いることができるか、図１０１に示すように多重化する
ことができる。ダミーセル（図示せず）の行は、この型
式の装置おける通常手段であるようにセンス増幅器の両
側に含まれる。Ｘアドレスについては、大容量装置の場
合は列を識別するのに要求されるビットおよびラッチの
数も増大する。

【００９３】こうして、メモリ装置は１ビット幅または
他のビット幅のランダムアクセスおよび直列の入出力を
有する標準的なダイナミックＲＡＭの類似している。図
１０１をさらに参照すると、直列アクセスは、アレイ１
０の対向側面に配置された２つの同等の半分部に分割さ
れた２５６ビットの直列シフトレジスタ２０によって与
えられる。同じ結果は、両方の半分部を同じ側面に重ね
て配置しても達成できる。しかし、これらの半分部を対
向側面に配置することによってセンス増幅器の動作のバ
ランスが保たれる。

【００９４】シフトレジスタ２０は、アレイの一方の側
の１２８個の転送ゲート５２１ａおよび他方の側の同数
の転送ゲート５２１ｂによって、読出しサイクルに対し
てアレイ１０の列線からロードすることができるか、書
込みサイクルに対してその列線にロードすることができ
る。

【００９５】直列書込みのための装置に対するデータ入
力は、マルチプレックス回路５２３によってシフトレジ
スタ半分部のにゅうろく２４ａおよび２４ｂに接続され
るデータイン端子２２によってなされる。データは、出
力５２５ａ、５２５ｂ、データ出力・マルチプレックス
・バッファ回路２６およびデータアウト端子２５７を介
してレジスタ半分部から直列に読み出される。

【００９６】シフトレジスタ２０は、ビットをレジスタ
の段を介して、各クロックサイクルにつき２段づつシフ
トするのに用いられるクロック０によって動作される。
読出し動作に対しては、分割シフトレジスタの２５６ビ
ット位置から２５６ビットを出力するには１２８サイク
ルのクロック０を必要とするにすぎない。転送ゲート２
１ａ、２１ｂに与えられた制御信号ＴＲ２９はシフトレ
ジスタ２０の２５６ビット位置の各々をアレイ半分部１
０ａ、１０ｂの対応する列線に接続する。

【００９７】直列書込み動作においては、センス増幅器
５１１はＴＲ／ＱＥ後に生じる書込みコマンドによって
動作されて列線が全論理レベルに設定され、その後で１
本の行線がラッチ１４のアドレスによって選択され、デ
ータはこの行のメモリセル内に入れられる。直列読出し
サイクルは、２５６Ｘ（行アドレス）線の１つ（および
反対側のダミーセル）を起動するのにデコードされる入
力１５上のアドレスで開始する。センス増幅器５１１は
次にクロック発生・制御回路３０からの制御信号によっ
て起動されて列線を全論理レベルにもっていき、次に転
送ゲート２１ａ、２１ｂが制御信号ＴＲＱＥによって起
動されて選択された行からの半分部に移動させる。この
とき与えられたシフトクロック信号０は２５６ビットを
直列形式でマルチプレックス回路２６を介して１クロッ
クにつき２段（ビット）づつ出力ピン５２７に移動する
ことができ、レジスタ全体では１２８クロックサイクル
が必要である。

【００９８】これまで述べたように、メモリ装置は、直
列の入出力の１ビット幅または他のビットサイズのラン
ダムアドレスをもった標準的なダイナミックＲＡＭと同
じである。しかし、本発明では、直列の入出力を与える
２５６ビットの直列シフトレジスタ２０は４個の６４ビ
ットシフトレジスタとして編成される。１、２、３また
は４個の６４ビットシフトレジスタは、２５６ビットシ
フトレジスタに沿った４個のタップのうちどれが選択さ
れるかに応じてアクセスすることができる。２５６ビッ
トシフトレジスタは２つの半分部に分割されているか
ら、各６４ビットシフトレジスタも２つの半分部に分割
される。図１０１に示されるように、第１の６４ビット
シフトレジスタは上半分２０ａと下半分２０ｂから成
り、第２の６４ビットシフトレジスタは上半分２０ｃと
下半分２０ｄから成り、第３の６４ビットシフトレジス
タは上半分２０ｄと下半分２０ｅから成り、そして第４
の６４ビットシフトレジスタは上半分２０ｇと下半分２
０ｈから成る。

【００９９】選択されたタップは第１、第２、第３、第
４のいずれの６４ビットシフトレジスタがアクセスされ
るかを決定する。選択されるタップは２つの最上位列ア
ドレス入力に与えられる２ビットコードによって決定さ
れる。図１０１には、２進コードを介して所望の特定タ
ップを選択するためにこれもシフトレジスタ２０に入力
する列アドレスラッチ１６からの線５１７が示されてい
る。

【０１００】図１０２において、本発明のシステムとと
もに用いることのできるマイクロコンピュータ１は、従
来構造のシングルマイクロコンピュータ、さらに付加的
なオフチッププログラムまたはデータメモリ８０（必要
に応じて）、および種々の周辺入出力装置８１（これら
は全部アドレス／データバス６０７および制御バス２３
によって相互接続されている）を含むことができる。

【０１０１】単一の双方向製マルチプレックスアドレス
／データバスが示されているが、図１に示されるように
分離したアドレスバスとデータバスを用いてもよく、ま
たプログラムバスとデータ（入出力）アドレスを外部バ
スで分離することもできる。マイクロコンピュータはノ
イマン型アーキテクチュアまたはハードウエア型または
両者の組合わせで構成することができる。

【０１０２】マイクロプロセッサ１は、たとえばパーツ
No. ＴＭＳ７０００またはＴＭＳ９９０００としてテキ
サスインスツルメンツ社から発売されている装置の１
つ、または、パーツNo. モトローラ６８０００、６８０
５、ジロッグＺ８０００、インテル８０８６、８０５１
として発売されている装置の１つでよい。これらの装置
は、内部構造の詳細は異なるけれども、一般にプログラ
ム記憶用のオンチップＲＯＭ８２を含んでいるが、オフ
チップで利用できるプログラムアドレスを有することも
でき、またいずれにしても表示メモリ５に対するオフチ
ップデータアクセスも有することができる。ビデオシス
テムコントローラ３は全てのマイクロプロセッサ、マイ
クロコンピュータにインタフェースするように設計さ
れ、それによってシステム設計者の自由が大きくなる。

【０１０３】図１０２に示された典型的なマイクロコン
ピュータ１は、データ、アドレス記憶用ＲＡＭ（ランダ
ムアクセス読取り／書込みメモリ）５８３、算術または
論理演算を実行するためのＡＬＵ８４およびデータ、プ
ログラムアドレス（通常数個の分離したバスからなる）
を１つの位置から別の位置へ転送するための内部データ
・プログラムバス配列５８５を含むことができる。ＲＯ
Ｍ８２に記憶された命令は１個づつ命令レジスタ５８７
にロードされ、そこから命令が制御回路５８８において
デコードされ、制御信号を発生してマイクロコンピュー
タ動作を規定する。

【０１０４】ＲＯＭ８２はプログラムカウンタ９０にア
ドレスされるが、そのカウンタは自己増加するか、その
内容をＡＬＵ８４を通過させることによって増大するこ
とができる。スタック５９１は割込みまたはサブルーチ
ンでプログラムカウンタの内容を格納するようになって
いる。ＡＬＵは２つの入力９２、９３を有し、その一方
はデータバス５８５からロードされる１つまたはそれ以
上の一時記憶レジスタ９４を有している。

【０１０５】アキュムレータ５９５はＡＬＵ出力を受
け、アキュムレータ出力はバス８５によって、ＲＡＭ５
８３やデータ入出力レジスタ・バッファ９６のような最
終行き先に接続される。割込みは、１つまたはそれ以上
のオフチップ接続を有する割込みコントローラ５９７に
よって、割込み要求、割込み応答、割込み優先順位コー
ド等の制御バス２３を介して、マイクロコンピュータ装
置およびシステムの複雑さに応じて処理される。

【０１０６】リセット入力も割込みとして取扱うことが
できる。ＡＬＵ８４および割込みコントロール５９７と
結合した状態レジスタ９８がＡＬＵ動作からゼロ、けた
上げ、オーバフロー等のような状態ビットを一時的に格
納するために備えられる。割込みがあると状態ビットは
この目的のためにＲＡＭ５８３またはスタック５９１に
退避される。

【０１０７】メモリアドレスは、特定のシステムおよび
その複雑に応じて外部バス６０７に接続されたバッファ
９６を介してオフチップで結合される。この経路は、オ
フチップビデオメモリ５の他にオフチップデータ・プロ
グラムメモリ８０および入出力５８１をアドレス指定す
るのに用いることができる。バス６０７に対するこれら
のアドレスは、プログラムカウンタ９０とともにＲＡＭ
８３、アキュムレータ９５または命令レジスタ８７で発
することができる。メモリ制御回路９９は、必要に応じ
て、アドレスストローブ、メモリイネーブル、保持、チ
ップ選択等のためにコントロールバス９へのコマンド
（またはそこからのコマンド）を（制御ビット８９に応
答して）発生するか、またはそれに応答する。

【０１０８】動作において、マイクロコンピュータ１は
１つまたは一連のマシンサイクル（状態時間）内にプロ
グラム命令を実行する。マシンサイクルは、マイクロコ
ンピュータチップに与えられる５ＭHzの水晶クロックか
らの出力によってたとえば２００ｎ秒でよい。そこで連
続したマシンサイクル（状態）では、プログラムサイク
ル９０は増大されて新しいアドレスを発生し、このアド
レスはＲＯＭ８２に与えられて命令レジスタ５８７への
出力を発生し、それは制御回路８８でデコードされて一
連の複数組みのマイクロコード制御ビット５８９を発生
してバス８５および種々のレジスタ９４、５９５、９
６、９８等をロードするのに必要な種々のステップを実
現する。

【０１０９】たとえば、典型的なＡＬＵ動作は、命令レ
ジスタ５８７からバス５８５を介してＲＡＭ５８３（こ
れは出所アドレスだけまたは出所アドレスと宛先アドレ
スの両方を含むことができる）用のアドレス指定回路へ
アドレス（命令語のフィールド）をロードすることを含
むだろう。この動作はＲＡＭ５８３からのアドレス指定
されたデータ語を一時レジスタ９４やＡＬＵの入力９２
へ転送することを含むことができる。マイクロビット５
８９は、加算、減算、論理和、排他的論理和等のよう
な、命令セットにおいて得られる型式のひとつとしてＡ
ＬＵ動作を規定するだろう。状態レジスタ９８はデータ
・ＡＬＵ動作に依存して設定され、ＡＬＵ結果はアキュ
ムレータ５９５にロードされる。

【０１１０】別の例として、データ出力命令はＲＡＭア
ドレスを命令のフィールドからＲＡＭ５８３へバス５８
５を介して転送すること、このアドレス指定されたデー
タをＲＡＭ５８３からバス５８５を介して出力バス９６
へ、したがって外部アドレス／データバス７へ転送する
ことを含むことができる。一定の制御出力はメモリコン
トロール９９によって書込み可能等のような制御バス２
３の線上に発生することができる。このデータ出力のア
ドレスは、それがメモリコントロール９９から制御バス
９へのアドレスストローブ出力によってメモリ８０また
はメモリ５にラッチされる前のサイクルのバッファ９６
を介してバッファ６０７上のアドレスでよい。

【０１１１】外部メモリ制御装置はＲＡＳ、ＣＡＳスト
ローブを発生するのに用いることができる。メモリ５用
の２バイトアドレスは、バス６０７が８ビットである場
合は２マシンサイクルで、１６ビットである場合は１マ
シンサイクルでそのバス６０７に与えられるであろう。

【０１１２】マイクロコンピュータ８の命令セットは、
表示メモリ５、付加メモリ１９または周辺装置５８１の
入出力ポートから読出しまたはそこへ書込む命令を含
み、それの内部出所または宛先はＲＡＭ５８３、プログ
ラムカウンタ９０、一時レジスタ９４、命令レジスタ５
８７等である。マイクロコードプロセッサでは、このよ
うな各動作は、その間にアドレスおよびデータが内部バ
ス５８５および外部バス７へ転送される一連の状態を含
む。

【０１１３】代わりに、本発明は命令が１マシン状態時
間内に実行される非マイクロコード型のマイクロコンピ
ュータ１を用いることができる。マイクロコンピュータ
１を選択する際必要なことは、データ、アドレスおよび
種々のメモリコントロールがオフチップで得られるこ
と、データ処理速度が特定のビデオ応用分野の制限時間
内にビデオデータを発生し、更新するのに適当であるこ
と、である。

【０１１４】マイクロコンピュータシステムおよびメモ
リ技術は８ビットシステムか１６ビットシステムのどち
らか、または２４ビットまたは３２ビットのような他の
アーキテクチュアにおいて有用であることが理解される
けれども、本発明の表示メモリはバス７に対する１ビッ
トデータ路について述べられる。その有用性は、外部メ
モリ８０は必要とされず、周辺回路８１は単にキーボー
トや同様のインタフェースそれに多分ディスク駆動機構
を加えて構成される。８ビットデータ路および１２ビッ
ト〜１６ビットアドレス指定を有する型式の小型システ
ムにおいて発揮される。ＩＥＥＥ４８８型の装置のよう
なバスインタフェースチップはたとえば周辺回路８１に
含ませることができるだろう。

【０１１５】図１０３は、ビデオシステム８０５が１６
色をもった５１２×５１２画素図形システムである本発
明によるビデオシステムのブロック図である。表示メモ
リ５は単一マルチポートメモリ装置から４０によって４
つのグループのメモリ装置５Ａ、５Ｂ、５Ｃ、５Ｄに拡
張された。マルチポートメモリ５Ａ〜５Ｄの出力は４ビ
ットシフトレジスタ７Ａ〜７Ｄに与えられ、Ｄ−Ａ変換
器９および任意のカラーパレットレジスタ８０１を介し
てＣＲＴモニタ１１に与えられる。カラーパレットレジ
スタは無論、マイクロプロセッサによってそこにアドレ
スされるプログラムカラーを発生するためのコード情報
を含む。

【０１１６】図１０４は、１０２４×１０２４画素解像
度色図形システムのブロック図である。表示メモリ５は
１６ビット長の４グループのマルチポートメモリ５Ｅ、
５Ｆ、５Ｇ、５Ｈで置換された。シフトレジスタ７は１
６ビット幅の４つのシフトレジスタを含むように拡大さ
れた。図１０３および図１０４の残りは図１のものと同
じである。

【０１１７】本発明は図示実施例を参照して説明された
けれども、この説明は限定した意味に解釈されることを
意図しているのではない。本発明の他の実施例ととも
に、図示実施例の種々の変形が本明細書の説明を読めば
当業者には明らかであろう。第２項以下の特許請求の範
囲が本発明の範囲にあるこのような変形例を示してい
る。

【図面の簡単な説明】

【図１】本発明によるビデオコントローラを含むブロッ
ク図である。

【図２】図１のビデオコントローラの機能ブロック図で
ある。

【図３】図２の機能を実現するために用いられる回路図
の配線図である。

【図４】図２の機能を実現するために用いられる回路図
の配線図である。

【図５】図２の機能を実現するために用いられる回路図
の配線図である。

【図６】図２の機能を実現するために用いられる回路図
の配線図である。

【図７】図２の機能を実現するために用いられる回路図
の配線図である。

【図８】図２の機能を実現するために用いられる回路図
の配線図である。

【図９】図２の機能を実現するために用いられる回路図
の配線図である。

【図１０】図３ないし図９のビデオブロックのブロック
図である。

【図１１】図３ないし図９のビデオブロックのブロック
図である。

【図１２】図３ないし図９のビデオブロックのブロック
図である。

【図１３】図３ないし図９のビデオブロックのブロック
図である。

【図１４】図３ないし図９のビデオブロックのブロック
図である。

【図１５】図３ないし図９のビデオブロックのブロック
図である。

【図１６】図３ないし図９のビデオブロックのブロック
図である。

【図１７】図３ないし図９のＤＡ−ＳＴブロックのブロ
ック図である。

【図１８】図３ないし図９のＣＲＴブロックのブロック
図である。

【図１９】図３ないし図９のＣＲＴブロックのブロック
図である。

【図２０】図３ないし図９のＣＲＴブロックのブロック
図である。

【図２１】図３ないし図９のＣＲＴブロックのブロック
図である。

【図２２】図３ないし図９のＣＲＴブロックのブロック
図である。

【図２３】図３ないし図９のＣＲＴブロックのブロック
図である。

【図２４】図３ないし図９のＣＲＴブロックのブロック
図である。

【図２５】図１０ないし図１５の制御ブロックの概略図
である。

【図２６】図１０ないし図１５の制御ブロックの概略図
である。

【図２７】図１０ないし図１５のサイクル発生器の概略
図である。

【図２８】図１０ないし図１５のサイクル発生器の概略
図である。

【図２９】図１０ないし図１５のサイクル発生器の概略
図である。

【図３０】図１０ないし図１５のサイクル発生器の概略
図である。

【図３１】図１０ないし図１５のサイクル発生器の概略
図である。

【図３２】図１０ないし図１５のＲＡＳデコードブロッ
クの概略図である。

【図３３】図１０ないし図１５のＲＡＳデコードブロッ
クの概略図である。

【図３４】図１８ないし図２４の概略図である。

【図３５】図１８ないし図２４の概略図である。

【図３６】図１０ないし図１５のメモリピンブロックの
概略図である。

【図３７】図１０ないし図１５のリフレッシュブロック
の概略図である。

【図３８】図１０ないし図１５のリフレッシュブロック
の概略図である。

【図３９】図１０ないし図１５のリフレッシュブロック
の概略図である。

【図４０】図１０ないし図１５のリフレッシュブロック
の概略図である。

【図４１】図１０ないし図１５の作動可能／保留ブロッ
クの概略図である。

【図４２】図１０ないし図１５の作動可能／保留ブロッ
クの概略図である。

【図４３】図１０ないし図１５の作動可能／保留ブロッ
クの概略図である。

【図４４】図１０ないし図１５の作動可能／保留ブロッ
クの概略図である。

【図４５】図１８ないし図２４のビデオブロックの概略
図である。

【図４６】図１８ないし図２４のビデオブロックの概略
図である。

【図４７】図１８ないし図２４の垂直カウンタの概略図
である。

【図４８】図１８ないし図２４の垂直カウンタの概略図
である。

【図４９】図１８ないし図２４の水平カウンタの概略図
である。

【図５０】図１８ないし図２４の水平カウンタの概略図
である。

【図５１】図１８ないし図２４の別の水平カウンタの概
略図である。

【図５２】図１８ないし図２４の別の水平カウンタの概
略図である。

【図５３】図４７ないし図５２において用いられる基本
レジスタの概略図である。

【図５４】図４７ないし図５２において用いられる基本
レジスタの概略図である。

【図５５】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。

【図５６】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。

【図５７】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。

【図５８】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。

【図５９】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。

【図６０】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。

【図６１】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。

【図６２】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。

【図６３】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。

【図６４】図３ないし図９のＦＳデコードブロックの概
略図である。

【図６５】図３ないし図９のＦＳデコードブロックの概
略図である。

【図６６】図３ないし図９のＸＹレジスタブロックの概
略図である。

【図６７】図３ないし図９のＸＹレジスタブロックの概
略図である。

【図６８】図３ないし図９のＸＹレジスタブロックの概
略図である。

【図６９】図３ないし図９のＸＹレジスタブロックの概
略図である。

【図７０】図３ないし図９のＸＹレジスタブロックの概
略図である。

【図７１】図３ないし図９のＸＹレジスタブロックの概
略図である。

【図７２】図３ないし図９のＸＹレジスタブロックの概
略図である。

【図７３】図３ないし図９のＸＹレジスタブロックの概
略図である。

【図７４】図３ないし図９のＸＹレジスタブロックの概
略図である。

【図７５】図３ないし図９のＸＹレジスタブロックの概
略図である。

【図７６】図３ないし図９のＸＹレジスタブロックの概
略図である。

【図７７】図３ないし図９のＸＹレジスタブロックの概
略図である。

【図７８】図３ないし図９のＸＹレジスタブロックの概
略図である。

【図７９】図３ないし図９の制御レジスタブロックの概
略図である。

【図８０】図３ないし図９の制御レジスタブロックの概
略図である。

【図８１】図３ないし図９の制御レジスタブロックの概
略図である。

【図８２】図３ないし図９の制御レジスタブロックの概
略図である。

【図８３】図３ないし図９の制御レジスタブロックの概
略図である。

【図８４】図３ないし図９の入力ピンブロックの概略図
である。

【図８５】図３ないし図９のデータピンブロックの概略
図である。

【図８６】図３ないし図９のデータピンブロックの概略
図である。

【図８７】図３ないし図９のデータピンブロックの概略
図である。

【図８８】図３ないし図９のデータ状態ブロックの概略
図である。

【図８９】図３ないし図９のデータ状態ブロックの概略
図である。

【図９０】図３ないし図９のデータ状態ブロックの概略
図である。

【図９１】図３ないし図９のデータ状態ブロックの概略
図である。

【図９２】図３ないし図９のデータ状態ブロックの概略
図である。

【図９３】図３ないし図９のデータ状態ブロックの概略
図である。

【図９４】図３ないし図９のデータ状態ブロックの概略
図である。

【図９５】図３ないし図９のデータ状態ブロックの概略
図である。

【図９６】図３ないし図９のデータ状態ブロックの概略
図である。

【図９７】図３ないし図９のデータ状態ブロックの概略
図である。

【図９８】ビデオシステムコントローラにおいて用いら
れる二重クロックの概略図である。

【図９９】ビデオシステムコントローラにおいて用いら
れる二重クロックの概略図である。

【図１００】ビデオシステムコントローラにおいて用い
られる二重クロックの概略図である。

【図１０１】表示メモリの一実施例の概略図である。

【図１０２】図１のマイクロプロセッサのブロック図で
ある。

【図１０３】ビデオシステムの別の実施例を示す図であ
る。

【図１０４】ビデオシステムの別の実施例を示す図であ
る。

【図１０５】データ転送サイクルを示す図である。

【符号の説明】

１ マイクロプロセッサ ３ ビデオシステムコントローラ（制御装置） ５ 表示メモリ １１ 表示装置 １７ 外部シフトレジスタ ３５ メモリサイクル発生器 ３７ アービタ ４１ 列アドレスラッチ ４３ Ｘ−Ｙアドレスレジスタ ４５ リフレッシュアドレスカウンタ ４７ 行アドレスラッチ ４９ マルチプレクサ ６５ 行選択無効化回路

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６３３３８５ (32)優先日 1984年７月23日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６３３３８６ (32)優先日 1984年７月23日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６３３３８７ (32)優先日 1984年７月23日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６３３３８８ (32)優先日 1984年７月23日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６３３３８９ (32)優先日 1984年７月23日 (33)優先権主張国 米国（ＵＳ） (72)発明者 ロバート シー． サデン アメリカ合衆国 テキサス州 ヒュースト ン， ナンバー 1220， エス． ゲスナ ー 6425 (72)発明者 カール エム． グタッグ アメリカ合衆国 テキサス州 ヒュースト ン， エンスブルック 11602 (72)発明者 レイモンド ピンクハム アメリカ合衆国 テキサス州 ミズリー シティー， レットリーバー レーン 2023 (72)発明者 マーク ノバック アメリカ合衆国 コロラド州 コロラド スプリングス， エアポート ロード 4225−ディー (72)発明者 ジョン ブイ． モラベック アメリカ合衆国 イリノイ州 ウイロウ スプリングス， ヒンリッカー ドライブ 212 (72)発明者 マーク ダブリュ． ワッツ アメリカ合衆国 テキサス州 ホックリ イ， ケネディ ランチ ドライブ 24307 (72)発明者 ルディ ジェイ． アルバックテン， ザ サード アメリカ合衆国 オハイオ州 センタービ ル， リヨンズ ドライブ 87 (72)発明者 ジェリイ バン アケン アメリカ合衆国 テキサス州 シュガー ランド， ファーンヒル 13563

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データを処理するためのプロセッサ手段
   と、 前記プロセッサ手段に接続され、処理データを記憶する
   ためのメモリ手段であって、複数のメモリプレーンに分
   割されたメモリ手段と、 前記メモリ手段に接続され、前記プロセッサ手段と前記
   メモリ手段間のデータ転送及び前記メモリ手段からの表
   示すべきデータの転送を制御するための制御手段であっ
   て、所定数のメモリプレーンに対し同時に書込み可能信
   号を供するための手段を含む制御手段とを含むデータ処
   理装置。
2. 【請求項２】 複数のメモリプレーンの各々が、処理デ
   ータを記憶する読出し・書込みメモリと、表示すべきデ
   ータを出力するため前記読出し・書込みメモリに接続さ
   れたレジスタとを有する少なくとも一つのマルチポート
   メモリを含む請求項１記載のデータ処理装置。
3. 【請求項３】 複数のメモリプレーンに分割されたメモ
   リのデータをアクセスし、メモリからのデータに応答し
   て表示装置に可視像を生じせしめるデータ処理装置であ
   って、 所定数のメモリプレーンを同時にアクセス可能とするた
   め、所定数おメモリプレーンを選択するための信号を出
   力する出力手段と、 選択されたメモリプレーンの特定の行と列のデータをア
   クセスするアクセス手段とを含むデータ処理装置。