JPH01193792A - メモリ装置及びそれを用いたコンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はビデオディスプレイを有する電子式コンビュー
タシステム及びそれに用いられるメモリアレイに関する
。

〈従来技術〉 従来より、１枚の画像としてコンピュータから受けとっ
た出力は、一般にブラウン管等の画面に映像化される。

この画面は、実際は、画素（ビクセル）と呼ばれる光点
の集合から構成され、従って画像は、これらの画素のう
ち、所望の画像を作りだす為に、必要とされる画素を選
択して照らすことによって、作り出される。映像化した
い画像が単に数字やその他の記号のように簡単な表示で
あれば、この画像は比較的限られた数の画素から構成す
ることかできる。しかしながら（高解像度が要求される
）もつと複雑な画像を作りだしたい場合、かなり多数の
ビクセルから成る画面を選択しなくてはならなくなる。

コンピュータ出力データは、種々の方法で集成され、表
示されるが、一般家庭向けの市場をねらうホームコンピ
ュータやゲーム遊技装置と呼ばれる類の装置では、特に
ビデオ形式による出力表示が行われることが好まれる。

その上、一般家庭向けの市場では、より高解像度の出力
画像を提供できる上記のようなゲーム装置やホームコン
ピュータに対する需要は増大している。一方、このよう
なゲーム装置やホームコンピュータに関する家庭向けの
市場の需要は、これら装置の価格に非常に敏感に左右さ
れることに特徴づけられる。

ここで注意しなくてはならないのは、画像を作る為に使
用される各々の画素は、コンピュータ内の処理部分から
与えられる別個の出力データ信号に基づぎ照らされ、解
像度を上げるということは、より多くの画素を持つ画面
を使う必要があるということにつながるということであ
る。さらに詳しく述べれば、各々のビデオデータ信号は
画面に転送される前に当然ながら記憶する必要もあるの
で、画像の解像度を上げるということは、これらのデー
タ信号を受けとり保持する為のメモリセルの数も、これ
に対応して増加される必要があるということになる。

画面に映しだされる画像の解像度も向上させる目的で画
素の数を増加させた様々な形式の画面を使用した場合、
そのこと自体がシステム全体の値段を著しく高くするよ
うな結果をもたらすことはない。しかしながら、メモリ
素子又は回路のサイズや記憶容量は、システムの経済性
に関する重大なファクターであり、映し出そうとする画
像の解像度を上げるとシステムのデータ記憶部とビデオ
表示部との間で全てのデータ信号を完全に転送する為に
は使用可能とされる時間間隔が短縮されてしまう。

これらの問題点を解決する又は緩和する為の手段及び提
案は数多くなされている。特に入力信号の数の増加にあ
わせて大規模な記憶ユニットを選択することが考えられ
るが以下で説明する通り、このような記憶ユニットは、
本来高価で、ホームコンピュータシステムに使用すれば
、このようなコンピュータシステムの価格を茗しく上げ
てしまう為この種の応用例に不適当である。この技術で
５よ、データｌｌａ理速度を上げる為に、高速アクセス
が可能となるように特に設計されたメモリユニットを提
供することも考えられるがアクセス速度の遅いメモリユ
ニットよりさらに高価であるため、ホームコンピュータ
等への使用に適さない。

代わりに、追加のメモリユニットをシステムに加えて、
データ記憶容量を増加することが考えられる。しかしこ
の方法では、システム全体の価格を上げることとなるば
かりか、各々のメモリユニットは別個の記憶素子で構成
するのでビデオデータをビクセルに送る為に必要とされ
る時間は長くなってしまう。

複数の別個のランダムアクセスメモリユニット又はＩＣ
チップでデータ記憶部を構成する時におこる問題を一部
緩和する方法としては、これらのメモリユニットをシフ
トレジスタを介し並列に接続することが提案されてきた
。このシステムでは、シフトレジスタによって全てのメ
モリユニットがアンロードされ、その内容は、同時にシ
フトレジスタ内に転送される。シフトレジスタ内のデー
タは次に、逐次、適当なビデオデータ速度でクロック制
御され画素へと送られる。この技術は、データ転送周期
を単一メモリチップを使用した場合にかかる周期と同様
の時間まで短縮するので非常に有効であるが価格の上背
という問題は何ら解決していない。その上、記憶回路は
標準設計のメモリユニットから構成されるので記憶回路
内のメモリセルの数はどうしてもビデオスクリーン上の
画素の数より多くなり、記憶内容がビデオ表示部にアン
ロードされる時にはいつも画像を作りだす為に実際に必
要な数より多くのセルをアンロードすることが必要にな
る。

〈発明が解決しようとする問題点〉 従来技術に関し、前述の又はここに記載しなかった問題
点は、本発明によって解決される。しかしながら、コン
ピュータシステム全体の価格を著しくあげることなくビ
デオスクリーン上の画像の解像度を上げるための新規な
手段及び方法も以下に示す通り提供する。さらに、ここ
に記載した改良された新規な手段及び方法は、アンロー
ドした後コンピュータシステムの記憶回路とビデオ領域
との間の選択されたビデオデータの転送に要する時間を
短縮することができる。

く問題点を解決する為の手段及び作用〉好ましい実施例
では、従来のものよりかなり画素数の多いブラウン管が
使用され、行列に配列された適当な数のセルを持つビッ
トにマツピングされたメモリユニットを持つ適当なコン
ピュータシステムが提供される。この］ンビュータシス
テムは、以下に説明するセルの列と並列に相互接続する
直列シフトレジスタも含んでいる。しかし、シフトレジ
スタには、好ましくは、所定のビット位置に複数のタッ
プ（引出線）が設けられていて、所望のデータを含むシ
フトレジスタの部分に関連するタップを選択する為の手
段として、好ましくは適当なデコーダ回路がシステムに
含まれている。

このような装置では、従来の方法でプロセッサ一部でビ
デオデータが発生され、次いでこのデータは従来の行列
アドレスを使って、記憶領域内の適当なセルへと転送さ
れる。従来の方法で行セル内のビデオデータは、並列に
シフトレジスタ内にアンロードされる。しかしながらビ
デオ信号をビデオ回路又はビデオ表示部に転送する為に
シフトレジスタの内容をアンロードにしたい時には、デ
コーダ回路が起動され、シフトレジスタの所望のデータ
を含む部分に対応するタップを選択する。

そのデータを含む部分のみがビデオ画面にビデオデータ
を転送する為にシフトレジスタはアンロードされる。

従来のＲＡＭユニットが使用される場合、記憶回路には
必然的に所望の画像を作る為に必要な数似上のセルが含
まれることになることは明らかである。しかしながら、
本出願では、シフトレジスタにタップを設けることによ
って、記憶領域の使用されない部分は、システムのオペ
レーションから除外されるので、従ってデータ転送に必
要な時間は、かなり短縮され、絶対最低時間まで短縮さ
れる。

複数の従来のダイナミックＲＡＭユニットを記憶回路と
して使用する法が特別設計の単一のメモリユニットを使
う場合より安くあがることはすぐに理解される。従って
、前述のタップを使うと転送時間はそのままでより経済
的な方法で従来より高解像度の画像を作りだすコンピュ
ータシステムの設計が可能になる。

本発明の目的はメモリへの制御信号数とシステム構成を
ｎｉにするメモリアレイを提供することである。

本発明の第２の目的はビデオディスプレイに表示を行う
ことによりビデオディスプレイを見ながら新しい情報を
書き込み可能なコンピュータシステムを提供することで
ある。

上記のまたこれ以外の本発明の目的及び特徴は、添附図
面を参照しながら以下の実施例の記載を読むことによっ
て明らかになってゆく。

〈実施例〉 第１図を参照すると、本発明の一実施例に従うデュアル
ボートビットマップドメモリ装置（ｄｕａｌｐｏｒｔ　
　ｂｉｔ−ｍａｐｐｅｄ　　ｍｅｍｏｒｙ　　ａｒｒａ
ｎｇｅｍｅｎｔ）　　を用いるコンピュータビデオシス
テムの構成の概略図が示されている。さらに詳しくは、
約２０ＭＨｚ又はそれ以上の速度で逐次送られてくる数
ビットのデータを含むビデオ信号人力２に応答する従来
のラスター走査ＯＲＴチューブ（ブラウン管）を含むビ
デオディスプレイ部１が図示されている。

標準のＴＶ（テレビ画像）信号は、通常、毎秒６０デー
タフレームを提供する。このフレームにはそれぞれ５１
２の走査線情報を含み、この走査線自体は、それぞれ数
百の画素又はビクセルを含む。これらの積は、２０　Ｈ
ｌｌｚの周波数でＣＲＴ（ブラウン管）に送信しなくて
はならないデータのビット数に対応する。簡単な白黒画
像では、各各の画素又はビクセルは、１ビツトデータに
よって規定されるが、もつと写真的な（２次元的）画像
を提供する１６色の灰色が使用される場合には、各画素
の規定に必要なデータは４ビツトまで増加する。フルカ
ラー画像を作りだすには、３〜４ストリーム（Ｓｔｒｅ
ａｌＳ　、流れ・・・直列的）又はプレーン＜　ｏｔａ
ｎｅｓ、平面・・・並列的）のデータが要求され通常１
つの画素に対し少くとも１バイト（８ビツト）のデータ
が必要となる。

水平垂直走査同期回路３及びビデオ信号成形回路４は、
従来の設計で構成され、本発明の要旨とは直接関係はな
い。更に第１図に示す回路には、必要であれば、完全な
テレビモニター又は受像器を加えることも考えられる。

しかしながら、入力線２上に与えられるビデオデータは
、好ましくは、これから説明するビットマツブトビデオ
メモリ５から受けとったものである。このメモリ５は、
セルを含み、ビデオ画面１−トの各々のビクセル（画素
）に少くとも１つの上記セルが対応している。

メモリ５は、必要に応じ並列又はランダム入出カポ−ト
ロ又は、入力と出力を分けた別個の並列入力ボート及び
並列出力ボートを有している。さらに第１図で示した通
り、直列入力ボート２ａ及び直列出力ポート２ｂを加え
た構成でもよい。さらにボート６は、好ましくは、適当
なマイクロコンピュータ又は、マイクロプロセッサ８の
多重化アドレス／データ人力／出カバスフに接続される
。

第１図を再度参照すると、メモリ５は直列ボート２ａ及
び２ｂのアドレスを規定し、メモリ５への書込みや読出
しのためのアドレスをも規定するため、並列又はランダ
ムボート６から、バス７上に現われたアドレスを受けと
る。

マイクロコンピュータ８をメモリ５に接続する制御バス
９は、基本クロック周波数信号φの送信に使用される。

この信号φは、直列ビデオデータをＣＲＴ入力線２上に
送るクロック送信に使用される。このバス９ｔよ、メモ
リ装置５及びマイクロコンピュータ８の両方の特徴に応
じて必要になるアドレスラッチ、行アドレスストローブ
（ＲＡＳ）、列アドレスストローブ（ＣＡＳ）、直列選
択、書込みイネイブル等のメモリ制御信号の送信にも使
用される。

メモリ５は、さらにメモリアレイ又は記憶容量素子アレ
イ１０を含む。メモリアレイ１０はメモリセルの行及び
列から構成され、ビデオディスプレイ１のサイズや形式
及び選択されたメモリ５の設計に応じて区分される。更
に、メモリ５は、複数のタップを有する直列シフトレジ
スタ２０も含む。こ机に関連して、Ｆｌ準的な２レベル
の白黒ＴＶラスターは通常（５１２本の走査線に対応す
る）、約５１２本のセルの行と（各々の走査線に含まれ
る５１２のビクセルに対応する）５１２＠のセルの列に
配列されたセルアレイを必要とし、全データフレーム毎
に合計で２５６にビットのメモリ容量が必要とされるこ
とに注意しなくてはならない。従って、６４にのメモリ
装置がこの目的に使用される場合には、このメモリ５を
構成する為に４つのユニットが必要となり、または、こ
の代わりに１つの２５６にビットメモリで代用すること
もできる。これら４つのメモリユニットは、交互に２５
６ビツトのブロックビデオデータを、逐次、入力線２上
へと送り出す形式をとるか又はその他の適当な形式でデ
ータを送る。比較的解像疫の低い白黒画像は、６４にビ
ットのメモリアレイを１つのみ使って作りだすことがで
きる。６４にビットのメモリアレイは、各走査線が２５
６のビクセルを含む２５６の走査線から成る画像が提供
可能である。

第１図及び第２図に示されるシステムでの使用に適する
と思われるメモリ装置５の例としては、米国特許第４．
２３９．９９３号に開示される１トランジスタ型セルを
用いて構成される６４にビットＭＯＳダイナミック読み
出し／肉込みメモリがあり、多重化用タップを加えた直
列シフトレジスタを追加した上記メモリの使用が考えら
れる。

このメモリの例では、ランダムアクセスは１ビツト幅で
行われる。その他の適当な例（図示せず）には、以下で
説明する２５６にビット又はそれ以上のメモリ容量を持
つメモリ装置としての実施が考えられる。

以下に説明する様に、例えばメモリを区分し、８つのチ
ップで構成する場合、個々のメモリ装置は×１メモリ即
ち１ビツト幅で構成され、これら８つに区分された記憶
容量は８ビツトマイクロコンピユータ８によってアクセ
ス可能とする為に並列に接続される。×４や×８のよう
な、他の区分も以下に明示されるように使用され得る。

第２図に示されるメモリ装置５は、Ｎチャンネル、セル
ファライン、シリコンゲート、二重層ポリシリコン、Ｍ
Ｏ３工程によって種々に形成され、のサイズのシリコン
チップの中に作られ、このチップは、２０ビン又は２０
端子の標準のデコアルインラインパッケージに搭載され
る。２５６にビットの装置を搭載する場合、このパッケ
ージは２２本のビン又は端子を持つように構成される。

同様にビンの数は、より大規模なｉ置を搭載するために
増加させることができる。この実施例では、装置は、ア
レイ１０を有していて、このアレイは、２５６の行及び
２５６の列を含む通常のパターンで配列され、各々が３
２，７６８個のセルで構成される２つの部分１０ａ及び
１０ｂに部分されている。２５６の打線即ちＸ線のうち
、１２８の行線は、半分のアレイ１０ａに含まれ１２８
の行線は残り半分のアレイ１０ｂに含まれる。２５６の
列線即ちＹ線もそれぞれ部分され、２分された２組の列
線は、それぞれ半分のアレイ１０ａ及び１ｏｂに含まれ
る。２５６のセンスアンプ１１がアレイの中央に配置さ
れる。これらのセンスアンプは、上記米国特許第４．２
３９．９９３号又は米国特許第４．０８１．７０１号で
開示され特許が付与されている発明に従って構成した種
々の差動増幅双安定回路である。各々のセンスアンプは
、列線と中央で接続されているので１２８のメモリセル
は、列線の半分を用いて各々のセンスアンプの両側にそ
れぞれ接続される。チップは、ただ１つの５■電源Ｖｄ
ｄ及び接地端子■ｓｓのみを必要とする。

２つの部分に部分された行又はＸアドレスデコーダ１２
は、１６本の信号線１３を介して８ビツトアドレスバツ
フア又はラッチ回路１４に接続される。アドレスバッフ
ァ回路１４は、米国特許第４．２８３．７０６号に開示
される発明に従って構成されている。アドレスバッファ
１４の入力には、８ビツトアドレス入力端子１５を介し
８ビツトＸアドレス信号が印加される。Ｘデコーダ１２
は入力端子１５上の８ビツトアドレス信号によって規定
される１本の打線を２５６の打線の中から選択する動作
を行う。このアドレス信号はバス７を介しマイクロコン
ピュータ８から送信され、入力端子１５上で受けとられ
る。２５６以上の行線を持つ場合、例えば５１２の行線
を持つ２５６にビットメモリの場合には、８ビツト以上
のＸアドレス信号が印加され、８ビツト以上のアドレス
バッファ回路を用いなくてはならなくなる。

列アドレス信号も、入力ビン１５上で受けとられ、列ア
ドレスバッファ回路１６内でラッチされる。ビット幅（
単位）のランダムアクセスでデータの入力及び出力を行
う場合、全部で８本の列アドレスビットを必要とするが
バイト幅（単位）即ち８ビツト幅（単位）でアクセスす
る場合、５木のアドレスビットのみ必要となり、縦続接
続される数個のチップから１つを選択する為の追加の列
アドレスビットをマイクロコンピュータから出力する必
要が生じる。これらの追加の列アドレスビットの信号は
、従来の構成のチップ選択デコーダによって使用される
。列アドレスバッファ回路１６の出力は、線１７によっ
てアレイ１ｏの中央に配置されたデコーダ１８に接続さ
れる。このデコ−ダ１８は２５６の行線のうちの１本を
選択し、ランダムアクセス人′ｊＪ／出力線１９上にビ
ット単位の人力／出力を発生している。この人力／出力
線１９は第３図で示す様な別個の入力線１９ａ及び出力
線１９ｂで構成するか又は、第２図で示す様に１木の人
力／出力線１９として多重構成にしてもよい。ダミーセ
ルの行く図示せず）はこの形式の装置で通常使用される
設計と同様にセンスアンプの両側にそれぞれ設けられる
。Ｘアドレスの場合と同様に、さらに大規模なメモリ装
置が使用される場合、列を規定する為に必要とされるデ
ータ及びアドレスバッファ回路のビット数も増加する。

故にメモリ装置は、１ビツト幅又は、その他のビットサ
イズのランダムアクセスが可能な構成で、直列人力／出
りを持つｆｉ準のダイナミックＲＡＭと同様の構成であ
る。ざらに第２図を参照すると、直列アクセスは２５６
ピツト直列シフトレジスタ２０によって行われる。この
シフトレジスタ２０は同一の部分された部分に分けられ
それぞれ半分はアレイ１０の反対側に配置される。部分
されたシフトレジスタを両方ともアレイの同じ側に配置
しても同様の効果が得られるが一方シフトレジスタの上
に他方のシフトレジスタを重ねる設計となる。しかしな
がら、アレイの両側に半分のレジスタをそれぞれ配置す
ることによってセンスアンプのオペレーションのバラン
スがとれる。

読出しサイクルには、シフトレジスタ２０の内容が、ア
レイ１０の列線からロードされ、書込みサイクルには、
アレイの片側にある１２８の転送ゲート２１ａ又は、ア
レイの反対側にある同数の転送ゲート２１ｂによって行
線へとロードされる。

直列書込みによる装置へのデータ入力は、データ入力端
子２２によって行う。この端子２２は、マルチプレクス
回路２３を介し、両方の部分されたシフトレジスタ２０
ａ及び２０ｂのそれぞれの入力２４ａ及び２４ｂに接続
される。データは、出力２５ａ及び２５ｂを通ってデー
タ出力マルチブレクス及びバッファ回路２６、データ出
力端子２７を介し逐次、読み出される。

シフトレジスタ２０はクロックφによって動作を制御さ
れる。クロックφは、各々のクロック周期ごとに２段づ
つレジスタ段の中のビットの内容をシフトさせてゆく為
に使用される。読出し操作では、２分されたシフトレジ
スタの合計２５６ビツトの各ビット位置から２５６ビツ
トのデータを出力する為に、１２８サイクルのクロック
φ周期時間だけかかる。転送ゲート２１ａ及び２１ｂに
与えられる制御信号ＴＲ２９によって上記シフトレジス
タ２０の２５６ビツトの各ビットの位置は部分されたア
レイの部分１０ａ及び１０ｂ内のそれぞれ対応する夕１
１線に接続される。

逐次書込み操作では、信号ＴＲが与えられ列線がフル論
理電位レベルにセットされた後で発生する占込み命令Ｗ
によってセンスアンプ１１は動作を開始する。その模で
アドレスバッファ回路１４内のアドレス信号によって１
本の行線が選択され、この打線のメモリセル内にデータ
が記憶される。

逐次読出しサイクルは、人力１５に印加されるアドレス
信号によって開始される。この信号は、解読され２５６
のＸ線又は行アドレス線（及びその反対側にあるダミー
セル）を起動させる。ついで、センスアンプ１１は、ク
ロック発生及び制御回路３０から与えられる制御信号に
よってアクティブとなり４３１ｉ１はフル論理レベルに
セットされる。これによって転送ゲート２１ａおよび２
１ｂは制御信号ＴＲによってアクティブとなり、選択さ
れた打線に記憶される２５６ビツトの情報は、対応する
方の半分のシフトレジスタ２０へと転送される。

シフトクロック信号φが印加され２５６ビツトの情報は
、マルチプレクス回路２６を経て直ダ１出力の１式で１
クロック周期毎に２段又は２ビツトづつ出力ビン２７上
に転送されてゆきレジスタ内の内容を全部転送するには
、１２８クロック周期時聞を要する。出力ビン２７は、
第１図のビデオ人力２と接続されている。

上記で説明した通り、メモリ５Ａ置は、１ビツト幅又は
、その他のビットサイズのランダムアクセスが可能で、
直列入力及び出力が可能なａ準のダイナミックＲＡＭと
同様の装置である。しかしながら、本発明に従うと、直
列入力及び出力が可能な２５６ビツト直列シフトレジス
タ２０は４つの６４ピツトシフトレジスタで構成される
。２５６ビツトシフトレジスタに設けられた４つのタッ
プのうらのいずれを選択するかにもとづき１つ、２つ、
３つ、あるいは４つの６４ピツトシフトレジスタのいず
れかがアクセスされる。２５６ビツトシフトレジスタは
、２つの半分部に２分されるので、各々の６４ビツトシ
フトレジスタも２分されている。

第２図に示す通り、第１の６４ビツトシフトレジスタは
、図面上部の半分のシフトレジスタ２０ａ及び下部の半
分のシフトレジスタ２０ｂに部分され、第２の６４ビツ
トシフトレジスタは１１部の半分のシフトレジスタ２０
ｃおよび下部の半分のシフトレジスタ２０ｄに部分され
、第３の６４ビツトシフトレジスタは上部の半分のシフ
トレジスタ２０ｅ及び下部の半分のシフトレジスタ２０
ｆに部分され、第４の６４ピツトシフトレジスタは上部
の半分のシフトレジスタ２０ｇ及び下部の半分のシフト
レジスタ２０ｈに部分される。

選択されるタップが１つ、２つ、３つ、あるいは４つの
全部のシフトレジスタにアクセスするか否かを決定する
。選択されるタップは、２つの最上位列アドレス入力に
印加された２ビツトコ一ド信号によって決定される。第
２図では、行アドレスバツフア回路１６から接続されシ
フトレジスタ２０に入力する回線１７として示される。

この回線上の２進コードが必要な特定のタップを選択し
ている。

次に第３図を参照するとタップ及び４つの６４ビツトシ
フトレジスタの選択工程が明らかにされている。メモリ
アレイ１ｏは２５６行６４列の４つのアレイに分割され
ているのが示されている。

４組の６４本の行線は、６４ビツトのシフトレジスタに
対応する。この図から明らかな通り、このメモリは、２
つの装置であるかのように動作する。

即ち、第１の装置とは入力１９ａ及び出力１９ｂを持つ
２５６行２５６列のランダムアクセスアレイであり、第
２の装置とは２５６行までで１列のアレイ（即ちシフト
レジスタ２０）である。６４ピツトシフトレジスタの１
つ、２つ、３つ、あるいは４つに人力あるいは出力する
よう直列データがクロックされている間に、この装置は
ランダムアレイにアクセスされ得る。２５６ビツトまで
収容可能な逐次アクセスアレイとして動作できる。

この装置によって直列データがクロック制御により第３
図のレジスタ又はタップデコーダ３１は従来通りの構成
である。このようにするとどのビットのデータにアクセ
スしたい場合も２５６の桁送りは必要なく、６４回以下
の桁送りですむ。この特徴は、本実施例の他にも、特定
のビデオ応用例には特に有効である。

さらに、選択されるタップは、第３図で示す様に２進コ
ードによって決定される。この２進コ一ド信号は、行ア
ドレス人力１５の最高位２ビツトに印加される。これら
の入力信号は第３図に示すレジスタ又はタップデコーダ
３１に印加され、これに基づき１つ、２つ、３つ、ある
いは４つ全部のシフトレジスタをアクセスするか否かが
決定される。

例えば２ビット信号が両方とも論理「０」であればシフ
トレジスタ内の全ての２５６ビツトが桁送りで送り出さ
れる。２ピツトが「０１」を示す場合、６４番目のビッ
ト位置から開始する１９２ビツトが指送りで送り出され
る。２ピツトが「１０」を示す場合、１２８番目のピッ
ト位置から開始し１８２ビツトが桁送りで送り出される
。２ビツトコードが「１１」である時は１９２番目のピ
ット位置から始まる後尾の６４ビツトを選択し、これら
後尾６４ビツトが桁送りで送り出される。

同様にしてタップアドレスビットはデータを桁送りし、
シフトレジスタの選択された部分内に送りこまれる。

図面は４つの６４ピツトシフトレジスタを図示するが本
発明は、２５６ビツトシフトレジスタを等分する形式に
限られるものでなく、この２５６ビツトシフトレジスタ
に４つ又はそれ以下のタップを設けた構成に限られるも
のではない。一般に、いずれか２つの隣接するタップの
間にあるビット位置の数は、シフトレジスタ内のビット
位置の数である２の２の整数乗の数とは異なり、それ以
下の２の何乗かの数である。さらに、本発明は、５１２
行５１２列又は、１０２４行１０２４列あるいは、それ
以上の規模のアレイを持つ装置に使用される。これらの
装置ではアレイのサイズに対応して上記で説明したよう
な構成の５１２ビツト又は１０２４ビツトあるいはそれ
以上の規模のシフトレジスタを有する。この場合、４つ
よりたくさんのタップが必要となりそれに応じて、より
大規模なデコーダが必要となり、このデコーダには、最
上位列アドレス線を介しちっとたくさんの入力信号が印
加され、タップ数が少くてすむ場合は、これと反対に小
さなデコーダ、より少い入力ですむ。

シフトレジスタに沿って設けられたタップを使用すると
、１０２４行１０２４列（１Ｍピット）の装置を作るこ
とができる。この装置は、様々なＣＲＴスクリーン（ブ
ラウン管）デイスプレィ装ａに使用することができる。

即ち、様々なサイズのスクリーン（例えば、各々の走査
線が５１２のビクセルを含む５２５本の走査線から成る
画面又は各々の走査線が７２０のビクセルを含む３００
の走査線から成る画面）が、シフトレジスタに適当なタ
ップを設けるだけで提供することができる。

故にレジスタ内の端にあるビットのデータをとりだした
い時も、１０２４ビツトのデータ全てを桁送りで送り出
す必要はない。さらにタップは上述したようなこの整数
乗と対応しない標準のＣＲＴにおける走査線当りのビク
セルの数に対応するビット位置に配置され得る。

第２図及び第４図を参照すると、Ｘ又は行アドレス信号
は、第４ａ図に示す通り行アドレスストローブ信号ＲＡ
Ｓが制御入力線２８に印加される時に入力１５上に現わ
れる。第４に図の列アドレスストローブ信＠ＣＡＳ及び
第４ｂ図、第４ｎ図及び第４ｐ図に示す読出し／書込み
信号Ｗは、ＲＡＳの印加される制御入力線以外の他の入
力線２８に印加されこれらの信号は装置がランダムアク
セスされる間、使用される。

外部からのこれら制御信号入力２８は、クロック発生及
び制御回路３ｏに印加され、これによってクロック発生
制御回路３０は、数種のり０ツク信号及び内部チップ制
御信号を発生し、装置の種棒の部分のオペレーションを
制御する。例えば第４ａ図に示す様にＲＡＳ信号が低電
位であるとぎ、ＲＡＳ信号によって作りだされたクロッ
クによってバッファ１４は、８ビット行アドレスを受け
とり、ラッチするようになる。第４ｃ図で示すタイミン
グ期間即ちＲＡＳ信号の立下り詩画の間、行アドレスは
、有効である必要がある。逐次アクセスは１ｌｌｔｌ入
力線２９に印加されるＴＲ命令によって制御される。逐
次読出しのオペレーションでは、第４ｂ図で読出し期間
として図示した期間中、ＴＲはアクティブ〇−となり、
Ｗ信号は、ｔｓ電位に保たれ、第４ｄ図に示す通り１２
８サイクルの期間の間、直列出力端子２７にデータ出力
信号が発生する。逐次♂込みオペレーションでは、ＴＲ
及びＷ信号は、第４ｂ図に示す通り両方ともアクティブ
ローになり第４ｅ図に示す通り次の１２８サイクルの期
間データ入力ビットが有効になる。

リフレッシュが起こる度毎に、第４ａ図及び第４Ｃ図か
ら明らかな通り人力Ｉ！１５上に行アドレス信号が現わ
れＲＡ　Ｓ　（８号は低電位になる。従って直列データ
出力ビン２７を通して、部分されたシフトレジスタの４
つの部公金ての内容の読出しにかかる１２８サイクルの
期間に、ＲＡＳ信号によって新しい行アドレス信号がチ
ップ５内にロードされるようになり、リフレッシュが行
われる。

シフトレジスタは、ＴＲ信号が発生しない限り動作を妨
害されることはない。直列データは、シフトレジスタ内
へと桁送りして送り込まれてゆきながら桁送りして送り
出されてゆくので、書込みオペレーションは、読出しオ
ベーレションが開始した直後に開始する。第１図に示す
システムでは必要ないが、この特徴は、他のいくつかの
実施例では重要である。

第４ｊ図乃至第４ｑ図のタイミング図に示す通りに並列
又はランダムアクセスモードが発生する。

これらの図は、第４ａ図乃至第４ｈ図に比較し時聞間隔
を長くして示しである点に注意しなくてはならない。Ｘ
又は行アドレスはアドレスストローブ信号ＲＡＳが入力
２８に印加された時に入力１５上に現われる。同様に、
Ｙ又は列アドレスは、列アドレススト０−ブ信号ＣＡＳ
が他の入力２８に印加された時に現われる。入力２８に
印加される読出し／書込み制御信号Ｗは、並列又はラン
ダムアクセスの為に使われる他の制御信号である。

第４ｊ図に示す信号ＲＡＳが低電位になる時、ＲＡＳか
ら作られたクロックによってバッファ１４は、８ビツト
行アドレスＴＴＬレベルビットデータの受けとりが可能
になり、ラッチするようになり、入力線１５−Ｌにデー
タが現われる。

第４に図で示す信号ＣＡＳが低電位になると、回路３０
で発生されたクロックによってバッファ１６は入力１５
上でＴＴＬレベルの列Ｙアドレス信号をラッチするよう
になる。第４ｍ図で示す期間行列アドレスは有効でなく
てはならない。

読出しサイクルでは、入力２８に印加されたＷ信号は第
４ｎ図に示す期間中、高電位に保たれなくてはならず第
４０図に示す期間中端子１９上の出力は有効になる。書
込み専用サイクルでは、第４ｐ図に示すようにＷ信号は
低電位に保たれなくてはならず第４Ｑ図で示す時間の間
、端子１９上の入力は有効になっていなくてはならない
。

メモリ装置は、ベージモードの形式で動作してもよい。

即ち、行アドレスはそのまま保たれ、断続的に列アドレ
スがチップ上にスト０−ブされてゆく。行アドレスをそ
のまま保持することによって同じベージの新しいアドレ
スの為に改めてセットし、ストローブし直す為に要する
時間が必要なくなり今まで説明してきたビットモード形
式のアクセスに比ベ−ジモードオペレーションに必要な
時間は少くてすむ。典型的に例えば実施例の装置であれ
はピットモードオベーレーションには約２６０ナノ秒を
要するがベージモードオペレーションには１６０ナノ秒
のみ要する。

端子２２及び２７とシフトレジスタ２０を介しての逐次
アクセスは、通常、各々のアクセス実行毎に行アドレス
を１づつインクリメントするという手順で行われる。ビ
デオデータは、次から次へと続く２５６ビツトの直列デ
ータブロックから成る一連のデータストリームであるの
でメモリからシフトレジスタへの転送が行われた後の逐
次アクセスにおける次のアドレスは、ｊｆｌｔｌの行ア
ドレスに１に加えた値である。簡単な例をあげると、マ
イクロコンピュータ８が逐次アクセスの為の行アドレス
を送り出すと、マイクロコンピュータ８内のアドレスカ
ウンタは逐次読出し命令を受ける度毎にインクリメント
されてゆく、しかしながら、この機能は、第２図のチッ
プ上の特別の回路によって実行させることもできる。こ
れに対し、端子１９を介して行われる並列アクセスは、
逐次アクセスというよりむしろランダムアクセスの形式
で行われ、特定の行列アドレスは、マイクロコンピュー
タ８内で発生させなくてはならない。

故に、ＴＲ信号、Ｗ信号ＣＡＳ信号の発生するタイミン
グは、逐次読出し／書込みオペレーションとランダム読
出し／書込みオペレーションとでは異なる。逐次アクセ
スオペレーションにおけるこれらの制御信号の電圧及び
タイミングは第４ａ図から、第４ｈ図に示され、ランダ
ムアクセスオペレーションにおけるこれらの信号の電圧
およびタイミングは、第４ｊ図から第４ｑ図に示される
。

シフトレジスタをロードする為あるいはシフトレジスタ
の内容をアレイ内に転送する為にＲＡＳ信号の立下り期
間中、ＴＲ信号は低電位でなくてはならない。ＲＡＳ信
号の立下がりＩ！１１間の間、Ｗ信号は高電位に保たれ
れば選択された行に含まれる各列のデータは、転送ゲー
ト２１によって桁送りされレジスタ内へと送られてゆく
。第４Ｇ図に示すＣＡＳ信号が低電位になる時に最上位
ビット列アドレス線に現れる２ビツトのアドレスは、第
４ｈ図に示されるが、この信号を用いて、縦続接続され
た４つの６４ビツトシフトレジスタのうちのいずれを直
列出力線２７と接続するかを決定する。

第４ｆ図に示す直列シフトクロックφによってシフトレ
ジスタからデータが桁送りし送りだされる。このデータ
は、りＯツクφの周波数に対応して所望のデータ速度で
送り出される。信号ＲＡＳの立下がり時間の間、信号Ｗ
が低電位に保たれる時データはシフトレジスタから７レ
イの列線へと転送され、行アドレスビットによって選択
された行へと送りこまれる。信号ＲＡＳの電位が下がる
問に信号ＴＲが高電位に保たれている時、シフトレジス
タとアレイとはお互いの動作に影響を受けないで動作す
る。即ち、シフトレジスタは、桁送りでデータの送りだ
し又は受は入れを行い、アレイはランダムアクセスの実
行が可能になる。

以上の様にメモリ装置の動作がランダムアクセスモード
である時と逐次アクセスモードである時とでは信号Ｗの
タイミングが異なる。さらに詳しく説明するなら、ラン
ダムアクセスオペレーションの間、信号ＣＡＳの立下が
り時間に、信号Ｗはセットアツプされて保たれる。しか
しながら、逐次アクセスオペレーションの間は、信号Ｒ
ＡＳの立下がる時に信号Ｗがセットアツプされて保たれ
る。

第５図を参照すると、本発明のシステムで使用されるマ
イクロコンピュータが図示されている。

このマイクロコンピュータは、従来の構成シングルチッ
プマイクロコンピュータ装置であって（必要であれば）
オフチッププログラム又はデータメモリ８０が追加され
、種々の周辺人力／出力装置８１を有しこれらは全てア
ドレス／データバス７及びｔＩ１１１１１１バス９によ
って相互に接続されている。

ここでは、単一で多重化された双方向アドレス／データ
バス７が図示されているがこの代わりに、アドレスバス
とデータバスとを各々別のバスで構成してもよいし、プ
ログラムアドレスとデータ又は、入力及び出力アドレス
を分けて外部バスによって別々に送信する構成にしても
よい。マイクロコンピュータはファンヌイマン形式の構
成あるいはバーバード形式の構成又は、これら２つの形
式の組合せた構成が使用される。

マイクロコンピュータ８は例えばテキサスインスツルメ
ンツ社によって販売されるＴＭＳ−７０００のパーツナ
ンバーで呼ばれる￥！を置の１つを使うことができ、モ
トローラ６８０５、ザイログＺ８又はインテル８０５１
等といったパーツナンバーで購入可能な装置の１つであ
る。内部構成は細い点で異なるがこれらの装置は一般に
プログラムを記憶する為のオンチップＲＯＭ即ちリード
オンリーメモリ８２を持つがプログラムアドレスをチッ
プ外から受けとるような構成にすることができ、しかし
いかなる場合でもメモリ５はチップ外からのデータアク
セスが可能な構成であることを要する。

第５図に示す共形的なマイクロコンピュータ８はデータ
及びアドレスを記憶する為のＲＡＭｔｌｌｌらランダム
アクセスリード／ライトメモリ８３をｈし、演算及び論
理操作を実行する為のＡＬｔＪ８４を有する。データ及
びプログラムアドレスを所定位置から他の位置へ転送す
る手段８５（通常は、数本の別個のバスから構成する。

）もマイクロコンピュータ８は含んでいる。ＲＯＭ８２
内に記憶される命令は、１度に１つづつ、命令レジスタ
８７内へと送りこまれる。この命令レジスタ８７から与
えられた命令は、制御回路８８内で解読されマイクロコ
ンピュータのオペレーションを規定する制御信号を発生
する。

ＲＡＭ８２は、プログラムカウンタ９０によってアドレ
ス指定される。プログラムカウンタ９゜は、セルフイン
クリメントしているか又は、カウンタ９０の内容をＡＬ
Ｕ８４を通すことによってインクリメントされる構成で
ある。スタック９１は、割込み命令又はサブルーチンの
発生時にプログラムカウンタの内容を記憶するために使
用される。ＡＬＵ８４は、２つの入力９２及び９３を有
し、これらの入力の一方はデータバス８５からデータが
ロードされる／又は２以上の一時記憶レジスタ９４と接
続される。

累算器９５は、ＡＬｔＪ出力を受けとる。累算器９５の
出力は、バス８５によってその出力に最適な送り先即ち
、ＲＡＭ８３又は、データ人力／出力レジスタおよびバ
ッファ９６に接続される。割込みは、割込み制御回路９
７によって処理される。

割込み制ｎ回路は、マイクロコンピュータ装置８及びシ
ステムの構成の複雑性に応じて割込み要求、ｖ１込み応
答、割込み優先順位コード等を受けとる為に、１又は２
以上のチップ外との接続端子を有する。

リセット入力も割込みとして処理される。

ＡＬｔＪ８４及び割込み制御回路９７のオペレーション
と関連する状態レジスタ９８は、ＡＬＵの演ｎ論理操作
で生まれたゼロ、桁上げ、桁あふれ等の状態ビットを一
時的に記憶する。割込みの発生によって状態ビットはＲ
ＡＭ８３又はスタック９１に保持される。

メモリアドレスは、バラノア９６を通ってチップ外と接
続される。バッファ９６１よシステムの特徴及びシステ
ムの複雑性に応じて、外部バス７に接続される。この経
路はチップ外データ又はプログラムメモリ８０及び周辺
人力／出力装置８１さらにチップ外ビデオメモリ５のア
ドレス送信の為に使われる。バス７に送られてくるこれ
らのアドレスは、ＲＡＭ８３、累算器９５又は命令レジ
スタ８７、プログラムカウンタ９０で発生する。メモリ
制御回路９９は、（制御ビット８９に現われる信号に応
答して）アドレスストローブ、メモリイネイブル、書込
みイネイブル、ホールド、チップ選択等適当な作業実行
の為に、制御バス９に送る命令を発生し、このバス９か
ら受けとった命令に応答している。

オペレーションでは、マイクロコンピュータ装置８は、
１又は１連のマシンサイクル又は状態時間でプログラム
命令を実行する。マシンサイクルは、例えば、２００ナ
ノ秒であって、５ＨＨ２の水晶発娠クロックからマイク
ロコンピュータチップに印加される出力を用いる。故に
連続するマシンサイクル又は状態において、プログラム
カウンタ９ｏはインクリメントされてゆき、新しいアド
レスが発生される。このアドレスは、ＲＯＭ８２に送ら
れ、ＲＯＭ８２の出力は、命令レジスタ８７へと送られ
る。この出力は、制御回路８８内で解読され、バス８５
及び種々のレジスタ９４．９５゜９６．９８等のデータ
をＯ−ドする為に必要な種棒のステップを実行する為に
、制御ビット８９上にマイクロコードを示す一連の制御
信号の組を発生する。

例えば、ＡＬＵ［！ｌ］ち演輝論理オペレーションには
、バス８５を介し命令レジスタ８７からＲＡＭ８３の為
のアドレス指定回路にアドレス（命令語のフィールド）
をロードする行程を含む。（このアドレスにｔよ、出所
アドレスのみが含まれるか、又は、出所アドレスと宛先
アドレスの両方が含まれる）上記オベーレションは、ア
ドレス指定されたデータ単語をＲＡＭ８３から一時レジ
スタ９４及び／又はＡＬＵの入力９２に転送する工程を
含む。マイクロコードビット８９は、Ａ　Ｌ　Ｕのオペ
レーションを加算、減算、比較又は、排他的論理和等の
命令の組の中から１つを選択し規定する。

状態レジスタ９８は、データ及びＡＬＵのオペレーショ
ンに応じて準備され、ＡＬＵの結果は累粋器９５内へと
送り込まれる。

他の実施例では、データ出力命令にはＲＡＭのアドレス
をバス８５を介し命令レジスタ８７内のフィールドから
ＲＡＭ８３に転送する工程を含む。

このアドレス指定されたデータは、さらにＲＡＭ８３か
らバス８５を介し出力バッファ９６へと転送され、故に
外部アドレス／データバス７上に送り出される。ライト
イネイブル等の所定の制御信号出力がメモリ制御回路９
９によって制御バス９の信号線上に現われる。このデー
タ出力のアドレスは、前のサイクルの間にバッファ９６
を通ってバス７上に現われたアドレスであり、ここでは
このアドレスはメモリ制御回路９９から制御バス９への
アドレスストローブ出力によってメモリ８０又はメモリ
５内にラッチされる。

外部メモリ制御装置は、信号ＲＡＳ及びＣＡＳのストロ
ーブ信号を発生する。メモリ５に関する２バイトのアド
レス信号はバス７のサイズが８ヒツトであれば２マシン
サイクルであるいは、バスが１６ビツトであれば１マシ
ンサクイルで印加される。

マイクロコンピュータ８の命令セットには、ビデオメモ
リ５、オフチツブブＯグラム／データメモリ８ｏ又は周
辺人力／出力回路８１からのデータの読出し又は書込み
を行う命令が含まれる。マイクロコンピュータ内部のこ
れら命令の宛先及び出所は、ＲＡＭ８３、プログラムカ
ウンタ９〇−時記憶レジスタ９４、命令レジスタ等を含
む。マイクロコード化された命令で処理を行うプロセッ
サでは、上述のオペレーションは、アドレス及びデータ
が内部バス８５及び外部バス７上を転送する間の一連の
状態を含む。

選択的に、本発明は、１マシン状態時間に１命令が実行
されるマイクロコード化されない形式のマイクロコンピ
ュータ８を使用することもできる。

マイクロコンピュータ８の選択に必要とされるのは、デ
ータ及びアドレスさらに種々のメモリ制御信号がチップ
外から入手可能で特定のビデオの応用例に関する時間的
制約内でビデオデータを発生し、更新する為に適したデ
ータ処理速度が提供可能であるという点である。

本発明のマイクロコンピュータシステム及びメモリ技術
が８ビツト又は１６ビツトのいずれのシステムにおいて
も、また２４ビツト、３２ビツト等のその他の構成にお
いても有効に利用可能であることは、明らかであるが本
発明のメモリ装置は、本明ｌｌ１ｓの実施例の説明につ
いては、バス７に関し１ビツトのデータ経路に関連して
説明する。実施例としては、外部メモリ８０を必要とせ
ず周辺回路８１がただキーボード又はそれと同等のイン
ターフェイス装置と時には、ディスクドライブ装置、か
ら構成される８ビツトのデータ経路を有し１２ビツト乃
至１６ビツトのアドレス送信が可能な形式の小規模シス
テムで有効に使用される。

ＩＥＥＥ４８８型の装置等のバスインターフェイスチッ
プが例えば周辺回路８１に含まれている。

第６図で示した通り、ビデオメモリ５は、８つの×１メ
モリ装置として構成してもよいし、選択的に１つの×８
メモリ装置で構成することもできる。この実施例では、
８つの半導体デツプメモリ５が使用され８つ全てが６４
ＫＸ１メモリ又は、１６ＫＸ１メモリで構成され、各々
のメモリは第２図で示した通り、メモリに対応する逐次
アクセスの為のオンチップマルチプルシフトレジスタを
有する。このシフトレジスタは一ビツトワイドの入力及
び出力を有する。３色の画素の表示に３ビツトを用いる
フルカラーテレビデイスプレィ１でｔよ、４つのバンク
の６４ＫＸ１メモリ装置（各バンクに対し８チツプが含
まれる）から成るメモリシステムが必要になる。画面上
の各々の走査線を作りだすには、８ビツトのビデオ信号
の入力線のそれぞれに次から次へとビデオ信号をクロッ
ク出力する２５６ヒツトのレジスタを必要とする。

（代わりに第２図で示すように１本の多重化ビデオデー
タ入力＄１２を用いてもよい。）マイクロプロセツサ８
及びバス７は、第６図で示す通り、各データ線が各々の
チップにデータを与える８ビツトデータ線６によって各
々のチップ上のｒＸＩＪｉｌ１式で並列に８ビツトビデ
オデータにアクセスする。８つのチップ全てに対するア
ドレス人力１５は、バス７から同じアドレスを受けとっ
て、８つ全部のチップは、バス９から同じ制御信号入力
を受けとっている。各々の出力線が各チップに接続され
る８ビツトの直列出力線２７は、８ピツトシフトレジス
タ１２７のそれぞれのビット位置に接続される。

逐次アクセスの為のりＯツクφは、８つのチップ５に印
加される前に８つに分波される。レジスタ１２７にクロ
ックφが印加されると、８ビツトのデータは桁送りされ
ビデオ信号入力線２に送り出される。ついで次の８ビツ
トのデータが個々のチップの各シフトレジスタ２０から
、シフトレジスタ１２７内へとロードされる。選択的に
補助シフトレジスタ１２７を用いる代わりに８ビツト出
力２７をカラーテレビデイスプレィの８ビツトの並列ビ
デオ信号入力に接続することができる。

ある種のシステムに関する本出願の燻要な特徴は、第２
図の直列データ人力２２を持つ点である。

直列入力は第７図に示す受信部又は、ビデオテープ再生
機構１ｏ５から受けとるビデオデータである。このビデ
オ受信再生機構１０５は、連続する一連の直列データを
信号１ｉ１１０６上に提供し、第２図のチップの入力２
２士に転送される。直列レジスタ２０から入力されてく
るビデオデータは、ＲＡＭアレイ１０内に１込まれる。

ＲＡＭアレイ１０内に保持される間にビデオデータは、
並列アクセスポート１９を介してマイクロコンピュータ
８に送られ処理が行われる。さらにビデオデータは、レ
ジスタ２０、端子２７を通ってビデオ信号線２へと送ら
れる。

この装置を使用する例としては、ビデオ受信再生機構１
０５から与えられるビデオ情報のＦに重ねて、文章や図
表の情報を加えるためにマイクロコンピュータ８を用い
て入力する装置が考えられる。他の例では、ビデオデー
タをアレイ１０内に逐次書込むことによってビデオ受信
再生＾構１０５から与えられるデータの内容を追加し、
訂正するために、ここで開示した装置を応用することが
考えられる。即ち、データは、並列に読出されて、マイ
クロコンピュータ８のＲＡＭ８３内で各ビットのデータ
は、−時的に記憶されてから、ＡＬｔＪ８４で演算処理
が行われ、次いで訂正されたデータは、バス７を介して
アレイ１０内に戻され記憶される。そこからビデオデー
タは直列に読出され、ビデオ信号人力２上へと送られる
。

この様な例に使用される場合の本システムの利点は、レ
ジスタ２０の所望の部分に関し、その部分のデータが逐
次読出されるのと同時に逐次にロード可能であることで
ある。即も、第４ｄ図と第４ｅ図から明らかな通り、デ
ータ入力信号とデータ出力信号とが一致する。逐次デー
タ入力と逐次データ出力の為に使用される１２８又はそ
れ以下のクロックサイクルの期間、アレイ１０は、マイ
クロコンピュータ８による並列アクセスも可能でデータ
の追加、更新又は訂正のオペレーションが行われる。

アレイ１０を含む半導体メモリチップは、従来の行アド
レスカウンタも含む。この行アドレスカウンタは８ビツ
トの、２５６の行アドレスの１つを選択するアドレス信
号を発生し、マルチプレクス回路を介し行デコーダ１２
と接続される。故に行デコーダ１２は、アドレス信号を
端子１５からバッファ１４を介し受けとるか又は、カウ
ンタから受けとっている。このカウンタは、セルフイン
クリメントするので、入力命令ＩＮＣを受けとる度に現
在の計数が１づつ増加してゆく。このカウンターは、前
述の米国特許第４，２０７．６１８号及び４，３４４．
１５７号又は、米国特許第４゜３３３．１６７号に開示
されるオンチップリフレッシュアドレス発生回路である
。列アドレス信号は、リフレッシュする必要はない。逐
次読出し又は逐次書込みの為にある行がアドレス指定さ
れると、これによってこの行のアドレスはリフレッシュ
される。同様に並列アクセスの場合も読出し又は出込み
によってアドレス指定された行のデータのリフレッシュ
が行われる。故に、テレビ画像の走査に必要とさ机る通
常のデータ速度でビデオデータは、逐次読出しによって
サンプリングされる場合、各々の行は、４ミリ秒のリフ
レッシュ期間内で（即ち毎秒６０フレームであれば断続
するサンプリングの間隔は約１７ミリ秒である。）アド
レス指定される。

逐次読出しを行う門の時間中に、必ずしも必要とされな
いが、マイクロコンピュータ８は、だいたい全ての行に
ついて並列読出しの為にアクセスされていて、充分な頻
度でリフレッシュが行われる。故に、ＲＯＭ８２内のマ
イクロコンピュータプログラムにカウンタループを含ま
せてインクリメントした行アドレス及び信＠ＲＡＳをあ
る一定の速度で送信するようにすることができる。これ
によって要求されるリフレッシュの仕様に確実にあわせ
ることができる。しかしながら、マイクロコンピュータ
のプログラムの実行時間がリフレッシュのネーバーロー
ドによって占められることがないように、チップ上のカ
ウンタがオンチップのアドレスを提供し、マイクロコン
ピュータ８は、ＲＡ　Ｓ　Ｉｉ、ｉ画信号のみ提供する
ような構成にする必要がある。即ち、信号Ｗ及びＴＲが
高電位である時であって、信号ＲＡＳを受けとりＣＡＳ
が存在しない時、上記多重処理は、カウンタの内容が行
デコーダ１２に送られる形式に切り換わり、信号Ｗがア
クティブとなって行データのリフレッシュが行わ机る。

直列及び並Ｍｌいずれのデータ出力もデータ入力も１始
されなくなる。

ＩＮＧ命令が作り出され、カウントはインクリメントさ
れ、次のリフレッシュが行われる。さらにオンチップリ
フレッシュ信号は、例えば米国特許用４．３４４．１５
７号に開示されるタイマーから発生されるものを使う。

タイマーは、回づつリフレッシュ命令を発生する。この
リフレッシュ命令は、上述のチップ外からのリフレッシ
ュ要求オペレーションで説明した通り入力ンルチブレク
サ、信号Ｗ及びＩＮＧをアクティブにする。

レジスタ２０を通る直列入力及び出力は、大部分は、ビ
デオ信号として使用され、順次連続する行にアクセスす
る必要がある。故に、オンチップの８ビツトで２５６分
の１カウンタによって、逐次アクセスの為にマイクロコ
ンピュータ８が行アドレスを提供する必要はなくなった
。サンプリング速度が充分短い場合、リフレッシュカウ
ンタとしても同様に機能する。即ちリフレッシュを行う
為に別個の回路を用意する必要がないので１つのカウン
タのみ必要になる。

第８図を参照すると、ビデオメモリ５を用いた比較的完
全な、ビデオグラフィックサブシステムとメモリ及びグ
ラフィックコントローラー４０が図示されている。この
メモリ及びグラフィックコントローラーはビデオ信号制
御回路とメインシステムメモリに対し別々のコントロー
ラを必要とした従来技術のコントローラの代わりに使用
される。

このメモリ及びグラフィックコントローラは、デイスプ
レィ回路で必要とされる同期及びブランク信号も発生す
るように設計されている。

各々の水平走査は、データが送り出されている間はアク
ティブデイスプレィ走査によって提供され、データが必
要とされないときは帰線走査によって提供される。帰線
走査の間、シフトレジスタ２０の内容は、メモリアレイ
４０から送られてくるデータで書換えられる。メモリ及
びグラフィックコントローラー４０は、画面上のピクセ
ルと走査線の位貯を追跡する為のカウンタを含んだ設計
にすることができる。これによって帰線走査期間に適正
なアドレス及び書換え情報が自動的に装置に送信可能で
ある。このコントローラは、飛びこし走査のデイスプレ
ィ装置又は飛びこし走査ではないデイスプレィ装置のど
ちらも動作可能である充分な処理能力を持つようにも設
計されている。

上記コントローラとともに本発明の技術的思想を用いる
と、ビデオメモリ５を制御する為に必要な外部回路の吊
が減り、ホストプロセッサであるマイクロコンピュータ
８がビデオディスプレイ装置の制御の為に発生しなくて
はならない信号は少くてすむ。さらに、より大規模な記
憶容量の装置を使用すると様々なサイズ及びＰＩ？像度
のＣＴＲ画面を作る為に使用される標準パッケージのグ
ラフィックコントローラ及びビデオメモリを使用するこ
とができるようになる。

本出願の他の特徴は、シフトクロックφがマイクロコン
ピュータ８とは別に発生されるという点である。レジス
タ２０を介してのアレイ１ｏへの逐次アクセスと信号線
１９を介しての７レイ１０への並列アクセスとは同期さ
れていないことに注意してほしい。即ち、クロックφ発
生回路は、マイクロコンピュータ８のクロックと同＋１
１させる必要はないが代わりに第１図のビデオディスプ
レイ装？ｉ１又は、第７図のビデオ受信再生装置１０５
から与えられるビデオ信号１０６と同期させることがで
きる。

直列入力を持つ第７図の例の持つ上記利点を有効に利用
するシステムは例えばゲームや教育用又は、カタログオ
ーダー等の使用に適した対話型ボームテレビが考えられ
る。即ちビデオ背景データ（ちととなるデータ）は、ケ
ーブル又はＶＣＲから直列入力線へと入力されてくる。

使用者は自分の入力データをマイクロコンピュータ８を
介しその背景データの上に二重焼付は入力する。（入力
／出力８１を介し接続されるキーボード、ジョイスティ
ック又はそれと同様の装置が使用される。）この焼付け
の結果合成されたビデオデータは、信号線２を介し画像
上へと送られる。カタログオーダー、オンラインによる
銀行振込み、教育用テストの採点等を行う応用例では、
この合成されたビデオデータを又は、変更され、追加さ
れたデータのみをもとのデータの送り主に送り返す構成
にすることもできる。

共形的なビデオ情報の応用例では、アレイからシフトレ
ジスタへのデータの転送は、ブランクの（即ちデータを
持たない）帰線走査期間に起こる。

高解像度の飛超し走査によらない形式の１０２４の走査
線を有し、各線が１０２４のビクセルを含む第９図で示
す様な簡単な白黒ＣＲＴ画面では、このような装置は、
第１０図に示すように並列に接続された１６個の６４に
装置を必要とする。大部分の応用例においては、このよ
うな装置のシフトレジスタ２０からの出力は並列にメイ
ンビデオシフトレジスタ１２７内へと送りこまれる。こ
のメインビデオシフトレジスタ１２７は、クロック制御
でデータを出力し、クロック速度即ちカーソル走査速度
で画素又はピクセルにデータを送っている。

第９図のＣＲ７画面の場合、飛びこし走査を行わないビ
クセル走査速度又は画素へのデータクロック出力速度ｔ
よ１２ナノ秒である。しかしながら第１０図のビデオメ
モリは１６画素データクＯツクサイクル毎に１回づつデ
ータ出力をメインシフトレジスタ１２７に送りこむ。従
ってビデオメモリは、メモリ内のデータを１９２ナノ秒
で桁送りで送り出す。このデータ桁送りの速度は約４０
ナノ秒で行う装置のシフトレジスタでのデータ桁送り速
度よりずっと遅い。１６個の装置は、標準の１６本の信
号線からなるアドレス及びメモリバスが使用できるよう
に選択され、設計される。これはさらに１６ビツトマイ
クロコンピユータともいっしょに使用される。しかしな
がら、この装置では、制御回路の構成が簡単化され、１
６ピツトプロセツサとの同時使用が可能であるにもかか
わらず、デイスプレィメモリの数は１６個のみ必要とさ
れ、減らすことができる。データの記憶の為には、これ
ら１６の６４にメモリ装置のうち４ｗＡの装置のみ４モ
ードで使用してこれにこたえることもできまたさらに大
規模な装置を様々なモードで使用することもできる。

各走査線毎に５１２のピクセルを含む５１２本の走査線
から成る４ブレーンカラーシステムに圓するＣＲ７画面
は、第１１図に示す。この画面を作る為に使用するメモ
リ装置の構成は、第１２図に示し各ブレーンとそれに対
応するビクセルは第１３図に示す。第１１図第１２図及
び第１３図は各走査線に５１２のピクセルを含み５１２
本の走査線から成るビットマツプドラスタースキャンカ
ラー画像解像システムを示す。この装置では、１６色の
表示を可能にするため各ビクセルに４ビツトのデータを
必要とする。１６個のビデオメモリ装置５は４つのバン
ク又はブレーンとして編成され、各々のバンクはＩｌ属
接続された４つのチップから構成され、外部４ビツトシ
フトレジスタ１２７とリンクされている。

桁送り動作の度毎に、レジスタ１２７は、それぞ机対応
するピクセルの表示すべき色を示す為に必要な４ビット
−組の情報を含む１ビツトデータを出力する。このピッ
トワードは次いでカラー選択テーブル又ｔよその他の形
式のビデオ回路へと送り出される。ビクセルに正確にデ
ータンツピングを行う為にｔよ、情報を記憶装置に送る
ホストプロセッサのデータバスは外部４ビツトシフトレ
ジスタから送られてくる４ピツトが同じピクセルに確実
に対応させることができるような構成に構成しなおさな
くてはならない。装置のオンチップシフトレジスタのサ
イクル時間は４の倍数で増加することに注意して欲しい
。これは、外部４ビツトシフトレジスタは、第９図や第
１０図の装置のように１６６画素クロック隔ではなく４
画素クロック間隔で書換えられるためである。しかしな
がらこの書換え速度はオンチップシフトレジスタの持つ
速度に関する制約の条件範囲内である。

本発明の要旨は、ビデオ信号以外の通信システムにも有
効に利用可能である。例えば、ａ声（電話による）やデ
ジタルデータは、多重情報で電波や光フアイバ通信チャ
ンネルを介して非常に高速で直列送信されるようになる
。これらのデータの形式は、第７図で示す信号線２又は
１０６を送信される直列ビデオデータの形式と似ている
。従って、上記で説明したメモリ装置５は、このような
形式のデータの処理に非常に有効である。データは直列
逐次呼び出しく自動インクリメント）ボートによって通
信リンクからメモリ５内へ古き込まれ、及び／又はこの
ボートによってメモリ５から通信リンクへと読出される
。即ち、メモリ５及びマイクロコンピュータ８は受信部
、送信号、リレーステーション又は、トランシーバ−の
一部として構成可能である。データがメモリ５のアレイ
１０内に一旦入ると、このデータは、マイクロコンピュ
ータ８によってランダム形式で並列にアクセスかが行わ
れる。このデータは、電話システムへの応用の為のデジ
タル／アナログ又はアナログ／デジタル変換に使用され
たり又はエラー検出及び訂正アルゴリズム、種々のヂャ
ンネルのデンルチプレクス又はマルチプレクス、選局、
符号化又は複合化、地域通信網の形式への変換その他こ
れと同様の応用例に使用される。

本発明の要旨を使用する第２の例としては、太古１の記
憶手段として磁気ディスクを用いるマイクロコンピュー
タ内での実施が考えられる。例えば、ウィンチエスタ−
ディスクと呼ばれる磁気ディスクは、数メガバイトの記
憶容量を適用することができる。これに記憶されるデー
タは第７図のビデオデータ速度と同様に毎秒数メガビッ
トのピット速度で直列に呼び出しが行われる。プログラ
ムは６４にバイト又は１２８にバイトの大規模ブロック
でディスクからメモリ５へとダウンロードされ、次いで
与えられたタスクが完了されるかあるいは割込みが発生
するまでマイクロコンピュータがメモリから与えられた
命令を実行する。メモリ５の内容は、データ記憶用のデ
ィスクから信号′６２を介し読出され及び送り出される
。この間、メモリ５の他のブロックには入力２２を介し
メモリ５への書込みが行われる。

〈効果さ 以上の様に、本発明によるメモリアレイにおいては制御
信号とアドレス信号の順序が変更可能であり、その順序
に応じてランダム出力と直列出力を選択的に転送できる
ためメモリへの制御信号数とシステム構成を簡単にでき
る。

また、上記メモリアレイを用いたコンピュータシステム
においては、ビデオディスプレイに表示を行うため、ビ
デオディスプレイを見ながら新しい情報を書き込むこと
ができる。

本発明は特定の実施例に関し説明してきたがこの詳細な
説明は、限定を意味するものではない。

ここに示した実施例の改変、本発明の伯の実施例も詳細
な説明の項の記載から明らかである。従って本発明の要
旨の技術思想に含まれる限りこのような改変や実施例は
、特許請求の範囲の技術的範第１図は本発明の一実１＃
１態様で実施されるコンピュータシステムのブロック図
である。

第２図は、第１図のコンピュータシステムの所定部分を
さらに詳細に示すブロック図である。

第３図は、第２図に示す装置を他の形式で示したブロッ
ク図である。

第４図ａから第４図ｑは、第２図に示す装置のオペレー
ションで発生する所定の信号を継時的に示した図である
。

第５図は、第１図に示すシステムの伯の部分を示すブロ
ック図である。

第６図は、第１図に示すシステムのまた他の部分を示す
ブロック図である。

第７図は、第１図に示すシステムの第１の変形のブロッ
ク図である。

第８図は、第７図に示すシステムの第２の変形例のブロ
ック図である。

第９図は、１０２４Ｘ１０２４個の画素で構成する本発
明の実施に適したビデオ画面を示す図である。

第１０図は、上記第２変形例に従って構成した第１図の
システム部分を機能的に示す図である。

第１１図は、カラー表示の為に５１２Ｘ５１２個の画素
で構成する本発明の実施に適したビデオ画面を示す図で
ある。

第１２図は第１図のシステムの部分の変形例を機能的に
示す図である。

第１３図は、第１２図の構成に関しカラープレーンと画
素との対応を示す図である。

Claims (2)

【特許請求の範囲】
1. （１）ランダム出力端子と直列出力端子を有し、情報を
   ストアするための複数のメモリセルを有するメモリアレ
   イと、 出力制御信号と行アドスレ信号を受ける外部制御入力端
   子と、 上記出力制御信号と行アドレス信号の順序に応じて上記
   メモリアレイ内の情報を上記直列出力端子又はランダム
   出力端子に転送するアクセス回路とを備えるメモリ装置
   。
2. （２）ランダム出力端子と直列出力端子を有し、情報を
   ストアするための複数のメモリセルを有するメモリアレ
   イと、 出力制御信号と行アドレス信号を受ける外部制御入力端
   子と、 上記出力制御信号と行アドレス信号の順序に応じて上記
   メモリアレイ内の情報を上記直列出力端子又はランダム
   出力端子に転送するアクセス回路と、 上記直列出力端子に接続されたビデオ信号入力端子を有
   し、スクリーン上に表示すべき直列情報を入力するビデ
   オディスプレイと、 並列バスを有し、該並列バスを介して上記メモリアレイ
   に接続された制御ユニットとを備え、上記制御ユニット
   は上記出力制御信号と上記行アドレス信号を発生し、上
   記直列出力端子及び上記ランダム出力端子に与えるべき
   情報を選択するためのアドレスを上記並列バスを介して
   上記メモリアレイに与え、上記メモリアレイに書き込ま
   れる情報を上記メモリアレイ内の情報が上記直列出力端
   子から出力されている間上記並列バスを介して上記メモ
   リアレイのランダム入力端子に与えるコンピュータシス
   テム。