JPS6111791A

JPS6111791A - メモリデバイス

Info

Publication number: JPS6111791A
Application number: JP59282126A
Authority: JP
Inventors: アンドリユー　ヘイルベイル; ジエリイ　アール．バナケン; カール　エム．グタツグ; ドナルド　ジエイ．レツドワイン; レイモンド　ピンクハム; マーク　エフ．ノバツク
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1983-12-30
Filing date: 1984-12-27
Publication date: 1986-01-20
Also published as: JPH0210434B2; US4688197A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野）本発明は電子式コンピュータシステムに関し、さらに詳
しくは、高解像度のビデオディスプレイ画像を得る装置
に関する。

く従来技術さ従来より（１枚の画像としてコンピュータから受けとっ
た出力は、一般にブラウン管等の画面に映隊化される。

この画面は、実際は、ｍｉ系（ピクセル）と呼ばれる光
点の集合から構成され、従って画像は、これらの画素の
うち、ｆｒ望のｍ泳を作りだす為に、必要とされる画素
を選択して照らすことによって、作り出される。臥稼化
したい＠歇が単に数字やその他の記号のように簡単な表
示であれば、この画像は比較的限られた数のｌ！ＩＩ系
から構成することができる。しかしなから＜ａＳ歇Ｗが
要求される）もつと複雑なｉｉ！ＩＩｍを作りだしだい
場合、かなり多数のピクセルから成る画面を選択しなく
てはならなくなる、コンピュータ出力データは、徳々の方法で集収され、表
示されるが、一般家庭向けの市場をねらうホームコンピ
ュータやｒ−ム遊技装置ト１）？はれる類の装置では、
臀にビデオ形式による出力表示が行われることが好まれ
る。その上、一般奴庭向けの市場では、より高解像度の
出力１ｉ１ｉ＋ｆａｌ！Ｙ提供できる上記のようなゲー
ム装置やホームコンピュータに対する需賛は増大してい
る。一方、このようなｒ−ム装置やホームコンピュータ
に関する家庭向けの市場の需要は、これら装置の価格に
非常に敏感に左右されることに特徴づげられる。

〈発明が解決しようとする間亀点）ここで注意しなくてはならないのは、画像を作る為に使
用される各々の画素は、コンピュータ内の処理部分から
与えられる別個の出力データ信号に基づき照らされ、ｍ
像度を上げるということは、より多くの画素な待つ画面
を使う必要があるということにつながるということであ
る。さらに評しく述べれは、各々のビデオデータ信号は
画面に転送される前に当然ながら記憶する必袋もあるの
で、１ｉＩｌＩ像のｍ像度を上げるということは、これ
らのデータ信号を受けとり保持する為のメモリセルの数
も、これに対応して増加される必要かあるということに
なる。

画面に映しだされるｍ隊のｍ像度も同上させる目的で画
素の数を増加させた様々な形式の画面を使用した場合、
そのこと自体かシステム全体の値段を署しく鵬くするよ
うな結果をもたらすことはない。しかしながら、メモリ
素子又は回路のサイズや記憶容麓は、システムの経済性
に胸する属人なファクターであり、訳し出そうとするｉ
ｉ！ＩＩ隊の解像度を上げるとシステムのデータ記憶部
とビデオ表示部との間で全てのデータ信号を完全に歓送
１−る為には使用可能とされる時間間隔が組輪されてし
まう。

これらの間組点を解決する又は緩和する為の手段及び提
案は数多くなされている。竹に入力（Ｂ−号の数の増加
にあわせて大規模な記憶ユニットを選択することか考え
られるが以下で説明Ｊ−る通り、このようンよ記憶ユニ
ットは、本来向価で、ホームコンピュータシステムに使
用すれは、このようなコンピュータシステムの価格な者
しく土は又しまう為この独の応用例に不遍自である。こ
の技術では、データ処理速度を上げる為に、藁速アクセ
スが可能となるように符に収１ｒされたメモリユニット
乞提供了ることも考えられるがアクセス速度の遅いメモ
リユニットよりさらに高１曲であるため、ホームコンピ
ュータ等への使用に適さない。

代わりに、追加のメモリユニットをシステムに加えて、
テ゛−タ記儒容量を増加することか考えられる。しかし
この方法では、システム全体の価格を上げることとなる
ばかりか、各々のメモリユニットは別個の記憶菓子で構
成するのでビデオデータをピクセルに送る為に必女とさ
れる時間は長くなってしまう。

複数の方月固のランダムアクセスメモリユニット又は１
０チツプでデータ記憶部馨ｍｉする時におこる問題を一
部緩オ１ｌｌｊる方法としては、これらのメモリユニッ
トをシフトにシスタラ介し並列に接続することが提案さ
れてきた。このシステムでは、シフトレジスタによって
全てのメモリユニットがアンロードされ、その内容は、
同時にシフトレジスタ内に転送される。シフトレジスタ
内のデータは次に、遂時、適欝なビデオデータ速度でク
ロック制ｍされ画素へと送られる。この技術は、データ
転送周期を単一メモリチンプン使用した−８にかかる周
期と同様の時間まで短縮するので非常に有効であるが価
格の上昇という問題は伺ら解決していない。その上、記
憶Ｉ１ｇＩｊｌ１８は標準設計のメモリユニットから構
成されるので記憶回路内のメモリセルの数はどうしても
ビデオス列ーン上の１巣の数より多（なり、記憶内容が
ビデオ表示部にアンロードされる時にはいつも両極を作
りたず為に実際に必安な数より多くのセルをアンロード
することが必要になる。

〈発明がｗｌ決しようとする間組点さ従来技術に関し、前述の又はここに６己載しな力）つた
問題点は、本発明によって解決される。しかしながら、
コンピュータシステム全体の価格を者しくあげることな
くビデオス列ーン上の画像の解ｉ＆度を上げるためのν
［親な手段及び方法も以下に示す通り提供する。さらに
、ここに記載した改良された新規な手段及び方法は、ア
ン四−ドした後コンピュータシステムの記憶回路とビデ
オ領域との間の選択されたビデオデータの歓送に資する
時間音短縮することができる。

く問題点を解決する為の手段及び作用）ＩＩｆましい実
施例では、従来のものよりかなり画素数の多いブラウン
官が使用され、行りリに配列された適当な数のセルを持
つビットにマンピンク゛されたメモリユニットヲ持つ適
当なコンピュータシステムが提供される。このコンピュ
ータシステムは、以下に説明するセルの夕Ｕと並りりに
相互接続する直列シフトレジスタも含んでいる。しかし
、シフトレジスタには、好ましくは、所定のビット位置
に複数のタップ（引出祿）か設けられていて、所望のデ
ータを含むシフトレジスタの部分に一連するタツプン選
択する為の手段として、ｔ＃ましくは適当なデコーダ回
路がシステムに含まれている。

このような装置では、従来の方法で７″ロセンテ一部で
ビデオデータが発生され、次いでこのデータは従来の行
夕ｊｌアドレスを使って、記憶領域内の適当なセルへと
転送される。従来の方法で行セル内のビデオデータは、
並列にシフトレジスタ内にアンロードされる。しかしな
がらビデオ信号をビデオ回路又はビデオ表示部に転送す
る為にシフトレジスタの内容ビアンロードにしたい時に
は、デコーダ回路が起動され、シフトレゾＺりの／９１
ｉのデータを含む部分に対応するタップビ送択する。

そのデータを含む部分のみがビデオ画面にビデオｆ”　
−タ＠転送する為にシフトレジスタはアンロードされる
。

従来のＲＡ］ｉｌユニットが使用される揚台、記憶回路
には必然的に所望の画像を作る為に必要な畝以上のセル
が含まれることになることは明らかである。しかしなが
ら、本発明では、シフトレジスタにタップを設けること
によって、記憶領域の使用されない部分は、システムの
オペレーションから除外されるので、従ってデータ転送
忙必責な時間は、かなり短縮され、絶対最低時間までｇ
ｆｌ縮される。

複数の従来のダイナミックＲＡＭユニットを記憶回路と
して使用する方が特別設計の単一のメモリユニットを使
う場合より安（あがることはすぐに理解される。従って
、前述のタップを使うと転送時間はそのままでより経済
的な方法で従来より尚解像展の＝像Ｖ作りだすコンピュ
ータシステムの設計が可能になる。

従って本発明の目的は、より＾い解ｇＲＩ！Ｌのａｍン
得られるビデオ表示部ヲ持つ改良されたコンピュータシ
ステム′（ｌ−提供することである。

本発明の第２の目的は、所定のビデオデータをビデオス
列ーンに転送する為の時間が短縮された改良されたビデ
オ表示形式のコンピュータシステムを提供することであ
る。

本発明の第６の目的は、回路配触を振らし、メモリの同
時使用に関して起こる間組とｉｌｋφにしたビットマッ
プドラスタースキャン−ビデオディスプレイ部のメモリ
サブシステムを提供し、ビデオプロセッサがビデオデー
タを更新する為に必要なメモリへのアクセス時間をさら
に長くすることを目的とする。

本発明の第４の目的は、１ｉＬ気的に行及び列に相互鑑
続される記憶セルから構成されるメモリ回路と、このメ
モリ回路と相互接続可能で所定のビット位置に設けられ
たタップを持つシフトレジスタとを持つ改良されたデー
タ記憶−路を持つ亀子コンピュータシステム及びそれと
同様の装置を提供することである。

上記のまたこれ以外の本発明の目的及び％徴は、添附図
面を参照しながら以下の実施例の記載を読むことによっ
て明らかＫなってゆく。

〈実施例〉第１図を参照する−と、本発明の一実施例に従うデュア
ルボートビットマップドメモリ装置（ｄｕａｌ−ｐｏｒ
ｔ　ｂｉｔ−ｍａｐｐｅａ　ｍｅｍｏｒｙ　ａｒｒａｎ
ｇｅｍｅｎｔ）　Ｙ用いるコンビま一タビデオシステム
の構成の概略図が示されている。さらに詳しくは、約２
０　Ｍｌｈａ又はそれ以上の速度で遂次送られて（る数
ビット、のデータを含むビデオ信号入力２に応答する従
来のラスター走査ＣＲＴチューブ（ブラウン’１ｉｌｌ
）％−含むビデオディスプレイ部１が図示されている。

標準のＴＶ（テレビ画像）信号は、通常、毎秒６０デー
タフレームを提供する。このフレームにはそれぞれ５１
２の走査線情報を含み、この足査腺自体は、それぞれ数
百の画素又はピクセルを含む。これらの槍は、２０ＭＨ
２の周波数でＣＲＴ　（ブラウン管）Ｋ送信しなくては
ならないデータのビット数に対応する。簡単な白黒ｉ［
ＩＩ＋１！Ｒでは、各々のｒｍ系又はピクセルは、１ピ
ツトデータによって規定されるか、もつと写真的な（２
次元的ン画ｇＲン提供する“１６色の灰色が使用される
場合には、各画素の規定に必安なデータは４ビットまで
増加する。フルカラー画像を作りだすには、６〜４スト
リーム（ｓｔｒｅａｍｓ　ｙ流れ・・・直列的）又はプ
レーン（ｐｌａｎθＢ、平面・・・差動的）のデータが
賛求され通常１つの画素に対し少くとも１バイト（８ビ
ツト）のデータが必要となる。

水平垂直走査同期囲路３及びビデオ信号成形１路４は、
従来の設計で構成され、本発明の安上とは直接関係はな
い。更に第１図に示す回路には一必蚤であれば、完全な
テレビモニター又は受歇器を加える三とも考えられる。

しカルながら、入力＋１１１１２上に与えられるビデオ
データは、好ましくは、これから説明するビットマツブ
トビデオメモリ５から虻ケとったものである。このメモ
リ５は、セルン含み、ビデオ画面１上の各々のピクセル
（画素）に少（とも１つの上記セルが対応している。

メモリ５は、必要に、応じ並列又はランクム人出カポー
トロ又は、入力と出力を分けた別個の五列入カボート及
び１列出力ボートを有している。さらに第１因で示した
通り、直列穴カポ−）２ａ及び直列出カポ−）２ｂ’ｔ
”加えた＃＃成でもよい。さらにボート６は、好ましく
は、逸尚なマイクロコンピュータ又は、マイクロプロセ
ッサ８の多産化アドレス／データ入力／出力バス１に接
続される。

第１図を再度参照すると、メモリ５は匣りリホー）２ａ
及び２ｂのアドレスヲ規定し、メモリ５への曹込みや読
出しのためのアドレスをも規定するため、並列又はラン
ダム水−ト６から、バスＴ上に抗われたアドレスを受け
とる。

マイクロコンピュータ８をメモリ５に接続する制御バス
９は、基本クロック周波数信号φの送信に使用される。

この信号φは、直列ビデメデータをＣＲＴ入力入力上２
上るクロック送信に使用される。このバス９ば、メモリ
装置５及びマイクロコンピュータ８の両方の特徴に応じ
て心安になるアドレスランチ、行アドレスストローブ（
ＲＡＳ）、列アドレスストローブ（ＣＡｓ）、直列選択
、畳込みイネイブル等のメモリ制御信号の送信にも使用
される。

メモリ５は、さらにメモリアレイ又は記＊谷童系子アレ
イ１０を含む。メモリアレイ１０はメモリセルの行及び
列から構成され、ビデオディスプレイ１のサイズや形式
及び泗択されたメモリ５の設計に応じて区分される。史
に、メモリ５は、複数のタツプヲ荷する直列シフトレジ
スタ２Ｄも宮む０これに関連して、榛単的な２レベルの
白Ｉ％ＴＶラスターは通常（５１２本の走査線に対応す
る、約５１２本のセルの行と（各々の走査線に含まれる
５１２のピクセルに対応する）５１２個のセルの列に配
列された七ルアレイを心安とし、全データフレ〜ム毎に
合計で２５６にビットのメモリ容ｋが心安とされること
にｆｆ：急しな（てはならない。

従って、６４にのメモリ装置がこの目的に使用される場
合には、このメモリ５を構成する為に４つのユニットが
心安となり、または、この代わりに１つの２５６にビッ
トメモリで代用することもできる。これら４つのメモリ
ユニットは、交互に２５６ビツトのブロックビデオデー
タを、遂次、入力Ｍ２上へと送り出す形式をとるか又は
その他゛の過当な形式でデータを送る。比較的＃＊度の
低い白黒１歇は、６４にビットのメモリアレイを１つの
み使って作りだすことができる。６４にヒ゛ットのメモ
リアレイは、各走査線が２５６のピクセルを含む２５６
のたｉ鯨から成る画像が提供可能である。

帛１−及びｍ２ｋｌｃ示されるシステムでの使用に通す
ると思われるメモリ装置５の例としては、米国特許第４
，２３９，９９３号に開示される１トランジスタ型セル
を用いて構成される６４にビットＭＯＳダイナミック読
み出し／書込みメモリかあり、多重化用タップを加えた
直列シ′７トレシスタン追加した上記メモリの使用が考
えられる。このメモリの例では、ランダムアクセスは１
ピット幅で行われる。その他の適当な９１１（ＩＷ示せ
ず）には、以下で説明する２５６にビット又はそれ以上
のメモリアレイを持つメモリ装置としての実施が考えら
れる０以下に説明する様に、例えはメモリを区分し、８つのチ
ップで構成する場合、個々のメモリ装置は×１メモリ即
ち１ビツト艷で構成され、これら８つに区分された記憶
容重は８ビットマイクａ：ｒンビ予−夕８によってアク
セス可能とする為ＩＣ遍列に接続される。×４や×８の
よ５な、他の区分も以下に明示されるように使用され得
る。

第２図に示されるメモリ装置すは、ｈチャンネル、セル
ファライン、シリコンゲート、二蔦層ポリシリコン、Ｍ
Ｏ８工程によって侃々に形成され、全ての装置は六イン
チ平方（０，［Ｊ　８４７−りのサイズのシリコンチッ
プの中に作られ、このチツ置ｗ％戦する場合、このパッ
ケージは２２本のビン又は端子を持つよ５に構成される
。同様にビンの数は、より大規模な装置を塔載するため
に増加させることができる。この笑施例では、装置は、
アレイ１０を有していて、このアレイは、２５６の行及
シ２５６の列を含む通常のパターンで配列され、各々が
３２．．７６８１１６１のセルで４ｓ敗される２つの部
分１０ａ及び１０ｂに部分されている。

２５６の行？に即ちＸ線のうち、１２８の行線は、半分
のアレイ１０ａに含まれ１２８０行祿は残り半分の７レ
イ１０ｂ１ｍ含まれる。２ｂ６の列臓即ちＹ腺もそれぞ
れ部分され、２分された２組の夕ｊｌ腺は、それぞれ半
分のアレイ１υａ及び１０ｂに含まれる。２５６のセン
スアンプ１１が７レイの中央に配置される。これらのセ
ンスアンプは、上記米国特許第４，２５９，９９３号又
は米国特許第４．０８　Ｌ７０１号で開示され！許が＋
Ｊ４されている発明に従って構成した徳々の差動ＮＩＩ
＠双安定回路である。各々のセンスアンプは、夕ＩＪ急
と中央で接続されているので１２８のメモリセルは、列
線の半分を用いて各々のセンスアンプの両側にそれぞれ
接続される。チップは、ただ１つのｂｖ′亀源Ｖｄｄ及
び接地端子Ｖｓｓのみを必要とする。

２つの部分に部分された行又はＸアドレスデコーダ１２
は、１６本の信号Ｎ＆１３Ｙ介して８ビットアドレスバ
ツフア又はラッチ囲路１４に接続される。アドレスバッ
ファ回路１４は、本国特計第４，２８３，７０６号に開
示される発明に従って構成されている。アドレスパン７
ア１４の入力には、８ビツトアドレス入力端子１５を介
し８ビツトＸアドレス信号が印加される。Ｘデコーダ１
２は入力端子１５上の８ビツトアドレス信号によって規
定される１本の行＃ビ２５６の行線の中から選択する動
作を行う。このアドレス信号はバス１を介しマイクロコ
ンピュータ８から送信され、入力端子１５上で受けとら
れる。２５６以上の行＃を持っ場合、例えば５１２０行
？ＩＭｙ！′持つ２５６にビットメモリの場合には、８
ビツト以上のＸアドレス信号が印加され、８ビツト以上
のアドレスバッファ回路を用いな（てはならな（なる。

タθアドレス信号も、入力ビン１５上で受けとられ、列
アドレスバッファ回路１６内でラッチされる。ビット幅
（単位）のランダムアクセスでデータの入力及び出力を
行う場合、全部で８本の列アドレスビットヲ必要とする
がバイト幅（単位）即ち８ビツト幅（単位）でアクセス
する場合、５本のアドレスビットのみ必要となり、ｋ絖
接続される数個のチップから１つを選択する為の追加の
列アドレスビット乞マイクロコンピュータから出力する
必要が住じる。これらの追加の列アドレスビットの信号
は、従来の構成のチップ選択デコーダによって使用され
る。列アドレスパン７薗路１６の出力は、腺１７によっ
てアレイ１υの子犬に配置されたデコーダ１８に機続さ
れる。このデコーダ１８は２５６０行細の５ちの１本を
冶択し、ランダムアクセス入力／出力祿１９上にビット
単位の入力／出力６屍生している。この入力／出力腋１
Ｓは第３図で示す様な別個の入力祿１９ａ及び出力蛛ｉ
ｓｂで構成するρ１又は、第２図で示゛ｒ様に１本の入
力／出力＃１９として多重構成にしてもよい。ダミーセ
ルの行（図示せて）はこの形式の装置で通常使用される
設計と同様にセンスアンプの両側にそれぞれ設けられる
。Ｘアドレスの場合と同様に、さらに大規俣なメモリ装
置か使熾される場合、列を規定する為に必要とされるデ
ータ及びアドレスバッファ回路のビット数も増加する。

故にメモリ装置は、１ビツト幅又は、その他のビットサ
イズのランダムアクセスが可能な構成で、直りリ入力／
出力乞持つ標準のダイナミックＲＡＭと同様の構成であ
る。さらに第２凶を参照すると、直列アクセスは２５６
ビント厘列シフトレジスタ２０によって行われる。この
シフトレジスタ２０は同一の部分された部分に分けられ
それぞれ半分はアレイ１０の反対側に配置される。部分
されたシフトレジスタン両方ともアレイの同じ側に配置
しても同様の効果が侍られるが一方シフトレシスタの上
に他方のシフトレジスタを１ねる設削となる。しかしな
がら、アレイの両側に半分のレジスタをそれぞれ配置す
ることによってセンスアンプのオペレーションのバラン
スがとれる。

読出しサイクルには、シフトレジスタ２ｏの内容か、ア
レイ１０の列＃ｌρ）らロードされ、＊込みサイクルに
は、アレイの片側にある１２８の転送ケゞ−ト２１ａ又
は、アレイの反対側にある同数の転送ゲート２１ｂによ
って行線へとロードされる。

直列蓄えみによる装置へのデータ入力は、データ入力端
子２２によって行う。この端子２２は、マルチプレクス
回路２３を介し、両方の部分されたシフトレジスタ２０
ａ及び２υｂのそれぞれの入力２４ａ及び２４ｂに接続
される。データば、出力２５ａ及び２５ｂ′ｆｒ：通っ
てデータ出方マルチプレタス及びバッファ［Ｊ＊２６、
データ出力端子２１を介し逐次、読み出される。

シフトレジスタ２υはクーツクψによって動作ン制御さ
れる。クロックφは、各々のクロック周期ごとに２段づ
つレジスタ段の中のビットの内容をシフトさせてゆく為
に使用される。読出し操作では、２分されたシフトレジ
スタの合計２５６ビツトの各ビット位置から２５６ビン
トのデータ乞出力する為には、１２８？イクルのクロッ
クφ周期時間だけかかる。転送ゲート２１ａ及び２１１
）に与えられる制御信号Ｔ）ｊ２９によって上記シフト
レジスタ２０の２５６ビツトの各ビット位置は二倍され
たアレイの部分１０ａ及び１０ｂ内のそれぞれ対応する
動態に接続される。

遂次書込み操作では、信号ＴＲが与えられ動脈がフル論
理電位レベルにセットされた後で発生する誉込み命令Ｗ
によってセンスアンプ１１は動作を開始する。その後で
アドレスバツンア回路１４内のアドレス・１８号によっ
て１本の行線が埴択さｎ−ｓこの行線のメモリセル内に
データが記憶される。

遂次読出しサイクルは、入力１５に印加されるアドレス
信号によって開始される。この信号は一解読さｎ２５６
のＸＷ又は行アドレスＮ（及びその反対側にあるダミー
セル）乞起動させる。ついで、センスアンプ１１は、ク
ロック発主及び制御回路３０から与えられる制御信号に
よってアクティブとなり列線はフル論理レベルにセット
される。これによって転送ゲート２１＆及び２１１）は
制御信号ＴＲによってアクティブとなり、選択された行
線に記憶される２５６ビツトの情報は、対応する方の半
分のシフトレジスタ２０へと転送される。

シントクロツク信号φが印加され２５６ヒ゛ツトの情報
は、マルチプレクス回路２６を経て直列出力の書式で１
クロック周期毎に２段又は２ビツトつつ出力ピン２１上
に転送されてゆきレジスタ内の内容を全部転送するには
、１２８クロック周期時間を要する。出力ビン２Ｔは、
第１図のビデオ入力２と接続されている。

上記で説明した通り、メモリ装置は、１ビツト幅又は、
その他のビットサイズのランダムアクセスが可能で、直
列入力及び出力が可能な懐準のダイナミックＲＡＭと同
様の装置である。しかしながら、本発明に従うと、直列
入力及び出力が０１能な２５６ビツト直列シフトレジス
タ２０は４つの６４ビントシフトレジスタで栴成さ、れ
る。２５６ビツトシフトレシスタに設けられた４つのタ
ップのうちのいずれｙｔｍ択するかにもとづき１つ、２
つ、６つ、あるいは４つの６４ビツトシントレジスタの
いずれかがアクセスされる。２５６ビントシフトレジス
タは、２つの半分部に２分されるので、各々の６４ビツ
トシフトレジスタも２分されている。

第２図（示す通り、第１の６４ビツトシフトレ。

ジスタは、図面上部の半分のシフトレジスタ２０ａ及び
下部の半分のシフトレジスタ２０ｂに二倍され、第２の
６４げットシフトレジスタは上部の半分のシフトレジス
タ２０ｃ及び下部の半分のシフトレジスタ２（ｌに二倍
され、第６の６４ビツトシフトレジスタは上部の半分の
シフトレジスタ２０ｅ及び下部の半分のシフトレジスタ
２０ｆに二倍され、第４の６４ビツトシフトンジスタは
上部の半分のシフトレジスタ２０ｇ及び下部の半分のシ
フトレジスタ２０ｈに二倍される。

選択されるタップが１つ、２つ、６つ、あるいは４つ全
部のシフトレジスタにアクセスするが否がを決定する。

選択されるタツプは、２つの最上位列アドレス入力に印
加された２ビツトコ一ド信号にヨッテ決定すれる。第２
図では、行アドレスバツフア回路１６から接続されシフ
トレジスタ２０に入力する回線１７として示される。こ
の回線上の２進コードが必要な特定のタップ全選択して
いる。

次に第６図を参照するとタップ及び４つの６４ビットシ
フトレジスタの選択工程が明らかにされている。メモリ
アレイ１ｏは２５６行６４列の４つのアレイに分割され
ているのが示されている。

４組の６４本の行線は、６４ビツトのシフトレジスタに
対応する。この図から明らかな通り、このメモリは、２
つの装置で６るがのように動作する。

即ち、第１の装置とは入力１９ａ及び出力１９ｂを持つ
２５６行２５６列のランダムアクセスアレイであり、第
２の装置とは２５６行までで１列のアレイ（即ちシフト
レジスタ２０）である。６４ビツトシフトレジスタの１
つ、２つ、３つ、あるいは４つに入力あるい・は出力す
るよう直列データがクロックされている間に、この装置
はランダムアレイにアクセスされ得る。２５６ビツトま
で収容可能な遂次アクセスアレイとして動作できる。

この装置によって直列データがクロック制御により第３
図のレジスタ又はタップデコーダ３１は従来通りの構成
である。このようにするとどのビットのデータにアクセ
スしたい場合も２５６の桁送りは必要なく、６４回以下
の桁送りですむ。この特徴は、本実施例の他にも、特定
のビデオ応用例には特に有効である。

さらに、選択されるタップは、第６図で示す様に２進コ
ードによって決定される。この２進コ一ド信号は、行ア
ドレス入力１５の最高位２ビツトに印加される。これら
の入力信号は第６図に示すレジスタ又はタップデコーダ
３１に印加され、これに基づき１つ、２つ、６つ、ある
いは４つ全部のシフトレジスタをアクセスするか否かが
決定される。

例えば２ビット位号が両方とも論理「０」であればシフ
トレジスタ内の全ての２５６ビツトが桁送りで送り出さ
れる。２ビツトがｒ０１Ｊ會示す場合、６４番目のピッ
ト位置から開始する１９２ビツトが桁送りで送り出され
る。２ビツトが「１０」を示す場合、１２８番目のピッ
ト位置から開始し１８２ビツトが桁送りで送り出される
。

２ピットコ−Ｐが「１１」である時は１９２番目のビッ
ト位置から始まる後尾の６４ピットヲ選択し、これら後
尾６４ピツトが桁送りで送り出される。同様にしてタツ
ゾアドレス♂ットはデータを桁送りし、シフトレジスタ
の選択された部分内に送りこまれる。

図面は４つの６４ビツトシフトレジスタを図示するが本
発明は、２５６ビツトシフトレジスタを等分する形式に
限られるものでなく、この２５６ビツトシフトレジスタ
に４つ又はそれ以下のタップ金設けた構成に限られるも
ので線ない。一般に、いずれか２つの隣接するタップの
間にあるピット位置の数は、シフトレジスタ内のぎット
位置の数である２の２の整数乗の数とは異なり、それ以
下の２の何乗かの数である。さらに、本発明は、５１２
行５１２列又は、１０２４行１０２４列あるいは、それ
以上の規模のアレイを持つ装置に使用される。これらの
装置ではアレイのサイズに対応して上記で説明したよう
な構成の５１２ピツト又は）０２４ビツトあるいはそれ
以上の規模のシフトレジスタを有する。この場合、４つ
よりたくさんのタップが必要となりそれに応じて、より
大規模なデコーダが必要となり、このデコーダには、最
上位列アドレス線を介しもつとたくさんの入力信号が印
加され、タップ数が少くてすむ場合は、これと反対に小
さなデコーダ、よ、り少い入力ですむ。

シフトレジスタに沿って設けられたタップを使用すると
、１０２４行１０２４列（１Ｍビット）の装置を作るど
とができる。この装置は、様々なＣＲＴス列ーン（ブラ
ウン管）ディスプレイ装置に使用することができる。即
ち、様々なサイズのス列ーン（例えば、各々の走査線が
５１２のピクセルを含む５２５本の走査線から成る画面
又は各々の走査線が７２０のピクセルｋｎむ６００の走
査線から成る画面）が、シフトレジスタに適当なタップ
全般けるだけで提供することができる。

故にレジスタ内の端にあるビットのデータｔとりだした
い時も、１０２４ピツトのデータ全てｔ桁送９で送り出
す必要はない。さらにタップは上述したようなこの整数
乗と対応しない標準のＣＲＴにおける走査線画りのぎク
セルの数に対応するピット位置に配置され得る。

第２図及び第４図を参照すると、又又は行アドレス信号
は、第４ａ図に示す通り行アドレスストロープ信号ＲＡ
Ｓが制御入力線２Ｂに印加される時に入力１５上に現わ
れる。第４に図の列アドレスストロープ信号ＣＡＢ及び
第４ｂ図、第４ｎ図及び第４ｐ図に示す読出し／薔込み
信号Ｗは、ＲＡＳの印加される制御入力線以外の他の入
力線２８に印加されこれらの信号は装置がランダムアク
セスされる間、使用される。

外部からのこれら制御信号入力２８は、クロック発生及
び制御回路３０に印加され、これによってクロック発生
制御回路３０は、数種のクロック信号及び内部チップ制
御信号？発生し、装置の種種の部分のオペレーションを
制御する。例えば第４ａ図に示す様にＲＡＳ信号が低電
位であるとき、ＲＡＳ信号によって作りだされたクロッ
クによってバッファ１４は、８ビット行アドレスを受け
とり、ラッチするようになる。第４ｃ図で示すタイミン
グ期間即ちＲＡＳ信号の立下り時間の間、行アドレスは
、有効である必要がある。遂次ア・１クセスは制御入力
線２９に印加されるＴＲ命令によって制御される。遂次
読出しのオペレーションでは、第４ｂ図で読出し期間と
して図示した期間中、ＴＲはアクティブローとなり、Ｗ
信号は、高電位に保たれ、第４ｄ図に示す通り１２８サ
イクルの期間の間、直列出力端子２１にデータ出力信号
が発生する。遂次書込みオペレーションでは、ＴＲ及び
Ｗ信号は、第４ｂ図に示す通り両方ともアクティブロー
になり第４ｅ図に示す通り次の１２８サイクルの期間デ
ータ入力ビットが有効になる。

リフレッシュが起こる度毎に１第４ａ図及び第４ｃ図か
ら明らかな通り入力線１５上に行アドレス信号が現われ
ＲＡＳ信号は低電位になる。従って直列データ出力ビン
２１全通して、二倍されたシフトレジスタの４つの部分
食ての内容の読出しにかかる１２８サイクルの期間に、
ＲＡＳ信号によって新しい行アドレス信号がチップ５内
にロードされるようになり、リフレッシュが行われる。

シフトレジスタは、ＴＲ信号が発生しない限り動作全妨
害されることはない。直列データは、シフトレジスタ内
へと桁送りして送り込まれてゆきながら桁送りして送り
出されてゆくので、書込みオペレーションは、読出しオ
ペレーションが開始した直後に開始する。第１図に示す
システムでは必要ないが、この特徴は、他のいくつかの
実施例では重要である。

第４ｊ図乃至第４ｑ図のタイミング図に示す通りに並列
又はランダムアクセスモードが発生する。

これらの図は、第４ａ図乃至第４ｈ図に比較し時間間隔
を長くして示しである点に注意しなくてはならない。Ｘ
又は行アドレスはアドレスストロープ信号ＲＡＳが入力
２８に印加された時に入力１５上に現われる。同様に、
Ｙ又は列アドレスは、列アドレスストロープ信号ＣＡＢ
が他の入力２８に印加された時に現われる。入力２８に
印加される読出し／書込み制御信号Ｗは、並列又はラン
ダムアクセスの為に使われる他の制御信号である。

第４ｊ図に示す信号ＲＡＳが低電位になる時、ＲＡＳか
ら作られたクロックによってバッファ１４は、８ビット
行アドレスＴＴＬ　Ｖベルビットデータの受けとりが可
能になり、ラッチするようになり、入力線１５上にデー
タが現われる。

第４に図で示す信号ＯＡＳが低電位になると、回路３０
で発生されたクロックによってバッファ１６は入力１５
上でＴＴＬレベルの列Ｙアげレス信号をラッチするよう
になる。第４ｍ図で示す期間行列アドレスは有効でなく
てはならない。

読出しサイクルでは、入力２８に印加されたＷ信号は第
４ｎ図に示す期間中、高電位に保たれなくてはならず第
４０図に示す期間中端子１９上の出力は有効になる。書
込み専用サイクルでは、第４ｐ図に示すようにＷ信号は
低電位に保たれなくてはならず第４Ｑ図で示す時間の間
、端子１９上の入力は有効になっていなくてはならない
。

メモリ装置は、ページモードの形式で動作してもよい。

即ち、行アドレスはそのまま保たれ、断続的に列アドレ
スがチップ上にストロープされてゆく。行アドレス會そ
のまま保持することによって同じページの新しいアドレ
スの為に改めてセットシ、ストロープし直す為に要する
時間が必要なくなり今まで説明してきたビットモード形
式のアクセスに比ベページモードオペレーションに必要
な時間は少くてすむ。典型的に例えば実施例の装置であ
ればビットモードオペレーションには約２６０ナノ秒を
要するがページモードオペレーションには１６０ナノ秒
のみ要する。

端子２２及び２７とシフトレジスタ２０ｆｔ介しての遂
次アクセスは、通常、各々のアクセス実行毎に行アドレ
スを１づつイン列メントするという手順で行われる。ビ
デオデータは、次から次へと続く２５６ビツトの直列デ
ータブロックから成る一連のデータストリームであるの
でメモリからシフトレジスタへの転送が行われた後の遂
次アクセスにおける次のアドレスは、最後の行アドレス
に１に加えた値である。簡単な例をあげると、マイクロ
コンピュータ８が遂次アクセスの為の行アドレス全速り
出すと、マイクロコンピュータ８内のアドレスカウンタ
は遂次読出し命令上受ける度毎にイン列メントされてゆ
く。しかしながら、この機能は、第２図のチツーゾ上の
特別の回路によって実行させることもできる。これに対
し、端子１９を介して行われる並列アクセスは、遂次ア
クセスというよりむしろランダムアクセスの形式で行わ
れ、特定の行列アドレスは、マイクロコンピユー゛夕８
内で発生させなくてはならない。

故に、ＴＲ信号、Ｗ信号ＣＡＢ信号の発生するタイミン
グは、遂次読出し／書込みオペレーションとランダム読
出し／書込みオペレーションとでは異なる。遂次アクセ
スオペレーションにおけるこれらの制御信号の電圧及び
タイミングは第４ａ図から、第４ｈ図に示され、ランダ
ムアクセスオペレーションにおけるこれらの信号の電圧
及びタイミングは、第４ｊ図から第４ｑ図に示される。

シフトレジスタをロードする為あるいはシフトレジスタ
の内容をアレイ内に転送する為にＲＡＳ信号の立下り期
間中、ＴＲ信号は低電位でなくてはならない。ＲＡ８信
号の立下がり期間の間、Ｗ信号は高電位に保たれれば選
択された行に含まれる各列のデータは、転送ゲート２１
によって桁送りされレジスタ内へと送られてゆく。第４
Ｇ図に示すＯＡＳ信号が低電位になる時に最上位ビット
列アドレス線に現れる２ビツトのアドレスは、第４ｈ図
に示されるが、この信号音用いて、縦続接続された４つ
の６４ビツトシフトレジスタのうちのいずれを直列出力
線２７と接続するか全決定する。

第４ｆ図に示す直列シフトクロックφによってシフトレ
ジスタからデータが桁送りし送りだされる。このデータ
は、クロックφの周波数に対応して所望のデータ速度で
送り出される。信号ＲＡＳの立下がり時間の間、信号Ｗ
が低電位に保たれる時データはシフトレジスタからアレ
イの列線へと転送され、行アドレスビットによって選択
された行へと送りこまれる。信号ＲＡＳの電位が下がる
間に信号ＴＲが高電位に保たれている時、シフトレジス
タとアレイとはお互いの動作に影響を受けないで動作す
る。即ち、シフトレジスタは、桁送りでデータの送りだ
し又は受は入れ全行い、アレイはランダムアクセスの実
行が可能になる。

以上の様にメモリ装置の動作がランダムアクセスモード
である時と遂次アクセスモードである時とでは信号Ｗの
タイミングが異なる。さらに詳しく説明スるなら、ラン
ダムアクセスオペレーションの間、信号ＣＡＳの立下が
り時間に、信号Ｗはセットアツプされて保たれる。しか
しながら、遂次アクセスオペレーションの間は、信号Ｒ
ＡＳの立下がる時に信号Ｗがセットアツプされて保たれ
る。

第５図を参照すると、本発明のシステムで使用されるマ
イクロコンピュータが図示されている。

このマイクロコンピュータは、従来の構成シングルチッ
プマイクロコンピュータ装置であって（套装であれば）
オフチッププログラム又は♂−タメモリ８０が追加され
、種々の周辺入力／出力装置８１全有しこれらは全てア
ドレス／データバス１及び制御バス９によって相互に接
続されている。

ここでは、単一で多重化された双方向アドレス／データ
バス７が図示されているがこの代わりに、アドレスバス
とデータバスとを各々別のバスで一構成してもよいし、
プログラムアドレスとデータ又は、入力及び出力アドレ
スを分けて外部バスによって別々に送信する構成にして
もよい。マイクロコンピュータはファンヌイマン形式の
構成あるいはバーバード形式の構成又は、これら２つの
形式の組合せた構成が使用される。

マイクロコンピュータ８は例えばテキサスインスツルー
メンツ社によって販売されるＴＭＳ　−７０００のパー
ツナンバーで呼ばれる装置の１つを使うことができ、モ
トローラ６８０５、ザイログｚ８又はインテル８０５１
等といったパーツナンバーで購入可能な装置の１つであ
る。内部構成は細い点で異なるがこれらの装置は一般に
プログラムを記憶する為のオンチップＲＯＭ即ちリード
オンリーメモリ８２ケ持つがプログラムアドレス會チツ
ゾ外から受けとるような構成にすることができ、しかし
いかなる場合でもメモリ５はチップ外からのデータアク
セスが可能な構成であることヲ要する。

第５図に示す典形的なマイクロコンピュータ８はデータ
及びアドレスを記憶する為のＲＡＭ即ちランダムアクセ
スリード／ライトメモリ８３ｔ″有賦演算及び論理操作
全実行する為のＡＬＵ８４　’ｉｉ有する。データ及び
プログラムアドレスを所定位置から他の位置へ転送する
手段８５（通常は、数本の別個のバスから構成する。）
もマイクロコンピュータ８は含んでいる。ＲＯＭ　８２
内に記憶される命令は、１度に１つづつ、命令Ｖジメタ
８フ内へと送りこまれる。この命令レジスタＢＴから与
えられた命令は、制御回路８８内で解読されマイクロコ
ア７’二一タのオペレーション會規定する制御信号を発
生する。

ＲＯＭ　８２は、プログラムカウンタ９０によってアド
レス送信される。プログラムカウンタ９０は、セルフイ
ン列メントしているか又は、カウンタ９０の内容’ｋ　
ＡＬＵ　８４　ｋ通すことによってイン列メントされる
構成である。スタック９１は、割込み命令又はサブルー
チンの発生時にプログラムカウンタの内容を記憶するた
めに使用される。

ＡＬＵ　８４は、２つの入力９２及び９３會有し、これ
らの入力の一方はデータバス８５からデータがロードさ
れる／又は２以上の一時記憶レジスタ９４と接続される
。

累算器９５は、ＡＩＵ出力を受けとる。累算器９５の出
力は、バス８５によってその出力に最適な送り先即ち、
ＲＡＭ　＄　３又は、データ入力／出力レジスタ及びバ
ッファ９６に接続される。割込みは、割込み制御回路９
７によって処理される。割込み制御回路情、マイクロコ
イピユータ装置８及びシステムの構成の複雑性に応じて
割込み要求、割込み応答、割込み優先順位コード等全受
けとる為に、１又は２以上のチップ外との接続端子上布
する。

リセット入力も割込みとして処理される。ＡＩＪ８４及
び割込み制御回路９７のオペレーションと関連する状態
レジスタ９８は、ＡＬＵの演算論理操作で生まれたぜ口
、桁上け、桁あふれ等の状態ビット？一時的に記憶する
。割込みの発生によって状態ビットはＲＡＭ　Ｅｌ　３
又はスタック９１に保持される。

メモリアドンスは、バッファ９６を通ってチップ外と接
続される。バッファ９６はシステムの特徴及びシステム
の複雑性に応じて、外部／Ｎ’Ｌスフに接続嘔れる。こ
の経路はチップ外データ又はプログラムメモリ８０及び
周辺入力／出力装置８１さらにチップ外ビデオメモリ５
のアドレス送信の為に使われる。バスＴに送られてくる
これらのアドレスは、ＲＡＭ８３、累算器９５又は命令
レジスタ８７、ゾログラムカウンタ９０で発生する。メ
モリ制御回路９９は、（制御ビット８９に現われる信号
に応答して）アドレスストロープ、メモリイネイブル、
書込みイネイブル、ホールド、チップ選択等適当な作業
実行の為に、制御バス９に送る命令を発生し、このバス
９から受けとった命令に応答している。

オペレーションでは、マイクロコンピュータ装置８は、
１又は１連のマシンサイクル又は状態時間でプログラム
命令を実行する。マシンサイクルは、例えば、２００ナ
ノ秒であって、５ＭＨｚの水晶発振クロックからマイク
ロコンピュータチップに印加される出力を用いる。故に
連続するマシンサイクル又は状態において、プログラム
カウンタ９０はイン列メントされてゆき、新しいアドレ
スが発生される。このアドレスは、ＲｏＭ８２に送られ
、ＲＯＭ　８２の出力は、命令レジスタ８７へと送られ
る。この出力は、制御回路８８内で解読され、バス８５
及び種々のレジスタ９４，９５゜９６．９８等のデータ
をロードする為に必要な種種のステップ全実行する為に
、制御ピット８９上にマイクロコードを示す一連の制御
信号の組を発生する。

例えば、ＡＬＨ即ち演算論理オペレーションには、バス
８５そ介し命令レジスタ８１からＲＡＭ　＄　３の為の
アドレス指定回路にアドレス（命令語のフィー＆　）”
　）　ｔ−ローＰする行程を含む。（このアドレスには
、出所アドレスのみが含まれるが、又は、出所アドレス
と宛先アドレスの両方が富まれる）上記オペレーション
は、アドレス指定されたデータ単語’ｉ　ＲＡＭ　８３
から一時レジスタ９４及び／又はＡＬＵの入力９２に転
送する工程を含む。マイクロコードげット８９は、Ａ、
＋Ｈのオペレーションを加算、減算、比較又は、排他的
論理和等の命令の組の中から１つｔ選択し規定する。状
態レジスタ９８は、データ及びＡＬＵのオペレーション
に応じて準備され、ＡＬＨの結果は累算器９５内へと送
りこまれる。

他の実施例では、データ出力命令にはＲＡＭのアドレス
金バス８５を介し命令レジスタ８７内のフィールドから
ＲＡＭ　８３に転送する工程を含む。このアドレス指定
されたデータは、さらにＲＡＭ　（３３からバス８５會
介し出力バッファ９６へと転送され、故に外部アドレス
／データバス？上に送り出される。ライトイネイブル等
の所定の制御信号出力がメモリ制御回路９９によって制
御バス９の信号線上に現われる。このデータ出力のアド
レスは、前のサイクルの間にバッファ９６全通ってバス
Ｔ上に現われたアドレスであり、ここではこのアドレス
はメモリ制御回路９９から制御バス９へのアドレススト
ロープ出力によってメモリ８０又はメモリ５内にラッチ
される。

外部メモリ制御装置は、信号ＲＡＳ及びＯＡＳのストロ
ーブ信号全発生する。メモリ５に関する２バイトのアド
レス信号はバス７のサイズが８ビツトであれば２マシン
サイクルであるいは、バスが１６ビツトであれば１マシ
ンサイクルで印加される。

マイクロコンピュータ８の命令セットには、ビデオメモ
リ５、オフチッププログラム／データメモリ８０又は周
辺入力／出力回路８１からのデータの説出し又は書込み
ｔ行う命令が含まれる。マイクロコンピュータ内部のこ
れら命令の宛先及び出所は、ＲＡＭ８３、プログラムカ
ウンタ９０一時記憶レジスタ９４、命令レジスタ等を含
む。マイクロコード化された命令で処理を行うプロセッ
サでは、上述のオペレーションは、アドレス及びデバ−
タが内部バス８５及び外部バス７上全転送する間の一連
の状態勿言む。

選択的に、本発明は、１マシン状態時間に１命令が実行
されるマイクロコード化されない形式のマイクロコンぎ
”ユータ８を使用することもできる。

マイクロコンピュータ８の選択に必要とされるのは、デ
ータ及びアドレスさらに種々のメモリ制御回路がチップ
外から入手可能で特定のビデオの応用例に関する時間的
制約内でビデオデータを発生し、更新する為に適したデ
ータ処理速度が提供可能であるという点である。

本発明のマイクロコンピュータシステム及びメモリ技術
が８ビツト又は１６ビツトのいずれのシステムにおいて
も、また２４ビツト、６２ビツト等のその他の構成にお
いても有効に利用可能であることは、明らかである。が
本発明のメモリ装置は、本明細書の実施例の説明につい
ては、バス１に関し１ビツトのデータ経路に関連して説
明する。実施例としては、外部メモリ８０全必要とせず
周辺回路８１がただキーボード又はそれと同等のインタ
ーフェイス装置と時には、ディスクドライブ装置から構
成される８♂ツトのデータ経路を有し１２ビツト乃至１
６ビツトのアドレス送信が可能な形式の小規模システム
で有効に使用される。

工ｇｇＢ４８８型の装置等のバスインターフェイスチッ
プが例えば周辺回路８１に含まれている。

第６図で示した通り、ビデオメモリ５は、８つの×１メ
モリ装置として構成してもよいし、選択的に１つの×８
メモリ装置で構成することもてきる。この実施例では、
８つの半導体チップメモリ５が使用され８つ全てが６４
ＫＸ１メモリ又は、１６ＫＸ１メモリで構成され、各々
のメモリは第２図で示した通り、メモリに対応する遂次
アクセスの為のオンチップマルチゾルシフトレジスタ？
有する。このシフトレジスタは−♂ノットイドの入力及
び出力を有する。６色の画素の表示に６ビツトを用いる
フルカラーテレビディスプレイ１では、４つのバンクの
６４Ｋｘ１メモリ装置（各バンクに対し８チツプが含ま
れる）から成るメモリシステムが必要になる。画面上の
各々の走査線を作りだすには、８ぎットのビデオ信号の
入力線のそれぞれに次から次へとビデオ信号全クロック
出力する２５６ビツトのレジスタを必要とする。

（代わりに第２図で示すように１本の多重化ビデオデー
タ入力線２を用いてもよい。）マイクロプロセッサ８及びバス７は、第６図で示す通り
、各データ線が各々のチップにデータを与える８ビツト
データ線６によって各々のチラノ上のｒＸＩＪ誓式で並
列に８ビツト♂デオデータにアクセスする。８つのチッ
プ全てに対するアドレス入力１５は、バスＴから同じア
ドレスを受けとって、８つ全部のチッ７″は、バス９か
ら同じ制御信号入力金受けとっている。各々の出力線が
各チップに接続される８ビツトの直列出力線２１は、８
ビツトシフトレジスタ１２７のそれぞれのビット位置に
接続される。

遂次アクセスの為のクロックφは、８つのチップ５に印
加される前に８つに分波される。レジスタ１２７にクロ
ックφが印加されると、８ビツトのデータは桁送りされ
ビデオ信号入力線２に送り出される。ついで次の８ピツ
・トのデータが個々のチップの各シフトレジスタ２０か
ら、シフトレジスタ１２７内へとロードされる。選択的
に補助シフトレジスタ１２７に用いる代わりに８ビツト
出力２７にカラーテレビディスプレイへの８ビツトの並
列ビデオ信号入力に接続することができる。

ある種のシステムに関する本発明の電装な特徴は、第２
図の直列データ入力２２’に持つ点である。

直列入力は第７図に示す受信部又は、ビデオ受信再生機
構１０５から受けとるげデオヂータである。この♂デオ
受信再生機構１０５は、連続する一連の直列データを信
号線１０６上に提供し、第２図のチップの入力２２上に
転送される。直列レジスタ２０から入力されてくるビデ
オデータは、ＲＡＭアレイ１０内に書込まれる。ＲＡＭ
アレイ１０内に保持される間にビデオデータは、並列ア
クセスポート１９ケ介してマイクロコンピュータ８に送
られ処理が行われる。さらにビデオデータは、レジスタ
２０、端子２７七通ってビデオ信号線２へと送られる。

この装置上使用する例としては、ビデオ受信再生機構１
０５から与えられるビデオ情報の上に重ねて、文章や図
表の情報を加えるためにマイクロコンピュータ８を用い
て入力する装置が考えられる。他の例では、ビデオデー
タ全アＶイ１０内に遂次１−込むことによってビデオ受
信再生機構１０５から与えられるデータの内容全追加し
、訂正するために、ここで開示した装置を応用すること
が考えられる。即ち、データは、並列に読出されて、マ
イクロコンピュータ８のＲＡＭ　１３３内で各ピットの
データは、一時的に記憶されてから、ＡＬＵ　１３４で
演算処理が行われ、次いで訂正されたデータは、バス７
を介しアレイ１０内に戻され記憶される。

そこからビデオデータは直列に読出され、ビデ穿信号入
力２上へと送られる。

この様な例に使用される場合の本発明のシステムの利点
は、レジスタ２０の所望の部分に関し、その部分のデー
タが遂次読出されるのと同時に遂次にロード可能である
ことである。即ち、第４ｄ図と第４ｅ図から明らかな通
り、データ入力信号とデータ出力信号とが一致する。遂
次データ入力と遂次データ出力の為に使用される１２８
又はそれ以下のクロックサイクルの期間、アレイ１０は
、マイクロコンピュータ８による並列アクセスも可能で
データの追加、更新又は訂正のオペレーションが行われ
る。

アレイ１（ｌ含む半導体メモリチップは、従来の行アド
レスカウンタも含む。この行アドレスカウンタは８ビツ
トの、２５６０行アトＶスの１つ全蓬択するアドレス信
号を発生し、マルチプレクス回路を介し行デコーダ１２
と接続される。故に行デコーダ１２は、アドレス信号を
端子１５がらバッファ１４を介し受けとるか又は、カウ
ンタがら受けとっている。このカウンタは、セルフイン
列メントするので、入力命令工Ｎｏｂ受けとる度に現在
の計数が１づつ増加してゆく。このカウンターは、前述
の米国特許第４，２０７，６１８号及び４．３４４，１
５７号又は、米国特許第４．３３３，１６７号に開示さ
れるオンチップリフレッシュアドレス発生回路である。

列アドレス信号は、す７ノツシユする必要はない。遂次
続出し又は遂次書込みの為にある行がアドレス指定され
ると、これによってこの行のアドンスはリフレッシュさ
れる。同様に並列アクセスの場合も読出し又は書込みに
よってアドレス指定された行のデータのリフレッシュが
行われる。故に、テレビ画像の走査に必要とされる通常
のデータ速度でビデオデータは、遂次読出しによってサ
ンプリングされる場合、各々の行は、４ミリ秒のリフレ
ッシュ期間内で（即ち毎秒６０フレームであれば断続す
るサンプリングの間隔は約１７ミリ秒である。）アドレ
ス指定される。

遂次読出しを行う間の時間中に、必ずしも必要とされな
いが、マイクロコンピュータ８は、だいたい全ての行に
ついて並列読出しの為にアクセスされていて、充分な頻
度でリフレッシュが行われる。故に、ＲＯＭ　８２内の
マイクロコンピュータプログラムにカウンタループｋｎ
ませてイン列メントした行アドレス及び信号ＲＡＥＩを
ある一定の速度で送信するようにすることができる。こ
れによって要求されるリフレッシュの仕様に確実にあわ
せることができる。しかしながら、マイクロコンピュー
タのプログラムの実行時間がリフレッシュのネーバーロ
ードによって占められることがないように、チップ上の
カウンタがオンチップのアドレス忙提供し、マイクロコ
ンピュータ８は、ＲＡＳ制御信号のみ提供するような構
成にする必要がある。即ち、信号Ｗ及びＴＲが高電位で
ある時であって、信号ＲＡＳ　’（ｉ−受けとりＯＡＳ
が存在しない時、上記多重処理は、カウンタの内容が行
デコーダ１２に送られる形式に切り換わり、信号Ｗがア
クティブとなって行データのリフレッシュが行われる。

直列及び並列いずれのデータ出力もデータ入力も開始さ
れなくなる。

工Ｎｏ命令が作り出され、カウンタはイン列メントされ
、次のリフレッシュが行われる。さらにオンチップリフ
レッシュ信号は、例えば米国特許第４，３４４，１５７
号に開示されるタイマーから発生されるものを使う。タ
イマーは、４ｍ秒×二＝１６マイクロ秒毎に少くとも１
回づつリフレッシュ命令を発生する。このリフレッシュ
命令は、上述のチップ外からのリフフッシュ要求オペＶ
−ジョンで説明した通り入力マルチプレクサ、信号Ｗ及
び工ＮＯ全アクティブにする。

レジスタ２０を通る直列入力及び出力は、大部分は、ビ
デオ信号として使用され、順次連続する行にアクセスす
る必要がある。故に、オンチップの８ビツトで２５６分
の１カウンタによって、遂次アクセスの為にマイクロコ
ンピュータ８が行アドレスを提供する必要はなくなった
。サンプリング速度が充分短い場合、リフレッシュカウ
ンタとしても同様に機能する。即ちリフレッシュを行う
為に別個の回路を用意する必要がないので１つのカウン
タのみ必要になる。

第８図を参照すると、本発明のビデオメモリ５を用いた
比較的完全な、ビデオグラフィックサブシステムとメモ
リ及びグラフィックコントローラー４０が図示されてい
る。このメモ４す及びグラフィックコントローラーはビ
デオ信号制御回路とメインシステムメモリに対し別々の
コントローラを必要とした従来技術のコントローラの代
わりに使用される。このメモリ及びグラフィックコント
ローラは、ディスプレイ回路で必要とされる同期及びデ
シンク信号も発生するように設計されている。

各々の水平走査は、データが送り出されている間はアク
ティブディスプレイ走査によって提供され、データが必
要とされないときは帰線走査によって提供される。帰線
走査の間、本発明のシフトレジスタ２０の内容は、メモ
リアレイ４０から送られてくるデータで書換えられる。

メモリ及びグラフイックコントローラー４０は、画面上
のピクセルと走査線の位置を追跡する為のカランタラ言
んだ設計にすることができる。これによって帰線走査期
間に適正なアドレス及び書換え情報が自動的に装置に送
信可能である。このコントルーラは、飛びこし走査のデ
ィスプレイ装置又は飛びこし走査ではないディスプレイ
装置のどちらも動作可能でおる充分な処理能力金持つよ
うにも設計されている。

上記コントローラとともに本発明の技術的思想を用いる
と、ビデオメモリ５を制御する為に必要な外部回路の量
が減り、ホストプロセッサでおるマイクロコンピュータ
８がビデオディスプレイ装置の制御の為に発生しなくて
はならない信号は少くてすむ。さらに、より大規模な記
憶容量の装置を使用すると様々なサイズ及び解像度のＯ
ＴＲ画面ケ作る為に使用される標準パッケージのグラフ
ィックコントローラ及びビデオメモリ全使用することが
できるようになる。

本発明の他の特徴は、シフトクロックφがマイクロコン
ピュータ８とは別に発生されるという点である。レジス
タ２．Ｏｔ介してのアレイ１０への遂次アクセスと信号
線１９ｖｉ−介してのアレイ１０への並列アクセスとは
同期されていないことに注意してほしい。即ち、クロッ
クφ発生回路は、マイクロコンピュータ８のクロックと
同期させる必要はないが代わりに第１図のビデオディス
プレイ装置１又は、第７図のビデオ受信再生装置１０５
から与えられるビデオ信号１０６と同期させることがで
きる。

直列入力を持つ第７図の実施例の持つ上記利点を有効に
利用するシステムは例えばゲームや教育用又は、カタロ
グオーダー等の使用に適した対話型ホームテレ♂が考え
られる。即ちビデオ背景データ（もととなるデータ）は
、ケーブル又はＶＯＲから直列入力線へと入力されてく
る。使用者は自分の入力データ全マイクロコンピュータ
８を介しその背景データの上に二重焼付は入力する。（
入力／出力８１を介し接続されるキーボード、ジョイス
ティック又はそれと同様の装置が使用される−この焼付
けの結果合成されたビデオデータは、信号線２を介し画
像上へと送られる。カタログオーダー、オンラインによ
る銀行振込み、教育用テストの採点等を行う応用例では
、この合成されたビデオデータを又は、変更され、追加
されたデータのみｔもとのデータの送抄主に送り返す構
成にすることもできる。

典形的なビデオ情報の応用例では、アレイからシフトレ
ジスタへのデータの転送は、ブランクの（即ちデータを
持たない）帰線走査期間に起こる。

高解像度の飛超し走査によらない形式の１０２４の走査
線を有し、各線が１０２４のピクセルを含む第９図で示
す様な簡単な白黒ＣＲ７画面では、このような装置は、
第１０図に示すように並列に接続された１６個の６４に
装置を必要とする。大部分の応用例においては、このよ
うな装置のシフトレジスタ２０からの出力は並列にメイ
ン♂デオシフトＶジスタ１２７内へと送りこまれる。こ
のメインビデオシフトレジスタ１２７は、クロック制御
でデータ全出力し、クロック速度即ちカーソル走査速度
で画素又はピクセルにデータを送っている。

第９図のＣＲＴ画面の場合、飛びこし走査を行わないピ
クセル走査速度又は画素へのデータクロック出力速度は
１２ナノ秒である。しかしながら第１０図のビデオメモ
リは１６画素データクロックサイクル毎に１回づつデー
タ出力をメインシフトレジスタ１２７に送りこむ。従っ
てビデオメモリは、メモリ内のデータを１９２ナノ秒で
桁送りで送り出す。このデータ桁送りの速度は約４０ナ
ノ秒で行う装置のシフトレジスタでのデータ桁送り速度
よりずっと遅い。１６個の装置は、標準の１６本の信号
線からなるアドレス及びメモリバスが使用できるように
選択され、設計される。これはさらに１６ビツトマイク
ロコンピユータともいっしょに使用される。しかしなが
ら、この装置では、制御回路の構成が簡単化され、１６
ビツトプロセツサとの同時使用が可能でおるにもかかわ
らず、ディスプレイメモリの数は１６個のみ必要とされ
、減らすことが゛できる。データの記憶の為には、これ
ら１６０６４にメモリ装置のうち４個の装置のみ４モー
ドで使用してこれにこたえることもできまたさらに大規
模な装置を様々なモーｒで使用することもできる。

各走査線毎に５１２のピクセルを含む５１２本の走査線
から成る４プレーンカラーシステムに関するＣＲＴ画面
は、第１１図に示す。この画面を作る為に使用するメモ
リ装置の構成は、第１２図に示し各プレーンとそれに対
応するピクセルは第１６図に示す。第１１図第１２図及
び第１６図は各走査線に５１２のピクセルを含み５１２
本の走査線から成るビットマツプドラスタースキャンカ
ラー画像解像システムを示す。この装置では、１６色の
表示を可能にするた°め各ピクセルに４ビツトのデータ
を必要とする。１６個のビデオメモリ装置５は４つのバ
ンク又はプレーンとして編成され、各々のバンクは縦続
接続された４つのチップから構成され、外部４ビツトシ
フトレジスタ１２１とリンクされている。

桁送り動作の度毎に、レジスタ１２７は、それぞれ対応
するピクセルの表示すべき色を示す為に必要な４ビット
−組の情報を含む１ビツトデータ全出力する。このビッ
トワードは次いでカラー選択チーゾル又はその他の形式
のビデオ回路へと送り出される。ピクセルに正確にデー
タマツピングを行う為には、情報を記憶装置に送るホス
トプロセッサのデータバスは外部４ビツトシフトレジス
タから送られてくる４ピツトが同じピクセルに確実に対
応させることができるような構成に構成しなおさなくて
はならない。装置のオンチップシフトレジスタのサイク
ル時間は４０倍数で増加することに注意して欲しい。こ
れは、外部４ビツトシフトレジスタは、第９図や第１０
図の装置のように１６６画素クロック隔ではなく４画素
クロック間隔で書換え、られるためである。しかしなが
らこの書換え速度はオンチップシフトレジスタの持つ速
度に関する制約の条件範囲内である。

本発明の要旨は、ビデオ信号以外の通信システムにも有
効に利用可能である。例えば、音声（電話による）やデ
ジタルデータは＼多重情報で電波や光ファーイバ通信チ
ャンネルを介して非常に高速で直列送信されるようにな
る。これらのデータの形式は、第７図で示す信号線２又
は１０６を送信される直列ビデオデータの形式と似てい
る。従って、上記で説明したメモリ装置５は、このよう
な形式のデータの処理に非常に有効である。データは直
列遂次呼び出しく自動イン列メント）ポートによって通
信リンクからメモリ５内へ書き込まれ、及び／又はこの
ポートによってメモリ５から通信リンクへと読出される
。即ち、メモリ５及びマイクロコンピュータ８は受信部
、送信号、リレーステーション又は、トランシーバ−の
一部として構成可能である。データがメモリ５のアレイ
１０内に一旦入ると、このデータは、マイクロコンピュ
ータ８によってランダム形式で並列にアクセスが行われ
る。このデータは、電話システムへの応用の為のデジタ
ル／アナログ又はアナログ／デジタル変換に使用された
り又はエラー検出及び訂正アルゴリズム、種々のチャン
ネルのデマルチプレクス又はマルチプレクス、選局、符
号化又は複合化、地域通信網の形式への変換その他これ
と同様の応用例に使用される。

本発明の要旨を使用する第２の例としては、大容量の記
憶手段として磁気ディスクを用いるマイクロコンピュー
タ内での実施が考えられる。例えば、ウィンチェスタ−
ディスクと呼ばれる磁気ディスクは、薮メガバイトの記
憶容量を提供することができる。これに記憶されるデー
タは第７図のビデオデータ速度と同様に毎秒数メガビッ
トのビット速度で直列に呼び出しが行われる。プログラ
ムは６４ｘバイト又は１２８にバイトの大規模ブロック
でディスクからメモリ５へとダウンロードされ、次いで
与えられたタスクが完了されるかあるいは割込みが発生
するまでマイクロコンピュータがメモリから与えられた
命令を実行する。メモリ５の内容は、データ記憶用のデ
ィスクから信号線２全介し読出され及び送シ出される。

この間、メモリ５の他のブロックには入力２２を介しメ
モリ５への書込みが行われる。

く効果〉以上の様に、直列入力と並列入力の両方を持ちタップ操
作を行う手段を介し、所望の部分の情報のみアンロード
することによって複数のメモリユニットを用いて高解像
度の画像を提供でき、かつデータ転送時間が増加される
ことがないコンピュータシステムが提供される。本発明
のメモリアレイは、標準のＲＡＭユニットを用いる為、
安価に構成され、このことはホームコンピュータ等の応
用例に特に重要な利点となる。

本発明は特定の実施例に関し説明してきたがとの詳細な
説明は、限定を意味するものではない。

ここに示した実施例の改変、本発明の他の実施例も詳細
な説明の項の記載から明らかである。従って本発明の要
旨の技術思想に含まれる限りこのような改変や実施例は
、特許請求の範囲の技術的範囲に＠まれるものと考える
。

４、簡単な図面の説明第１図は本発明の一実施態様で実施されるコンピュータ
システムのブロック図である。

第２図は、第１図のコンピュータシステムの所定部分を
さらに詳細に示すブロック図である。

第３図は、第２図に示す装置全能の形式で示したブロッ
ク図でお染。

第４図ａから第４図ｑは、第２図に示す装置のオペレー
ションで発生する所定の信号上継時的に示した図である
。

第５図Ｌ１第１図に示すシステムの他の部分七示すゾロ
ツク図である。

第６図は、第１図に示すシステムのまた他の部分を示す
ブロック図である。

第７図は、第１図に示すシステムの第〜２実施例のブロ
ック図である。

第８図は、第７図に示すシステムの第６実施例のゾロツ
ク図である。

第９図は、１０２４ｘ１０２４個の画素で構成する本発
明の実施に適したぐデオ画面を示す図である。

第１０図は、本発明の第６実施例に従って構成した第１
図のシステム部分上機能的に示す図である。

第１１図は、カラー表示の為に５１２ｘ５１２個の画素
で構成する本発明の実施に適したビデオ画面を示す図で
おる。

第１２図は本発明の第４実施例に従い構成した第１図の
システムの部分を機能的に示す図である。

第１３図は、第１２図の構成に関しカラープレーンと画
素との対応を示す図である。

Claims

【特許請求の範囲】

（１）電気的に相互接続される行列内の記憶セルから構
成されるメモリと、上記列と相互接続可能な並列入力を持ち所定のビット位
置に設けた複数のタツプの１つにおいて直列出力を持つ
レジスタ回路と、を持つ電子コンピュータシステム又はそれと同様の装置
内の改良されたデータ記憶手段。
（２）上記記憶手段において、上記メモリ回路内の列の
セルの数が２の正数乗の数であり、上記レジスタ回路の
隣あう一対のタップの間のビット位置の数が上記列セル
の数と異なる２の正数乗の数である特許請求の範囲第１
項の記憶手段。
（３）上記記憶手段がさらに上記レジスタ回路に相互接
続され上記タップの選択を行う選択回路を含む特許請求
の範囲第２項の記憶手段。
（４）上記記憶手段において、上記選択回路はさらに上
記タップと、機能的に上記タツプと関連する上記レジス
タ回路の一部と相互接続される特許請求の範囲第３項の
記憶手段。
（５）上記記憶手段において、上記メモリ回路が複数の
読出し／書込み記憶セルから構成される特許請求の範囲
第４項の記憶手段。
（６）上記記憶手段において、上記メモリ回路内の上記
記憶セルがダイナミックメモリセルである特許請求の範
囲第５項の記憶手段。
（７）上記記憶手段において、上記メモリ回路がランダ
ムアクセスを行う為にランダムアクセスポートによつて
上記セルに接続され、それとは別に逐次アクセスの為に
上記レジスタ回路に相互接続される特許請求の範囲第６
項の記憶手段。
（８）上記記憶手段において、上記選択回路が上記選択
されたタップに機能的に対応するレジスタ回路の一部の
みからデータをアンロードするように相互接続される特
許請求の範囲第７項の記憶手段。
（９）上記記憶手段は、ランダムモード及び逐次モード
のオペレーションの双方に適していて、第１；第２及び
第３の信号に応答する記憶手段であつて、上記記憶手段において、上記メモリは、上記第１及び第２の信号に応答し選択可
能な行列内に相互接続されたセルを持ち、上記レジスタ
回路は、上記第３の信号に応答して、上記アレイの上記
列に選択的に接続可能な複数のビット位置を有し、上記第２の信号と関連し、上記タップの１つを選択する
為に上記メモリ内にタップ選択回路が含まれる特許請求
の範囲第１項の記憶手段。
（１０）上記記憶手段において、上記タップ選択回路が
制御信号及びアドレス信号に応答する特許請求の範囲第
９項の記憶手段。
（１１）上記記憶手段が上記選択されたタップと接続可
能な直列出力手段を有する特許請求の範囲第１０項の記
憶手段。
（１２）上記記憶手段が、上記メモリアレイ内の上記行セルと機能的に相互接続さ
れ、上記第１の信号に応答し、上記セルの行の１行をア
ドレス指定し、選択する行アドレス手段と、上記メモリアレイ内の上記セルの列及び上記タップ選択
手段に機能的に相互接続され、上記セルの列の１列をア
ドレス指定し選択する列アドレス手段と、を有する特許
請求の範囲第１１項の記憶手段。
（１３）上記記憶手段において、上記第１の信号は、行
アドレス信号と行選択信号を有し、上記第２の信号が列
アドレス信号と列選択信号を有する特許請求の範囲第１
２項の記憶手段。
（１４）上記記憶手段において、上記行アドレス手段が
上記行アドレス信号及び行選択信号に応答し、上記列ア
ドレス手段及びタップ選択手段が上記列アドレス信号と
列選択信号に応答する特許請求の範囲第１３項の記憶手
段。
（１５）上記行アドレス手段が上記行アドレス信号に応
答して上記メモリアレイ内の上記セルの行をアドレス指
定するように相互接続され、上記列アドレス手段が上記
列アドレス信号に応答して上記メモリアレイ内の上記列
セル及び上記タツプ選択回路をアドレス指定するように
相互接続される特許請求の範囲第１４項の記憶手段。
（１６）上記記憶手段において、上記行アドレス手段が
上記行選択信号に応答して上記行セルの１つを選択し、
上記列アドレス手段が上記列選択信号に応答して上記列
セルの１つを選択する特許請求の範囲第１５項の記憶手
段。
（１７）上記記憶手段において、上記タツプ選択手段が
上記列選択信号に応答し、上記シフトレジスタ手段に設
けられた上記タップの１つを選択する特許請求の範囲第
１６項の記憶手段。
（１８）上記記憶手段において、上記メモリアレイがラ
ンダムアクセスモードである時は、上記列アドレス手段
が上記列アドレス信号及び列選択信号に応答し、上記メ
モリアレイが遂時アクセスモードである時は、上記タッ
プ選択手段が上記列アドレス信号及び列選択信号に応答
する特許請求の範囲第１７項の記憶手段。
（１９）信号線によつて相互接続され、行列に配列され
た複数のセルを持つメモリアレイと、上記メモリ内の上記列線の１つに各々が対応する複数の
ビット位置を持つ直列レジスタ手段と、上記ビット位置
のそれぞれ異なる１のビット位置で上記直列レジスタに
相互接続される各々のタップを含む複数のタップと、上記メモリアレイに相互接続され上記行線の１つを選択
する行アドレスと、上記メモリアレイに相互接続され、上記列線の１つを選
択し、上記タツプの１つを選択する列アドレス手段と、上記列アドレス手段に応答し、上記直列レジスタ手段と
上記メモリ構成要素を相互接続する出力端子手段と、を有する遂時アクセスとランダムアクセスの両方が可能
なデュアルポートメモリ。
（２０）遂時入力を持つビデオデイスプレイと、ビット
マップされたビデオデータと列アドレス信号と発生する
データ処理手段と、行列に相互接続され、上記列アドレス信号に応答し、上
記ビデオデータを受けとる複数のセルを持つメモリアレ
イと、上記メモリアレイ内のセルの関連するセルの列から記憶
されていたビデオデータを並列に受けとる複数のビット
位置を持つ直列レジスタと、各々が所定のビット位置で
上記直列レジスタに相互接続される複数のタップと、上記列アドレス信号に応答して上記タップの１つを選択
し、ビデオディスプレイの上記直列入力に送るビデオデ
ータを上記直列レジスタの機能的に関連する部分から遂
時読出しを行う選択手段と、を有する改良されたビデオ
型コンピュータシステム。
（２１）上記システムにおいて、上記メモリ回路が遂時
アクセスモードである時に、上記タップの１つを選択し
、上記直列レジスタの上記関連する部分の読出しを行う
特許請求の範囲第２０項のコンピュータシステム。
（２２）上記システムにおいて、上記データ処理手段が
制御信号も発生し、上記直列レジスタ内の上記ビット位
置をメモリアレイ内の上記関連するセルの列と相互接続
する特許請求の範囲第２１項のコンピュータシステム。
（２３）データ処理装置と、所定数のピクセルを持つビデオディスプレイ部と、行列内に配列された複数のメモリセルを持つＲＡＭ装置
を有するデータ記憶手段と、上記データ記憶手段内の上記セルの列と相互接続可能な
並列入力を持ち、所定のビット位置に複数のタップを持
つ直列レジスタ回路と、上記直列レジスタの機能的に関連する部分からデータを
直列出力する為に上記タップの中から１のタップを選択
する選択回路と、を有する電子コンピュータシステム。
（２４）上記コンピュータシステムにおいて、上記所定
数のピクセルが上記ＲＡＭ装置内の上記複数のメモリセ
ルに固定的に対応する特許請求の範囲第２３項のコンピ
ュータシステム。
（２５）上記コンピュータシステムにおいて、上記ＲＡ
Ｍ装置内のセルの列の数が２の正数乗の数で上記レジス
タ回路の隣りあう一対のタップの間のビット位置の数が
、上記セルの列の数と異なる２の正数乗の数である特許
請求の範囲第２４項のコンピュータシステム。
（２６）上記コンピュータシステムにおいて、上記選択
手段が上記タップの１つを選択し、上記レジスタ回路の
上記タップと機能的に関連する部分から読み出しを行う
ように相互接続される特許請求の範囲第２５項のコンピ
ュータシステム。
（２７）上記コンピユータシステムにおいて、上記ＲＡ
Ｍ装置は、ランダムアクセスの場合は、ランダムアクセ
スポートを介し上記装置内のセルに相互接続され、これ
とは別に、遂次アセスの場合は、直列アクセスポートを
介し上記レジスタ回路に接続される特許請求の範囲第２
６項のコンピュータシステム。
（２８）並列及び直列出力を持つメモリ装置からデータ
を回復する方法であつて上記メモリ装置に与えるデータ出力制御信号を発生し、上記メモリ装置に与える行アドレス信号を発生する段階
と、上記データ出力制御信号と上記有アドレス信号列に応答
して記憶されたデータを上記出力に送る段階とを有する
上記方法。
（２９）上記方法において、上記記憶されたデータは、
第１の上記データ出力制御信号及び行アドレス信号列に
応答して上記直列出力に送られ、上記信号列と異なる第２の信号列に応答して上記並列出
力に送られる特許請求の範囲第２８項の方法。
（３０）上記方法は、さらに上記メモリ装置に与える読
出し信号を発生する手段と、上記第１の信号列に応答し、上記メモリ装置の上記直列
出力に記憶されたデータを送る上記第２の信号列に応答し、上記並列出力に記憶された
データを送る段階と特許請求の範囲第２８項の方法。
（３１）上記方法は、上記データ出力信号と上記行アド
レス信号列とに応答して、上記メモリ装置に遂時アクセ
スモードを設定する段階と上記読出し信号に応答して、記憶されたデータを上記メ
モリ装置の上記直列出力に送る段階とを含む特許請求の
範囲第３０項の方法。
（３２）上記方法が上記行アドレス信号に応答して上記
メモリ装置に並列アクセスモードを設定する段階と、上記データ出力信号と上記読出し信号に応答して、記憶
されたデータを上記メモリ装置の上記並列出力に送る段
階とを含む時特許請求の範囲第３０項の方法。
（３３）並列出力と直列出力を持つメモリ装置内に記憶
されるデータを回復する装置であつて、データ出力制御信号と行アドレス信号を発生するデータ
処理手段と、上記データ処理手段によつて発生された上記データ出力
信号及び行アドレス信号列に応答して、上記メモリ装置
の上記出力に、記憶されたデータを送る手段と、を有する上記装置。
（３４）上記装置において、上記記憶されたデータが第
１の上記信号列に応答して上記直列出力に送られ、上記
信号列と異なる第２の信号列に応答して、上記並列出力
に送られる特許請求の範囲第３３項の装置。
（３５）上記装置において、上記データ処理手段がさら
に読出し信号を発生し、上記記憶されたデータは、上記
第１の信号列に応答し、上記直列出力に送られ、上記信
号列と異なる第２の信号列に応答して、上記並列出力に
送られる特許請求の範囲第３３項の装置。
（３６）上記装置において、上記メモリ装置は、上記デ
ータ処理手段に相互接続され、上記データ出力制御信号
と上記行アドレス信号列に応答して、上記ＲＡＭ装置内
に直列アクセスモードを設定する特許請求の範囲第３５
項の装置。
（３７）上記装置において、上記メモリ装置は、さらに
上記データ処理手段と、上記読出し信号に応答して上記
メモリ装置の上記直列出力に記憶されたデータを送るデ
ータ転送手段に相互接続される特許請求の範囲第３６項
の装置。
（３８）上記装置において、上記メモリ装置は、上記処
理装置に相互接続され、上記行アドレス信号に応答して
、上記メモリ装置に並列アクセスモードを設定する特許
請求の範囲第３５項の装置。
（３９）上記装置において、上記メモリ装置は更に上記
データ処理手段とデータ転送手段に相互接続され、上記
データ出力信号及び上記読出し信号に応答して記憶され
たデータを上記並列入力に転送する特許請求の範囲第３
８項の装置。
（４０）コンピュータシステム内の改良されたビデオデ
ィスプレイ装置であつて、行及び列アドレス信号と第１及び第２の制御信号を発生
するように構成され、調査されたプロセッサ手段と、上記プロセッサ手段と相互接続され、上記制御信号を送
る制御信号バスと上記プロセッサ手段と相互接続され、上記アドレス信号
を運ぶデータバスと、上記制御信号バス及びデータバスに接続され、第１の上
記制御信号列に応答して、並列アクセスモードで動作し
、第２の上記制御信号列に応答して、遂次アクセスで動
作することかできるメモリ手段と、を有するコンピュー
タシステム内の改良されたビデオディスプレイシステム
。
（４１）上記ビデオディスプレイ装置において、上記メ
モリ手段が、上記第１の制御信号に応答して、並列アク
セスモードで動作が可能になり、その後、上記第２の制
御信号に応答して、記憶されたデータを上記データバス
に読出す特許請求の範囲第４０項のビデオディスプレイ
装置。
（４２）行アドレス信号及び転送信号を発生するマイク
ロプロセッサ又はそれと同様の装置を有するビデオディ
スプレイ装置を持つコンピュータシステムにおいて、並列出力及び直列出力端子と選択的に接続される行及び
列に機能上配列される複数のデータメモリセルを有する
データ記憶手段と、上記行アドレス信号及び転送信号に応答して、上記並列
出力端子と上記マイクロプロセッサ及びそれと同様の装
置との間のデータ転送をブロックする制御手段と、を有する改良部を含む上記コンピュータシステム。
（４３）上記コンピュータシステムにおいて、上記制御
手段は、上記信号に応答して上記セルと上記並列出力端
子間のデータ転送をブロックする特許請求の範囲第４２
項のシステム。
（４４）上記コンピュータシステムは、さらに上記マイ
クロプロセッサ及びそれと同等の装置から送られてくる
上記信号に機能上応答して、上記直列出力端子と上記セ
ルの列の間を直列に相互接続可能な直列レジスタ回路を
有する特許請求の範囲第４３項のシステム。
（４５）上記コンピュータシステムにおいて、上記デー
タ記憶手段は、上記マイクロプロセッサから送られてく
る上記行アドレス信号、転送信号列に応答して上記出力
端子間のデータ転送を行うように構成され、調整される
特許請求の範囲第４４項のコンピュータシステム。
（４６）上記コンピュータシステムにおいて、上記デー
タ記憶手段は、上記行アドレス信号に機能的に応答して
上記並列出力端子にデータを転送し、上記転送信号に機
能的に応答して、直列出力端子にデータを転送するよう
に相互接続される特許請求の範囲第４５項のコンピュー
タシステム。
（４７）上記コンピュータシステムにおいて上記制御手
段は、上記マイクロプロセッサ及びそれと同等の装置か
ら送られてくるほぼ同時に発生する信号の組に応答する
特許請求の範囲第４６項のシステム。
（４８）アドレス信号及び転送信号を発生するマイクロ
プロセッサ及びそれと同様の装置を有するビデオコンピ
ュータシステムにおいて並列出力端子及び直列出力端子
に選択的に接続可能な行列に機能的に配列された複数の
データメモリセルを持つデータ記憶手段と、上記アドレス信号に機能的に応答して上記セルの１つか
ら上記並列出力端子にデータを転送する検知手段と、上記転送信号に機能的に応答し上記検知手段と上記並列
出力端子の間のデータ転送をブロックする制御手段と、を有する改良部を含む上記ビデオコンピユータシステム
。
（４９）上記ビデオコンピュータシステムにおいて、上
記制御手段は、上記検知手段と上記並列出力端子との間
に機能的に相互接続されるバッファ回路を含む特許請求
の範囲第４８項のシステム。
（５０）上記ビデオコンピュータシステムにおいて、上
記バッファ回路は、上記アドレス信号及び転送信号に機
能的に応答する特許請求の範囲第４９項のビデオコンピ
ュータシステム。
（５１）上記バツフア回路が、ほぼ同時に発生した上記
アドレス信号及び転送信号に応答する特許請求の範囲第
５０項のビデオコンピュータシステム。
（５２）遂次アクセスとランダムアクセスの両方が可能
なデュアルポートメモリ装置であつて、読出し及び書込
みメモリセルの行列アレイ及び上記セルの行及び列に接
続される行線及び列線と、行アドレスによつて上記行線の１つを選択し上記セルの
行を上記列線の全てと接続する行アドレス手段と、ランダムアクセスを行う為に列アドレスによつて上記列
線のうちの１つを選択する列アドレス手段及び上記列の
セルをデータ端子と接続する手段と、全ての列線に接続可能な並列入力を持つ列の数に等しい
ビット数の直列レジスタと、遂次アクセスかランダムアクセスかを選択する為に、装
置の制御入力と接続される手段であつて、遂次アクセス
が選択される時は列線と上記直列レジスタとの間を接続
し、上記装置のデータ端子と上記選択された列線との間
が接続されないように動作する上記手段と、を有する上
記デュアルポートメモリ装置。
（５３）ランダムアクセスポート及び直列アクセスポー
トを持つデュアルポートメモリであつて、メモリセルア
レイと、アドレス入力端子から与えられるアドレスビットを受け
とり、ランダムアクセスの為に上記アレイから１ビット
を選択し、または、遂次アクセスの為に上記アレイから
複数のビットを選択するアドレス指定手段とアドレスストローブ信号を受けとり上記アドレス手段を
アクティブにするアドレスストローブ手段と、ランダムアクセスの為に上記アレイに接続されるデータ
端子と、転送手段によつてアレイに接続される並列入力を持ち、
直列出力端子に接続される直列出力を持つ並列レジスタ
手段と、クロック入力端子からの入力でアクティブとなり上記レ
ジスタからのデータビットをクロック制御で遂次上記直
列出力に転送するように動作するクロック制御手段と、制御信号入力と上記アドレスストローブ信号に応答し、
ランダムアクセス又は遂次アクセスのいずれかを選択し
、遂次アクセスが選択される時には、上記クロック制御
手段が上記直列レジスタからの上記ビットデータのクロ
ック転送を開始するまで、上記データ端子と上記アレイ
とが接続しないように動作する制御手段と、を有する上記デュアルポートメモリ装置。
（５４）上記デユアルポートメモリ装置において、上記
アドレス指定手段は、行アドレス指定手段と列アドレス
指定手段を有し、上記アドレスストローブ手段が行アド
レスストローブ手段と列アドレスストローブ手段を有す
る特許請求の範囲第５３項の装置。
（５５）上記デュアルポートメモリにおいて、書込み命
令は、ランダムアクセスの実行には、上記列アドレスス
トローブ手段を介し装置内に送られ、逐次アクセスの期
間は、上記アドレスストローブ手段を介し送られる特許
請求の範囲第５４項のデュアルポートメモリ装置。
（５６）並列出力端子と直列出力端子に相互接続可能な
行列に機能的に配列された複数のメモリセルを持つビデ
オコンピュータシステム内で有効データ信号を得る方法
であつて、上記システム内の複数のアドレス信号及び転送信号を発
生する段階と上記アドレス信号に応答し、上記セルの１
つを選択し、そのデータを上記並列出力端子に転送する
段階と上記転送信号に応答し、上記並列出力端子への上
記データ転送をブロックする段階とを含む上記方法。
（５７）上記方法は、さらに上記アドレス信号とほぼ同
時に上記転送信号を発生する段階と上記同時に発生する
上記アドレス信号と上記転送信号に応答し、上記並列出
力端子への上記データ転送をブロックする段階とを有す
る特許請求の範囲第５６項の方法。
（５８）遂次発生する複数の命令信号を持つビデオコン
ピュータシステム内の改良されたデータ回復手段が、直列出力端子と行列に配列された複数のメモリセルを持
つデータ記憶手段と、上記メモリセルの列と機能的に関連するデータ収納位置
を持ち、上記命令信号の第１の信号に応答する直列レジ
スタと、上記命令信号の第２の信号に機能的に応答し、上記直列
レジスタ内の所定のデータビットの内容が上記データ記
憶手段の上記直列端子に現われるようにする転送手段と
、を有する上記データ回復手段。
（５９）上記データ回復手段が更に、上記直列レジスタと上記複数のメモリセルを相互接続し
、上記第１の信号に応答する第１のゲート操作手段と上
記直列レジスタと相互接続され、上記第２の命令信号に
機能的に応答する第２のゲート操作手段とを有する上記
データ回復手段。
（６０）上記データ回復手段を含むコンピュータシステ
ムがさらに転送信号、アドレスストローブ信号、及びク
ロック信号を遂次発生する手段を有し、上記データ回復
手段が、上記転送信号に応答し、上記直列レジスタと上記複数の
メモリセルを相互接続する第１のゲート操作手段と、上記アドレスストローブ信号に応答し上記直列レジスタ
と上記データ記憶手段とを相互接続する第２のゲート操
作手段とを有する、特許請求の範囲第５８項のデータ回路手段。
（６１）上記データ回復手段を含むコンピュータシステ
ムがさらにデータ記憶手段に相互接続され、上記アドレ
スストローブ信号に機能的に応答するアドレス手段を含
む特許請求の範囲第６０項のコンピュータシステム。、
（６２）上記データ回復手段を含むコンピュータシステ
ムにおいて、上記第１のゲート操作手段が上記転送信号
に応答して、上記メモリセルの列から上記直列レジスタ
内の上記列に関連するデータ位置にデータを転送する特
許請求の範囲第６１項のシステム。
（６３）上記データ回復手段を含むコンピュータシステ
ムにおいて、上記第１のゲート操作手段が上記アドレス
ストローブ信号に応答し、上記直列レジスタ内の所定の
データビツトの内容が上記データ記憶手段の上記直列出
力端子に現われるように動作する特許請求の範囲第６２
項のシステム。
（６４）上記データ回復手段を含むコンピュータシステ
ムにおいて、上記直列レジスタは上記クロック信号に応
答し、上記アドレスストローブ信号と機能的に関連し記
憶されたデータビツトの内容を上記直列出力端子に送る
特許請求の範囲第６３項のコンピュータシステム。
（６５）上記データ回復手段を含むコンピュータシステ
ムにおいて、上記記憶手段がさらに上記アドレスストロ
ーブ信号に応答し、上記ゲート操作手段を起動させる起
動信号を発生するクロック手段を含む特許請求の範囲第
６４項のシステム。
（６６）上記データ回復手段を含むコンピュータシステ
ムにおいて、上記第２のゲート操作手段が上記アクティ
ブ信号に応答し、上記直列レジスタ内の所定のデータビ
ツトの内容が上記データ記憶手段の上記直列出力に現わ
れるように動作する特許請求の範囲第６５項のコンピュ
ータシステム。
（６７）上記データ回復手段を含むコンピュータシステ
ムにおいて、上記クロック信号が発生する前で上記転送
信号が発生した後に直列出力端子に同時に上記直列レジ
スタの出力と隣接するデータビットの内容が現われるよ
うに配列され設計される特許請求の範囲第６６項のコン
ピュータシステム。
（６８）直列アクセスポートを持つメモリ装置であつて
、メモリセルアレイとアドレス入力端子からアドレスビツ
トを受けとり逐次アクセスの為に上記アレイの中から複
数のビットを選択するアドレス指定手段と、アドレスストローブ信号を受けとり、上記アドレス手段
を起動させるアドレスストローブ手段と、転送手段によ
つてアレイに接続され、直列出力端子に接続される直列
出力を有する直列レジスタと、上記アドレスストローブ信号に応答し第１ビットのデー
タを上記直列出力にクロック制御で送る第１のクロック
手段と、クロック入力端子からの入力で起動され、上記シフトレジスタを通し、逐次、次のビットのデータ
を上記直列出力にクロック制御で送るように動作する第
２のクロック制御手段と、を有する上記メモリ装置。
（６９）上記メモリ装置において、アドレス指定手段が
行及び列アドレス手段を有し、上記アドレスストローブ
手段は、行及び列アドレスストローブ信号を受けとり、
上記第２のクロック制御手段が上記行アドレスストロー
ブ信号に応答する特許請求の範囲第６８項の装置。
（７０）上記メモリ装置において、上記メモリセルアレ
イがダイナミック読出し／書込みメモリセルの行列アレ
イであつて上記メモリ装置かデータ入力手段を有する特
許請求の範囲第６９項のメモリ装置。
（７１）上記メモリ装置がシングル半導体装置ユニット
である特許請求の範囲第７０項の装置。
（７２）ランダムアクセスポートと遂次アクセスポート
を持つデュアルポートメモリ装置であつて、メモリセル
アレイと、アドレス入力端子からアドレスビツトを受けとり、ラン
ダムアクセスの為に、上記アレイから１ビットを選択し
、遂次アクセスの為に、上記アレイから複数のビットを
選択するアドレス指定手段と、上記アドレス手段を起動させるアドレスストローブ信号
を受けとるアドレスストローブ手段と、転送手段によつ
てアレイに接続される並列入力を持ち、直列出力端子に
接続される直列出力を持つ直列レジスタ手段と、クロック入力端子からの入力で起動され、シフトレジスタから上記直列出力に複数ビットデータを
遂時クロック制御で送りだす動作が可能な第１のクロッ
ク制御手段と、上記アドレスストローブ信号に応答し、第１ビットのデ
ータを上記直列出力にクロック制御で送り、以下のビッ
トのデータは上記第１のクロック制御手段によつて、上
記直列出力にクロック制御で送信する第２のクロック制
御手段と、を有する上記デュアルポートメモリ装置。