JPH10268854A - カーソルメモリ - Google Patents

Abstract

(57)【要約】 【課題】 制御が簡単なカーソルメモリを得る。 【解決手段】 カーソルパターンのデータを構成する第
１及び第２のパターンデータをバンク１０１ａ及び１０
１ｂに振り分けて格納する。カーソルメモリ本体１０１
は、バンク１０１ａ及び１０１ｂからそれぞれ同時に第
１及び第２のパターンデータを出力できる。したがっ
て、読み出し回路１０２は、簡単な制御によって、同時
にポートＰ２から第１及び第２のパターンデータを出力
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、カーソルパター
ンを表すデータ（以下「パターンデータ」と称す）を記
憶するカーソルメモリに関する。

【０００２】

【従来の技術】まず、カーソルパターンとは、モニタ上
に表示され、例えばマウスの操作に伴ってモニタ上に動
くパターンである。このカーソルパターンの代表的な例
は、図７に示す通りである。図７のカーソルパターンＣ
ＵＲ＿Ｐは、６４×６４画素（pixel）で構成される。
以下、カーソルパターンＣＵＲ＿Ｐを用いて説明してい
く。

【０００３】カーソルパターンＣＵＲ＿Ｐを表すパター
ンデータＣＵＲ＿Ｄの構造は、次の通りである。図８は
パターンデータＣＵＲ＿Ｄの構造を示す概念図である。
カーソルパターンＣＵＲ＿Ｐの各画素は、２ビット（浅
いビット及び深いビット）で表される。パターンデータ
ＣＵＲ＿Ｄ０は、浅いビットの集合であり、縦方向及び
横方向がそれぞれ６４個の合計６４×６４個のビットで
構成されている。パターンデータＣＵＲ＿Ｄ１は、深い
ビットの集合であり、縦方向及び横方向がそれぞれ６４
個の合計６４×６４個のビットで構成されている。例え
ば、図７の画素Ｐ00は図８のパターンデータＣＵＲ＿Ｄ
０の浅いビットＰ00＿０及びパターンデータＣＵＲ＿Ｄ
１の深いビットＰ00＿１で表される。

【０００４】カーソルパターンＣＵＲ＿Ｐの各画素は、
２ビットで表されることにより、４種類の色を表現でき
る。例えば、”浅いビット：深いビット”が”０：０”
のとき背景透明（Transparent）、”０：１”のとき
赤、”１：０”のとき黒、”１：１”のとき緑とする。

【０００５】カーソルメモリとは、パターンデータＣＵ
Ｒ＿Ｄを記憶するためのデュアルポートメモリである。
デュアルポートメモリとは、ポート（port）を２個持つ
メモリであり、それぞれのポートは、データの入力若し
くは出力、あるいは入力及び出力の両方を行う。

【０００６】図９は、カーソルパターンＣＵＲ＿Ｐに対
応する従来のカーソルメモリ２００の構成を示すブロッ
ク図である。

【０００７】カーソルメモリ２００の構成は次の通りで
ある。カーソルメモリ２００は、パターンデータＣＵＲ
＿Ｄを格納するためのカーソルメモリ本体２０１と、カ
ーソルメモリ本体２０１に対してパターンデータＣＵＲ
＿Ｄ０及びパターンデータＣＵＲ＿Ｄ１の読み出しを行
うための読み出し回路２０２と、カーソルメモリ本体２
０１に対してパターンデータＣＵＲ＿Ｄ０又はパターン
データＣＵＲ＿Ｄ１の読み書きを行うための読み書き回
路２０３とを備えている。

【０００８】カーソルメモリ本体２０１の構成は、パタ
ーンデータＣＵＲ＿Ｄが読み書き用ポートＰ１を介して
３２ビット単位で入力又は出力されるため、次のように
構成される。カーソルメモリ本体２０１は、パターンデ
ータＣＵＲ＿Ｄ０及びＣＵＲ＿Ｄ１に対応して、プレー
ンＰ＿０及びＰ＿１を含む。プレーンＰ＿０内にはパタ
ーンデータＣＵＲ＿Ｄ０が記憶される。プレーンＰ＿１
内にはパターンデータＣＵＲ＿Ｄ１が記憶される。プレ
ーンＰ＿０及びＰ＿１はそれぞれ６４行６４列のメモリ
セルアレイから構成される。メモリセルアレイの各行は
３２列毎にアドレスが割り当てられている。すなわち、
プレーンＰ＿０には、アドレス＃０〜＃１２７が割り当
てられている。プレーンＰ＿１には、アドレス＃１２８
〜＃２５５が割り当てられている。各アドレス内には、
３２ビットが記憶される。

【０００９】読み書き回路２０３は、パターンデータＣ
ＵＲ＿Ｄ０又はパターンデータＣＵＲ＿Ｄ１の入出力を
行うための読み書き用ポートＰ１を備えている。読み書
き用ポートＰ１はパターンデータＣＵＲ＿Ｄの入力及び
出力の両方を行う。読み書き用ポートＰ１は３２個の端
子を含む。パターンデータＣＵＲ＿Ｄは、この３２個の
端子を介して、３２ビット単位で入力及び出力される。

【００１０】読み出し回路２０２の構成は、次の通りで
ある。読み出し回路２０２は、マルチプレクサＭＵＸ、
シフトレジスタＳＲ０、ＳＲ１、読み出し用ポートＰ２
及び制御回路ＣＴＬ２とを備えている。

【００１１】読み出し用ポートＰ２はパターンデータＣ
ＵＲ＿Ｄの出力のみを行う。読み出し用ポートＰ２は、
パターンデータＣＵＲ＿Ｄ０又はＣＵＲ＿Ｄ１のどちら
かを明確に分別するため、２個の端子を含む。

【００１２】読み出し回路２０２は、パターンデータＣ
ＵＲ＿Ｄ０及びＣＵＲ＿Ｄ１をそれぞれ読み出し用ポー
トＰ２内の２つの端子に１ビットずつ出力する。したが
って、本来ならば、カーソルメモリ本体２０１は、パタ
ーンデータＣＵＲ＿Ｄ０を１ビットずつ出力し、パター
ンデータＣＵＲ＿Ｄ１を１ビットずつ出力する構成にす
ればよい。しかし、回路面積の効率化を図るために、読
み書き回路２０３への３２ビットの出力に合わせるよう
に、カーソルメモリ本体２０１は読み出し回路へ一度に
３２ビット（１アドレス分）を出力する構成にしてい
る。

【００１３】マルチプレクサＭＵＸは、カーソルメモリ
本体２０１が読み出した３２ビットを受ける。そして、
マルチプレクサＭＵＸは、この３２ビットがパターンデ
ータＣＵＲ＿Ｄ０のとき、この３２ビットをシフトレジ
スタＳＲ０に出力し、この３２ビットがパターンデータ
ＣＵＲ＿Ｄ１のとき、この３２ビットをシフトレジスタ
ＳＲ１に出力する。シフトレジスタＳＲ０及びＳＲ１
は、カーソルメモリ２００の外部から与えられるクロッ
ク（図示せず）に応じて、パターンデータＣＵＲ＿Ｄ０
及びＣＵＲ＿Ｄ１を読み出し用ポートＰ２に１ビットず
つ出力する。

【００１４】読み書き用ポートＰ１におけるパターンデ
ータＣＵＲ＿Ｄの入力及び出力は、パターンデータＣＵ
Ｒ＿Ｄ０及びＣＵＲ＿Ｄ１のうちの一方に対して行われ
る。これに対し、読み出し用ポートＰ２におけるパター
ンデータＣＵＲ＿Ｄの出力は、パターンデータＣＵＲ＿
Ｄ０及びＣＵＲ＿Ｄ１の両方に対して同時に行われる必
要がある。同時に行うのは、カーソルパターンＣＵＲ＿
Ｐの各画素の浅いビット及び深いビットが揃わないと、
各画素の色が決定できないためである。また、カーソル
メモリ本体２０１から読み出し用ポートＰ２側へのパタ
ーンデータＣＵＲ＿Ｄの読み出しは、回路面積の効率化
を図るため、カーソルメモリ本体２０１から読み書き用
ポートＰ１側へのパターンデータＣＵＲ＿Ｄの読み出し
と合わせる。

【００１５】また、読み書き用ポートＰ１及び読み出し
用ポートＰ２のパターンデータＣＵＲ＿Ｄの入力あるい
は出力は、非同期でしかも同時に行われる。

【００１６】

【発明が解決しようとする課題】従来のカーソルメモリ
２００は以上のように構成されているため次のような問
題点がある。制御回路ＣＴＬ２は、図７のカーソルパタ
ーンＣＵＲ＿Ｐの１行分を表示するために、図１０に示
す手順でカーソルメモリ本体２０１及び読み出し回路２
０２を制御する。

【００１７】（Ａ０）まず、変数ｉ、ｊ、ｋを初期化す
る（ステップＳ２０１）。

【００１８】（Ａ１）次に、制御回路ＣＴＬ２は列アド
レスＰＹを零に設定する。カーソルメモリ本体２０１は
アドレス＃０に記憶されている３２ビットのデータを読
み出す。読み出し回路２０２は、読み出されたデータを
シフトレジスタＳＲ０に格納する（ステップＳ２０２〜
２０４及び２０８〜２１１）。

【００１９】（Ａ２）次に、制御回路ＣＴＬ２は列アド
レスＰＹを２に設定する。カーソルメモリ本体２０１は
アドレス＃１２８に記憶されている３２ビットのデータ
を読み出す。読み出し回路２０２は、シフトレジスタＳ
Ｒ１に読み出されたデータを格納する（ステップＳ２０
２、２０３、２０５、２０８〜２１０、２１２、２１
３）。

【００２０】（Ａ３）次に、シフトレジスタＳＲ０及び
ＳＲ１は、クロックに応じて格納した３２ビットのデー
タのうち１ビットを出力する（ステップＳ２１４）。

【００２１】（Ａ４）次に、ステップＳ２０３の動作を
あと３１回繰り返して、シフトレジスタＳＲ０及びＳＲ
１は、格納した３２ビットのデータを全て出力する（ス
テップＳ２１４〜２１７）。

【００２２】（Ａ５）次に、制御回路ＣＴＬ２は列アド
レスＰＹを１に設定する。カーソルメモリ本体２０１は
アドレス＃１に記憶されている３２ビットのデータを読
み出す。読み出し回路２０２は、シフトレジスタＳＲ０
に読み出されたデータを格納する（ステップＳ２０２、
２０３、２０６及び２０８〜２１１）。

【００２３】（Ａ６）次に、制御回路ＣＴＬ２は列アド
レスＰＹを３に設定する。カーソルメモリ本体２０１は
アドレス＃１２９に記憶されている３２ビットのデータ
を読み出す。読み出し回路２０２は、シフトレジスタＳ
Ｒ１に読み出されたデータを格納する（ステップＳ２０
２、２０３、２０７〜２１０、２１２、２１３）。

【００２４】（Ａ７）次に、シフトレジスタＳＲ０及び
ＳＲ１は、クロックに応じて格納した３２ビットのデー
タのうち１ビットを出力する（ステップＳ２１４）。

【００２５】（Ａ８）次に、ステップＳ２０３の動作を
あと３１回繰り返して、シフトレジスタＳＲ０及びＳＲ
１は、格納した３２ビットのデータを全て出力する（ス
テップＳ２１４〜２１７）。

【００２６】以上のように、列アドレスＰＹを零、２、
１、３の順に設定しなければならないため、制御が複雑
であるという問題点がある。このため制御回路ＣＴＬ２
が複雑になる。また、カーソルメモリ２００は、動作の
速度が制限されるとともに、回路規模が大きくなる。さ
らに、パターンメモリの動作の速度が実際に要求される
速度を満たせない場合は、その速度の差を調整するため
の回路がさらに必要になる。

【００２７】本発明は、この問題点を解決するためにな
されたものであり、制御が簡単なカーソルメモリを得る
ことを目的とする。

【００２８】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、カーソルパターンのデータを構成する
第１のパターンデータと第２のパターンデータとを読み
書きするためのカーソルメモリであって、前記第１及び
第２のパターンデータを格納するためのカーソルメモリ
本体と、前記カーソルメモリ本体に対して前記第１及び
第２のパターンデータの読み出しを行うための読み出し
手段と、前記カーソルメモリ本体に対して前記第１又は
第２のパターンデータの読み書きを行うための読み書き
手段とを備え、前記カーソルメモリ本体は、前記第１の
パターンデータの下位ビットを格納するための第１のブ
ロック及び前記第２のパターンデータの上位ビットを格
納するための第２のブロックを含む第１のバンクと、前
記第２のパターンデータの下位ビットを格納するための
第３のブロック及び前記第１のパターンデータの上位ビ
ットを格納するための第４のブロックを含む第２のバン
クとを備える。

【００２９】本発明の請求項２に係る課題解決手段にお
いて、前記読み書き手段は、前記第１又は第２のパター
ンデータの入出力を行うための読み書き用ポートと、前
記読み書き用ポートと前記カーソルメモリ本体との間に
介在し、前記読み書き用ポートにおいて前記第１又は第
２のパターンデータのうちのどちらの入出力を行うかに
応じて、前記上位ビット及び下位ビットを交換するため
のクロスバースイッチとを備える。

【００３０】本発明の請求項３に係る課題解決手段にお
いて、前記クロスバースイッチは、前記読み書き手段に
よる前記読み書きを行うときに当該カーソルメモリ本体
内のアドレスを特定するための読み書き側アドレス信号
によって制御される。

【００３１】本発明の請求項４に係る課題解決手段にお
いて、前記読み出し手段は、前記第１及び第２のパター
ンデータの出力を行うための読み出し用ポートと、前記
読み出し用ポートと前記カーソルメモリ本体との間に介
在し、前記読み出し用ポートにおいて前記上位ビット又
は下位ビットのうちのどちらの出力を行うかに応じて、
前記第１及び第２のパターンデータを交換するためのク
ロスバースイッチとを備える。

【００３２】本発明の請求項５に係る課題解決手段にお
いて、前記クロスバースイッチは、前記読み出し手段に
よる前記読み出しを行うときに当該カーソルメモリ本体
内のアドレスを特定するための読み出し側アドレス信号
によって制御される。

【００３３】本発明の請求項６に係る課題解決手段にお
いて、前記読み出し手段は、前記クロスバースイッチと
前記読み出し用ポートとの間に介在し、前記第１及び第
２のパターンデータを１ビットずつ前記読み出し用ポー
トに出力するためのシフトレジスタをさらに備える。

【００３４】本発明の請求項７に係る課題解決手段にお
いて、前記第１〜第４のブロックは、前記カーソルメモ
リ本体内のアドレスを特定するためのアドレス信号によ
って順番に特定できるように配列されている。

【００３５】本発明の請求項８に係る課題解決手段にお
いて、前記読み出し手段は、前記アドレス信号を生成す
るインクリメンタを備える。

【００３６】本発明の請求項９に係る課題解決手段は、
前記読み出し手段は、前記シフトレジスタを制御するた
めのシフトレジスタ制御用カウンタをさらに備える。

【００３７】本発明の請求項１０に係る課題解決手段に
おいて、前記第１〜第４のブロックは、前記カーソルメ
モリ本体内のアドレスを特定するためのアドレス信号に
よって順番に特定できるように配列され、前記読み出し
手段は、前記アドレス信号を生成するインクリメンタ
と、前記第１又は第２のバンク内の前記ブロックの数を
数えるブロック計数カウンタとを備え、前記シフトレジ
スタ制御用カウンタ及び前記インクリメンタは、前記ブ
ロック計数カウンタによって制御される。

【００３８】本発明の請求項１１に係る課題解決手段に
おいて、前記読み出し手段は、当該カーソルメモリの外
部から内部へ入力され、当該読み出し手段による前記読
み出しの開始を要求するためのロード信号を受け、前記
シフトレジスタ制御用カウンタ、前記インクリメンタ及
び前記ブロック計数カウンタは、前記ロード信号に基づ
いて、動作を開始する。

【００３９】本発明の請求項１２に係る課題解決手段に
おいて、前記カーソルメモリ本体は、前記読み書き手段
による前記読み書きを行うときに当該カーソルメモリ本
体内のアドレスを特定するための読み書き側アドレス信
号と、前記読み出し手段による前記読み出しを行うとき
に当該カーソルメモリ本体内のアドレスを特定するため
の読み出し側アドレス信号とを受け、前記読み書き側ア
ドレス信号と読み出し側アドレス信号とが共通してい
る。

【００４０】

【発明の実施の形態】

実施の形態１．実施の形態１を図７のカーソルパターン
ＣＵＲ＿Ｐに基づいて説明していく。図１は、カーソル
パターンＣＵＲ＿Ｐに対応する本発明のカーソルメモリ
１００の構成を示すブロック図である。カーソルメモリ
１００は、カーソルパターンＣＵＲ＿Ｐのデータを構成
するパターンデータＣＵＲ＿Ｄ０（第１のパターンデー
タ）とＣＵＲ＿Ｄ１（第２のパターンデータ）とを読み
書きを行うためのものである。

【００４１】カーソルメモリ１００の構成は次の通りで
ある。カーソルメモリ１００は、パターンデータＣＵＲ
＿Ｄ０及びパターンデータＣＵＲ＿Ｄ１を格納するため
のカーソルメモリ本体１０１と、カーソルメモリ本体１
０１に対してパターンデータＣＵＲ＿Ｄ０及びパターン
データＣＵＲ＿Ｄ１の読み出しを行うための読み出し回
路１０２（読み出し手段）と、カーソルメモリ本体１０
１に対してパターンデータＣＵＲ＿Ｄ０又はパターンデ
ータＣＵＲ＿Ｄ１の読み書きを行うための読み書き回路
１０３（読み書き手段）とを備えている。

【００４２】カーソルメモリ１００を利用するシステム
は、ＭＰＵ（図示せず）及びモニタ（図示せず）を含
む。ＭＰＵはパターンデータＣＵＲ＿Ｄを読み書き用ポ
ートＰ１に出力してカーソルメモリ１００内に記憶させ
たり、読み書き用ポートＰ１からのパターンデータＣＵ
Ｒ＿Ｄを受けてパターンデータＣＵＲ＿Ｄが正しくカー
ソルメモリ１００内に記憶されているかをチェックした
りする。カーソルパターンＣＵＲ＿Ｐは、読み出し用ポ
ートＰ２から出力されるパターンデータＣＵＲ＿Ｄに基
づいて、モニタに表示される。

【００４３】カーソルメモリ本体１０１の構成は、パタ
ーンデータＣＵＲ＿Ｄが読み書き用ポートＰ１を介して
３２ビット単位で入力又は出力されるため、次のように
構成される。カーソルメモリ本体１０１は、バンク１０
１ａ（第１のバンク）とバンク１０１ｂ（第２のバン
ク）とを備える。

【００４４】本実施の形態では、図８に示すパターンデ
ータＣＵＲ＿Ｄを図２に示すように４種類のブロックに
分割する。４種類のブロックとは、 パターンデータＣＵＲ＿Ｄ０の下位１６ビット
（〈０：１５〉）を格納するためのブロックＢ１及びＢ
１’（第１のブロック） パターンデータＣＵＲ＿Ｄ１の上位１６ビット（〈１
６：３１〉）を格納するためのブロックＢ２及びＢ２’
（第２のブロック） パターンデータＣＵＲ＿Ｄ１の下位１６ビット
（〈０：１５〉）を格納するためのブロックＢ３及びＢ
３’（第３のブロック） パターンデータＣＵＲ＿Ｄ０の上位１６ビット（〈１
６：３１〉）を格納するためのブロックＢ４及びＢ４’
（第４のブロック） である。

【００４５】バンク１０１ａは、ブロックＢ１及びＢ
１’、ブロックＢ２及びＢ２’を含む。バンク１０１ｂ
は、ブロックＢ３及びＢ３’、ブロックＢ４及びＢ４’
を含む。図２中の各ブロックは、図１中の各ブロックに
対応している。ブロックＢ１及びＢ１’、ブロックＢ４
及びＢ４’は図９のプレーンＰ＿０に対応する。ブロッ
クＢ２及びＢ２’、ブロックＢ３及びＢ３’は図９のプ
レーンＰ＿１に対応する。各バンク内では、各プレーン
に対応するブロックが交互に配置されている。

【００４６】カーソルメモリ本体１０１は、カーソルメ
モリ本体１０１内のアドレスを特定するためのアドレス
信号を受ける。アドレス信号は、２種類のアドレス信号
（読み書き側アドレス信号及び読み出し側アドレス信
号）を含む。読み書き側アドレス信号とは、読み書き回
路１０３が読み書きを行うときにカーソルメモリ本体１
０１内のアドレスを特定するための信号である。読み出
し側アドレス信号とは、読み出し回路１０２が読み出し
を行うときにカーソルメモリ本体１０１内のアドレスを
特定するための信号である。

【００４７】読み書き側アドレス信号は、行アドレス信
号ＭＸ及び列アドレス信号ＭＹを含む。読み出し側アド
レス信号は、行アドレス信号ＰＸ及び列アドレス信号Ｐ
Ｙを含む。ワード線ＰＷｉ（ｉ＝０〜６３）は読み出し
回路１０２からカーソルメモリ本体１０１へ行アドレス
信号ＰＸを伝送するための信号線である。ビット線ＰＢ
は読み出し回路１０２からカーソルメモリ本体１０１へ
列アドレス信号ＰＹを伝送するための信号線である。ワ
ード線ＭＷｉ（ｉ＝０〜６３）は読み書き回路１０３か
らカーソルメモリ本体１０１へ行アドレス信号ＭＸを伝
送するための信号線である。ビット線ＭＢは読み書き回
路１０３からカーソルメモリ本体１０１へ列アドレス信
号ＭＹを伝送するための信号線である。列アドレス信号
ＰＹを読み出し側ブロック選択信号と称す。列アドレス
信号ＭＹを読み書き側ブロック選択信号と称す。

【００４８】このように、カーソルメモリ本体１０１
は、２種類のアドレス信号を用いてカーソルメモリ本体
１０１内のアドレス（メモリセル）を特定できる。カー
ソルメモリ１００は、アドレスデコーダ（図示せず）を
内蔵しているため、２種類のアドレス信号の定義が異な
っていても問題ない。なお、図１内の＃０〜＃２５５
は、図９の＃０〜＃２５５との対応関係を明確にするた
めに説明上付けているものであり、実際のアドレスは、
この順に付されなくてもよい。

【００４９】読み出し回路１０２の構成は、次の通りで
ある。読み出し回路１０２は、パターンデータＣＵＲ＿
Ｄ０及びパターンデータＣＵＲ＿Ｄ１の出力を行うため
の読み出し用ポートＰ２と、読み出し用ポートＰ２とカ
ーソルメモリ本体１０１との間に介在し、読み出し用ポ
ートＰ２において上位ビット又は下位ビットのうちのど
ちらの出力を行うかに応じて、パターンデータＣＵＲ＿
Ｄ０及びパターンデータＣＵＲ＿Ｄ１を交換するための
クロスバースイッチＣＢＳ１と、クロスバースイッチＣ
ＢＳ１と読み出し用ポートＰ２との間に介在し、パター
ンデータＣＵＲ＿Ｄ０及びパターンデータＣＵＲ＿Ｄ１
を１ビットずつ読み出し用ポートＰ２に出力するための
シフトレジスタＳＲ０及びＳＲ１とを備えている。

【００５０】さらに、読み出し回路１０２は、カーソル
メモリ本体１０１及び読み出し回路１０２内の他の部分
を制御するための制御回路ＣＴＬ１と、カーソルメモリ
１００の外部から内部へ入力され、読み出し回路１０２
による読み出しの開始を要求するためのロード信号ＬＯ
ＡＤを入力するためのポートＰ６と、クロックＰＣＬＫ
を入力するためのポートＰ４とを備えている。

【００５１】読み出し用ポートＰ２は、パターンデータ
ＣＵＲ＿Ｄ０又はＣＵＲ＿Ｄ１のどちらかを明確に分別
するため、端子Ｐ２１及びＰ２２を含む。パターンデー
タＣＵＲ＿Ｄ０は端子Ｐ２１から１ビットずつ出力され
る。パターンデータＣＵＲ＿Ｄ１は、端子Ｐ２２から１
ビットずつ出力される。

【００５２】読み出し回路１０２は、パターンデータＣ
ＵＲ＿Ｄ０を端子Ｐ２１に１ビットずつ出力し、パター
ンデータＣＵＲ＿Ｄ１を端子Ｐ２２に１ビットずつ出力
する。したがって、本来ならば、カーソルメモリ本体１
０１は、パターンデータＣＵＲ＿Ｄ０を１ビットずつ出
力し、パターンデータＣＵＲ＿Ｄ１を１ビットずつ出力
する構成にすればよい。しかし、回路面積の効率化を図
るために、読み書き回路１０３への３２ビットの出力に
合わせるように、カーソルメモリ本体１０１は読み出し
回路へ一度に３２ビット（バンク１０１ａからの１６ビ
ット、バンク１０１ｂからの１６ビット）を出力する構
成にしている。

【００５３】クロスバースイッチＣＢＳ１は、カーソル
メモリ本体１０１、シフトレジスタＳＲ０及びＳＲ１に
接続されている。また、クロスバースイッチＣＢＳ１
は、列アドレス信号ＰＹの最下位ビットＬＳＢを受け
て、制御される。クロスバースイッチＣＢＳ１の内部構
成は、図３に示す通りである。ここでは、端子ＩＮは列
アドレス信号ＰＹの最下位ビットＬＳＢを受け、端子Ｏ
ＵＴ１はバンク１０１ｂに接続され、端子ＯＵＴ２はバ
ンク１０１ａに接続され、端子ＯＵＴ３はシフトレジス
タＳＲ０に接続され、端子ＯＵＴ４はシフトレジスタＳ
Ｒ１に接続されている。

【００５４】シフトレジスタＳＲ０は、クロスバースイ
ッチＣＢＳ１の出力とポートＰ４に入力されたクロック
ＰＣＬＫとを受ける。読み出し用ポートＰ２の端子Ｐ２
１はシフトレジスタＳＲ０の出力を受ける。シフトレジ
スタＳＲ１は、クロスバースイッチＣＢＳ１の出力とポ
ートＰ４に入力されたクロックＰＣＬＫとを受ける。読
み出し用ポートＰ２の端子Ｐ２２はシフトレジスタＳＲ
１の出力を受ける。制御回路ＣＴＬ１は、端子Ｐ６に入
力されたロード信号ＬＯＡＤを受け、読み出し側アドレ
ス信号を生成して出力する。

【００５５】読み書き回路１０３の構成は、次の通りで
ある。パターンデータＣＵＲ＿Ｄ０又はパターンデータ
ＣＵＲ＿Ｄ１の入出力を行うための読み書き用ポートＰ
２とカーソルメモリ本体１０１との間に介在し、読み書
き用ポートＰ２においてパターンデータＣＵＲ＿Ｄ０又
はパターンデータＣＵＲ＿Ｄ１のうちのどちらの入出力
を行うかに応じて、上位ビット及び下位ビットを交換す
るためのクロスバースイッチＣＢＳ０と、クロックＭＣ
ＬＫを入力するためのポートＰ３と、読み書き側アドレ
ス信号（ＭＸ，ＭＹ）を入力するためのポートＰ５とを
備えている。

【００５６】読み書き用ポートＰ１はパターンデータＣ
ＵＲ＿Ｄ０又はＣＵＲ＿Ｄ１の入力及び出力の両方を行
う。読み出し用ポートＰ２は、３２個の端子を含む。こ
の３２個のうちの所定の１６個の端子は上位ビット用で
あり、他の所定の端子は下位ビット用である。この３２
個の端子を介して、一度に３２ビットが入力及び出力さ
れる。

【００５７】カーソルメモリ本体１０１は読み出し回路
と一度に３２ビット（バンク１０１ａからの１６ビッ
ト、バンク１０１ｂからの１６ビット）を入力又は出力
する構成にしている。

【００５８】クロスバースイッチＣＢＳ０は、カーソル
メモリ本体１０１及び読み書き用ポートＰ１に接続され
ている。また、クロスバースイッチＣＢＳ０は、列アド
レス信号ＭＹの最下位ビットＬＳＢを受けて、制御され
る。クロスバースイッチＣＢＳ０の内部構成は、図３に
示す通りである。ここでは、端子ＩＮは列アドレス信号
ＭＹの最下位ビットＬＳＢを受け、端子ＯＵＴ１はバン
ク１０１ａに接続され、端子ＯＵＴ２はバンク１０１ｂ
に接続され、端子ＯＵＴ３及び端子ＯＵＴ４は読み書き
用ポートＰ１に接続されている。

【００５９】読み書き用ポートＰ１におけるパターンデ
ータＣＵＲ＿Ｄの入力及び出力は、パターンデータＣＵ
Ｒ＿Ｄ０及びＣＵＲ＿Ｄ１のうちの一方に対して行われ
る。これに対し、読み出し用ポートＰ２におけるパター
ンデータＣＵＲ＿Ｄの出力は、パターンデータＣＵＲ＿
Ｄ０及びＣＵＲ＿Ｄ１の両方に対して同時に行われる必
要がある。同時に行うのは、従来の技術で説明したよう
に、カーソルパターンＣＵＲ＿Ｐの各画素の浅いビット
及び深いビットが揃わないと、各画素の色が決定できな
いためである。また、カーソルメモリ本体１０１から読
み出し用ポートＰ２側へのパターンデータＣＵＲ＿Ｄの
読み出しは、回路面積の効率化を図るため、カーソルメ
モリ本体１０１から読み書き用ポートＰ１側へのパター
ンデータＣＵＲ＿Ｄの読み出しと合わせる。読み書き用
ポートＰ１及び読み出し用ポートＰ２のパターンデータ
ＣＵＲ＿Ｄの入力あるいは出力は、非同期でしかも同時
に行われる。

【００６０】また、ブロックＢ１、Ｂ２、Ｂ１’、Ｂ
２’の列アドレスＰＹが示す順番は、０、１、２、３の
順である。このように、ブロックＢ１、Ｂ２、Ｂ１’、
Ｂ２’は、列アドレスＰＹによって順番に特定できる。
ブロックＢ３、Ｂ４、Ｂ３’、Ｂ４’も同様である。

【００６１】読み書き回路１０３の動作について説明す
る。まず、読み書き用ポートＰ１からカーソルメモリ本
体１０１へパターンデータＣＵＲ＿Ｄ０の＃０の内容を
書き込むときを説明する。カーソルメモリ１００の外部
のシステムは、パターンデータＣＵＲ＿Ｄ０の＃０に対
応する読み書き側アドレス信号をポートＰ５に入力す
る。これにより、バンク１０１ａ内では、ブロックＢ１
内の＃０の位置のアドレスが特定され、バンク１０１ｂ
内では、ブロックＢ４内の＃０の位置のアドレスが特定
される。このとき、列アドレス信号ＭＹは０である。列
アドレス信号ＭＹが０のとき、列アドレス信号ＭＹの最
下位ビットＬＳＢは０である。カーソルメモリ本体１０
１は、列アドレス信号ＭＹが０のとき、ブロックＢ１及
びブロックＢ４を選択する。クロスバースイッチＣＢＳ
０は、列アドレス信号ＭＹの最下位ビットＬＳＢが０の
とき、上位ビット及び下位ビットを交換せず、読み書き
用ポートＰ１からの３２ビットのうちの下位１６ビット
をバンク１０１ａに出力し、読み書き用ポートＰ１から
の３２ビットのうちの上位１６ビットをバンク１０１ｂ
に出力する。

【００６２】そして、カーソルメモリ本体１０１は、ク
ロスバースイッチＣＢＳ０がバンク１０１ａに出力した
下位１６ビットをブロックＢ１内のアドレスであって行
アドレス信号ＭＸが示すアドレスに書き込み、同時に、
クロスバースイッチＣＢＳ０がバンク１０１ｂに出力し
た上位１６ビットをブロックＢ４内のアドレスであって
行アドレス信号ＭＸが示すアドレスに書き込む。

【００６３】次に、読み書き用ポートＰ１からカーソル
メモリ本体１０１へパターンデータＣＵＲ＿Ｄ１の＃１
２８の内容を書き込むときを説明する。カーソルメモリ
１００の外部のシステムは、パターンデータＣＵＲ＿Ｄ
１の＃１２８に対応する読み書き側アドレス信号をポー
トＰ５に入力する。これにより、バンク１０１ａ内で
は、ブロックＢ２内の＃１２８の位置のアドレスが特定
され、バンク１０１ｂ内では、ブロックＢ３内の＃１２
８の位置のアドレスが特定される。このとき、列アドレ
ス信号ＭＹは１である。列アドレス信号ＭＹが１のと
き、列アドレス信号ＭＹの最下位ビットＬＳＢは１であ
る。カーソルメモリ本体１０１は、列アドレス信号ＭＹ
が１のとき、ブロックＢ２及びブロックＢ３を選択す
る。クロスバースイッチＣＢＳ０は、列アドレス信号Ｍ
Ｙの最下位ビットＬＳＢが１のとき、上位ビット及び下
位ビットを交換して、読み書き用ポートＰ１からの３２
ビットのうちの下位１６ビットをバンク１０１ｂに出力
し、読み書き用ポートＰ１からの３２ビットのうちの上
位１６ビットをバンク１０１ａに出力する。

【００６４】そして、カーソルメモリ本体１０１は、ク
ロスバースイッチＣＢＳ０がバンク１０１ｂに出力した
下位１６ビットをブロックＢ３内のアドレスであって行
アドレス信号ＭＸが示すアドレスに書き込み、同時に、
クロスバースイッチＣＢＳ０がバンク１０１ａに出力し
た上位１６ビットをブロックＢ２内のアドレスであって
行アドレスが示すアドレスに書き込む。

【００６５】カーソルメモリ本体１０１から読み書き用
ポートＰ１へパターンデータＣＵＲ＿Ｄ０の＃０の内容
を読み出すときは、読み書き用ポートＰ１からカーソル
メモリ本体１０１へパターンデータＣＵＲ＿Ｄ０の＃０
の内容を書き込むときと逆の順序で動作して、パターン
データＣＵＲ＿Ｄ０の＃０の内容が読み書き用ポートＰ
１に出力される。カーソルメモリ本体１０１から読み書
き用ポートＰ１へパターンデータＤ１の＃１２８の内容
を読み出すときは、読み書き用ポートＰ１からカーソル
メモリ本体１０１へパターンデータＣＵＲ＿Ｄ１の＃１
２８の内容を書き込むときと逆の順序で動作して、パタ
ーンデータＣＵＲ＿Ｄ１の＃１２８の内容が読み書き用
ポートＰ１に出力される。

【００６６】このように、クロスバースイッチＣＢＳ０
は、読み書き用ポートＰ１においてパターンデータＣＵ
Ｒ＿Ｄ０又はパターンデータＣＵＲ＿Ｄ１のうちのどち
らの入出力を行うかに応じて、上位ビット及び下位ビッ
トを交換する。また、クロスバースイッチＣＢＳ０は、
カーソルメモリ本体１０１内のアドレスを特定するため
の読み書き側アドレス信号によって制御される。

【００６７】読み出し回路１０２の動作について説明す
る。まず、カーソルメモリ本体１０１から読み出し用ポ
ートＰ２へパターンデータＣＵＲ＿Ｄ０の＃０の内容及
びパターンデータＣＵＲ＿Ｄ１の＃１２８の内容を読み
出すときを説明する。制御回路ＣＴＬ１は、バンク１０
１ａ内の＃０の位置のアドレスを特定する読み出し側ア
ドレス信号を出力する。この読み出し側アドレス信号
は、同時に、バンク１０１ｂ内の＃１２８の位置のアド
レスも特定する。このとき、列アドレス信号ＰＹは０で
ある。列アドレス信号ＰＹが０のとき、列アドレス信号
ＰＹの最下位ビットＬＳＢは０である。カーソルメモリ
本体１０１は、列アドレス信号ＰＹが０のとき、ブロッ
クＢ１及びブロックＢ３を選択する。そして、カーソル
メモリ本体１０１は、ブロックＢ１内のアドレスであっ
て行アドレス信号ＰＸが示すアドレスに格納されている
パターンデータＣＵＲ＿Ｄ０の下位１６ビットを読み出
し、同時に、ブロックＢ３内のアドレスであって行アド
レス信号ＰＸが示すアドレスに格納されているパターン
データＣＵＲ＿Ｄ１の下位１６ビットを読み出す。

【００６８】クロスバースイッチＣＢＳ１は、列アドレ
ス信号ＰＹの最下位ビットＬＳＢが０のとき、パターン
データＣＵＲ＿Ｄ０及びパターンデータＣＵＲ＿Ｄ１を
交換せず、バンク１０１ａからのパターンデータＣＵＲ
＿Ｄ０の下位１６ビットをＳＲ０に出力し、バンク１０
１ｂからのパターンデータＣＵＲ＿Ｄ１の下位１６ビッ
トをシフトレジスタＳＲ１に出力する。シフトレジスタ
ＳＲ０は、クロスバースイッチＣＢＳ１が出力したパタ
ーンデータＣＵＲ＿Ｄ０の下位１６ビットを、格納した
後、ポートＰ４からのクロックＰＣＬＫに応じて１ビッ
トずつ出力する。これと同時に、シフトレジスタＳＲ１
も、クロスバースイッチＣＢＳ１が出力したパターンデ
ータＣＵＲ＿Ｄ１の下位１６ビットを、格納した後、ポ
ートＰ４からのクロックＰＣＬＫに応じて１ビットずつ
出力する。

【００６９】さらに、その後、制御回路ＣＴＬ１は、バ
ンク１０１ａ内の＃１２８の位置のアドレスを特定する
読み出し側アドレス信号を出力する。この読み出し側ア
ドレス信号は、同時に、バンク１０１ｂ内の＃０の位置
のアドレスも特定する。このとき、列アドレス信号ＰＹ
は１である。列アドレス信号ＰＹが１のとき、列アドレ
ス信号ＰＹの最下位ビットＬＳＢは１である。カーソル
メモリ本体１０１は、列アドレス信号ＰＹが１のとき、
ブロックＢ２及びブロックＢ４を選択する。そして、カ
ーソルメモリ本体１０１は、ブロックＢ２内のアドレス
であって行アドレス信号ＰＸが示すアドレスに格納され
ているパターンデータＣＵＲ＿Ｄ１の上位１６ビットを
読み出し、同時に、ブロックＢ４内のアドレスであって
行アドレス信号ＰＸが示すアドレスに格納されているパ
ターンデータＣＵＲ＿Ｄ１の上位１６ビットを読み出
す。

【００７０】クロスバースイッチＣＢＳ１は、列アドレ
ス信号ＰＹの最下位ビットＬＳＢが１のとき、パターン
データＣＵＲ＿Ｄ０及びパターンデータＣＵＲ＿Ｄ１を
交換して、バンク１０１ａからのパターンデータＣＵＲ
＿Ｄ１の上位１６ビットをＳＲ１に出力し、バンク１０
１ｂからのパターンデータＣＵＲ＿Ｄ０の上位１６ビッ
トをシフトレジスタＳＲ０に出力する。シフトレジスタ
ＳＲ０は、クロスバースイッチＣＢＳ１が出力したパタ
ーンデータＣＵＲ＿Ｄ０の上位１６ビットを、格納した
後、ポートＰ４からのクロックＰＣＬＫに応じて１ビッ
トずつ出力する。これと同時に、シフトレジスタＳＲ１
も、クロスバースイッチＣＢＳ１が出力したパターンデ
ータＣＵＲ＿Ｄ１の上位１６ビットを、格納した後、ポ
ートＰ４からのクロックＰＣＬＫに応じて１ビットずつ
出力する。

【００７１】このように、クロスバースイッチＣＢＳ１
は、読み出し用ポートＰ２において上位ビット又は下位
ビットのうちどちらの出力を行うかに応じて、パターン
データＣＵＲ＿Ｄ０又はパターンデータＣＵＲ＿Ｄ１を
交換する。また、クロスバースイッチＣＢＳ１は、カー
ソルメモリ本体１０１内のアドレスを特定するための読
み出し側アドレス信号によって制御される。

【００７２】制御回路ＣＴＬ１は、図７のカーソルパタ
ーンＣＵＲ＿Ｐの１行分を表示するために、図４に示す
手順でカーソルメモリ本体１０１及び読み出し回路１０
２を制御する。

【００７３】（Ｂ０）まず、変数ｉ、ｊを初期化する
（ステップＳ１０１）。

【００７４】（Ｂ１）次に、制御回路ＣＴＬ１は列アド
レス信号ＰＹを０に設定する。カーソルメモリ本体１０
１はバンク１０１ａ内の＃０及びバンク１０１ｂ内の＃
１２８に記憶されている下位１６ビットを読み出す。読
み出し回路１０２は、読み出された下位１６ビットをシ
フトレジスタＳＲ０及びＳＲ１に格納する（ステップＳ
１０２〜１０４）。

【００７５】（Ｂ２）次に、シフトレジスタＳＲ０及び
ＳＲ１は、クロックＰＣＬＫに応じて、格納した下位１
６ビットを１ビットずつ出力する（ステップ１０５〜１
０８）。

【００７６】（Ｂ３）次に、制御回路ＣＴＬ１は列アド
レス信号ＰＹを１に設定する。カーソルメモリ本体１０
１はバンク１０１ａ内の＃１２８及びバンク１０１ｂ内
の＃０に記憶されている上位１６ビットを読み出す。読
み出し回路１０２は、読み出された上位１６ビットをシ
フトレジスタＳＲ０及びＳＲ１に格納する（ステップＳ
１０２〜１０４）。

【００７７】（Ｂ４）次に、シフトレジスタＳＲ０及び
ＳＲ１は、クロックＰＣＬＫに応じて、格納した上位１
６ビットを１ビットずつ出力する（ステップ１０５〜１
０８）。

【００７８】（Ｂ５）次に、制御回路ＣＴＬ１は列アド
レス信号ＰＹを２に設定する。カーソルメモリ本体１０
１はバンク１０１ａ内の＃１及びバンク１０１ｂ内の＃
１２９に記憶されている下位１６ビットを読み出す。読
み出し回路１０２は、読み出された下位１６ビットをシ
フトレジスタＳＲ０及びＳＲ１に格納する（ステップＳ
１０２〜１０４）。

【００７９】（Ｂ６）次に、シフトレジスタＳＲ０及び
ＳＲ１は、クロックＰＣＬＫに応じて、格納した下位１
６ビットを１ビットずつ出力する（ステップ１０５〜１
０８）。

【００８０】（Ｂ７）次に、制御回路ＣＴＬ１は列アド
レス信号ＰＹを３に設定する。カーソルメモリ本体１０
１はバンク１０１ａ内の＃１２９及びバンク１０１ｂ内
の＃１に記憶されている上位１６ビットを読み出す。読
み出し回路１０２は、読み出された上位１６ビットをシ
フトレジスタＳＲ０及びＳＲ１に格納する（ステップＳ
１０２〜１０４）。

【００８１】（Ｂ８）次に、シフトレジスタＳＲ０及び
ＳＲ１は、クロックＰＣＬＫに応じて、格納した１６ビ
ットを１ビットずつ出力する（ステップ１０５〜１０
８）。

【００８２】このように、列アドレスを０、１、２、３
という規則正しい順に設定するため、制御回路ＣＴＬ１
の制御は、図１０の手順と比べて、非常に簡略化でき
る。すなわち、制御回路ＣＴＬ１は、列アドレスＰＹを
インクリメントしながら、（Ｂ１）及び（Ｂ２）の手順
を４回繰り返すだけでよい。つまり、実質的には、列ア
ドレスＰＹのインクリメント、（Ｂ１）及び（Ｂ２）の
手順のみで所望の動作が実現できる。また、従来では、
両方のシフトレジスタＳＲ０及びＳＲ１にデータが揃う
のを確認する必要があるが、本実施の形態では、同時に
データが揃うのでその必要がない。

【００８３】本実施の形態による効果は次の通りであ
る。すなわち、制御が簡単であるため、制御回路ＣＴＬ
１の簡略化が図れる。したがって、カーソルメモリ１０
０の動作の速度の改善、回路規模の縮小が図れる。

【００８４】実施の形態２．次に、実施の形態２につい
て説明する。本実施の形態は、図１の制御回路ＣＴＬ１
の内部構成に関する。カーソルメモリ１００は、ポート
Ｐ６に入力されたロード信号ＬＯＡＤを受けたとき、カ
ーソルメモリ本体１０１内からパターンデータＣＵＲ＿
Ｄを読み出す。このロード信号ＬＯＡＤは、モニタにカ
ーソルパターンＣＵＲ＿Ｐを表示する場合に、システム
が出力する信号である。

【００８５】制御回路ＣＴＬ１はアドレス信号発生回路
及びシフトレジスタ制御回路を含む。アドレス信号発生
回路１１０の内部構成は図５に示す通りである。シフト
レジスタ制御回路１１１の内部構成は図６に示す通りで
ある。なお、図５内のＳＲは、図１内のシフトレジスタ
ＳＲ０又はＳＲ１を示す。アドレス信号発生回路１１０
は、読み出し側アドレス信号（ＰＸ，ＰＹ）を生成する
アドレスインクリメンタＡ＿ＩＴＲ及びバンク１０１ａ
又はバンク１０１ｂ内のブロックの数を数える２ビット
カウンタであるブロック計数カウンタＣＴＲ１とを含
む。シフトレジスタ制御回路１１１は、シフトレジスタ
ＳＲ０及びＳＲ１を制御するための４ビットカウンタで
あるシフトレジスタ制御用カウンタＣＴＲ２を含む。

【００８６】次に、アドレス信号発生回路及びシフトレ
ジスタ制御回路の動作を図５及び図６を用いて説明す
る。アドレス信号発生回路１１０及びシフトレジスタ制
御回路１１１は、ロード信号ＬＯＡＤに基づいて、動作
を開始する。まず、ロード信号ＬＯＡＤがハイレベルで
あるときを説明する。ロード信号ＬＯＡＤはクロックＰ
ＣＬＫの最初の１クロックの間だけハイレベルになる。
アドレスレジスタＡ＿Ｒｅｇには、列アドレス信号ＰＹ
が示すブロックのアドレス値が格納されている。マルチ
プレクサＭＵＸは、ハイレベルのロード信号ＬＯＡＤを
受けると、アドレスレジスタＡ＿Ｒｅｇが格納している
アドレス値をアドレスの初期値として選択し、これを読
み出し側アドレス信号（ＰＸ，ＰＹ）として出力する。
ブロック計数カウンタＣＴＲ１は、ハイレベルのロード
信号ＬＯＡＤを受けると、自身をリセットして、出力端
子ｑ０及びｑ１にロウレベルの信号を出力する。アドレ
スインクリメンタＡ＿ＩＴＲは、ハイレベルのロード信
号ＬＯＡＤを受けると、アドレスレジスタＡ＿Ｒｅｇが
格納しているアドレスの初期値を自身に格納する。シフ
トレジスタ制御用カウンタＣＴＲ２は、ＯＲ回路Ｇ２を
介してハイレベルのロード信号ＬＯＡＤを受けると、自
身をリセットして、出力端子Ｑ０〜Ｑ３にロウレベルの
信号を出力する。負入力のＡＮＤ回路Ｇ５は、出力端子
Ｑ０〜Ｑ３にロウレベルの信号が出力されているときの
み、ハイレベルの信号をシフトレジスタＳＲに出力す
る。シフトレジスタＳＲは、ハイレベルの信号を受ける
と、クロスバースイッチＣＢＳ１からの１６ビットのデ
ータを自身に格納する。

【００８７】次に、ロード信号ＬＯＡＤがハイレベルか
らロウレベルに変化したときを説明する。マルチプレク
サＭＵＸは、ロウレベルのロード信号ＬＯＡＤを受ける
と、アドレスインクリメンタＡ＿ＩＴＲが格納している
アドレス値を選択し、これを読み出し側アドレス信号
（ＰＸ，ＰＹ）として出力する。ブロック計数カウンタ
ＣＴＲ１は、ロード信号ＬＯＡＤがハイレベルからロウ
レベルに変化すると、自身のリセットを解除する。ま
た、ブロック計数カウンタＣＴＲ１は、ロード信号ＬＯ
ＡＤがハイレベルからロウレベルに変化した時点では、
出力端子ｑ０及びｑ１にロウレベルの信号を出力したま
まである。したがって、ＮＡＮＤ回路Ｇ１は、ハイレベ
ルのイネーブル信号Ｓｈｉｆｔ＿ＥＮを出力している。
シフトレジスタ制御用カウンタＣＴＲ２は、ロード信号
ＬＯＡＤがハイレベルからロウレベルに変化したとき、
自身のリセットを解除する。ＡＮＤ回路Ｇ４は、イネー
ブル信号Ｓｈｉｆｔ＿ＥＮがハイレベルのため、クロッ
クＰＣＬＫを出力する。

【００８８】次に、ロード信号ＬＯＡＤがロウレベルで
あるときを説明する。シフトレジスタ制御用カウンタＣ
ＴＲ２は、ＡＮＤ回路Ｇ４からのクロックＰＣＬＫを受
ける毎に、アップカウントを行う。シフトレジスタ制御
用カウンタＣＴＲ２のカウント値は、出力端子Ｑ０〜Ｑ
４に出力される。シフトレジスタＳＲは、ＡＮＤ回路Ｇ
４からのクロックＰＣＬＫを受ける毎に、自身に格納し
ている１６ビットのデータを１ビットずつ出力する。し
たがって、シフトレジスタ制御用カウンタＣＴＲ２はシ
フトレジスタＳＲが１ビットを出力した回数をカウント
する。

【００８９】次に、シフトレジスタ制御用カウンタＣＴ
Ｒ２が、アップカウントを行い、遂に出力端子Ｑ０〜Ｑ
４の信号が全てハイレベルになったときを説明する。こ
の時点では、シフトレジスタＳＲは、クロックＰＣＬＫ
を１６回受けているため、自身に格納している１６ビッ
トのデータを全て出力している。また、ＡＮＤ回路Ｇ３
は、ハイレベルのアドレス増加信号Ａ＿Ｉｎｃを出力す
る。アドレスインクリメンタＡ＿ＩＴＲは、ハイレベル
のアドレス増加信号Ａ＿Ｉｎｃを受けると、自身に格納
しているアドレス値に１を加える。マルチプレクサＭＵ
Ｘは、アドレスインクリメンタＡ＿ＩＴＲが格納してい
るアドレス値を選択し、これを読み出し側アドレス信号
（ＰＸ，ＰＹ）として出力する。したがって、図１のカ
ーソルメモリ本体１０１は、読み出し側アドレス信号
（ＰＸ，ＰＹ）が示すアドレスの内容を読み出して、ク
ロスバースイッチＣＢＳ１に出力する。また、ブロック
計数カウンタＣＴＲ１は、ハイレベルのアドレス増加信
号Ａ＿Ｉｎｃを受ける毎に、アップカウントを行う。ブ
ロック計数カウンタＣＴＲ１のカウント値は、出力端子
ｑ０及びｑ１に出力される。

【００９０】また、遅延素子ＤＬＹは、ハイレベルのア
ドレス増加信号Ａ＿Ｉｎｃ受けてからクロックＰＣＬＫ
の１周期分後に、ハイレベルのアドレス増加信号Ａ＿Ｉ
ｎｃを出力する。したがって、シフトレジスタ制御用カ
ウンタＣＴＲ２は、ＯＲ回路Ｇ２がハイレベルの信号を
出力するため、自身をリセットして、出力端子Ｑ０〜Ｑ
３にロウレベルの信号を出力する。このとき、負入力の
ＡＮＤ回路Ｇ５はハイレベルの信号を出力するため、シ
フトレジスタＳＲは、クロスバースイッチＣＢＳ１から
の１６ビットのデータを自身に格納する。また、ＡＮＤ
回路Ｇ３は、ロウレベルの信号を出力する。遅延素子Ｄ
ＬＹは、ロウレベルのアドレス増加信号Ａ＿Ｉｎｃ受け
てからクロックＰＣＬＫの１周期分後に、ロウレベルの
アドレス増加信号Ａ＿Ｉｎｃを出力する。したがって、
シフトレジスタ制御用カウンタＣＴＲ２は、ＯＲ回路Ｇ
２がロウレベルの信号を出力するため、自身のリセット
を解除し、再び、クロックＰＣＬＫに応じて、アップカ
ウントを行う。

【００９１】以後、アドレス信号発生回路及びシフトレ
ジスタ制御回路は同様の動作を繰り返す。そして、ブロ
ック計数カウンタＣＴＲ１の出力端子ｑ０及びｑ１の信
号が両方ともハイレベルになったとき、ＮＡＮＤ回路Ｇ
１は、ロウレベルのイネーブル信号Ｓｈｉｆｔ＿ＥＮを
出力する。イネーブル信号Ｓｈｉｆｔ＿ＥＮがロウレベ
ルになると、シフトレジスタ制御用カウンタＣＴＲ２及
びシフトレジスタＳＲの動作は停止する。

【００９２】このように、ブロック計数ＣＴＲ１は、シ
フトレジスタ制御用カウンタＣＴＲ２及びシフトレジス
タＳＲ（ＳＲ０、ＳＲ１）の動作を４回繰り返させる。
したがって、図７のカーソルパターンＣＵＲ＿Ｐの１行
分の１２８ビットを連続して読み出すことができる。ま
た、シフトレジスタ制御用カウンタＣＴＲ２及びアドレ
スインクリメンタＡ＿ＩＴＲは、ブロック計数カウンタ
ＣＴＲ１によって制御される。

【００９３】本実施の形態による効果は次の通りであ
る。すなわち、カウンタを利用することで、アドレスの
インクリメントを自動化できる。また、制御回路ＣＴＬ
１は、ロード信号ＬＯＡＤを受けるだけで、カーソルメ
モリ本体１０１からカーソルデータＣＵＲ＿Ｄを読み出
すことができる。したがって、制御回路ＣＴＬ１は、従
来の制御回路ＣＴＬ２と比較して、大幅に簡略化するこ
とができる。このため、カーソルメモリ１００の動作の
速度の向上、面積の縮小が図れる。

【００９４】実施の形態３．実施の形態１で説明したよ
うに、読み書き回路１０３では、パターンデータＣＵＲ
＿Ｄ０及びＣＵＲ＿Ｄ１を示すアドレスの情報が必要で
あり、読み出し回路１０２では、上位ビット及び下位ビ
ットを示すアドレスの情報が必要である。このように、
必要とされるアドレスの情報は、読み書き回路１０３及
び読み出し回路１０２で異なる。カーソルメモリ１００
の設計者としては、読み書き回路１０３の読み書き側ア
ドレス信号及び読み出し回路１０２の読み出し側アドレ
ス信号を使い分けるのは、煩雑である。もし、読み書き
側アドレス信号及び読み出し側アドレス信号を使い分け
ると、アドレスデコーダが複雑・大規模になる。

【００９５】そこで、アドレスデコーダが複雑・大規模
になるのを緩和するために、読み書き側アドレス信号と
読み出し側アドレス信号とをできるだけ共通にする。こ
うすることで、読み書き回路１０３及び読み出し回路
は、１つのアドレスデコーダを共通に利用できる。

【００９６】また、例えば、一般に同一メモリセルに対
して読み書き用ポートＰ１からカーソルメモリ本体１０
１へのパターンデータＣＵＲ＿Ｄの書き込み、及びカー
ソルメモリ本体１０１から読み出し用ポートＰ２へのパ
ターンデータＣＵＲ＿Ｄの読み出しを同時に行うことは
禁止される。しかし、読み書き側アドレス信号と読み出
し側アドレス信号が共通であると、これらの書き込み及
び読み出しがカーソルメモリ本体１０１内の同一メモリ
セルに対して行われたか否かの判定を容易に行うことが
できる。

【００９７】読み書き側アドレス信号と読み出し側アド
レス信号とが共通しているとは、次の通りである。読み
書き側アドレス信号は、最下位ビットＬＳＢ側から最上
位ビットＭＳＢ側へ順に、ＭＹ〈０〉、ＭＹ〈１〉、Ｍ
Ｘ〈０：５〉で構成される。ＭＹ〈０〉及びＭＹ〈１〉
は２ビットの列アドレスＭＹを構成し、ＭＸ〈０：５〉
は６ビットの行アドレス信号ＭＸである。読み出し側ア
ドレス信号は、最下位ビットＬＳＢ側から最上位ビット
ＭＳＢ側へ順に、ＰＹ〈０〉、ＰＹ〈１〉、ＰＸ〈０：
５〉で構成される。ＰＹ〈０〉及びＰＹ〈１〉は２ビッ
トの列アドレスＰＹを構成し、ＰＸ〈０：５〉は６ビッ
トの行アドレス信号ＰＸである。

【００９８】行アドレス信号ＭＸ〈０：５〉及びＰＸ
〈０：５〉を共通化し、列アドレス信号のうちのＭＹ
〈１〉及びＰＹ〈１〉を共通化する。このように共通化
すると、読み出し側アドレス信号と読み書き側アドレス
信号とがカーソルメモリ本体１０１内の同一のメモリセ
ルを示すとき、行アドレス信号ＭＸ〈０：５〉の値と行
アドレス信号ＰＸ〈０：５〉との値は同じになり、列ア
ドレス信号のうちのＭＹ〈１〉の値とＰＹ〈１〉の値は
同じとなる。

【００９９】ＭＹ〈０〉及びＰＹ〈０〉は共通化しな
い。これはＭＹ〈０〉はパターンデータＣＵＲ＿Ｄ０及
びＣＵＲ＿Ｄ１を示すために用いられ、ＰＹ〈０〉は上
位ビット及び下位ビットを示すアドレスを指定するため
に用いられるためである。

【０１００】ＬＳＢから順に並んだＰＹ〈０〉及びＰＹ
〈１〉を列アドレスＰＹとすることにより、実施の形態
２で説明したように、列アドレスＰＹ（ＰＹ〈０〉、Ｐ
Ｙ〈１〉）に単純に１を足していけば、カーソルメモリ
本体１０１内の各ブロックを順番に自動的に特定でき
る。

【０１０１】本実施の形態による効果は次の通りであ
る。すなわち、読み書き側アドレス信号と読み出し側ア
ドレス信号とを共通化することで、アドレスデコーダを
簡略化することができる。

【０１０２】

【発明の効果】本発明請求項１によると、第１及び第２
のバンクを備えたため、読み出し手段は、第１及び第２
の読み出しを同時に行う制御が可能になる。このため、
制御手段による制御を簡略化することができ、回路面積
の効率化が図れるという効果を奏す。

【０１０３】本発明請求項２によると、読み書き手段の
動作を、構成が簡単なクロスバースイッチを用いて実現
できるという効果を奏す。

【０１０４】本発明請求項３によると、読み書き側アド
レス信号を利用して、アドレス信号を用いてクロスバー
スイッチを制御できるという効果を奏す。

【０１０５】本発明請求項４によると、読み出し手段の
動作を、構成が簡単なクロスバースイッチを用いて実現
できるという効果を奏す。

【０１０６】本発明請求項５によると、読み出し側アド
レス信号を利用して、クロスバースイッチを制御できる
という効果を奏す。

【０１０７】本発明請求項６によると、読み出し手段
は、第１及び第２の読み出しを順次ではなくて、同時に
行うカーソルメモリ本体からデータを取り込むことが可
能であるため、クロスバースイッチと読み出し用ポート
との間は、シフトレジスタを備えるだけで済むという効
果を奏す。

【０１０８】本発明請求項７によると、カーソルメモリ
の設計が容易になるという効果を奏す。

【０１０９】本発明請求項８によると、各バンク内のブ
ロックを順番に特定できるため、簡単な構成のインクリ
メンタを利用してブロックを特定できるという効果を奏
す。

【０１１０】本発明請求項９によると、シフトレジスタ
を制御するカウンタは、上位ビットあるいは下位ビット
の数だけシフトの動作を制御するだけでよく、カウンタ
の回路面積が縮小できるという効果を奏す。

【０１１１】本発明請求項１０によると、カーソルパタ
ーンデータの読み出しを、シフトレジスタ制御用カウン
タ及びインクリメンタをブロック計数カウンタによって
制御することによって、実現できるという効果を奏す。

【０１１２】本発明請求項１１によると、ロード信号を
与えるだけで、カーソルパターンデータの読み出しを開
始できるという効果を奏す。

【０１１３】本発明請求項１２によると、カーソルメモ
リの設計が容易になるという効果を奏す。

【図面の簡単な説明】

【図１】 本発明のカーソルメモリの構成を示すブロッ
ク図である。

【図２】 本発明のパターンデータの構造を示す概念図
である。

【図３】 クロスバースイッチの内部構成を示す回路図
である。

【図４】 本発明のカーソルメモリの動作を説明するフ
ローチャートである。

【図５】 アドレス信号発生回路の内部構成を示すブロ
ック図である。

【図６】 シフトレジスタ制御回路の内部構成を示すブ
ロック図である。

【図７】 カーソルパターンの代表例を示す図である。

【図８】 従来のパターンデータの構造を示す概念図で
ある。

【図９】 従来のカーソルメモリの構成を示すブロック
図である。

【図１０】 従来のカーソルメモリの動作を説明するフ
ローチャートである。

【符号の説明】

１００ カーソルメモリ、１０１ カーソルメモリ本
体、１０２ 読み出し回路、１０３ 読み書き回路、Ｃ
ＢＳ０，ＣＢＳ１ クロスバースイッチ、ＳＲ０，ＳＲ
１ シフトレジスタ、Ｐ１ 読み書き用ポート、Ｐ２
読み出し用ポート。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 カーソルパターンのデータを構成する第
   １のパターンデータと第２のパターンデータとを読み書
   きするためのカーソルメモリであって、 前記第１及び第２のパターンデータを格納するためのカ
   ーソルメモリ本体と、 前記カーソルメモリ本体に対して前記第１及び第２のパ
   ターンデータの読み出しを行うための読み出し手段と、 前記カーソルメモリ本体に対して前記第１又は第２のパ
   ターンデータの読み書きを行うための読み書き手段と、
   を備え、 前記カーソルメモリ本体は、 前記第１のパターンデータの下位ビットを格納するため
   の第１のブロック及び前記第２のパターンデータの上位
   ビットを格納するための第２のブロックを含む第１のバ
   ンクと、 前記第２のパターンデータの下位ビットを格納するため
   の第３のブロック及び前記第１のパターンデータの上位
   ビットを格納するための第４のブロックを含む第２のバ
   ンクと、を備えたカーソルメモリ。
2. 【請求項２】 前記読み書き手段は、 前記第１又は第２のパターンデータの入出力を行うため
   の読み書き用ポートと、 前記読み書き用ポートと前記カーソルメモリ本体との間
   に介在し、前記読み書き用ポートにおいて前記第１又は
   第２のパターンデータのうちのどちらの入出力を行うか
   に応じて、前記上位ビット及び下位ビットを交換するた
   めのクロスバースイッチと、を備えた請求項１記載のカ
   ーソルメモリ。
3. 【請求項３】 前記クロスバースイッチは、 前記読み書き手段による前記読み書きを行うときに当該
   カーソルメモリ本体内のアドレスを特定するための読み
   書き側アドレス信号によって制御される請求項２記載の
   カーソルメモリ。
4. 【請求項４】 前記読み出し手段は、 前記第１及び第２のパターンデータの出力を行うための
   読み出し用ポートと、 前記読み出し用ポートと前記カーソルメモリ本体との間
   に介在し、前記読み出し用ポートにおいて前記上位ビッ
   ト又は下位ビットのうちのどちらの出力を行うかに応じ
   て、前記第１及び第２のパターンデータを交換するため
   のクロスバースイッチと、を備えた請求項１記載のカー
   ソルメモリ。
5. 【請求項５】 前記クロスバースイッチは、 前記読み出し手段による前記読み出しを行うときに当該
   カーソルメモリ本体内のアドレスを特定するための読み
   出し側アドレス信号によって制御される請求項４記載の
   カーソルメモリ。
6. 【請求項６】 前記読み出し手段は、 前記クロスバースイッチと前記読み出し用ポートとの間
   に介在し、前記第１及び第２のパターンデータを１ビッ
   トずつ前記読み出し用ポートに出力するためのシフトレ
   ジスタをさらに備えた請求項４記載のカーソルメモリ。
7. 【請求項７】 前記第１〜第４のブロックは、 前記カーソルメモリ本体内のアドレスを特定するための
   アドレス信号によって順番に特定できるように配列され
   ている請求項１記載のカーソルメモリ。
8. 【請求項８】 前記読み出し手段は、 前記アドレス信号を生成するインクリメンタを備えた請
   求項７記載のカーソルメモリ。
9. 【請求項９】 前記読み出し手段は、 前記シフトレジスタを制御するためのシフトレジスタ制
   御用カウンタをさらに備えた請求項６記載のカーソルメ
   モリ。
10. 【請求項１０】 前記第１〜第４のブロックは、 前記カーソルメモリ本体内のアドレスを特定するための
    アドレス信号によって順番に特定できるように配列さ
    れ、 前記読み出し手段は、 前記アドレス信号を生成するインクリメンタと、 前記第１又は第２のバンク内の前記ブロックの数を数え
    るブロック計数カウンタと、を備え、 前記シフトレジスタ制御用カウンタ及び前記インクリメ
    ンタは、前記ブロック計数カウンタによって制御される
    請求項９記載のカーソルメモリ。
11. 【請求項１１】 前記読み出し手段は、 当該カーソルメモリの外部から内部へ入力され、当該読
    み出し手段による前記読み出しの開始を要求するための
    ロード信号を受け、 前記シフトレジスタ制御用カウンタ、前記インクリメン
    タ及び前記ブロック計数カウンタは、前記ロード信号に
    基づいて、動作を開始する請求項１０記載のカーソルメ
    モリ。
12. 【請求項１２】 前記カーソルメモリ本体は、 前記読み書き手段による前記読み書きを行うときに当該
    カーソルメモリ本体内のアドレスを特定するための読み
    書き側アドレス信号と、 前記読み出し手段による前記読み出しを行うときに当該
    カーソルメモリ本体内のアドレスを特定するための読み
    出し側アドレス信号と、を受け、 前記読み書き側アドレス信号と読み出し側アドレス信号
    とが共通している請求項１記載のカーソルメモリ。