JPS62111364A

JPS62111364A - 画像デ−タ回転装置

Info

Publication number: JPS62111364A
Application number: JP25133485A
Authority: JP
Inventors: Takeyoshi Ochiai; 勇悦落合; Shigeo Shimazaki; 島崎　成夫; Kazutoshi Iketani; 池谷　和俊; Etsuko Hirogami; 広上　悦子; Hiroaki Kodera; 宏曄小寺
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-11-08
Filing date: 1985-11-08
Publication date: 1987-05-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、２値化された文字や図形などの画像データを
９０度回転させる画像データ回転装置に関するものであ
る。

従来の技術最近、画像データの９０度回転変換方式は、ワードプロ
セッサやパーソナルコンピュータなどの分野において、
日本語文章の縦書き形を横書き形に変換するためや、図
形などのイメージデータを９０度回転させたりするため
に盛んに利用されるようになってきた。

この画像データの９０度回転方式は、たとえば、特公昭
５３−７１０２号公報や、特開昭５５−１０８４７号公
報に記載されている構成が知られている。以下、第７図
、および第８図を参照して、従来の画像データの９０度
回転変換方式について説明する。

第７図（、）において、７０１は入力バッファ、７０２
は第１のシフトレジスタ、７０３はシフトカウンタ、７
０４は第２のシフトレジスタ、７０５ハ出力バツフアで
ある。

いま、同図（ｂ）の８ワードのデータの最下位ビットを
同図（ｃ）のように変換する場合について説明する。

同図（、）の入力バッファ７０１へ同図（ｂ）の第１ワ
ードのデータ”　ＸＸＸＸＸＸＸ１″を供給する。入力
バッファ７０１の出力は信号線７１２を通りシフトレジ
スタ７０２へ入力され、制御線７１４によって書き込ま
れる。シフトレジスタ７０２に書き込まれているデータ
は、シフトカウンタ７０３の出力である制御線７１３に
よって、１ビツト右シフトされ、このデータが信号線７
１５を通って第２のシフトレジスタ７０４に書き込まれ
る。次に同図（ｂｌの第２ワードのデータ“×××××
×０”を同図（、）の入力バッフ１７０１へ供給し前記
と同様な操作をする。なお、制御線７１３は、第１のシ
フトレジスタ７０２を１ビツト右シフトすると同時に第
２のシフトレジスタ７０３も１ビツト右シフトするよう
にしておく。以上のような操作を８回繰り返すことによ
り、第２のシフトレジスタ７０４には同図（ｃｌのよう
なデータが書き込まれることになる。シフトレジスタ７
０４の出力は信号線７１６を通り、出力バッファ７０５
へ人力される。このデータはシフトカウンタ７０３の第
２の出力である制御線７１７によって制御され最終的な
出力を得ることができる。

第８図はソフトウェア的に第７図（ｂｌの８ワードのデ
ータの最下位ビットを同図（Ｃ）のように変換する場合
のフローチャートである。

まず入力データとして第７図（ｂ）の第１ワード目を獲
得し、１ビツト右にシフトする。この結果はキャリーと
して出力され、もしキャリーが１”ならば、結果レジス
タの最上位ビットを”１”にする。またキャリーがＯ”
ならば、結果レジスタの最上位ビットを“Ｏ”にする。

その後結果レジスタを１ビツト右ヘシフトする。この操
作を８回繰り返すことによって最終的な結果を得ること
ができる。

発明が解決しようとする問題点しかし、以上のような構成では、１ビット単位で変換す
るので変換速度が遅いという問題を有していた。

本発明は、上記問題を解決するもので、２値化された画
像データを高速に９０度回転変換することを目的とする
ものである。

問題点を解決するための手段本発明は、それぞれ記憶機能を持つメモリセルをｎ行ｎ
列に配列してなる記憶手段と、前記記憶手段の任意の行
のｎ個のメモリセルを同時に選択する行選択手段と、前
記記憶手段の任意の列のｎ個のメモリセルを同時に選択
する列選択手段と、前記行選択手段によって選択された
ｎ個のメモリセルへ画像データを記憶させる書き込み手
段と、前記行選択手段によって選択されたｎ個のメモリ
セルから記憶されている画像データを出力させる読出し
手段と、前記列選択手段によって選択されたｎ個のメモ
リセルへ画像データを記憶させる書き込み手段と、前記
列選択手段によって選択されたｎ個のメモリセルから記
憶されている画像データを出力させる読出し手段と、前
記記憶手段へ画像データを記憶する際に、行および列の
どちらか一方に画像データのビット配列を変換する変換
手段とを具備することにより、上記目的を達成するもの
である。

作　　用本発明は上記構成により、前記記憶手段へ一度にｎ個の
画像データを行（あるいは列）方向からｎワード書き込
んだ後、列（あるいは行）方向から１度にｎ個の画像デ
ータｎワード読出すことで、高速に９０度回転の変換を
行うようにしたものである。

実施例以下、図面を参照しながら、本発明の一実施例について
説明する。

第１図は本発明の一実施例における画像データ回転装置
のブロック結線図である。

第１図において、１００はメモリセルアレイで、行デー
タ入力端子１０１、行データ出力端子１０２、列データ
入力端子１０３、列データ出力端子１０４行データ書き
込み制御端子１０５、行データ読出し制御端子１０６、
列データ書き込み制御端子１０７、列データ読出し制御
端子１０８を有する。

また行データ出力信号は行データ出力端子１０２から、
列データ出力信号は列データ出力端子１０４からそれぞ
れ出力される。１１０は行アドレスレジスタで、入力端
子１１１、行アドレスラッチ端子１１２、行リード・ラ
イト制御端子１１３、行ライト制御端子１１４、行リー
ド制御端子１１５を有する。また行アドレス出力信号は
メモリセルアレイ１００へ行方向から画像データを書き
込む時に行ライト制御端子１１４から、また読出す時に
行リード制御端子１１５からそれぞれ出力される。１２
０は列アドレスレジスタで、入力端子１２１、列アドレ
スラッチ端子１２２、列リード・ライト制御端子１２３
、列ライト制御端子１２４、列リード制御端子１２５を
有する。また列アドレス出力信号は、メモリセルアレイ
１００へ列方向から画像データを古き込む時に列ライト
制御端子１２４から、また読出す時に列リード制御端子
１２５からそれぞれ出力される。１３０は行入力データ
切替回路で、入力端子１３１、切替え制御端子１３２、
出力端子１３３を有し、出力信号は出力端子１３３から
送出される。

出力端子１３３と行データ入力端子１０１、行ライト制
御端子１１４と行データ書き込み制御端子１０５、行リ
ード制御端子１１５と行データ読出し制御端子１０６、
列ライト制御端子１２４と列データ書き込み制御端子１
０７、列リード制御端子１２５と列データ読出し制御端
子１０８はそれぞれ接続されている。

上記構成により、行方向の画像データは、行入力データ
切替回路１３０を経て、行アドレスレジスタ１１０の示
すメモリセルアレイ１００の一つの行に順に記憶され、
列アドレスレジスタ１２０の示すメモリセルアレイ１０
０の一つの列より順に列方向へ出力することにより、９
０度回転された画像データを得ることができる。

第２図は行入力データ切替回路１３０の動作をさらに詳
細に説明するためのものである。同図（、）はｒＢＪと
いう文字を８×８マトリクス上にパターン化して表わし
たものであり、同図（ｂ）はこれを左９０度回転した時
のもの、同図（ｃ）は右９０度回転した時のものである
。同図からもわかるように左９０度回転した時のビット
位置と右９０度回転した時のビット位置とは異なる。同
一メモリでは、最上位ビットまたは最下位ビットは固定
であるので、この現象は不都合である。このため行入力
データ切替回路１３０は、９０度回転する方向によって
入力データをそのまま通す動作とビットスワップして通
す動作があり、第１図の切替え制御端子１３２によりど
ちらか一方を選択することができるような構成になって
いる。

第２図（ｄｌは入力データに対してビットスワップした
時の出力データの状態を示している。これは入力データ
ｌのビット幅をｎとすると、ビットスワップした後のｍ
番目のビットの値ＯｍはＯｍ”　ｆ　（ｎ−１−１）　
ｍ　　（Ｉｎ＝１．２．３−ｎ　）となる。

すなわち、第２図（ｄ）に示すように入力データの最上
位ビットが最下位ビットへ、入力データの最上位ビット
−１ビツト目の値が最下位ビット＋１ビツト目の値へ・
　それぞれ変換されることになる。たとえば、入力デー
タを８ビット幅のデータ″１０１００１１０”とすると
これをビットスワップした後の値は０１１００１０１”
となる。

なお、ビットスワップを行う具体的構成については、後
述する。

第３図は本発明の他の実施例であって、メモリセルアレ
イ１００としてメモリセル１００２ｋ。

１０’Ｏｂ、１００ｃ、１００ｄ−−１００ｏ、１００
ｐなる回路を、また行アドレスレジスタ１１０として１
１０ａ、　１１０ｂ、　１１０ｃ、　１１０ｄ　　なる
回路を、また列アドレスレジスタ１２０として１２０ａ
。

１２０ｂ、１２０ｃ、１２０ｃｌなる回路を、また行入
力データ切替回路１３０として１３０ａ、　１３０ｂ。

１３０ｃ、１３０ｄなる回路を用いている。なお、第４
図（、）はメモリセル１００ａ、　１００ｂ　＝ｌＯＯ
ｏ、１ｏｏｐの詳細な回路であり、同図（ｂ）は行アド
レスレジスタ１１０ａ、　１１０ｂ、　１１０ｃ、　１
１０ｄと列アドレスレジスタ１２０ａ、　１２０ｂ、　
１２０ｃ。

１２０ｄの詳細な回路であり、同図（ｃｌは行入力デー
タ切替回路１３０ａ、１３０ｂ、１３０ｃ、１３０ｄの
詳細な回路である。なお同図（ｂ）の（）内の数字は列
アドレスレジスタに対応するものである。

第５図と第６図は、第３図のような構成で画像データを
右９０度回転する時の過程を示したもので、第５図は画
像データをメモリセルアレイ１００に記憶する時の様子
を、また第６図はメモリセルアレイ１００に記憶されて
いる画像データを読出して右９０度回転されたデータを
得る様子をそれぞれ表わしている。

第５図において、Ｘは９０度回転する前の原画画像デー
タであり、１００はメモリセルアレイを、１１０は行ア
ドレスレジスタを示す。また第６図において１００はメ
モリセルアレイを１２０は列アドレスレジスタを、Ｙは
右９０度回転される画像データの様子をそれぞれ表わす
。なお図中斜線の枠の部分を論理“１”、空白の枠の部
分を論理″Ｄ”と仮定する。

次に第３図を参照しながら、−例として第５図の原画画
像データＸを右９０度回転する時の様子を説明する。な
お表は第５図の原画画像データＸに対応するものである
。

表行方向から原画画像データＸをメモリセル１００へ記憶
する時は、まず行アドレスデータを“１０００”とし、
入力端子１１１ａ、１ｌｌｂ、１１１ｃ、１１１ｄへそ
れぞれ供給する。このデータは行アドレスラッチ端子１
１２ａ、１１２ｂ、１１２ｃ、１１２ｄ　に供給される
信号１１２４によって行アドレスレジスタ１１０へ書き
込まれる。行アドレスレジスタ１１０の出力は、第４図
（ｂ）に示すように、行り−ド・ライト：ｔ＋ｌＩ御端
子１１３ｎに供給される信号１１３ｎに供給される信号
１１３ｒによって制御され、メモリセルへ行方向から画
像データを書き込む時は行ライト制御端子１１４ｎが、
メモリセルから行方向へ読出す時は行リード制御端子１
１５ｎがそれぞ論理”１”となるように構成されている
。したがって行、アドレスレジスタ１１０の出力は、行
書き込み制御線１１４ａのみ論理“１”となり、他は全
て論理“０”となる。すなわちメモリセル１００ａ、１
００ｂ、１００ｃ、１００ｄのみ記憶可能状態となる。

次に原画画像データＸの第１ワード目のデータ″１１１
１’を信号線１３５ａ。

１３５ｂ、１３５ｃ、１３５ｄに供給し、行入力データ
切替回路１３０へ送出する。行入力データ切替回路１３
０の出力は、第４図（ｃ）に示すように、切替え制御端
子１３２に供給される信号１３２Ｓによって制御され、
右９０度回転の時人力をそのまま、左９０度回転の時は
ビットスワップしてそれぞれ出力する。現在の説明では
右９０度回転であるから行入力データ切替回路１３０の
データは、そのまま出力され信号線１３６ａ、１３６ｂ
、１３６ｃ、１３６ｄにそれぞれ供給される。この画像
データが前述の記憶可能状態になっているメモリセル１
００ａ、１００ｂ、１００ｃ、１００ｄにそれぞれ記憶
される。この様子を第５図（ａ）に示す。

原画画像データＸの第２ワード自のデータ“０００１”
を記憶する時は、行アドレスデータを“０１００”とし
、前記と同様に行アドレスレジスタ１１０に書き込む。

これによって行書き込み制御線１１４ｂのみ論理″１″
となり、メモリセル１００ｅ、１００ｆ、１００ｇ、１
００ｈのみ記憶可能状態となる。２ワード目のデータ“
０００１”を信号線１３５ａ、１３５ｂ、１３５ｃ、１
３５ｄに供給することにより、このデータが記憶可能状
態となっているメモリセル１００ｅ、　１００　ｆ、　
１００ｇ。

１００ｈにそれぞれ記憶される。この様子を第５図（ｂ
）に示す。

以下同様に原画画像データＸの第３ワード目のデータ″
００１０″と第４ワード目のデータ６０１００”を信号
線１３５ａ、１３５ｂ、１３５ｃ。

１３５ｄに供給し、行アドレスデータをそれぞれ”００
１０″、′０００１″にし、行アドレスレジスタ１１０
に書き込み、メモリセル１００ｉ。

１００１．１００に、１００６，１００ｍ、１００ｎ。

１００ｏ、１００ｐに記憶する。この様子を第５図（Ｃ
）　、　（ｄｌに示す。

以上のような操作で、原画画像データＸがメモリセルア
レイ１００に記憶されたことになる。

次にメモリセルアレイ１００に記憶されているデータよ
り右９０度回転した画像データＹを得るための手順を示
す。

第３図に示すように、列アドレスデータを“１０００”
とし入力端子１２１ａ、１２１ｂ、１２１Ｃ１１２１ｄ
へそれぞれ供給する。このデータは列アドレスラッチ端
子１２２ａ、　１２２ｂ、　１２２ｃ。

１２２ｄに供給される信号１２２４によって列アドレス
レジスタ１２０へ書き込まれる。列アドレスレジスタ１
２０の出力は、第４図（ｂ）に示すように、列リード・
ライト制御端子１２３ｎに供給される信号１２３ｒによ
って制御され、メモリセルへ列方向から、画像データを
書き込む時は列ライト制御端子１２４ｎが、メモリセル
から列方向へ読出す時は列リード制御端子１２５ｎがそ
れぞれ論理“１”となるように構成されている。いまメ
モリセルアレイ１００から読出す操作をしているので列
アドレスレジスタ１２０の出力は、列読出し制御線１２
６ａのみ論理“１′となり、他は全て論理”０”となる
。すなわちメモリセル１００ｒｎｓ　　１００　ｉｓ　
１００ｅｓ　１００ａのみ読出し可能となりデータが信
号線１０４ａ、１０４ｂ、１０４Ｃ１１０４ｄを通り出
力される。このデータ”０００１”をメモリの第１ワー
ド目へ記憶する。この様子を第６図（、）に示す。

以下同様に列アドレスデータを順次”０１００”、”０
０１０”、０ｏ０１″とすることにより、メモリセル１
００ｎ、　１００　ｉ、　１００　ｆ、　１００ｂと１
０００．１００に、１００ｇ、１００ｃとｔｏｏｐ。

１００ｅ、１００ｈ、１００ｄとからそれぞれ”　１０
０１　：”０１０１”、”００１１″なるデータを読出
し、さらにメモリの第２、第３、第４の各ワードへそれ
ぞれ記憶する。この様子を第６図（ｂ）　、　（ｃ）　
、　（ｄ）に示す。

以上のような操作で、原画画像データＸを右９０度回転
したデータＹを得ることができる。

以上本実施例によれば、画像データをワード単位で９０
度回転変換できる。また、行入力データ切替回路１３０
を設けることにより、ビット配列を意識することなく左
右どちらの方向でも９０度可回転変換ができる。

なお、上記実施例では行入力データ切替回路１３０を介
してメモリセルアレイ１００に画像データを人力し、右
９０度回転で列方向の画像データを列データ出力制御端
子１０４から出力したが、刈入力データ切替回路（図示
せず）を設けて列データ入力端子１０３からメモリセル
アレイ１００に画像データを入力し、列データ出力端子
１０２から画像データを得るようにできることはゴうま
でもない。

また、メモリセルの数、メモリセルへの入出力の共通化
などは前記実施例に限らず変形して実施できることは言
うまでもない。

発明の効果以上のように本発明は、記憶手段へ一度にｎ個の画像デ
ータを行（あるいは列）方向からｎワード書き込んだ後
、列（あるいは行）方向から１度にｎ個の画像データｎ
ワードを読み出せるよう構成したので、画像データをワ
ード単位で、かつ、ビット配列を意識することなく左右
どちらの方向でも非常に高速に９０度回転変換ができ、
その効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例における画像データ回転装置
のブロック結線図、第２図は９０度回転の回転方向にお
けるビット配列の差異を示す概念図、第３図は本発明の
一実施例の同装置における要部ブロック結線図、第４図
は第３図の各ブロックの詳細な回路図、第５図および第
６図は画像データを右９０度回転させる過程を示す概念
図、第７図および第８図は従来の画像データ回転装置の
ブロック結線図および同装置のフローチャートである。１００・・・・メモリセルアレイ、１１０・・・−・・
行アドレスレジスタ、１２０・・・・列アドレスレジス
タ、１３０・・・・・行入力データ切替回路、１０１・
・・行データ入力端子、１０２・・・・行データ出力端
子、−１０３・・・・・列データ入力端子、１０４・・
・列データ出力端子、１０５・・・・・行データ書き込
み制御端子、１０６・・・・行データ読出し制御端子、
１０７・・・・・・列データ書き込み制御端子、１０８
・・・・・列データ読出し制御端子、１１１・・・・・
入力端子（行）、１１２・・・・・・行アドレスラッチ
端子、１１３・・・・行リード・ライト制御端子、１１
４・・・・・・行ライト制御端子、１１５・・・・・・
行リード制御端子、１２１・・・・・・入力端子（列）
、１２２・・・・・列アドレスラッチ端子、１２３・・
・・・列リード・ライト制御端子、１２４・・・・・列
ライト制御端子、１２５−・・−・・列り一ド制御端子
、１３１・・・・・・入力端子、１３２・・・・・・切
替え制御端子、１３３・・・・・出力端子。代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図ダｉオ百め画イ＆テ一り泉第２図８り６　ｓ４３２　／Ｃａ）＜ｂ）　　　　　　　Ｉ　Ｃ）（ｄン第３図第４図８Ｇ（ノシ＞　　　　　　　　　　　　　　　　　　　　＜
Ｃン　　　　　　　゛第５図第６ｒ７！ ’　　　　　　　　　＜ｄン（Ｃ）１第７図ＬＳＢ ↓ ｔｂ）（Ｃ）第８図

Claims

【特許請求の範囲】

（１）それぞれ記憶機能を持つメモリセルをｎ行ｎ列（
但し、ｎは２以上の整数）に配列してなる記憶手段と、
前記記憶手段の任意の行のｎ個のメモリセルを同時に選
択する行選択手段と、前記記憶手段の任意の列のｎ個の
メモリセルを同時に選択する列選択手段と、前記行選択
手段によって選択されたｎ個のメモリセルへ画像データ
を記憶させる第１の書き込み手段と、前記行選択手段に
よって選択されたｎ個のメモリセルから記憶されている
画像データを出力させる第１の記出し手段と、前記列選
択手段によって選択されたｎ個のメモリセルへ画像デー
タを記憶させる第２の書き込み手段と、前記列選択手段
によって選択されたｎ個のメモリセルから記憶されてい
る画像データを出力させる第２の読出し手段と、前記記
憶手段へ画像データを記憶させる際に、行および列のど
ちらか一方に画像データのビット配列を変換する変換手
段とを具備する画像データ回転装置。
（２）行選択手段は、ｎ行で構成されるメモリセルのう
ち１行のみ選択することを特徴とする特許請求の範囲第
１項記載の画像データ回転装置。
（３）列選択手段は、ｎ列で構成されるメモリセルのう
ち１列のみ選択することを特徴とする特許請求の範囲第
１項記載の画像データ回転装置。
（４）ビット配列を変換する変換手段は、入力された時
と同じビット配列で出力する手段と、ビットスワップし
た配列で出力する手段とを具備することを特徴とする特
許請求の範囲第１項記載の画像データ回転装置。
（５）ビットスワップした配列で出力する手段は、入力
情報ｉのビット幅をｎとすると、その出力のｍ番目のビ
ットの値ＯｍはＯｍ＝ｉ（ｎ＋１）−ｍ　（ｍ＝１、２、３・・・ｎ）
となることを特徴とする特許請求の範囲第４項記載の画
像データ回転装置。