JPH01277945A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は７１−リクス状に配置されたメモリセルによ
り情報の記憶を行う半導体記憶Ｈ置に関するちのである
。

〔従来の技術〕

第４図は従来の２次元平面情報を記憶するメモリ構成例
を示す説明図である。同図に示すように、１２Ｘ１２ド
ツトの平面情報を列アドレスＸＨ（ｉ＝１〜３）と行ア
ドレスｙ＝（ｊ＝１〜１２）によりアクセス可能な４ビ
ットＢ、（ｋ＝１〜４）情報を１ワードとしたメモリエ
リアＭＡ３６個により記憶している。

第４図に示したメモリへの出込み、読出しはメモリエリ
アＭＡ単位で行われ、１回のアクセスにより行方向に４
ドツトの情報の読み占きが行える。

しかしながら、メモリエリアＭＡは行方向に４ビツトの
情報を格納しているため、列方向に、１３ける複数ドツ
トの読み書きは、第５図で示す如く行列変換回路が必要
となる。

第５図において、１は４ビツトの入力レジスタであり、
４ビツトの入力データＤ１Ｎ１をビット領１或１１〜１
４に取込み、マルチプレクサ２に出力している。マルチ
プレクサ２は入力レジスタ１の所定ビット領域１１（１
は１〜４のいずれか）のデータｂ１のみ次段のデマルチ
プレクサ３に出力している。デマルチプレクサ３はマル
チプレクサ２より得た１ビツトデータｂｉを出力レジス
タ４の所定ビット位置４．（ｍは１〜４のいずれか）に
格納する。出力レジスタ４は格納したデータを出力デー
タＤ　　として出力する。また、入カデＯｕ■ 一タＤ　　として出力レジスタ４内に取込むことＮ２ もできる。

このような構成において、第４図（で示したメモリ構成
における）斜線部の列方向４ごットデータの読出し動作
は以下に示す如く行われる。

まず、アドレス（Ｘ、Ｙ５）の４ビットデーりＢ１〜Ｂ
４を入力レジスターに入力データＤＩＮ１として格納す
る。次にマルチプレクサ２により第２ビツト領域１２の
ビットデータｂ２を選択しデマルチプレクサ３に出力す
る。この１ビツトデータｂ２をデマルチプレクサ３によ
り出力レジスタ４の第１ビツト領域４１に格納する。以
下、同様に各アドレス（Ｘ　　、Ｙ　　）、（Ｘ　　、
Ｙ７）。

（Ｘ、Ｙ８）の第２ビツトデータＢ　をマルチプレクサ
２により取込んだ後に、デマルチプレクサ３により出力
レジスタ４の第２〜第４ビツト領Ｖｉ４２〜４４にそれ
ぞれ格納する。その後、この出力レジスタ４より出力さ
れた出力データＤ。ｏｌが第４図斜線部の４ごットデー
タとなる。

また、第４図斜線部の列方向４ビツトデータの書込み動
作は以下に示す如く行われる。

まず、書込みデータＷ１〜Ｗ４を入力レジスターに入力
データ１〕　　として格納する。一方、アＮ１ ドレス（Ｘ、Ｙ）のデータＢ　〜Ｂ４を入力データＤ　
　として出力レジスタ４に格納する。

Ｎ２ そして、マルチプレクサ２により入力レジスターの第１
ビツト領域１１からビットデータＷ１を選択しデマルチ
プレクサ３により出力レジスタ４の第２ビツト領域４　
にビットデータＷ１を格納する。その結果、出力レジス
タ４内のデータは（Ｂ、Ｗ　　、Ｂ　　、Ｂ　　）とな
り、その後、この出カレジスタ４の出力データＤ。ｏｌ
をアドレス（×１、Ｙ５）のメモリエリアＭΔに格納す
ることで、データＷ１の書込みが行える。以下、同様に
アドレス（Ｘ　　、Ｙ　　）、　　（Ｘ　　、Ｙ　　）
、　　（Ｘｌ。

Ｙ８）のアークを出力レジスタ４に取込み出力レジスタ
４の第２ビット領域４２　（第３．第４ビツト領域４．
４　）にデータｗ２　（ｗ３．ｗ４）を格納後、出力デ
ータＤ　　をアドレス（ｘｌ。

ＵＴ Ｙ　　）（（Ｘ　　、Ｙ　　）、　　（Ｘ　　、Ｙ８）
）に害込むことで第４図斜線部に内込みデータＷ１〜Ｗ
４の内容が書込まれる。

〔発明が解決しようとする課題〕

従来の行列変換回路は以上のように構成されており、読
出し、書込み共にマルチプレクサ２及びデマルチプレク
サ３により１ビット単位で行列変換操作（入力レジスタ
ー内の所定ビットｂ、の取込み、出力レジスタ４の所定
ビット領域４　への格納）を行なわねばならず、行列変
換処理（１つのメモリエリアに行方向に１ワード格納す
るメモリにおける列方向への読書き等）に多くの時間が
必要となる問題点があった。特に、この問題点は高速処
理を必要とする画像処理分野には千人なものとなる。ま
た、行列変換回路を制御するために別途に複雑な回路を
必要とするという問題点ああった。

この発明は上記のような問題点を解決するためになされ
たもので、曲中な制御により高速に行列変換処理を行う
ことができる半導体記憶装置を冑ることを目的とする。

（課題を解決するための手段） この発明にかかる半導体記憶装置は、マトリクス状に配
置されたメモリセルにより情報の記憶を行い、行単位及
び列単位に前記メモリセル情報の読出し、書込みを行っ
ている。

（作用） この発明においては、行単位及び列単位のメモモリセル
情報の読出し、書込みが行えるため、必要に応じ行単位
あるいは列単位のいずれかを選択することができる。

〔実施例〕

第１図はこの発明の一実施例であるメモリセルアレイを
用いた行列変換回路を示す構成図である。

同図において、１１は行方向あるいは列方向に４ビツト
の情報の書込み、読出しが行える１６個のメモリセル部
ｍ１〜ｍ１６を有するメモリセルアレイである。メモリ
セルアレイ１１は行デコーダ１２、列デコーダ１３のい
ずれかによりアドレス指定され、行デコーダ１２よりア
ドレスＹＡ１〜ＹＡ４指定されると行方向データ入出力
ＹＢ１〜ＹＢ４より行方向に４ピツ］・アークの情報の
読み占きが行える。一方、列デコーダ１９によりアドレ
スＸＡ　　−ＸＡ４指定されると、列方向データ人出力
ＸＢ　　−ＸＢ４より列方向に４ビットデータの読み書
ぎが行える。

第２図は第１図で示したメモリセルアレイ１１の１ビツ
トのメモリセル部ｍ周辺を示した回路図である。同図に
示すように、インバーター、■２によりループを形成す
ることでスタティックなメモリセル部ｍを形成している
。メモリセル部ｍのノードＮ１．Ｎ２はそれぞれｎチＶ
ネルトランジスタＴ１．Ｔ２を介して列方向データ出力
線対し　Ｘ　Ｂ　・、Ｌ　Ｘ　Ｂ　Ｈ（＋＝１〜４）ニ
接Ｍ　サｉｔ　ル。

一方、メモリセル部ｍのノードＮ３．Ｎ４はそれぞれｎ
チャネルトランジスタＴ３．Ｔ４を介して行方向データ
入出力線対しＹＢ・、ＬＹＢｊ（ｊ＝１〜４）に接続さ
れる。また、トランジスタＴＩ。

Ｔ２のゲートに列アドレス線しＸＡ・が接続され、トラ
ンジスタＴ３．Ｔ４のゲートに行アドレス線ＬＹＡ・が
接続される。またインバーター１．１■ ２は第３図で示す如＜Ｃ−ＭＯＳで構成されている。

このような構成において、従来例で示した第４図（で示
したメモリ構成における）斜線部からの読出し動作は以
下に示すように行われる。

まず、アドレス（Ｘ、Ｙ）の内容を読出し、行デコーダ
１２により行アドレスＹＡ、を指定し、行方向データ入
出力ＹＢ　　−ＹＢ４より行方向のメモリ領域ｍ　−ｍ
４に書込みを行う。次に、アドレス（Ｘ、Ｙ６）の内容
を読出し、行デコーダにより行アドレスＹＡ、を指定し
、行方向データ入出力ＹＢ、〜Ｙ８４より行方向のメモ
リ領域ｍ５〜ｍ８のみ込みを行う。以下、同様にアドレ
ス（Ｘ　　、Ｙ　　）、　　（Ｘ　　、Ｙ　　）の内容
を続出し、各々メモリセル部ｍ９〜ｍ１２’　ｍ１３〜
ｍ１Ｇにそれぞれ古込む。その結果、第４図斜線部のデ
ータはメモリセルアレイ１１内のメモリセル部ｍ２゜ｍ
　’　ｍｌＧ２ｍ１４に書込まれる。

そして、列デコーダ１３により列アドレスＸＡ２を指定
することでメモリセル部ｍ２　、　ｍ６　、　ｍ１Ｇ−
”１４から、列方向データ入出力Ｘ８１〜ｘＢ４より列
方向の４ビツトデータを取込むことで、第４図斜線部の
データが読出せる。

次に、第４図斜線部への書込み動作は以下に示すように
行われる。

まず、読出し動作と同様にアドレス（Ｘ、Ｙ５）、　　
（Ｘ　　、Ｙ　　）、　　（Ｘ　　、Ｙ　　）、　　（
Ｘ、。

Ｙ８）の内容をそれぞれメモリセル部ｍ１〜ｍ４゜ｍ　
〜ｍ８・ｍ９〜ｍ１２・ｍ１３〜ｍ１６′−格納する・
そして、列デコーダ１３により列アドレスＸＡ２を指定
し、列方向データ入出力ｘ８１〜Ｘ８４より列方向に書
込みデータＷ　　””−Ｗ４をそれぞれメモリセル部ｍ
２６ｍ６１ｍ１ｏ９ｍ１４に書込む。

その後、行デコーダ１２により行アドレスＹＡ１を指定
し、行方向データ入出力ＹＢ１〜Ｙ８４よりメ上り領域
ｍ１〜ｍ４の内容をアドレス（Ｘｌ、Ｙ５）のメモリエ
リアＭＡ１．：ｌ込む。以後同様にしてメモリ領域ｍ　
〜ｍ　Ｂ　、　ｍ　９〜ｍ１２．ｍ１３〜ｍ１６の内容
をそれぞれアドレス（Ｘ、Ｙ６）、　　（Ｘ　　、　Ｙ
　　）　、　　（Ｘｌ、　ＹＢ　）１７）メ−ＥＩＪｘ
ｌＪアＭＡに書込む。その結果、書込みデータＷ１〜Ｗ
４が第４図斜線部に書込まれる。

このように、行単位及び列単位にアクセス可能なメモリ
セルアレイ１１を行列変換回路に用いることで、読出し
、書込み動作共４ビット情報の行列変換操作を該当アド
レスのデータを全て行単位で続出した侵、１回の列アド
レス指定により一括して行うことができるため、高速に
行列変換処理が行える。また、このメモリセルアレイ１
１により構成される行り１変換回路の操作は単純なアド
レス（行アドレスＹＡ　　−ＹＡ４．列−アドレスＸＡ
１〜ＸＡ４）指定のみであり、その制御も容易である。

なお、この実施例ではメモリセルアレイ１１は行単位及
び列ψ位に４ビット−括してアクセスできる例を示した
が、ビット数は適当に増減してもよい。また、行単位９
列中位のアクセスビット数を必ずしも同一にする必要は
ない。また、メモリセル部ｍはスタティックに構成した
が、ダイナミックに構成してもよい。また、第２図の例
ではデータ入出力ＸＢ、、ＹＢ、をそれぞれ２本のデー
ｊ タ入出力線対（ＬＸＢ・、ＬＸＢ、）、（ＬＸＢｌ ｊ、ＬＸＢ、）により実現したが、１本のデータ入出力
線で構成してしよい。また、トランジスター「１〜Ｔ４
をｎチャネルトランジスタで構成したが、ｐチｔ？ネル
トランジスタでもよく、さらにＭＯ３４Ｍ戒をバイポー
ラ構成にしてもよい。また、第１図のデータ入出力ＹＢ
　　〜ＹＢ　　、Ｘ８１〜×Ｂ４を入力専用、出力専用
に分離することもできる。

なお、この実施例ではこの発明によるメモリセルアレイ
１を２次元平面情報の行列変換回路に利用した例を示し
たが、この発明を拡張することで３次元立体情報ｘ−ｙ
、　ｙ−ｚ、　ｚ−ｘ変換回路に用いることも可能であ
り、他にも高速行列変換処理を必要とする分野であれば
、この発明を適用することができる。

〔発明の効果〕

以上説明したように、この発明によれば、行単位及び列
単位のメモモリセル情報の読出し、占込みが行えるため
、簡単なＩＩＩＩＩＩＩＩにより高速に行列変換処理を
行うことができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるメモリセルアレイを
用いた行列変換回路を示す構成図、第２図は第１図で示
したメモリセルアレイの１ビツトのメモリセル部周辺を
示す回路図、第３図は第２図の回路におけるインバータ
の詳細を示す回路図、第４図は２次元平面情報を記憶す
るメモリ構成例を示す説明図、第５図は従来の行列変換
回路を示す構成図である。 図において、１１はメモリセルアレイ、１２は行デコー
ダ、１３は列デコーダ、ＸＢ１〜ｘ８４は列方向データ
入出力、ＹＢ、〜ＹＢ４は行方向データ入出力、ｍ　　
”’　ｍ　１ｅはメモリセル部である。 なお、各図中同一符号は同一または相当部分を示す。 代理人　　　人　　岩　　増　　雄 第１図 ＹＢ＋　　ＹＢ２　ＹＢ３　ＹＢ４ ＸＢ、〜ＸＢ４−−−列１古同デ゛−タλ出カＹＢ＋−
ＹＢ４−−一オテ考匈テ′”−タ入山ηｍ曹〜ｍ１６−
−−メモリｔル部 第２図 ＬＹＢｉ　　　　　ＬＹＢ。 第３図 第４図 第５図 手続補正書く自発）

Claims (1)

【特許請求の範囲】
1. （１）マトリクス状に配置されたメモリセルにより情報
   の記憶を行う半導体記憶装置において、行単位及び列単
   位に前記メモリセル情報の読出し、書込みを行うことを
   特徴とする半導体記憶装置。