JPS60103390A - 画像メモリ - Google Patents
画像メモリInfo
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- JPS60103390A JPS60103390A JP58211031A JP21103183A JPS60103390A JP S60103390 A JPS60103390 A JP S60103390A JP 58211031 A JP58211031 A JP 58211031A JP 21103183 A JP21103183 A JP 21103183A JP S60103390 A JPS60103390 A JP S60103390A
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- 230000015654 memory Effects 0.000 title claims description 113
- 239000011159 matrix material Substances 0.000 claims description 31
- 239000000872 buffer Substances 0.000 description 41
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 235000011511 Diospyros Nutrition 0.000 description 1
- 244000236655 Diospyros kaki Species 0.000 description 1
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
Landscapes
- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
CFi’l業」二の利用分野〕
本発明はイメージ情報の回転等のディジタル画像処理に
用いられる画像メモリに関する。
用いられる画像メモリに関する。
文章の編集等に必要とされる柿々の画像処理には、2値
の電気信号としてのディジタル画像信号が広く用いられ
ている。
の電気信号としてのディジタル画像信号が広く用いられ
ている。
第1図はディジタル画像処理を行うための従来のディジ
クル画像処理装置の4114成を表わしたものである。
クル画像処理装置の4114成を表わしたものである。
この装置の画像データ処理部11には、画像人力部12
からディンタル画像信号が人力されるようになっている
。画像データ処理部11で1よ、画像メモリ13にディ
ジタル画像信号を蓄え、メモリマトリックス回路14を
使用して、マイクr−+ブロセゾザ15の制御のもとに
画像処理を行う。
からディンタル画像信号が人力されるようになっている
。画像データ処理部11で1よ、画像メモリ13にディ
ジタル画像信号を蓄え、メモリマトリックス回路14を
使用して、マイクr−+ブロセゾザ15の制御のもとに
画像処理を行う。
画像データ処理部11に人力された画像および処理後の
編集画像は、画像モニタCY々i” l 6によっ−(
1iYIi認することができる。編集画像はプリンタN
7によってプリントアウトされる。
編集画像は、画像モニタCY々i” l 6によっ−(
1iYIi認することができる。編集画像はプリンタN
7によってプリントアウトされる。
ところでこのような装置では、文字等のイメージ情報(
以下単に文字等という)を90度回転させるには、メモ
リマトリックス回路14に多数のシフトレジスタあるい
はフリップ70・ンプ回路を必要とした。例えば各文字
等がNXNピッ1−のマトリックスによって構成され−
Cいるとする。この場合に行方向あるいは列方向のNビ
ットを任5にに読み出すためには、Nビットのパラレル
出力を可能とするシフトレジスタをN個用窓するか、N
2個のフリッププロップを必要とした3、そLノC゛文
字等を90度回転させるためにマjデ〜りと列データの
交換を行う場合には、(1)画像メモリ113からメモ
リマトリックス回路14に幻し−C行弔位のデータの転
送をN回繰り返し行い、次に(11)メモリマトリック
ス回路1/lから画像メモリ1:)に対して、交換後の
列単位のデータの転送を同じくN回繰り返し行う必要が
あった。ずなわら合i112N回のデータの転送が必要
とされ、画像処理に長時間を費やしてしまうという問題
があった。
以下単に文字等という)を90度回転させるには、メモ
リマトリックス回路14に多数のシフトレジスタあるい
はフリップ70・ンプ回路を必要とした。例えば各文字
等がNXNピッ1−のマトリックスによって構成され−
Cいるとする。この場合に行方向あるいは列方向のNビ
ットを任5にに読み出すためには、Nビットのパラレル
出力を可能とするシフトレジスタをN個用窓するか、N
2個のフリッププロップを必要とした3、そLノC゛文
字等を90度回転させるためにマjデ〜りと列データの
交換を行う場合には、(1)画像メモリ113からメモ
リマトリックス回路14に幻し−C行弔位のデータの転
送をN回繰り返し行い、次に(11)メモリマトリック
ス回路1/lから画像メモリ1:)に対して、交換後の
列単位のデータの転送を同じくN回繰り返し行う必要が
あった。ずなわら合i112N回のデータの転送が必要
とされ、画像処理に長時間を費やしてしまうという問題
があった。
また文字等を180度回軸回転る画像処理が行われる場
合がある。このような場合には、メモリマトリックス回
路14−にラッチ回路を設け、Nビット’rI11成の
1ワードを一旦デークラッチし、ワードのビット順を逆
に結線した出力ハッファを用いて文字等を180度回軸
回転ることが提案されている。しかしながらこのような
ディジタル画像処理装置では、同様に画像処理が複雑で
あり、処理に長時間を必要とする。またいずれの画像処
理でもマトリックス回路に大量のシフトレジスタやフリ
ップ70ツブを使用するので、装置のコストをI−分低
絨することができない。
合がある。このような場合には、メモリマトリックス回
路14−にラッチ回路を設け、Nビット’rI11成の
1ワードを一旦デークラッチし、ワードのビット順を逆
に結線した出力ハッファを用いて文字等を180度回軸
回転ることが提案されている。しかしながらこのような
ディジタル画像処理装置では、同様に画像処理が複雑で
あり、処理に長時間を必要とする。またいずれの画像処
理でもマトリックス回路に大量のシフトレジスタやフリ
ップ70ツブを使用するので、装置のコストをI−分低
絨することができない。
一方、キャラクタジェネレータを備えたディジタル画像
処理装置では、イメージ情報を記憶した1セ0;〜4(
リート・オ/す・メモリ)として、■正)′Lパターン
用ROM、■倒立パターン用ROM。
処理装置では、イメージ情報を記憶した1セ0;〜4(
リート・オ/す・メモリ)として、■正)′Lパターン
用ROM、■倒立パターン用ROM。
■時1;1方向90度回転パターン用ROMおよび0反
”+fat方向1]0度回転パターン用ROMの4種類
の1ぐ0Mを用意しているものがある。この装置では、
イメージ情報の各種回転が可能となるが、ROMの種類
が4倍に増加し非常に不経済となる。
”+fat方向1]0度回転パターン用ROMの4種類
の1ぐ0Mを用意しているものがある。この装置では、
イメージ情報の各種回転が可能となるが、ROMの種類
が4倍に増加し非常に不経済となる。
また字体の種類や文字数もROMの配置空間との関係で
制限されてしまうという問題があった。
制限されてしまうという問題があった。
本発明はこのような事情に5.1;1み、画像データを
構成する行方向または列方向の任意のワードを、シフト
レジスタ等によって構成される!1′h別のメモリマト
リックス回路を必要とせずに左右90度あるいは180
度回軸回転ることの−Cきる画像メモリを提供すること
をその目的とずろ。
構成する行方向または列方向の任意のワードを、シフト
レジスタ等によって構成される!1′h別のメモリマト
リックス回路を必要とせずに左右90度あるいは180
度回軸回転ることの−Cきる画像メモリを提供すること
をその目的とずろ。
本発明では、N2個のダイナミック・ランダム・アクセ
ス・メモリをNxNのマトリックスjl”J aに配置
したメモリマトリックスと、画像(、lJ’r−’;
7.=2(+!+の電気信号としてこのメモリマトリッ
クス!Jti中位あるいは列単位で1ワードずつ11:
き込J二口′る11:き込み手段と、このメモリマトリ
ックスに記1点された画像信号の読み出しを杓中位ある
いは列11L位で選択ずろ第1の選択手段と、第1の選
択手段で選択されたN11位で画像信罵を前記メーG
IJ −r k ’J yクスから読み出す読み出し手
段と、読み出されたワード単位の画像信号におけるビッ
トの順位をそのままの順位と最上位と最下位が逆になっ
た順位の2通りのうらから1つを選択して出力する第2
の選択手段とを画像メモリに具備させ、第1および第2
の選択手段の選択状態によって、メモリマトリックスに
書き込まれたイメージ情報を90度、180度あるいは
270度回軸回転ることを可能にし、シフトレジスタ等
で構成された特別のメモリマトリックス回路を不要とす
る。
ス・メモリをNxNのマトリックスjl”J aに配置
したメモリマトリックスと、画像(、lJ’r−’;
7.=2(+!+の電気信号としてこのメモリマトリッ
クス!Jti中位あるいは列単位で1ワードずつ11:
き込J二口′る11:き込み手段と、このメモリマトリ
ックスに記1点された画像信号の読み出しを杓中位ある
いは列11L位で選択ずろ第1の選択手段と、第1の選
択手段で選択されたN11位で画像信罵を前記メーG
IJ −r k ’J yクスから読み出す読み出し手
段と、読み出されたワード単位の画像信号におけるビッ
トの順位をそのままの順位と最上位と最下位が逆になっ
た順位の2通りのうらから1つを選択して出力する第2
の選択手段とを画像メモリに具備させ、第1および第2
の選択手段の選択状態によって、メモリマトリックスに
書き込まれたイメージ情報を90度、180度あるいは
270度回軸回転ることを可能にし、シフトレジスタ等
で構成された特別のメモリマトリックス回路を不要とす
る。
以下実施例につき本発明の詳細な説明する。
第2図は本実施例の画像メモリを使用したディジタル画
像処理装置の構成を表わしたものである。
像処理装置の構成を表わしたものである。
画像入力部12に接続された画像データ処理部21には
、本実施例の画像メモリ22と、この制?allを行う
マイクロプロセラ勺23が配置されていイ)。画像デー
タ処理部21の出力側には、画像モニタCI7′F16
とプリンタ17が接続されている。
、本実施例の画像メモリ22と、この制?allを行う
マイクロプロセラ勺23が配置されていイ)。画像デー
タ処理部21の出力側には、画像モニタCI7′F16
とプリンタ17が接続されている。
第:3図は画像メモリの構成を表わしたものである。た
だしこの図では、説明を簡単に行うために4×4ビツト
のマトリックス構成の画像メモリを示している。画像メ
モリには、4行4列の計16個のメモリセル25が配置
されている。各メモリセル25と第2図に示したマイク
r]プロセッザ23との間には、人力データバス26と
出力データバス27の2種類のデータバスが接続されて
いる。マイクロプロセツサとこの画像メモリの間には、
この他に3種類の借り線が接続され−Cいろ。
だしこの図では、説明を簡単に行うために4×4ビツト
のマトリックス構成の画像メモリを示している。画像メ
モリには、4行4列の計16個のメモリセル25が配置
されている。各メモリセル25と第2図に示したマイク
r]プロセッザ23との間には、人力データバス26と
出力データバス27の2種類のデータバスが接続されて
いる。マイクロプロセツサとこの画像メモリの間には、
この他に3種類の借り線が接続され−Cいろ。
RAS信号線28は4木の1言号ラインから成り、列方
向パスバッファ31と行方向パスバッフγ32に共通に
接続されている。+1/信5号線:33はW R信号線
34と共に第1のセレクト回路:35に接続されている
。
向パスバッファ31と行方向パスバッフγ32に共通に
接続されている。+1/信5号線:33はW R信号線
34と共に第1のセレクト回路:35に接続されている
。
第1のセレクト回路35は列方向パスバッフγ31と行
方向パスバッフγ:32のセレクトされる条件を決定す
るだめの論理回路て′あり、1L′、、み出し時に列セ
レクト信号:3(jあるいは行セレクトt、i 173
7を出力し、また店き込み11¥には、11セレクl信
号37を出力するようになっている1、列方向ハスバッ
ファ31は、列方向RAS信号38−0〜38−3を選
択的に出力し、読み出し時におけるメモリセル25の列
方向の指一定を行うようになっ−Cいる。また行方向ハ
スバッファ32は、行方向・1マΔS信号39−O〜3
9−3を選択的に出力し、同じく読み出し時にJOける
メモリセル25の行方向の指定を行う一二うになってい
る。各画像メモリ25には、他の4種類の信号線41〜
44からIぐEΔD信号45、CΔS信号46、WE信
号47および一γドレス情報48が供給されるようにな
っでいる。これらについては後に詳しく説明する。
方向パスバッフγ:32のセレクトされる条件を決定す
るだめの論理回路て′あり、1L′、、み出し時に列セ
レクト信号:3(jあるいは行セレクトt、i 173
7を出力し、また店き込み11¥には、11セレクl信
号37を出力するようになっている1、列方向ハスバッ
ファ31は、列方向RAS信号38−0〜38−3を選
択的に出力し、読み出し時におけるメモリセル25の列
方向の指一定を行うようになっ−Cいる。また行方向ハ
スバッファ32は、行方向・1マΔS信号39−O〜3
9−3を選択的に出力し、同じく読み出し時にJOける
メモリセル25の行方向の指定を行う一二うになってい
る。各画像メモリ25には、他の4種類の信号線41〜
44からIぐEΔD信号45、CΔS信号46、WE信
号47および一γドレス情報48が供給されるようにな
っでいる。これらについては後に詳しく説明する。
さて3116個のメモリセル25.、、〜25..。
のうら第1列のメモリセル2’5 、、、〜253.4
の各出力2;1:子l〕。1−よ内部出力データハス5
1のライン51−0にまとめて結線されている。同様に
第2列のメモリセル25..2〜254.2 の各出力
端」’ I)。1、は内部出力データバスのライン51
−1に、第:3列のメモリセル251.3〜254.3
の各出力弱):了り。11は内181り出力データハ
スのライン51−2に、第4列のメモリセル25.、、
〜25...の各出力端子り。11は内部出力データバ
スのライン51−3にそれぞれ接続されている。更に、
第1行のメモリセル25.、、〜25+、4 の出力1
γ;1;子I)ovは、内部出力データハス51のライ
ン51−〇にl:とめて結線されている。同様に第2行
のメモリセル252.1〜253.4の出力9+i+
J’ I)。、は内部出力データバスのライン51−1
に、第3行のメモリセル2 J311〜253.4 の
出力端子り。Vは内部出力データバスのライン51−2
に、第4行のメモリセル254.1 ”−254,4ノ
出力1°26:子1) 、 。
の各出力2;1:子l〕。1−よ内部出力データハス5
1のライン51−0にまとめて結線されている。同様に
第2列のメモリセル25..2〜254.2 の各出力
端」’ I)。1、は内部出力データバスのライン51
−1に、第:3列のメモリセル251.3〜254.3
の各出力弱):了り。11は内181り出力データハ
スのライン51−2に、第4列のメモリセル25.、、
〜25...の各出力端子り。11は内部出力データバ
スのライン51−3にそれぞれ接続されている。更に、
第1行のメモリセル25.、、〜25+、4 の出力1
γ;1;子I)ovは、内部出力データハス51のライ
ン51−〇にl:とめて結線されている。同様に第2行
のメモリセル252.1〜253.4の出力9+i+
J’ I)。、は内部出力データバスのライン51−1
に、第3行のメモリセル2 J311〜253.4 の
出力端子り。Vは内部出力データバスのライン51−2
に、第4行のメモリセル254.1 ”−254,4ノ
出力1°26:子1) 、 。
は内部出力データバスのライン51−3にそれぞれ接続
されている。ずなわら、メモリセル25から読み出され
る4ビツトのパラレルなデータは、内部出力データバス
51」〕に送り出される。
されている。ずなわら、メモリセル25から読み出され
る4ビツトのパラレルなデータは、内部出力データバス
51」〕に送り出される。
内部出力データバス51は、4F方向ハスハyフア52
と逆方向ハスバッファ5;;の入力端に共通して接続さ
れている。正方向パスバッファ52は、出力データバス
27に対する出力T−夕のヒy l・順位を人力データ
と同一にするパスバッフγであり、逆Jj 向ハスバッ
フγ513は、−のピッI−11’i位を逆方向にする
パスバッファである。これらのパスバッファ52.53
は第2のセレクト回路54によって択一的に選択される
ようになっている。すなわち第2のセレクト回路54は
IMEN信号55とN RM / I N V信号56
、それに前記したR EΔD信号45を人力するように
なっており、逆方向セレクト信号57あるいは正方向セ
レクト信号58を出力する。ここでI MEN信号55
は、マイクロプロセッサ23の発生ずるアドレスの上位
ビットをデコードして得られるセレクト信号である。N
RM / I N V信号56は、本発明の画像メモ
リ特有の制御信号である。この信号56がH(ハイ)レ
ベルのとき、出力ワードのビット順は、内j?ls出力
データハスのライン51−0に現われるビットがLSB
(最下位のビット)になり、ライン51−3に現われ
るビットがMSB (最上位のビット)となる。またN
RM / I N V信号56が1、(ロー)レベル
のときは、内部出力データバスのライン51−’、0に
現われるビットがMSBに、う・イン51−3に現われ
るビットがLSBとなる。
と逆方向ハスバッファ5;;の入力端に共通して接続さ
れている。正方向パスバッファ52は、出力データバス
27に対する出力T−夕のヒy l・順位を人力データ
と同一にするパスバッフγであり、逆Jj 向ハスバッ
フγ513は、−のピッI−11’i位を逆方向にする
パスバッファである。これらのパスバッファ52.53
は第2のセレクト回路54によって択一的に選択される
ようになっている。すなわち第2のセレクト回路54は
IMEN信号55とN RM / I N V信号56
、それに前記したR EΔD信号45を人力するように
なっており、逆方向セレクト信号57あるいは正方向セ
レクト信号58を出力する。ここでI MEN信号55
は、マイクロプロセッサ23の発生ずるアドレスの上位
ビットをデコードして得られるセレクト信号である。N
RM / I N V信号56は、本発明の画像メモ
リ特有の制御信号である。この信号56がH(ハイ)レ
ベルのとき、出力ワードのビット順は、内j?ls出力
データハスのライン51−0に現われるビットがLSB
(最下位のビット)になり、ライン51−3に現われ
るビットがMSB (最上位のビット)となる。またN
RM / I N V信号56が1、(ロー)レベル
のときは、内部出力データバスのライン51−’、0に
現われるビットがMSBに、う・イン51−3に現われ
るビットがLSBとなる。
逆方向セレクト信号57は逆方向バスノ\ソファ53の
イネーブル入力となり、II:、方向セレクト信号58
は正方向ハスハ゛ツファの・イネーブル入力となる。
イネーブル入力となり、II:、方向セレクト信号58
は正方向ハスハ゛ツファの・イネーブル入力となる。
第11 l’!Iは以」二説明した画像メモリにおける
各メモリセルの内部構成を表わしたbのである。各メモ
リセル25はDRAM61.2つのトライステートバッ
ファ62.63.2つのオアケート64.65′それに
1つのアンドゲート6(jをf+iijえている。
各メモリセルの内部構成を表わしたbのである。各メモ
リセル25はDRAM61.2つのトライステートバッ
ファ62.63.2つのオアケート64.65′それに
1つのアンドゲート6(jをf+iijえている。
D、 RΔM61は、この実施例では64キロビツトの
メモリである。もちろんこれ以外の容:いの17ΔMで
あってもよい。
メモリである。もちろんこれ以外の容:いの17ΔMで
あってもよい。
2つのオアケート64.65は?つのトライステートバ
ッファ62.6:3を制御するためのゲーはREΔI)
信シ号45と列方向RΔ5信弓38が、REΔ1〕信号
45と行方向R△5イ1、弓3!Jがそれぞれ供給され
るようになっている。
ッファ62.6:3を制御するためのゲーはREΔI)
信シ号45と列方向RΔ5信弓38が、REΔ1〕信号
45と行方向R△5イ1、弓3!Jがそれぞれ供給され
るようになっている。
アンドゲート66は、列方向RAS ’13 >→:3
8あるいは行方向RAS信号39が発生したときDRA
M61にRAS信号68を供給ずろためのゲート回路で
ある。ここでRAS信号68とは、DRA M 61が
ROWアドレスを取り込むためのクロック信号である。
8あるいは行方向RAS信号39が発生したときDRA
M61にRAS信号68を供給ずろためのゲート回路で
ある。ここでRAS信号68とは、DRA M 61が
ROWアドレスを取り込むためのクロック信号である。
2つのトライステー トハッ7ア62.63は、1)
RΔM6]からの出力を行出力用内部出力データハス5
1 Hまたは列出力用内部出力データハス、”J I
Vに切り換えて出力するだめのバッファである。このよ
うに2つのトライステートバッファ62.63を用いる
ことで、D’RAM6]の出力側を共通にすることがで
き、しかも外部のデータバスへ、も直接接続可能となる
。列方向RAS信号38、行方向RAS信号39は、画
像メモリ22内の図示しないコントロール回路あるいは
タイミンク°回路によって発生される。
RΔM6]からの出力を行出力用内部出力データハス5
1 Hまたは列出力用内部出力データハス、”J I
Vに切り換えて出力するだめのバッファである。このよ
うに2つのトライステートバッファ62.63を用いる
ことで、D’RAM6]の出力側を共通にすることがで
き、しかも外部のデータバスへ、も直接接続可能となる
。列方向RAS信号38、行方向RAS信号39は、画
像メモリ22内の図示しないコントロール回路あるいは
タイミンク°回路によって発生される。
1〕[りΔM 61にはRAS信号68を人力する1ぐ
ΔS端子の他に、幾つかの入力端子が存在する。
ΔS端子の他に、幾つかの入力端子が存在する。
CΔS QN子にはCAS信号46が人力される。
C7\S信号46は、DRAM61がCOLUMNアド
レスを取り込むための信号である。WE端子にはWE信
号47が人力される。W +=信号47はDRAM61
が入力データバス2Gから人力データ71を取り込むた
めの信号である。へ〇〜Δ7端子には、アドレス情報4
8が人力されるようになっている。、これらの信iU、
4 (i、/l ”?、486、前記したコントロー
ル回路あるいはタイミング回路によって発生される。こ
れに夕・1して、人力データ71およびREΔD信号4
5は、画像メモリ22をコント工コールする外部回路と
してのマイクτ」ブロセッザ23(第2図)に、1って
発生される。
レスを取り込むための信号である。WE端子にはWE信
号47が人力される。W +=信号47はDRAM61
が入力データバス2Gから人力データ71を取り込むた
めの信号である。へ〇〜Δ7端子には、アドレス情報4
8が人力されるようになっている。、これらの信iU、
4 (i、/l ”?、486、前記したコントロー
ル回路あるいはタイミング回路によって発生される。こ
れに夕・1して、人力データ71およびREΔD信号4
5は、画像メモリ22をコント工コールする外部回路と
してのマイクτ」ブロセッザ23(第2図)に、1って
発生される。
1、lらろん、第2図および第:3図にIンI示し−こ
いないが、本実施例の画像メモリ2?は従来の画像メモ
リと同様な幾つかの一般的な回路を備え−Cいる。
いないが、本実施例の画像メモリ2?は従来の画像メモ
リと同様な幾つかの一般的な回路を備え−Cいる。
D17ΔM61のリフレッシュ動イ′1をン」わローる
ためのリフレッシュコントlコール回路や、同しく l
) l?ΔM61のROWアドレスとC01−U M
Nアト[)はRAS信号線28に送り出される1ぞ△S
信号活を作成するアドレスデコーダがその例である。
ためのリフレッシュコントlコール回路や、同しく l
) l?ΔM61のROWアドレスとC01−U M
Nアト[)はRAS信号線28に送り出される1ぞ△S
信号活を作成するアドレスデコーダがその例である。
以上画像メモリについてその構成の概略を説明した。次
にこのメモリの書き込み動作と読み出し動作を説明する
。
にこのメモリの書き込み動作と読み出し動作を説明する
。
占込み動作
出き込み時には、すでに説明したように行セレクト信号
37によって行方向パスバッファ32が迭択されるよう
になっている。ずなわら第1のセレクト回路35の入力
側にはI−1/信号線33とW R信号線34が接続さ
れており、H/ V信号81はオアゲート82とノrケ
ート83の双方に、W R(λ号84はインバータ85
を介してこれらのケート8?、831こf共a合される
ようになっている。
37によって行方向パスバッファ32が迭択されるよう
になっている。ずなわら第1のセレクト回路35の入力
側にはI−1/信号線33とW R信号線34が接続さ
れており、H/ V信号81はオアゲート82とノrケ
ート83の双方に、W R(λ号84はインバータ85
を介してこれらのケート8?、831こf共a合される
ようになっている。
1−1 /信号81はこの実施例の画像メモリ特有の制
御(+i ”jであり、行単位で読み出し可能のときは
1ルベルとなり列単位で読み出し可能のときは17レベ
ルとなる。このようなl−1/信号81は、汎用の人出
力ポートを用いて発生させることができる。また所定の
ヒソ1−構成でr)RAMを使用する場合には、例えば
アドレスの」二値をデコードし−C作ることもできる。
御(+i ”jであり、行単位で読み出し可能のときは
1ルベルとなり列単位で読み出し可能のときは17レベ
ルとなる。このようなl−1/信号81は、汎用の人出
力ポートを用いて発生させることができる。また所定の
ヒソ1−構成でr)RAMを使用する場合には、例えば
アドレスの」二値をデコードし−C作ることもできる。
W R信号84はマイクロプロセッザのデータ人出力の
ためのコントロール信号である。データの書き込み時に
は、H/ V信号81がI−1(ハイ)またはL(ロー
)いずれかのレベルとなり、またWR信号84がLレベ
ルとなる。
ためのコントロール信号である。データの書き込み時に
は、H/ V信号81がI−1(ハイ)またはL(ロー
)いずれかのレベルとなり、またWR信号84がLレベ
ルとなる。
このためノアゲート83の出力としての行セレクト信号
37がLレベルさなり、行方向ハスバッファ3?が選択
される。この結果、行方向バスバッフγ32の出力側か
ら71抽類の行方向+<ΔS信号39−0〜39−3の
いずれかが出力され、対応する4つのメモリセル25に
人力されることになる。
37がLレベルさなり、行方向ハスバッファ3?が選択
される。この結果、行方向バスバッフγ32の出力側か
ら71抽類の行方向+<ΔS信号39−0〜39−3の
いずれかが出力され、対応する4つのメモリセル25に
人力されることになる。
今、行方向ハスバッファ32がらfiツノ向RAS信号
:39−1が出力されたとする。、二の場合、この行方
向12△S信号3 !]−1’i人力する第2行1−J
のメモリセル2 J 2 + + 〜2 J 2 +
4 力胃占性化される、。
:39−1が出力されたとする。、二の場合、この行方
向12△S信号3 !]−1’i人力する第2行1−J
のメモリセル2 J 2 + + 〜2 J 2 +
4 力胃占性化される、。
そして人力データパス26からイ1(給される4ビツト
のパラレルなデータ87−0〜87−3のうら、第1列
のメモリセル25+、1〜2 J’1.1 に供給すれ
る1ビツトのデータ87−、 tlがメモリセル252
.1 内に記憶される。同様にして、他のそれぞれ1ビ
ツトのデータ87−1.87−2.87−3は、メモリ
セル2J2+2、メモリセル252.3、メモリセル2
52.、に記憶されることになる。このとき第4図に示
したREΔD信号45はHレベルに保たれている。ずな
わぢ全メモリセル25のトライステートバッファ62.
63の出力側はハイインピーダンスに保たれており、デ
ータの出力はない。行方向RAS信号39−0〜39−
3を順に選択しながらデータ67−O〜67−3を画像
メモリ22に供給すれば、以上説明したと同様な動作で
全メモリセル25にデータの書き込みが行われる。
のパラレルなデータ87−0〜87−3のうら、第1列
のメモリセル25+、1〜2 J’1.1 に供給すれ
る1ビツトのデータ87−、 tlがメモリセル252
.1 内に記憶される。同様にして、他のそれぞれ1ビ
ツトのデータ87−1.87−2.87−3は、メモリ
セル2J2+2、メモリセル252.3、メモリセル2
52.、に記憶されることになる。このとき第4図に示
したREΔD信号45はHレベルに保たれている。ずな
わぢ全メモリセル25のトライステートバッファ62.
63の出力側はハイインピーダンスに保たれており、デ
ータの出力はない。行方向RAS信号39−0〜39−
3を順に選択しながらデータ67−O〜67−3を画像
メモリ22に供給すれば、以上説明したと同様な動作で
全メモリセル25にデータの書き込みが行われる。
読み帛し動作
1読み出し時には、ワード(4ビツト)ごとのデータを
行単位で読み出す場合と列単位で読み出す場合の2つの
場合が選択される。
行単位で読み出す場合と列単位で読み出す場合の2つの
場合が選択される。
1−1 / V信号81がI−ルベルであれば、行セレ
クト信号37がLレベルとなり行方向バスバッフγ32
が選択される。この状態で行方向パスバッファ32から
行方向RAS信号39−1が出力されたとすれば、同様
に第2行目のメモリセル2 J 2 + 1〜252.
、が活性化される。これにより、所定のアドレスのデー
タがDRΔM fi lの出力)“2ai子DOに現わ
れる。このときRE A D 4M ”r 45が1−
レベルとなっており、かつ行方向RAS (g号39−
1もLレベルとなっている。従ってトライスデートバッ
ファ6 れた各データが行出力用の出力端一,i’− L)。1
1に出力される。
クト信号37がLレベルとなり行方向バスバッフγ32
が選択される。この状態で行方向パスバッファ32から
行方向RAS信号39−1が出力されたとすれば、同様
に第2行目のメモリセル2 J 2 + 1〜252.
、が活性化される。これにより、所定のアドレスのデー
タがDRΔM fi lの出力)“2ai子DOに現わ
れる。このときRE A D 4M ”r 45が1−
レベルとなっており、かつ行方向RAS (g号39−
1もLレベルとなっている。従ってトライスデートバッ
ファ6 れた各データが行出力用の出力端一,i’− L)。1
1に出力される。
この第2行目のメモリセル2 52.1 〜2 52.
4の出力端子り。1冒こ現われた合羽4ビツトのパラレ
ルなデータは、各ライン51−(]〜5 1−:3に1
ビットずつ分配された形で内i゛ils出力テークハス
51」二に送り出される。行方向1ゼΔS (+j j
う3 9− 0 − 3 9 − 3を順jこ選(〕(
しなカぐらブ゛−りの読ろ出しを行えば、4×4のマト
リックス417 Hのデータが、ilJき込まれたその
状態−(内部出力データハス5I上に送り出されるこキ
吉なる1、これらのデータは、面方向バスハy〕γ52
と」φ方向バスバッファ53に並列に入力されるごとに
なる。
4の出力端子り。1冒こ現われた合羽4ビツトのパラレ
ルなデータは、各ライン51−(]〜5 1−:3に1
ビットずつ分配された形で内i゛ils出力テークハス
51」二に送り出される。行方向1ゼΔS (+j j
う3 9− 0 − 3 9 − 3を順jこ選(〕(
しなカぐらブ゛−りの読ろ出しを行えば、4×4のマト
リックス417 Hのデータが、ilJき込まれたその
状態−(内部出力データハス5I上に送り出されるこキ
吉なる1、これらのデータは、面方向バスハy〕γ52
と」φ方向バスバッファ53に並列に入力されるごとに
なる。
ところで第2のセレクト回路54は、インパーク91と
2つのオアゲート92、93によって構1〕信号45、
IMEN信号55およびNRM/INV信号56の論理
和をとり、逆方向ハスバッファ53を選択するだめの逆
方向セレクト信号57を出力するようになっている。ま
た他方のオを反転させた信号とR EΔD信号45およ
びIME N信号55の論理和をとり、正方向パスバッ
ファ 52を選択するだめの正方向セレクト信号58を
出力するようになっている。
2つのオアゲート92、93によって構1〕信号45、
IMEN信号55およびNRM/INV信号56の論理
和をとり、逆方向ハスバッファ53を選択するだめの逆
方向セレクト信号57を出力するようになっている。ま
た他方のオを反転させた信号とR EΔD信号45およ
びIME N信号55の論理和をとり、正方向パスバッ
ファ 52を選択するだめの正方向セレクト信号58を
出力するようになっている。
従ってi−1 / V信号81が1」レベルのときであ
って正方向セレクト信号58によって正方向バスバッフ
yj2が選択された状態では、メモリセル25に占き込
まれたデータがその状態で読み出されることになる。こ
れに対して1−1/信号81が11レベルのときに逆方
向セレクト回路号57によって逆方向バスバッフγ53
が選択されると、180度回転した状態でデータの読み
出しが行ゎれる。
って正方向セレクト信号58によって正方向バスバッフ
yj2が選択された状態では、メモリセル25に占き込
まれたデータがその状態で読み出されることになる。こ
れに対して1−1/信号81が11レベルのときに逆方
向セレクト回路号57によって逆方向バスバッフγ53
が選択されると、180度回転した状態でデータの読み
出しが行ゎれる。
第5図は、文字“F ”を1(iX16ビツトのメモリ
マ) IJソックスして構成した場合を表わしたもので
ある。この場合を例にとり、文字の18080度回転に
具体的に説明する3、メモリセル25の構造等は第1図
〜第4図に示したものより複雑となるが、これらに使用
したね号を適宜L(1,川する。
マ) IJソックスして構成した場合を表わしたもので
ある。この場合を例にとり、文字の18080度回転に
具体的に説明する3、メモリセル25の構造等は第1図
〜第4図に示したものより複雑となるが、これらに使用
したね号を適宜L(1,川する。
文字” I” ”を18080度回転口る場合には、i
−1/V信号81をl(レベルi、m、ま;/、: N
RM / I N V信号56をLレベルに設定する
。そして第5図の0行を転送先のメモリの所定のメモリ
領域における最も大きなアドレスへ転送する。次に1−
111>“弓−を1つ増加させて転送先のメモIJ −
j” トレスを■つd1表歩きせ、同様な転送を行う。
−1/V信号81をl(レベルi、m、ま;/、: N
RM / I N V信号56をLレベルに設定する
。そして第5図の0行を転送先のメモリの所定のメモリ
領域における最も大きなアドレスへ転送する。次に1−
111>“弓−を1つ増加させて転送先のメモIJ −
j” トレスを■つd1表歩きせ、同様な転送を行う。
このような転送を16回繰り返せば180度の回転が行
われる、。
われる、。
第6図はこの回転動作における第8 i’r l二lの
11に送を説明するだめのものである。I−1/ V信
号8]がトlレベルで行方向RAS信号:3 !l −
8がLレベルになると、同図aに示すように画像メモリ
22から第8行の16ビツトのデータが読み出される。
11に送を説明するだめのものである。I−1/ V信
号8]がトlレベルで行方向RAS信号:3 !l −
8がLレベルになると、同図aに示すように画像メモリ
22から第8行の16ビツトのデータが読み出される。
同図すは1、これにより内部出力データパスのライン5
1−O〜51−15に出力されたデータの内容を表わし
たものである。NRM/INV信号56がLレベルにな
っているので、逆方向パスバッファ53が選択されてお
り、出力データバス27には同図Cに示すデータが出力
される。これを前記した転送先のメモリ95の7番地に
ストアする。このようにして同図dに示すように180
80度回転イメージ情報が得られる。
1−O〜51−15に出力されたデータの内容を表わし
たものである。NRM/INV信号56がLレベルにな
っているので、逆方向パスバッファ53が選択されてお
り、出力データバス27には同図Cに示すデータが出力
される。これを前記した転送先のメモリ95の7番地に
ストアする。このようにして同図dに示すように180
80度回転イメージ情報が得られる。
次に実施例の4×4ビツトのメモリマトリックスニ帰っ
て、I−1/ V信号61がLレベルの場合の読み出し
動作を説明する。この場合には列セレクト信号36がL
レベルとなり、列方向パスバッファ:31が選択される
。この状態で列方向パスバッファ31から列方向RAS
信号38−1が出力されたとすれば、第2タリ目のメモ
リセル25..2〜2 J 4 + 2 が活性化され
る。これにより、所定のアドレスのデータがDRAM5
1の出力端子DOに現われる。このときREΔD信号4
5と列方向I々ΔS信号38−1がLレベルとなってい
る。従って他のトライステートバッファ53が活性化さ
れ、出力端子DOに現われた各データが列出力用の出力
端子り。、に出力される。
て、I−1/ V信号61がLレベルの場合の読み出し
動作を説明する。この場合には列セレクト信号36がL
レベルとなり、列方向パスバッファ:31が選択される
。この状態で列方向パスバッファ31から列方向RAS
信号38−1が出力されたとすれば、第2タリ目のメモ
リセル25..2〜2 J 4 + 2 が活性化され
る。これにより、所定のアドレスのデータがDRAM5
1の出力端子DOに現われる。このときREΔD信号4
5と列方向I々ΔS信号38−1がLレベルとなってい
る。従って他のトライステートバッファ53が活性化さ
れ、出力端子DOに現われた各データが列出力用の出力
端子り。、に出力される。
この第2列目のメモリセル25□、2〜254.2の出
力p1);子り。Vに現われた合羽4ビットのパラレル
なデータは、各ライン51− [1〜51−3に1ビツ
トずつ分配された形で内部出力データハ゛ス51上に送
り出される。列方向1ぐΔ8信1.:、 33−〇〜3
8−3を順に選択しなからT−夕の読み出しを行えば、
4×4のマトリックス(構造のデータが90度回転され
た形で内部出力デ”−タハ゛ス51上に送り出されるこ
ととなる。
力p1);子り。Vに現われた合羽4ビットのパラレル
なデータは、各ライン51− [1〜51−3に1ビツ
トずつ分配された形で内部出力データハ゛ス51上に送
り出される。列方向1ぐΔ8信1.:、 33−〇〜3
8−3を順に選択しなからT−夕の読み出しを行えば、
4×4のマトリックス(構造のデータが90度回転され
た形で内部出力デ”−タハ゛ス51上に送り出されるこ
ととなる。
これらのデータは、正方向パスバッフ)・52と逆方向
パスバッファ53のいずれかの選択動作によって、左右
いずれかの方向に1(O度回転した状態で出力データバ
ス27に出力されることになる。
パスバッファ53のいずれかの選択動作によって、左右
いずれかの方向に1(O度回転した状態で出力データバ
ス27に出力されることになる。
これら90度回転の場合についても、第51スjに示ず
文字” F ”について更に具体的に説明する。
文字” F ”について更に具体的に説明する。
これらの説明についても、第1図〜第4図に使用した符
ひを適宜へ(用する。。
ひを適宜へ(用する。。
(イ)まず文字“F′′を右(時計方向)に90度回転
させる場合を説明する。この場合には、H/V信号81
トN RM / I N V 信号56 ヲ共1.=
Lレベルに設定する。そして第5図の0列を転送先の
メモリの所定のメモリ領域における最も小さなJ′ドレ
スへ転送する。次に列番号を1つ増加させ、転送先のメ
モリアドレスも1つ増加させて同様な転送を行う。この
ような転送を16回繰り返せば、右方向に90度の回転
が行われる。
させる場合を説明する。この場合には、H/V信号81
トN RM / I N V 信号56 ヲ共1.=
Lレベルに設定する。そして第5図の0列を転送先の
メモリの所定のメモリ領域における最も小さなJ′ドレ
スへ転送する。次に列番号を1つ増加させ、転送先のメ
モリアドレスも1つ増加させて同様な転送を行う。この
ような転送を16回繰り返せば、右方向に90度の回転
が行われる。
第7図はこの回転動作における第5列目の転送を1悦明
するだめのものである。H/信号81が1−レベルで列
方向RΔs 信号38−5がLレベルになると、同図a
に示すように画像メモリ22がら第5列目の16ビツト
のデータが読み出される。
するだめのものである。H/信号81が1−レベルで列
方向RΔs 信号38−5がLレベルになると、同図a
に示すように画像メモリ22がら第5列目の16ビツト
のデータが読み出される。
同図すは、これにより内部出力データパスのライン51
−O〜51−15に出力されたデータの内容を表わした
ものである。NRM/TNV信号56がLレベルになっ
ているので、逆方向パスバッファ53が選択されており
、出力データハ゛ス27には同図Cに示ずデータが出力
される。これを転送先のメモリ95の5番地にストアす
る。このようにして同図dに示すように右に90度回転
したイメージ情報が74)られる。
−O〜51−15に出力されたデータの内容を表わした
ものである。NRM/TNV信号56がLレベルになっ
ているので、逆方向パスバッファ53が選択されており
、出力データハ゛ス27には同図Cに示ずデータが出力
される。これを転送先のメモリ95の5番地にストアす
る。このようにして同図dに示すように右に90度回転
したイメージ情報が74)られる。
(ロ)次に文字“F″を左(反時31方向)に90度回
転させる場合を説明する。この場合には、H/ V信号
81をLレベルに、またN RM /INV信号56を
14レベルに設定する。そして第5図の0列を転送先の
メモリの所定のメモリ領域における最も大きなアドレス
へ転送する。次に列番号を1つ増加させ、転送先のメモ
リアドレスを1つ減少させて同様な転送を行う3.この
ような転送を16回繰り返せば、左方向に1](1度の
回転が行われる。
転させる場合を説明する。この場合には、H/ V信号
81をLレベルに、またN RM /INV信号56を
14レベルに設定する。そして第5図の0列を転送先の
メモリの所定のメモリ領域における最も大きなアドレス
へ転送する。次に列番号を1つ増加させ、転送先のメモ
リアドレスを1つ減少させて同様な転送を行う3.この
ような転送を16回繰り返せば、左方向に1](1度の
回転が行われる。
第8図はこの回転動作における’、1’、 5列I」の
転送Lレベルで列方向RΔS信弓38 、、5がLレベ
ルになると、同図aに示すように画像メモリ22から第
5列L1の16ビツトのデータが読み出される。
転送Lレベルで列方向RΔS信弓38 、、5がLレベ
ルになると、同図aに示すように画像メモリ22から第
5列L1の16ビツトのデータが読み出される。
同図すは、これにより内部出力データパスのライン51
−0〜51−15に出力されたデータの内容を表わした
ものである。NRM/INV信号56がHレベルになっ
ているので、正方向パスバッフγ52が選択されており
、出力データバス27には同図Cに示すデータが出力さ
れる。これを転送先のメモリ95の5番地にストアする
。このようにして同図dに示すように左に90度回転し
たイメージ情報が18られる。
−0〜51−15に出力されたデータの内容を表わした
ものである。NRM/INV信号56がHレベルになっ
ているので、正方向パスバッフγ52が選択されており
、出力データバス27には同図Cに示すデータが出力さ
れる。これを転送先のメモリ95の5番地にストアする
。このようにして同図dに示すように左に90度回転し
たイメージ情報が18られる。
以」−説明した画像メモリを使用するディジタル画像処
理装置では、画像メモリに対するデータの人力1) 、
、Iとデータの読み出しり。uT は異なったタイミン
クで行われる。従って本実施例のように入カデークハス
26さ出力データハス27を別個に設ける必要はなく、
これらを接続して人出力データバスとしても良い。
理装置では、画像メモリに対するデータの人力1) 、
、Iとデータの読み出しり。uT は異なったタイミン
クで行われる。従って本実施例のように入カデークハス
26さ出力データハス27を別個に設ける必要はなく、
これらを接続して人出力データバスとしても良い。
次に実施例では4×4ビツトのメモリマトリックスの場
合を土に説明したが、一般的な16X16ビツトのメモ
リマトリックスについて簡単にL及する。+6XI6ヒ
ントのメモリマトリックスを構成し、この16ワートが
マイクロプロセラ刃から見て連続したアドレスとなるた
めには、マイクロプロセッサの出力するアドレスの下位
4ビツト (八Bo −AB3 )をデコードしたもの
で、16秤類のRAS信号を発生さ一υ”ればよい。な
お64キロビツトのDRΔMを用いて16Xl[iビッ
トのメモリマトリックスを構成すれば、このメモリマト
リックスが64XIO” 個(65536個)できるこ
とになる。各D RAMのROWアドレスとしては、マ
イクロプロセッサが発生ずるアドレスの下位5ビットΔ
B、から下位12ビツトΔB l lまでを、またCO
LUMNアドレスとしては、下位13ビツトΔB+2か
ら下位20ビツトΔB1□までを同様にセレクトしてア
ドレス人力用の端子Δ。〜Δ7に人力すればよい、。
合を土に説明したが、一般的な16X16ビツトのメモ
リマトリックスについて簡単にL及する。+6XI6ヒ
ントのメモリマトリックスを構成し、この16ワートが
マイクロプロセラ刃から見て連続したアドレスとなるた
めには、マイクロプロセッサの出力するアドレスの下位
4ビツト (八Bo −AB3 )をデコードしたもの
で、16秤類のRAS信号を発生さ一υ”ればよい。な
お64キロビツトのDRΔMを用いて16Xl[iビッ
トのメモリマトリックスを構成すれば、このメモリマト
リックスが64XIO” 個(65536個)できるこ
とになる。各D RAMのROWアドレスとしては、マ
イクロプロセッサが発生ずるアドレスの下位5ビットΔ
B、から下位12ビツトΔB l lまでを、またCO
LUMNアドレスとしては、下位13ビツトΔB+2か
ら下位20ビツトΔB1□までを同様にセレクトしてア
ドレス人力用の端子Δ。〜Δ7に人力すればよい、。
以」二詳細に説明したように本発明によれば画像情報の
処理を行うディジクル画像処理装置において、L) R
AMやゲート回路その他の回路?11<品を用いてメモ
リマトリックスを構成し、画像メモリを構成した。これ
によりシフトレジスタやフリップフL1ツブ回路等を使
用した!1:、7別のメモリマトリックス回路が不要と
なり、画像の組集等の処理に要する時間が短縮化される
ばかりでなく、装置の信頼性を高めることができる。
処理を行うディジクル画像処理装置において、L) R
AMやゲート回路その他の回路?11<品を用いてメモ
リマトリックスを構成し、画像メモリを構成した。これ
によりシフトレジスタやフリップフL1ツブ回路等を使
用した!1:、7別のメモリマトリックス回路が不要と
なり、画像の組集等の処理に要する時間が短縮化される
ばかりでなく、装置の信頼性を高めることができる。
またキャラクタジェネレータから発生される1種類の文
字パターンを基に4種類の文字パターンを作成すること
ができるので、文字パターンを記1意したROM (リ
ード・オンリ・メモリ)を大幅に数少させることかでき
る。
字パターンを基に4種類の文字パターンを作成すること
ができるので、文字パターンを記1意したROM (リ
ード・オンリ・メモリ)を大幅に数少させることかでき
る。
第1図は従来の画像メモリを使用したディジタル画像処
理装置Uffの概略を表わしたブロック図、第2図〜第
4図は本発明の一実施例を説明するだめのもので、この
うち第2図は本実施例の画像メモリを使用するディジク
ル画像処理装置の構成を表わしたブロック図、第3図は
画像メモリのブロック図、第4図は各メモリセルのブロ
ック図、第5図は文字パF′″を1.6 X 16ビツ
トのメモリマトリックスとして構成した構成図、第6図
はこのメモリマトリックスにおける文字の180度回転
勤イ′1を表わした説明図、第7図は同様のメモリマト
リックスにおける文字の右方向へ90度回転する場合の
動作を表わした説明図、第8図は同様のメモリマ)IJ
フックスおける文字の左方向−90度回転する場合の動
作を表わした説明1’X+である1、22・・・・・・
画像メモリ、25・・・・・メモリセル、26・・・・
・・入力データハス、 27・・・・・・出力データハス、 31・・・・・・列方向パスバッフ了、32・・・・・
・1f 方向ハスハ゛ツフγ、35・・・・・・第1の
セレクト回路(第1の選択手段)、52・・・・・・正
方向パスバッフγ、53・・・・・・逆方向パスバッフ
γ、54・・・・・・第2のセレクト回路(第2のix
択小手段、61・・・・・DRAM。 71・・・・・・人力データ(画像411号)。 出 願 人 富士セロックス株式会社 代 理 人 弁理士 山 内 4b7 A11l第 1
回 第 2 図
理装置Uffの概略を表わしたブロック図、第2図〜第
4図は本発明の一実施例を説明するだめのもので、この
うち第2図は本実施例の画像メモリを使用するディジク
ル画像処理装置の構成を表わしたブロック図、第3図は
画像メモリのブロック図、第4図は各メモリセルのブロ
ック図、第5図は文字パF′″を1.6 X 16ビツ
トのメモリマトリックスとして構成した構成図、第6図
はこのメモリマトリックスにおける文字の180度回転
勤イ′1を表わした説明図、第7図は同様のメモリマト
リックスにおける文字の右方向へ90度回転する場合の
動作を表わした説明図、第8図は同様のメモリマ)IJ
フックスおける文字の左方向−90度回転する場合の動
作を表わした説明1’X+である1、22・・・・・・
画像メモリ、25・・・・・メモリセル、26・・・・
・・入力データハス、 27・・・・・・出力データハス、 31・・・・・・列方向パスバッフ了、32・・・・・
・1f 方向ハスハ゛ツフγ、35・・・・・・第1の
セレクト回路(第1の選択手段)、52・・・・・・正
方向パスバッフγ、53・・・・・・逆方向パスバッフ
γ、54・・・・・・第2のセレクト回路(第2のix
択小手段、61・・・・・DRAM。 71・・・・・・人力データ(画像411号)。 出 願 人 富士セロックス株式会社 代 理 人 弁理士 山 内 4b7 A11l第 1
回 第 2 図
Claims (1)
- N2個のダイナミック・ランダト・アクセス・メモリを
NXNのマトリックス構造に配置したメモリマ) IJ
ワックス、画像信号を2値の電気信号とじ−にのメモリ
マトリックスに行単位あるいは列単位で1ワードずつ′
iI:き込J、0゛る書き込み手段と、このメモリマl
−IJワックス配位された画像信号の読み出しを行単位
あるいは列111位で選択する第1の選択手段と、第1
の選択手段−C′遊択された単位で画像信宅を前記メモ
リマトリックスから読み出す読み出し手段と、読み出さ
れたワード’ llj位の画像信号におけるビットのl
1li′1位4そのまJ:の順位と最」二値と最下位が
逆になった順位の2通りのうちから1つを選択し−C出
力する第2の選択手段とを具(+iij L、第1およ
び第2の選択手段の選択状態によっ−C、メモリマトリ
ックスに書き込−よれたイメージ情報を90度単位−C
・回1す、させ−C出力さローることを可能とした画像
メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58211031A JPS60103390A (ja) | 1983-11-11 | 1983-11-11 | 画像メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58211031A JPS60103390A (ja) | 1983-11-11 | 1983-11-11 | 画像メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60103390A true JPS60103390A (ja) | 1985-06-07 |
JPH0328718B2 JPH0328718B2 (ja) | 1991-04-19 |
Family
ID=16599212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58211031A Granted JPS60103390A (ja) | 1983-11-11 | 1983-11-11 | 画像メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60103390A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62111364A (ja) * | 1985-11-08 | 1987-05-22 | Matsushita Electric Ind Co Ltd | 画像デ−タ回転装置 |
JPS6345685A (ja) * | 1986-08-13 | 1988-02-26 | Fujitsu Ltd | イメ−ジ処理制御方式 |
JPS6374092A (ja) * | 1986-09-18 | 1988-04-04 | 富士通株式会社 | 印刷装置 |
JPS63205694A (ja) * | 1987-02-21 | 1988-08-25 | 日本電気株式会社 | イメ−ジ縮小回転回路 |
JPS648487A (en) * | 1987-07-01 | 1989-01-12 | Mitsubishi Electric Corp | Method for converting data |
JPH01304571A (ja) * | 1988-06-01 | 1989-12-08 | Nec Corp | データ処理装置 |
JPH05266180A (ja) * | 1992-03-19 | 1993-10-15 | Nippon Telegr & Teleph Corp <Ntt> | 高速画像処理装置 |
WO2009048103A1 (ja) * | 2007-10-09 | 2009-04-16 | Nec Corporation | 画像の回転方法、回転プログラム、記録媒体、及び回転装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50103938A (ja) * | 1974-01-16 | 1975-08-16 | ||
JPS58163958A (ja) * | 1982-03-24 | 1983-09-28 | Fuji Xerox Co Ltd | 複写機用変倍率表示装置 |
-
1983
- 1983-11-11 JP JP58211031A patent/JPS60103390A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50103938A (ja) * | 1974-01-16 | 1975-08-16 | ||
JPS58163958A (ja) * | 1982-03-24 | 1983-09-28 | Fuji Xerox Co Ltd | 複写機用変倍率表示装置 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62111364A (ja) * | 1985-11-08 | 1987-05-22 | Matsushita Electric Ind Co Ltd | 画像デ−タ回転装置 |
JPS6345685A (ja) * | 1986-08-13 | 1988-02-26 | Fujitsu Ltd | イメ−ジ処理制御方式 |
JPS6374092A (ja) * | 1986-09-18 | 1988-04-04 | 富士通株式会社 | 印刷装置 |
JPS63205694A (ja) * | 1987-02-21 | 1988-08-25 | 日本電気株式会社 | イメ−ジ縮小回転回路 |
JPS648487A (en) * | 1987-07-01 | 1989-01-12 | Mitsubishi Electric Corp | Method for converting data |
JPH01304571A (ja) * | 1988-06-01 | 1989-12-08 | Nec Corp | データ処理装置 |
JPH05266180A (ja) * | 1992-03-19 | 1993-10-15 | Nippon Telegr & Teleph Corp <Ntt> | 高速画像処理装置 |
WO2009048103A1 (ja) * | 2007-10-09 | 2009-04-16 | Nec Corporation | 画像の回転方法、回転プログラム、記録媒体、及び回転装置 |
US8363982B2 (en) | 2007-10-09 | 2013-01-29 | Nec Corporation | Method for rotating image, program for rotation, recording medium, and rotation device |
JP5168285B2 (ja) * | 2007-10-09 | 2013-03-21 | 日本電気株式会社 | 画像の回転方法、回転プログラム、記録媒体、及び回転装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0328718B2 (ja) | 1991-04-19 |
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