JPH01304571A

JPH01304571A - データ処理装置

Info

Publication number: JPH01304571A
Application number: JP63135890A
Authority: JP
Inventors: Mitsuo Ouchi; 大内　光郎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-06-01
Filing date: 1988-06-01
Publication date: 1989-12-08
Anticipated expiration: 2009-12-21
Also published as: JPH06105450B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数のプロセッサを複数のメモリ・ユニット
に接続したいわゆるマルチ・プロセッサ構成のデータ処
理装置に関し、特にグラフィックス処理に最適化したデ
ータ処理装置に関する。

〔従来の技術〕

一般に、グラフィックス処理は、おもにＢＩＴＢＬＴ　
（ＢＩＴ　ＢＬｏｃｋ　Ｔｒａｎｓｆｅｒ）処理、線図
形描画、多角形内塗りつぶしの３種類が基本となる。

これらのグラフィックス処理を行う従来のマルチ・プロ
セッサ構成のシステムは、つぎのような考え方で処理を
高速化していた。

従来のシステムは、１画素を構成する複数ビットの色情
報のうちある色情報ばかりを格納したいいわゆるプレー
ン構成メモリを複数プレーンもたせて各プレーンごとに
プロセッサを接続し、全プロセッサに同じ処理をさせる
ことで高速化するものである。グラフィックス基本処理
の多くは、プレーン単位での処理の独立性が高いため、
このような構成が可能である。

たとえば、画面上（プレーン・メモリに対応している）
のある矩形領域から別の位置の矩形領域へのデータ転送
、いわゆるＢＩＴＢＬＴ処理は、各プロセッサに同じ領
域指定パラメータを与えれば独立に処理することが可能
である。また、単純な線図形描画を行う場合にも、各プ
ロセッサは１ビツトずつ処理しなげればならないが、全
プロセッサが同時に動作できるので全体としては１画素
ずつ処理されていく。さらに、多角形内塗りつぶしを実
行する際にも、プレーンごとの処理により高速化が可能
である。

しかしながら、グラフィックス処理には１画素の情報を
すべて１ワード内に格納した、いわゆるパックド・プレ
ーン構成メモリにした方が高速処理できる場合がある。

たとえば、線図形描画はプレーン構成の場合、１つのプ
ロセッサの処理は１ビット単位であるが、パックド・ピ
クセル構成の場合は１つのプロセッサで１画素単位の処
理が可能となる。したがって、線図形描画に限っていえ
ば、同じ性能を実現するためにパックド・ピクセル構成
の場合、１個のプロセッサしが必要でないのに対して、
プレーン構成の場合はＮ個（Ｎは１画素のビット数）必
要となる。また、多角形内塗りつぶし処理においても、
３次元グラフィックスでよく使用されるスムーズ・シェ
ーディング（塗りつぶすデータ値を１画素ごとに少しず
つ変えていく処理）処理にも同様なことがいえる。

〔発明が解決しようとする課題〕

さて、より少ない個数のプロセッサで最高の性能を引出
すためには、パックド・ピクセル構成メモリを対象とし
たマルチ・プロセッサ・システムが最適である。しかし
ながら、従来から次のような問題点があったため十分な
ものではなかった。

線図形描画や多角形内塗りつぶし処理は、１画素ごとに
画素アドレスを計算しながら前のアドレスをもとに次の
画素アドレスを求める遂次処理が必須であったために、
複数のプロセッサで画素単位の処理分担を行うのが困難
だからであった。疑似的なマルチ・プロセッサ・システ
ムとして、画面をＮ個の矩形領域に犬分割してそれぞれ
の領域に１個のプロセッサを割り当てるという方法は提
案されているが、性能が画面上に描画される図形位置の
分布に依存してしまうものであった。例えば、描画すべ
き直線が分割されたある矩形領域に局所的に集中した場
合などは、１個のプロセッサだけが動作することになり
マルチ・プロセッサの効果がでない。また、領域間にま
たがった直線を各領域ごとに分割するという面倒な前処
理も必要となっていた。

〔発明の従来技術に対する相違点〕

本発明は、上述したような従来のシステムの欠点を排除
し、効率のよいマルチ・プロセッサ・システムを提供す
るために次のような新しい概念を取り入れた。

第１に複数個のプロセッサをメモリ・ユニットに接続す
る方法を局所的にしたこと、第２にこの接続方法は１行
革位あるいは１列単位のうすれにも対応できること、第
３に１個のプロセッサ処理をＮ行あるいはＮ列どとの画
素に対応できるようにするこである。なお、メモリ・ユ
ニットはパックド・ピクセル構成になっており、１個の
メモリ・ユニットから１画素のすべての情報をアクセス
することができる。

１行革位の接続方法においては、各１行のＮ個のメモリ
・ユニットそれぞれ１個のプロセッサを割り当てる。た
とえば、４個のプロセッサを使用するシステムを前提と
すると、４×４のメモリ・ユニットを使用する。この４
×４のメモリ・ユニットに格納される画素データと表示
画面との対応は、あるアドレスでアクセスされる４×４
のデータがアドレスごとにこの単位で繰り返され表示さ
れるものである。したがって、１個のプロセッサがアク
セスできる画素データは表示画面上では４行ごとになる
。

一方、１列車位の接続方法においては、各１列のＮ個の
メモリ・ユニットそれぞれに１個のプロセッサを割り当
てる。上述したシステムを考えると、１個のプロセッサ
がアクセスできる画素データは表示画面上では４列ごと
になる。

こうしたハードウェアをもつことを前提として、Ｎ行あ
るいはＮ列単位のグラフィックス処理を行う方法を利用
するものである。

〔課題を解決するための手段〕

従来の欠点を排除し、処理性能を使用するプロセッサの
個数に比例して均一に向上させるために本発明は、複数のプロセッサを複数のメモリ・ユニットニ接続して
前記メモリ・ユニットに格納されたデータを処理するデ
ータ処理装置において、前記メモリ・ユニットを少なく
ともＮ×Ｎ個行列状に配置し、各１行のＮ個の前記メモ
リ・ユニットを１個のプロセッサに割り尚てるようにＮ
個の前記プロセッサを接続する第１の接続手段と、各１
列のＮ個の前記メモリ・ユニットを１個のプロセッサに
割り当てるように前記Ｎ個のプロセッサを接続する第２
の接続手段とを有し、前記プロセッサの指示により前記
第１あるいは第２の接続手段のいずれかを有効にする手
段を有して構成される。

別のデータ処理装置においては、前記メモリ・ユニット
に、前記プロセッサの表示指示により表示データを出力
する手段を備えて構成される。

さらに別のデータ処理装置においては、前記プロセッサ
に少なくとも直線描画手段と、前記Ｎ個のプロセッサ間
の処理開始を同期化する手段を備えて構成される。

〔実施例１〕次に本発明の第１の実施例について図面を参照して詳細
に説明する。第１の実施例は、１６個のメモリ・ユニッ
トと４個のプロセッサを使用したシステムである。

第１図は本発明の第１の実施例を示すブロック図、第３
図は表示画面とメモリ・ユニットの対応図、第４図はメ
モリ・ユニットのアドレッシング方法を説明する図、第
５図はプロセッサとメモリ・ユニットの接続を示す図、
第６図は第１の実施例におけるメモリ・ユニットの内部
構成図である。

第１図において１〜４はプロセッサ、５はメモリ制御部
、１０〜２５はメモリ・ユニット、１００はシステム・
バス、１０１〜１０４はプロセッサ１〜４のインタフェ
ース・バス、１０５〜１０８はメモリ・データ・バス、
１０９はプロセッサ制御バス、１１０はメモリ制御バス
、１１１はメモリ・アドレス・バス、１１２は同期信号
バスである。

まず、第３図を参照して表示画面とメモリ・ユニットの
対応関係について説明する。各メモリ・ユニットは１Ｍ
ビット、全体で１６Ｍビットのメモリ容量を有している
。表示画面上では１ｏ２４ＸＩ　０２４画素で各画素が
１６ビツトで構成される。第３図囚は、プロセッサ１〜
４をそれぞれメモリ・ユニット１０〜１３．１４〜１７
．１８〜２１．２２〜２５に接続した場合の対応図であ
る。

以降この接続関係をとるモードなＡモードと呼ぶ。

図中の丸囲みの数字は１６個のメモリ・ユニットが接続
されるプロセッサの番号である。第３図（Ｃ）の斜線部
は第３図（Ａ、）に対応し、全体としてこの１６個のメ
モリ・ユニットに格納されているデータの内容が、供給
するアドレスによって繰り返されて読み出され表示画面
を構成していることを示している。一方、第４図（Ｂ）
は、プロセッサ１をメモリ・ユニット１０．１４．１８
．２２に接続し、同様にプロセッサ２はメモリ・ユニッ
ト１１．１５．１９．２３．７”ロセッサ３はメモリ・
ユニット１２．１６．２０．２４、プロセッサ４はメモ
リ・ユニット１３．１７．２１．２５に接続される。こ
のモー・ドをＢモードと呼ぶ。Ａモードと同様に第３図
（Ｃ）のように表示画面を構成することができる。

このようなメモリ構成を使用するために、第４図に示し
たようなアドレッシング方法を採用した。

すなわち、プロセッサから供給されるアドレスの中位２
ビツト（ピッ）１１，１０）及び下位２ビツト（ビット
１，０）をメモリ・ユニットの選択のためにもちいるた
め、実際にメモリ・ユニットに入力されるアドレスは１
６ビツトとなる。したがって、たとえばプロセッサの出
力アドレスが”ｌ０００Ｈ”、”１００ＩＨ”、’１０
０２Ｈ’”、”　１００３Ｈ”　　（Ｈは１６進数を示
す）のいずれであってもメモリ・ユニットに供給される
アドレスは、“０１００Ｈ’”である。プロセッサとメ
モリ・ユニットの接続を第５図に示した。Ａモードでは
下位２ビツトの情報、これはすなわちＸ座標の下位２ビ
ツトに対応するが、各行の４つのメモリ・ユニットのう
ちのメモリ・ユニットを選択するかの情報として使用す
る。これに対しＢモードでは、プロセッサから供給され
るアドレスの中位２ビツトを使用してメモリ・ユニット
を選択する。

これは各行のメモリのアドレスの関係が１ラインのアド
レス値ずつずれているために、Ｙ座標の下位２ビツトに
対応するのが中位の２ビツトだからである。本実施例で
は、ｌラインの幅は１０ビツトすなわち１行あたり１０
２４ドツトである。

さて、第１図を参照して本実施例の動作について説明す
る。

まず、システム全体の動作について説明する。

プロセッサはホスト・コンピュータ（図示せず）からシ
ステム・バス１００を介して、コマンド／パラメータを
受は取ってから動作を開始するものである。システム・
バス１００には、アドレス情報、データ情報、リード要
求やライト要求などの制御情報が含まれる。これらの情
報に基づいて、プロセッサに対するコマンド／パラメー
タを設定する。コマンド／パラメータが設定されると、
プロセッサが処理を開始する。プロセッサは描画手順に
したがって、メモリ・ユニットに対してＡ／Ｂモード情
報、アドレス情報、リード要求、ライト要求などをプロ
セッサ制御バス１０９を介してメモリ制御部５へ出力す
る。プロセッサから出力されたアドレス情報は、メモリ
制御部５で前述した変換を施してメモリ・アドレス・バ
ス１１１を介して各メモリ・ユニットに入力される。メ
モリ制御部５ではさらに、前述したアドレスの下位２ビ
ツト、中位２ビツトのメモリ・ユニット選択情報とＡ／
Ｂモード情報をもとに、１６個のメモリ・ユニットのう
ち各プロセッサあたり１個、合計４個のメモリ・ユニッ
トをアクティブするＡモード選択信号、Ｂモード選択信
号及びリード要求信号、ライト要求信号を各メモリ・ユ
ニットごとに生成しメモリ制御バス１１０を介して各メ
モリ・ユニットに出力する。

メモリ・ユニットの動作について第６図を用いて説明す
る。第６図は第１図のメモリ・ユニット１１の構成を示
した図で、２００はメモリ、２０１はマルチプレクサ、
２０２．２０３はバッファ、２０４〜２０６は内部デー
タ・バス、２０７はライト要求信号、２０８はリード要
求信号、２０９はＡモード選択信号、２１０はＢモード
選択信号で、２０７〜２１０はメモリ制御バス１１０を
介して入力される。なお、他の数字で示したブロック、
バスは第１図と同じである。

メモリ２００に対するアドレスは、メモリ・アドレス・
バス１１を介して入力される。ライト、リードの要求は
、ライト要求信号２０７あれいはリード要求信号２０８
によって入力されるので、これに従ってデータをアクセ
スする。データに関しての扱いは次のようになっている
。まず、リードかライトかによって、バッファ２０２．
２０３のデータ転送方向がかわる。さらにＡモードかＢ
モードかによってそのバッファを出力イネーブルにする
かが決る。従って、たとえばＡモードのリードの場合、
メモリ２００からリードされたデータが内部データ・バ
ス２０６を介してマルチプレクサ２０１に入力され、マ
ルチプレクサ２０１に別に入力されるＡモード選択信号
２０９が“１”なので、データを内部データ・バス２０
４に出力する。さらに、バッファ２０２はＡモード選択
信号２０９が′１°′なので出力イネーブルになり、方
向は図上で下向き、すなわちデータをメモリ・データ・
バス１０５を介して出力する。ライトの場合も、リード
の場合の逆のデータ転送経路でメモリ２００にデータが
書込まれる。

次に、本実施例のプロセッサでは直線描画を行うので、
この描画手順について説明する。ホスト・コンピュータ
から与えられた始点、終点のＸＹ座標をパラメータとし
て入力する。この始点、終点から両点を結ぶ直線の傾き
を求めるのだが、傾きが４５°以上か以下かで処理がか
わる。

傾きが４５゛以下の場合、”　ｙ　＝　ａ　Ｘ　ｘ　＋
　ｂ”に従ってＸを４ずつ増加させて対応するｙを逐次
求める。この場合モードはＢモードとなる。プロセッサ
はプロセッサ制御バス１０９等を介してＢモード選択信
号２１０を出力する。傾きが４５゜以上の場合は、“ｘ
　＝　ｃ　Ｘ　ｙ　＋　ｄ　”に従ってｙを４ずつ増加
させてＸを求める。この場合のモードはＡモードとなる
。プロセッサはプロセッサ制御バス１０９等を介してＡ
モード選択信号２０９を出力する。これが基本的なアル
ゴリズムであるが、４個のプロセッサを並列して動作さ
せるために、つぎのような前処理を施しておく。

各プロセッサが処理すべきメモリ・ユニットは、ＸＹ座
標上の４行おき、４列おきにマツピングされているため
、各プロセッサも割り尚てられた座標だけを処理する必
要がある。そのために、直線描画を開始する初期値をあ
らかじめ求める。まず、始点のＸ（あるいはＹ）座標の
下位２ビツトを検査し、各プロセッサの位置によって自
分が処理すべき座標になるまで計算だけをすすめておく
。すなわち、プロセッサ１は’ＯＯＢ”（Ｂは２進数を
示す）、プロセッサ２から４はそれぞれ“ＯＩＢ”、′
“ＩＯＢ”′、”ＩＩＢ”になるまで座標計算を進める
のである。この処理以降、終点のＸ座標（あるいはＹ座
標）を越えるまで上述したアルゴリズムで直線描画処理
を繰り返す。

なお、本実施例ではプロセッサ１からしかアドレスや制
御情報が出力されないが、これは同期信号バス１１２に
よって全プロセッサが同時に描画を行うように制御して
いるからである。つまり、前処理終了をプロセッサ２〜
４から同期信号バス１１２を介してプロセッサ１に通知
し、プロセッサ１が全プロセッサに対して、描画処理を
開始する許可信号を同期信号バスを介して出力する。

〔実施例２〕次に本発明の第２の実施例について図面を参照して詳細
に説明する。

第２図は本発明の第２の実施例を示すブロック図、第７
図は第２図の実施例におけるメモリ・ユニットの構成図
である。第２の実施例は第１の実施例に表示機能を追加
したものである。したがって、表示のための動作を中心
に説明する。

第２図において、６は表示制御部、３１０〜３１２は表
示データ・バス、３１３は表示信号である。表示データ
・バス３１０．３１１．３１２はそれぞれメモリ・ユニ
ット１０．１１．２５がら一定時間間隔で出力された表
示データを転送するバスで、メモリ・ユニット１２〜２
４についても同様のバスが表示制御部に接続されている
。表示制御部６に入力された表示データは、表示時間軸
にあわせた形で、選択されて表示信号３１３として圧力
される。つまり第３図に示したように表示画面に対応す
るように各メモリ・ユニットの表示データを選択するよ
うになっている。

さて、表示データを出力する手順について第７図をもと
に説明する。第７図において、３１１は表示データ・バ
ス、３０１はシフト用クロック、３０２は表示タイミン
グ信号、３０３はデュアル・ボート・メモリである。他
のブロック、信号については第６図と同じである。従っ
て、表示にかかわる機能以外のリード／ライト手順につ
いては第１の実施例と同じである。

まず、デュアル・ポート・メモリ３０３について説明す
る。これは、メモリ・セルとは別に２５６ビツト×４本
のシフト・レジスタを内蔵したもので周知のものである
。表示タイミング信号３０２が入力されると、その時メ
モリ・アドレス・バス１１１を介して入力されたアドレ
スをスタート・ポイントとして後続するアドレスから合
計２５６×１６ビツトのデータを読み出すものである。

つぎに、シフト用クロック３０１が入力されると１６ビ
ツトずつ表示データ・バス３１１を介して表示データが
出力される。したがって、］度表示のためのアクセス、
すなわち表示タイミング信号３０２がアクティブになる
と、以降シフト・レジスタの内容がすべて出力し終わる
までランダム・リードあるいはライトが行えるため、描
画処理を高速化することができる。なお、表示タイミン
グ信号３０２および表示アドレスはプロセッサ１がプロ
セッサ制御バス１０９に出力し、メモリ制御部５および
メモリ制御バス１１０、メモリ・アドレス・バス１１１
を介して全メモリ・ユニットに入力される。

〔発明の効果〕

以上説明したように、本発明によれば、直線描画に要す
る処理性能を、使用するプロセッサの個数に比例して向
上させることができた。しかも、直線の傾きに依存せず
、また直線の描画位置に依存せず、均一のパフォーマン
スが得られる。さらに、単純な直線描画だけではなく、
画素値を徐々に変えていくデプス・キューイングと呼ば
れる処理、直線描画を応用した単純な多角形塗りつぶし
、スムーズ・シェーディングを施した多角形塗りつぶし
塗りつぶしなどの高度なグラフィックス処理をも高速処
理できることは容易に推測できる。

なお、本実施例では４×４のメモリ・ユニットを使用し
たが、本発明の主旨によれば、ＮＸＮ個であってもシス
テムを容易に組むことができるほか、ＮＸＮ個のメモリ
・ユニットを１個とブロックとして、これを複数個接続
し、よりマクロなユニット・セレクトをおこなえば、メ
モリ空間の拡張が容易であることは明白である。

さらに、各メモリ・ユニットおよびプロセッサは１チツ
プＬＳＩであってもよく、上述した機能を有するもので
あれば、大幅なコスト低減が図れるものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブｐ、ツク図、第
２図は本発明の第２の実施例を示すブロック図、第３図
は表示画面とメモリ・ユニットの対応図、第４図はメモ
リ・ユニットのアドレ、ッシング方法を説明する図、第
５図はプロセッサとメモリ・ユニットの接続を示す図、
第６図は第１の実施例におけるメモリ・ユニットの内部
構成図、第７図は第２の実施例におけるメモリ・ユニッ
トの内部構成図である。第１図において、１〜４・・・・・・プロセッサ、５・・・・・・メモリ
制御部、１０〜２５・・・・・・メモリ・ユニット、１
００・・・・・・システム・バス、１０１〜１０４・・
・・・・インタフェース・バス、１０５〜１０８・・・
・・・メモリ・データ・バス、１０９・・・・・・プロ
セッサ制御バス、１１０・・・・・・メモリ制御バス、
１１１・・・・・・メモリ・アドレス・バス、１１２・
・・・・・同期信号ハス。代理人　弁理士　　内　原　　　晋万ぼ鶏万２聞ト、ｔｔ３万３０ ◇クツＡＥ−１−とＢ）βモート万　４　図看！５図箔２回アト以（／／ρジ

Claims

【特許請求の範囲】

（１）複数のプロセッサを複数のメモリ・ユニットに接
続して前記メモリ・ユニットに格納されたデータを処理
するデータ処理装置において、前記メモリ・ユニットを
少なくともＮ×Ｎ個行列状に配置し、各１行のＮ個の前
記メモリ・ユニットを１個のプロセッサに割り当てるよ
うにＮ個の前記プロセッサを接続する第１の接続手段と
、各１列のＮ個の前記メモリ・ユニットを１個のプロセッ
サに割り当てるように前記Ｎ個のプロセッサを接続する
第２の接続手段とを有し、前記プロセッサの指示により
前記第１あるいは第２の接続手段のいずれかわ有効にす
ることを特徴とするデータ処理装置。
（２）前記メモリ・ユニットに、前記プロセッサの表示
指示により表示データを出力する手段を備えたことを特
徴とする特許請求の範囲第（１）項記載のデータ処理装
置。
（３）前記プロセッサに少なくとも直線描画手段と、前
記Ｎ個のプロセッサ間の処理開始を同期化する手段を備
えたことを特徴とする特許請求の範囲第（１）項あるい
は第（２）項記載のデータ処理装置。