JPH06105450B2

JPH06105450B2 - データ処理装置

Info

Publication number: JPH06105450B2
Application number: JP63135890A
Authority: JP
Inventors: 光郎大内
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-06-01
Filing date: 1988-06-01
Publication date: 1994-12-21
Anticipated expiration: 2009-12-21
Also published as: JPH01304571A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数のプロセッサを複数のメモリ・ユニット
に接続したいわゆるマルチ・プロセッサ構成のデータ処
理装置に関し、特にグラフィックス処理に最適化したデ
ータ処理装置に関する。

〔従来の技術〕

一般に、グラフィックス処理は、おもにBITBLT（BIT BL
ock Transfer）処理、線図形描画、多角形内塗りつぶし
の３種類が基本となる。

これらのグラフィックス処理を行う従来のマルチ・プロ
セッサ構成のシステムは、つぎのような考え方で処理を
高速化していた。

従来のシステムは、１画素を構成する複数ビットの色情
報のうちある色情報ばかりを格納したいいわゆるプレー
ン構成メモリを複数プレーンもたせて各プレーンごとに
プロセッサを接続し、全プロセッサに同じ処理をさせる
ことで高速化するものである。グラフィックス基本処理
の多くは、プレーン単位での処理の独立性が高いため、
このような構成が可能である。

たとえば、画面上（プレーン・メモリに対応している）
のある矩形領域から別の位置の矩形領域へのデータ転
送、いわゆるBITBLT処理は、各プロセッサに同じ領域指
定パラメータを与えれば独立に処理することが可能であ
る。また、単純な線図形描画を行う場合にも、各プロセ
ッサは１ビットずつ処理しなければならないが、全プロ
セッサが同時に動作できるので全体としては１画素ずつ
処理されていく。さらに、多角形内塗りつぶしを実行す
る際にも、プレーンごとの処理により高速化が可能であ
る。

しかしながら、グラフィックス処理には１画素の情報を
すべて１ワード内に格納した、いわゆるパックト・プク
セル構成メモリにした方が高速処理できる場合がある。
たとえば、線図形描画はプレーン構成の場合、１つのプ
ロセッサの処理は１ビット単位であるが、パックト・ピ
クセル構成の場合は１つのプロセッサで１画素単位の処
理が可能となる。したがって、線図形描画に限っていえ
ば、同じ性能を実現するためにパックト・ピクセル構成
の場合、１個のプロセッサしか必要でないのに対して、
プレーン構成の場合はＮ個（Ｎは１画素のピット数）必
要となる。また、多角形内塗りつぶし処理においても、
３次元グラフィックスでよく使用されるスムーズ・シェ
ーディング（塗りつぶすデータ値を１画素ごとに少しず
つ変えていく処理）処理にも同様なことがいえる。

〔発明が解決しようとする課題〕

さて、より少ない個数のプロセッサで最高の性能を引出
すためには、パックト・ピクセル構成メモリを対象とし
たマルチ・プロセッサ・システムが最適である。しかし
ながら、従来から次のような問題点があったため十分な
ものではなかった。

線図形描画や多角形内塗りつぶし処理は、１画素ごとに
画素アドレスを計算しながら前のアドレスをもとに次の
画素アドレスを求める遂次処理が必須であったために、
複数のプロセッサで画素単位の処理分担を行うのが困難
だからであった。疑似的なマルチ・プロセッサ・システ
ムとして、画面をＮ個の矩形領域に大分割してそれぞれ
の領域に１個のプロセッサを割り当てるという方法は提
案されているが、性能が画面上に描画される図形位置の
分布に依存してしまうものであった。例えば、描画すべ
き直線が分割されたある矩形領域に局所的に集中した場
合などは、１個のプロセッサだけが動作することになり
マルチ・プロセッサの効果がでない。また、領域間にま
たがった直線を各領域ごとに分割するという面倒な前処
理も必要となっていた。

〔発明の従来技術に対する相違点〕

本発明は、上述したような従来のシステムの欠点を排除
し、効率のよいマルチ・プロセッサ・システムを提供す
るために次のような新しい概念を取り入れた。

第１に複数個のプロセッサをメモリ・ユニットに接続す
る方法を局所的にしたこと、第２にこの接続方法は１行
単位あるいは１列単位のうずれにも対応できること、第
３に１個のプロセッサ処理をＮ行あるいはＮ列どとの画
素に対応できるようにすることである。なお、メモリ・
ユニットはパックト・ピクセル構成になっており、１個
のメモリ・ユニットから１画素のすべての情報をアクセ
スすることができる。

１行単位の接続方法においては、各１行のＮ個のメモリ
・ユニットそれぞれ１個のプロセッサを割り当てる。た
とえば、４個のプロセッサを使用するシステムを前提と
すると、４×４のメモリ・ユニットを使用する。この４
×４のメモリ・ユニットに格納される画素データと表示
画面との対応は、あるアドレスでアクセスされる４×４
のデータがアドレスごとにこの単位で繰り返され表示さ
れるものである。したがって、１個のプロセッサがアク
セスできる画素データは表示画面上では４行ごとにな
る。

一方、１列単位の接続方法においては、各１列のＮ個の
メモリ・ユニットそれぞれに１個のプロセッサを割り当
てる。上述したシステムを考えると、１個のプロセッサ
がアクセスできる画素データは表示画面上では４列ごと
になる。

こうしたハードウェアをもつことを前提として、Ｎ行あ
るいはＮ列単位のグラフィックス処理を行う方法を利用
するものである。

〔課題を解決するための手段〕

従来の欠点を排除し、処理性能を使用するプロセッサの
個数に比例して均一に向上させるために本発明は、複数のプロセッサを複数のメモリ・ユニットに接続して
前記メモリ・ユニットに格納されたデータを処理するデ
ータ処理装置において、前記メモリ・ユニットを少なくとＮ×Ｎ個行列状に配置
し、各１行のＮ個の前記メモリ・ユニットを１個のプロ
セッサに割り当てるようにＮ個の前記プロセッサを接続
する第１の接続手段と、各１列のＮ個の前記メモリ・ユニットを１個のプロセッ
サに割り当てるように前記Ｎ個のプロセッサを接続する
第２の接続手段とを有し、前記プロセッサの指示により前記第１あるいは第２の接
続手段のいずれかを有効にする手段を有して構成され
る。

別のデータ処理装置においては、前記メモリ・ユニット
に、前記プロセッサの表示指示により表示データを出力
する手段を備えて構成される。

さらに別のデータ処理装置においては、前記プロセッサ
に少なくとも直線描画手段と、前記Ｎ個のプロセッサ間
の処理開始を同期化する手段を備えて構成される。

〔実施例１〕次に本発明の第１の実施例について図面を参照して詳細
に説明する。第１の実施例は、16個のメモリ・ユニット
と４個のプロセッサを使用したシステムである。

第１図は本発明の第１の実施例を示すブロック図、第３
図は表示画面とメモリ・ユニットの対応図、第４図はメ
モリ・ユニットのアドレッシング方法を説明する図、第
５図はプロセッサとメモリ・ユニットの接続を示す図、
第６図は第１の実施例におけるメモリ・ユニットの内部
構成図である。

第１図において１〜４はプロセッサ、５はメモリ制御
部、10〜25はメモリ・ユニット、100はシステム・バ
ス、101〜104はプロセッサ１〜４のインタフェース・バ
ス、105〜108はメモリ・データ・バス、109はプロセッ
サ制御バス、110はメモリ制御バス、111はメモリ・アド
レス・バス、112は同期信号バスである。

まず、第３図を参照して表示画面とメモリ・ユニットの
対応関係について説明する。各メモリ・ユニットは1Mビ
ット、全体で16Mビットのメモリ容量を有している。表
示画面上では1024×1024画素で各画素が16ビットで構成
される。第３図（Ａ）は、プロセッサ１〜４をそれぞれ
メモリ・ユニット10〜13、14〜17、18〜21、22〜25に接
続した場合の対応図である。以降この接続関係をとるモ
ードをＡモードと呼ぶ。図中の丸囲みの数字は16個のメ
モリ・ユニットが接続されるプロセッサの番号である。
第３図（Ｃ）の斜線部は第３図（Ａ）に対応し、全体と
してこの16個のメモリ・ユニットに格納されているデー
タの内容が、供給するアドレスによって繰り返されて読
み出され表示画面を構成していることを示している。一
方、第４図（Ｂ）は、プロセッサ１をメモリ・ユニット
10、14、18、22に接続し、同様にプロセッサ２はメモリ
・ユニット11、15、19、23、プロセッサ３はメモリ・ユ
ニット12、16、20、24、プロセッサ４はメモリ・ユニッ
ト13、17、21、25に接続される。このモードをＢモード
と呼ぶ。Ａモードと同様に第３図（Ｃ）のように表示画
面を構成することができる。

このようなメモリ構成を使用するために、第４図に示し
たようなアドレッシング方法を採用した。すなわち、プ
ロセッサから供給されるアドレスの中位２ビット（ビッ
ト11,10）及び下位２ビット（ビット1,0）をメモリ・ユ
ニットの選択のためにもちいるため、実際にメモリ・ユ
ニットに入力されるアドレスは16ビットとなる。したが
って、たとえばプロセッサの出力アドレスが“1000H"、
“1001H"、“1002H"、“1003H"（Ｈは16進数を示す）の
いずれであってもメモリ・ユニットに供給されるアドレ
スは、“0100H"である。プロセッサとメモリ・ユニット
の接続を第５図に示した。Ａモードでは下位２ビットの
情報、これはすなわちＸ座標の下位２ビットに対応する
が、各行の４つのメモリ・ユニットのうちメモリ・ユニ
ットを選択するかの情報として使用する。これに対しＢ
モードでは、プロセッサから供給されるアドレスの中位
２ビットを使用してメモリ・ユニットを選択する。これ
は各行のメモリのアドレスの関係が１ラインのアドレス
値ずつずれているために、Ｙ座標の下位２ビットに対応
するのが中位の２ビットだからである。本実施例では、
１ラインの幅は10ビットすなわち１行あたり1024ドット
である。

さて、第１図を参照して本実施例の動作について説明す
る。

まず、システム全体の動作について説明する。プロセッ
サはホスト・コンピュータ（図示せず）からシステム・
バス100を介して、コマンド／パラメータを受け取って
から動作を開始するものである。システム・バス100に
は、アドレス情報、データ情報、リード要求やライト要
求などの制御情報が含まれる。これらの情報に基づい
て、プロセッサに対するコマンド／パラメータを設定す
る。コマンド／パラメータが設定されると、プロセッサ
が処理を開始する。プロセッサは描画手順にしたがっ
て、メモリ・ユニットに対してA/Bモード情報、アドレ
ス情報、リード要求、ライト要求などをプロセッサ制御
バス109を介してメモリ制御部５へ出力する。プロセッ
サから出力されたアドレス情報は、メモリ制御部５で前
述した変換を施してメモリ・アドレス・バス111を介し
て各メモリ・ユニットに入力される。メモリ制御部５で
はさらに、前述したアドレスの下位２ビット、中位２ビ
ットのメモリ・ユニット選択情報とA/Bモード情報をも
とに、16個のメモリ・ユニットのうち各プロセッサあた
り１個、合計４個のメモリ・ユニットをアクティブする
Ａモード選択信号、Ｂモード選択信号及びリード要求信
号、ライト要求信号を各メモリ・ユニットごとに生成し
メモリ制御バス110を介して各メモリ・ユニットに出力
する。

メモリ・ユニットの動作について第６図を用いて説明す
る。第６図は第１図のメモリ・ユニット11の構成を示し
た図で、200はメモリ、201はマルチプレクサ、2202、20
3はバッファ、204〜206は内部データ・バス、207はライ
ト要求信号、208はリード要求信号、209はＡモード選択
信号、210はＢモード選択信号で、207〜210はメモリ制
御バス110を介して入力される。なお、他の数字で示し
たブロック、バスは第１図と同じである。

メモリ200に対するアドレスは、メモリ・アドレス・バ
ス11を介して入力される。ライト、リードの要求は、ラ
イト要求信号207あれいはリード要求信号208によって入
力されるので、これに従ってデータをアクセスする。デ
ータに関しての扱いは次のようになっている。まず、リ
ードかライトかによって、バッファ202、203のデータ転
送方向がかわる。さらにＡモードかＢモードかによって
そのバッファを出力イネーブルにするかが決る。従っ
て、たとえばＡモードのリードの場合、メモリ200から
リードされたデータが内部データ・バス206を介してマ
ルチプレクサ201に入力され、マルチプレクサ201に別に
入力されるＡモード選択信号209が“1"なので、データ
を内部データ・バス204に出力する。さらに、バッファ2
02はＡモード選択信号209が“1"なので出力イネーブル
になり、方向は図上で下向き、すなわちデータをメモリ
・データ・バス105を介して出力する。ライトの場合
も、リードの場合の逆のデータ転送経路でメモリ200に
データが書込まれる。

次に、本実施例のプロセッサでは直線描画を行うので、
この描画手順について説明する。ホスト・コンピュータ
から与えられた始点、終点のXY座標をパラメータとして
入力する。この始点、終点から両点を結ぶ直線の傾きを
求めるのだが、傾きが45゜以上か以下かで処理がわか
る。

傾きが45゜以下の場合、“ｙ＝ａ×ｘ＋b"に従ってｘを
４ずつ増加させて対応するｙを遂次求める。この場合モ
ードはＢモードとなる。プロセッサはプロセッサ制御バ
ス109等を介してＢモード選択信号210を出力する。傾き
が45゜以上の場合は、“ｘ＝ｃ×ｙ＋d"に従ってｙを４
ずつ増加させてｘを求める。この場合のモードはＡモー
ドとなる。プロセッサはプロセッサ制御バス109等を介
してＡモード選択信号209を出力する。これが基本的な
アルゴリズムであるが、４個のプロセッサを並列して動
作させるために、つぎのような前処理を施しておく。

各プロセッサが処理すべきメモリ・ユニットは、XY座標
上の４行おき、４列おきにマッピングされているため、
各プロセッサも割り当てられた座標だけを処理する必要
がある。そのために、直線描画を開始する初期値をあら
かじめ求める。まず、始点のＸ（あるいはＹ）座標の下
位２ビットを検査し、各プロセッサの位置によって自分
が処理すべき座標になるまで計算だけをすすめておく。
すなわち、プロセッサ１は“00B"（Ｂは２進数を示
す）、プロセッサ２から４はそれぞれ“01B"、“10B"、
“11B"になるまで座標計算を進めるのである。この処理
以降、終点のＸ座標（あるいはＹ座標）を越えるまで上
述したアルゴリズムで直線描画処理を繰り返す。

なお、本実施例ではプロセッサ１からしかアドレスや制
御情報が出力されないが、これれは同期信号バス112に
よって全プロセッサが同時に描画を行うように制御して
いるからである。つまり、前処理終了をプロセッサ２〜
４から同期信号バス112を介してプロセッサ１に通知
し、プロセッサ１が全プロセッサに対して、描画処理を
開始する許可信号を同期信号バスを介して出力する。

〔実施例２〕次に本発明の第２の実施例について図面を参照して詳細
に説明する。

第２図は本発明の第２の実施例を示すブロック図、第７
図は第２図の実施例におけるメモリ・ユニットの構成図
である。第２の実施例は第１の実施例に表示機能を追加
したものである。したがって、表示のための動作を中心
に説明する。

第２図において、６は表示制御部、310〜312は表示デー
タ・バス、313は表示信号である。表示データ・バス31
0、311、312はそれぞれメモリ・ユニット10、11、25か
ら一定時間間隔で出力された表示データを転送するバス
で、メモリ・ユニット12〜24についても同様のバスが表
示制御部に接続されている。表示制御部６に入力された
表示データは、表示時間軸にあわせた形で、選択されて
表示信号313として出力される。つまり第３図に示した
ように表示画面に対応するように各メモリ・ユニットの
表示データを選択するようになっている。

さて、表示データを出力する手順について第７図をもと
に説明する。第７図において、311は表示データ・バ
ス、301はシフト用クロック、302は表示タイミング信
号、303はデュアル・ポート・メモリである。他のブロ
ック、信号については第６図と同じである。従って、表
示にかかわる機能以外のリード／ライト手順については
第１の実施例と同じである。

まず、デュアル・ポート・メモリ303について説明す
る。これは、メモリ・セルとは別に256ビット×４本の
シフト・レジスタを内蔵したもので周知のものである。
表示タイミング信号302が入力されると、その時メモリ
・アドレス・バス111を介して入力されたアドレスをス
タート・ポイントとして後続するアドレスから合計256
×16ビットのデータを読み出すものである。つぎに、シ
フト用クロック301が入力されると16ビットずつ表示テ
ーダ・バス311を介して表示データが出力される。した
がって、１度表示のためのアクセス、すなわち表示タイ
ミング信号302がアクティブになると、以降シフト・レ
ジスタの内容がすべて出力し終わるまでランダム・リー
ドあるいはライトが行えるため、描画処理を高速化する
ことができる。なお、表示タイミング信号302および表
示アドレスはプロセッサ１がプロセッサ制御バス109に
出力し、メモリ制御部５およびメモリ制御バス110、メ
モリ・アドレス・バス111を介して全メモリ・ユニット
に入力される。

〔発明の効果〕

以上説明したように、本発明によれば、直線描画に要す
る処理性能を、使用するプロセッサの個数に比例して向
上させることができた。しかも、直線の傾きに依存せ
ず、また直線の描画位置に依存せず、均一のパフォーマ
ンスが得られる。さらに、単純な直線描画だけではな
く、画素値を徐々に変えていくデプス・キューイングと
呼ばれる処理、直線描画を応用した単純な多角形塗りつ
ぶし、スムーズ・シェーディングを施した多角形塗りつ
ぶし塗りつぶしなどの高度なグラフィックス処理をも高
速処理できることは容易に推測できる。

なお、本実施例では４×４のメモリ・ユニットを使用し
たが、本発明の主旨によれば、Ｎ×Ｎ個であってもシス
テムを容易に組むことができるほか、Ｎ×Ｎ個のメモリ
・ユニットを１個とブロックとして、これを複数個接続
し、よりマクロなユニット・セレクトをおこなえば、メ
モリ空間の拡張が容易であることは明白である。

さらに、各メモリ・ユニットおよびプロセッサは１チッ
プLSIであってもよく、上述した機能を有するものであ
れば、大幅なコスト低減が図れるものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
表示画面とメモリ・ユニットの対応図、第４図はメモリ
・ユニットのアドレッシング方法を説明する図、第５図
はプロセッサとメモリ・ユニットの接続を示す図、第６
図は第１の実施例におけるメモリ・ユニットの内部構成
図、第７図は第２の実施例におけるメモリ・ユニットの
内部構成図である。第１図において、１〜４……プロセッサ、５……メモリ制御部、10〜25…
…メモリ・ユニット、100……システム・バス、101〜10
4……インタフェース・バス、105〜108……メモリ・デ
ータ・バス、109……プロセッサ制御バス、110……メモ
リ制御バス、111……メモリ・アドレス・バス、112……
同期信号バス。

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサを複数のメモリ・ユニッ
トに接続して前記メモリ・ユニットに格納されたデータ
を処理するデータ処理装置において、前記メモリ・ユニ
ットをＮ×Ｎ個行列状に配置し、ｎ行目（１≦ｎ≦Ｎ）
のＮ個の前記メモリ・ユニットを第ｎ番目のプロセッサ
に割り当てるようにＮ個の前記プロセッサを接続する第
１の接続手段と、ｎ列目のＮ個の前記メモリ・ユニット
を第ｎ番目のプロセッサに割り当てるようにＮ個の前記
プロセッサを接続する第２の接続手段とを有し、前記プ
ロセッサの指示により直線描画の際にその直線の傾きに
応じて前記第１あるいは第２の接続手段のいずれかを有
効にすることを特徴とするデータ処理装置。