JPS63118927A

JPS63118927A - イメ−ジメモリの書込み制御装置

Info

Publication number: JPS63118927A
Application number: JP61265246A
Authority: JP
Inventors: Ryoji Sato; 良二佐藤
Original assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Current assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Priority date: 1986-11-07
Filing date: 1986-11-07
Publication date: 1988-05-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、コンピュータ等の外部機器から入力するデー
タに従って、用紙に文字、図形等の画像を印字するプリ
ンタに係り、特に用紙に印字する前のデータを記憶する
イメージメモリの書込み制御装置に関する。

〔従　来　技　術〕

従来、コンピュータ等の外部機器から送出される文字コ
ードをドツトパターン化し、例えば用紙１ペ一ジ分に対
応するメモリ容量を有するイメージメモリにデータを書
込み、このイメージメモリに書込まれたデータを順次印
字部へ読出し、印字するプリンタが実用化されている。

このようなプリンタにおいて、イメージメモリ内のドツ
トパターンデータを印字部へ読出した後、イメージメモ
リ内のデータのクリアは再度イメージメモリの対応アド
レスをアクセスして順次“０”データを書込んでいる。

また、印字文字に網かけ処理や反転処理を行う場合には
、−旦イメージメモリへ１ペ一ジ分のドツトパターンデ
ータを書込んだ後、イメージメモリの書込み制御装置内
のＣＰＵ　（中央処理部）へ−旦データを読出し、例え
ば網かけ処理ではＣＰＵのプログラムに従って、網かけ
データとＯＲ加算を行い、加算データを再度イメージメ
モリへ書込んでいる。また、反転処理の場合にも、−旦
イメージメモリへ１ペ一ジ分のドツトパターンデータを
書込んだ後、イメージメモリの書込み制御装置内のＣＰ
Ｕ　（中央処理部）へ−旦データを読出し、ゲートアレ
イよりなる反転回路を用いてデータを反転し、反転デー
タを再度イメージメモリへ書込んでいる。

〔従来技術の問題点〕

上述のような従来のイメージメモリ書込み制御装置にお
いては、以下のような問題を有している。

イ）　クリア処理においては、印字部へイメージメモリ
内のデータを転送後、ＣＰＵの制御に従って、再度イメ
ージメモリのアドレスをアクセスし、″Ｏ″データを書
込んでいるため、クリア処理に長時間を要する。

口）　網かけ処理、或いは反転処理等の属性変換処理を
行う場合においては、いずれもイメージメモリに文字デ
ータやイメージデータをドツトパターン化して書込み（
アクセス１回目）、その後そのデータを読出しくアクセ
ス２回目）、網かけ或いは反転処理を行って再びデータ
をフレームメモリに書込（アクセス３回目）まなければ
ならない。

従って、データの書込みが２回（アクセスは３回）とな
るため、処理に長時間を要する。

また、特に反転処理においては、上述の反転回路で、１
文字毎にパターンデータを処理するので、例えば文字サ
イズの異なるパターンデータを反転処理し、再度反転デ
ータをイメージメモリへ書込むと、印字画像上の反転処
理範囲が文字の大きさにより異なり、実用上具ずらい画
像となる。

〔発明の目的〕

本発明は上記従来の欠点に鑑み、クリア処理、及び反転
、網かけ処理等の属性処理を高速で行い、かつ見易い印
字画像を得ることを可能とするイメージメモリの書込み
制御装置を提供することを目的とする。

〔発明の要点〕

上記目的は本発明によれば、ドツトパターンデータを記
憶するイメージメモリと、該イメージメモリのデータを
読出し所定のデータと合成するデータ合成手段と、前記
イメージメモリへクリアデータを供給するクリアデータ
発生手段と、前記イメージメモリのデータが読出された
際該読出しの際のアドレス指定の間に同一アドレスへ前
記合成手段の出力データを書込む第１の書込み制御手段
と、前記イメージメモリのデータが読出された際該読出
しの際のアドレス指定の間に同一アドレスへ前記クリア
データ発生手段の出力データを書込む第２の書込み制御
手段とを有することを特徴とするイメージメモリの書込
み制御装置を提供することにより達成される。

〔発明の実施例〕

以下、本発明の実施例について図面を参照しながら詳述
する。

第２図は、本実施例に使用されるプリンタの概略ブロッ
ク図である。本実施例に用いるプリンタはインターフェ
イスポード部１と印字部２とから構成され、インターフ
ェイスポード部１は内部に有するホストＩ／Ｆ部３によ
り外部のホストコンピュ−タ４に接続されている。ホス
トコンピュータ４から出力される文字コード及びクリア
、網かけ、反転等の制御データはインターフェイスボー
ド部１内のホストＴｌＦ部３へ入力する。ホスト１／Ｆ
部３では、入力する文字コード、制御データを一時保持
等の処理を行いホストコンピュータ４とインターフェイ
スポード部１内の処理速度等の調整を行う。

ＣＰＵ　（中央処理部Ｗ）、システムＲＯＭ、システム
ＲＡＭやその他のハード回路で構成されるコントローラ
５は、文字コード、制御データを文字処理部６へ出力す
る。文字処理部６では、文字パターン発生部７へ文字コ
ードを出力し、対応するドツトパターンデータを文字パ
ターン発生部７から読出す。文字処理部６では読出され
たドツトパターンデータを順次変換回路８を介してイメ
ージメモリ部９へ出力する。この時、変換回路８では、
入力したパターンデータに各種の処理例えば、文字サイ
ズの拡大、縮小、回転等の処理を行いイメージメモリ部
９へ出力する。イメージメモリ部９では入力したドツト
パターンデータをコントローラ５から入力するアドレス
データに従ってメモリ領域へ記憶する。

イメージメモリ部９に記憶されたドツトパターンデータ
はコントローラ５から入力するアドレスデータに従って
印字インターフェイスＣＩ／Ｆ）部１０へ読出し、印中
データとした後印字部２へ出力する。

第１図は、上述した構成のプリンタ内のイメージメモリ
部９の具体的回路ブロックを示す図である。同図におい
て、イメージメモリ部９はＤ−ＲＡＭ（ダイナミック−
ＲＡＭ）で構成されるイメージメモリ１１、ラッチ回路
１２、ＯＲ回路１３、ＥＸＯＲ（イクスクルーシイプＯ
Ｒ）回路１４、セレクタ１５、セレクト回路１６、ＡＮ
Ｄゲート１７、ＯＲゲート１８で構成されている。

そして、上述した変換回路８からイメージメモリ部９へ
出力されるトンドパターンデータＤはイメージメモリ部
９°内のセレクタ１５、ＯＲ回路１３、ＥＸＯＲ回路１
４へ供給される。また、上述したコントローラ５から上
述のセレクタ１５、ＯＲ回路１３、ＥＸＯＲ回路１４へ
は網かけの基本パターンデータＤ′、オール“１″デー
タＤ“が出力される。またこのイメージメモリ部９へ出
力される各種制御データの中で、ランチ回路１２へはラ
ッチパルスｌが供給され、セレクト回路１６へは後述す
るセレクト信号８１〜Ｓ５が供給され、ＡＮＤゲート１
７へは上述のセレクト信号Ｓ３とリードアフタクリア（
ＲＡＣ）信号が供給され、ＯＲゲート１８へはライト信
号Ｗが供給される。また、イメージメモリ１１へはイメ
ージメモリ１１ヘデータを書込みまたは読出す際のアド
レスを指示するアドレスデータＡが供給され、同時にＲ
ＡＳ　（Ｒｏｗ　Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）　、
　　ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　５ｔｒｏ
ｂｅ　）信号が供給される。

一方、イメージメモリ１１の出力は前述の印字Ｉ／Ｆ部
１０へ出力されると共に、上述のラッチパルスｌが、例
えばロー（Ｌ）の時ラッチ回路１２ヘランチされる。イ
メージメモリ１１からの出力は１６ビツトの１ワード毎
に読出される構成であり、従って、ラッチ回路１２にも
例えば１ワードのドツトパターンデータがラッチされる
。

ＯＲゲー１−１３は、前述のあみかけの基本パターンデ
ータＤ′とラッチ回路１２からのドツトパターンデータ
ＤｏとをＯＲ加算し、ドツトパターンデータＤ　ｒｎｚ
としてセレクタ１５へ出力する。即ち、ＯＲ回路１３で
は、例えばトンドパターンデータＤｏの１ビツトと対応
するあみかけ基本パターンデータの１ビツトのいずれか
、または両方が黒データを示す“１”である時、“１”
を出力し、読出されたドツトパターンデータＤｏにあみ
かけ処理を行う回路である。

また、ＥＸＯＲ回路１４は前述のＣＰＵ５から出力され
るオール“１”データＤ“とドツトパターンデータＤｏ
との一致または不一致を検出し、トンドパターンデータ
Ｄ　１８３としてセレクタ１５へ出力する。即ち、ＥＸ
ＯＲ回路１４では、例えばトンドパターンデータＤｏの
１ビツトと対応するオール“１”データＤ″の１ビツト
の両データが一致しない時、黒データを示す“１”を出
力する為、ドツトパターンデータＤｏのデータが“１”
の時白データを示す“０”を出力し、“０”の時“１″
を出力する。従って、ＥＸＯＲ回路１４ではドツトパタ
ーンデータＤｏの黒白のデータを反転する反転処理を行
う回路である。

また、セレクタ１５へは接地へ接続されたバス線が接続
されており、後述するようにセレクト回路１６により選
択されると、このバス線からオール“０”データＤ１８
４がセレクタ１５へ入力する。

一方、セレクト回路１６へ入力されるセレクト信号ＳＩ
はＣＰＵがアクセス中ハイ信号（Ｈ）となる信号であり
、セレクト信号Ｓ２は変換回路８がアクセス中Ｈとなる
信号であり、セレクト信号Ｓ３は印字Ｉ／Ｆ部１０ヘデ
ータを転送中Ｈとなる信号であり、セレクト信号Ｓ４は
イメージメモリ１１からデータを読出し同時にデータを
書込むリードモディファイライトモード中Ｈとなる信号
であり、セレクト信号Ｓ５はＯＲ回路１３選択中Ｈとな
り、ＥＸＯＲＸＯＲ回路１申である。

セレクト回路１６では上述のセレクト信号Ｓ１〜Ｓ５の
ＨまたはＬ状態に従って、セレクタ１５へ選択信号ｓ，
ｓ’を出力し、セレクタ１５へ入カスる前述のデータＤ
　、　Ｄｕｚ−　ＤＩＮ％の１つのデータを選択する。

上述のデータＤ，Ｄｘｍｘ〜ＤｚＮ４のデータの選択状
態を示す図が第３図である。例えばセレクタ１５により
データＤが選択される場合は、セレクト信号８１〜Ｓ３
が各々″０”、“１″、“０”に制御され、選択信号ｓ
，ｓ”が“Ｏ”、“０”となる時である（但し、前に説
明したセレクト信号Ｓ１〜Ｓ５のＨ，　Ｌは、Ｈが１”
を示し、Ｌが“Ｏ”を示す。また、−印はセレクト動作
に関与しないことを示す）。

また、データＤＸＮ２が選択される場合は、セレクト信
号Ｓ＋〜Ｓ５が“１”、“Ｏ”、“０”。

“１”、′１”に制御され、選択信号ｓ，ｓ’が“１″
，“０″となる時である。

以下、データＤ　ＬＮＪ〜ＤＬＮｇについても同様に同
図に示す状態の時選択される。

以上のようなセレクト信号８１〜Ｓ５の状態によって選
択されたデータＤ，ＤＬｍコ〜Ｄ謝今の中の１つのデー
タはイメージメモリ１１へ入力し、前述のアドレスバス
を介して入力するアドレスデータＡの指示するエリアに
書込まれる。

以上のような構成のイメージメモリの書込み制御装置に
おいて以下にその動作説明を述べる。

まず、ホストコンピュータ４からの指示により、イメー
ジメモリ１１へあみかけも反転もされていない単純なド
ツトパターンデータを書込む場合には、ホストコンピュ
ータ４からの文字コード、及び制御データに従って、コ
ントローラ５は文字処理部６、文字パターン発生部７で
文字コードをドツトパターンデータに変換し、変換回路
８からセレクタ１５ヘドツトパターンデータＤを出力す
る。

マタコントローラ５は変換回路８がアクセス中であるの
でセレクト信号Ｓ２をＨ“１”とし、他のセレクト信号
８１〜Ｓ３をＬ“０″として前述の第３図に従って、セ
レクタ１５からドツトパターンデータＤを出力する。そ
して、ライト信号Ｗがコントローラ５からＯＲゲート１
８を介してイメージメモリ１１へ出力されると、例えば
、イメージメモリ１１へＷＥ倍信号供給され、同じくコ
ントローラ５で指定するアドレスデータＡに従ってイメ
ージメモリ１１内の指定エリアにドツトパターンデータ
ＤをＲＡＳ，ＣＡＳ信号に従って順次書込んでいく。

一方、ホストコンピュータ４からの指示により、イメー
ジメモリ１１へあみかけまたは反転処理が施されるドツ
トパターンデータを書込む場合には、まず上述と同様ホ
ストコンピュータ４からの文字コード及び制御データに
従って、コントローラ５は文字処理部６、文字パターン
発生部７で文字コードをドツトパターンデータに変換し
、変換回路８からセレクタ１５ヘドツトパターンデータ
Ｄを出力し、セレクト回路Ｓ２のみを“１″として、イ
メージメモリ１１へ順次トンドパターンデータＤを書込
む。

次に、ホストコンピュータ４で指定されるイメージメモ
リ１１内のトンドパターンデータにあみかけ、または反
転処理を行う。この処理は第４図のタイムチャートに従
って実行される。

まず、あみかけ処理の場合には、あみかけ処理を施すべ
きイメージメモリ１１上のドツトパターンデータのデー
タをコントローラ５からのアドレスデータＡにより指定
し、同じくコントローラ５からＲＡＳ信号を供給してア
ドレスデータＡ内のＲＯＷアドレスのみを供給する。こ
の時アドレスデータＡ内のＣＯＬアドレスは図示しない
フリップフロップ回路等に保持されている。次にＣＡＳ
信号を供給して上述のＣＯＬアドレスで所定のエリアの
ドツトパターンデータを指定する。また、この時、ＷＥ
倍信号イメージメモリ１１にＨとして入力し、イメージ
メモリ１１から指示するトンドパターンデータＤｏをＷ
Ｅ倍信号立下るまでの時間ＴＲの聞出力する。この時、
ランチ回路１２にはランチパルスＡ　７！ｌ＜　Ｌとし
て出力されており、ランチ回路１２は上述のドントパタ
ーンデータＤｏ　　（１ワード）をラッチする。

一方、印字Ｉ／Ｆ部１０へもドツトパターンデータＤｏ
が出力されるが、コントローラ５から印字Ｉ／Ｆ部１０
へ出力される制御信号により印字部２へは出力されない
。また、コントローラ５は、この時、セレクト回路１６
へセレクト信号Ｓ１％Ｓ４、Ｓ５を各々Ｈ（“１”）と
する信号（他のセレクト信号はＬ（“Ｏ”））を供給し
ており、セレクタ１５ではＯＲ回路１３からのドツトパ
ターンデータＤ工収をイメージメモリ１１へ出力するよ
うに選択されている。従って、コントローラ５のＣＰＵ
からこの時同時にＯＲ回路１３等へ出力されるあみかけ
基本パターンデータＤ′はＯＲ回路１３でラッチ回路１
２にラッチされていたドツトパターンデータＤｏとＯＲ
加算され、前述のようにドツトパターンデータＤｏへあ
みかけ処理されたドツトパターンデータＤｙユは酊τコ
、Ｃτ】信号が出力された後、所定時間経過して出力さ
れるＷＥ倍信号より、上述のように読出されたイメージ
メモリ１１内の同一エリアへ再度第４図に示す時間Ｔｗ
の間書込まれる。

一方、反転処理の場合には上述と同様に反転処理を施す
べきイメージメモリ１１上のドツトパターンデータのデ
ータをコントローラ５からのアドレスデータＡにより指
定し、同じくコントローラ５からＲＡＳ信号、ＣＡＳ信
号を供給して上述のＲＯＷアドレス、ＣＯＬアドレスで
所定のエリアのトンドパターンデータを指定する。そし
て、ＷＥ倍信号イメージメモリ１１にＨとして入力し、
イメージメモリ１１から指示するド・７トパターンデー
タＤｏを出力し、ラッチパルス７！ｔ−Ｌとしてラッチ
回路１２に上述のドツトパターンデータＤｏをラッチす
る。

この時、コントローラ５はセレクト回路１６ヘセレクト
信号Ｓ＋、Ｓａを各々Ｈ（“１”）とする信号（他のセ
レクト信号はＬ（“Ｏ”））を供給しており、セレクタ
１５ではＥＸＯＲ回路回路１４からのドツトパターンデ
ータＤ　Ｉｎｙをイメージメモリ１１へ出力するように
選択されている。従って、この時、同時にコントローラ
５のＣＰＵからＥＸＯＲ回路１４等へ出力されるオール
“１”データＤ“はＥＸＯＲ回路１４でラッチ回路１２
にランチされていたトンドパターンデータＤｏと一致、
不一致検出が行なわれ、前述のようにトンドパターンデ
ータＤｏに反転処理されたデータＤ　ＩＮ３はＲＡＳ、
ＣＡＳ信号が出力された後、所定時間経過して出力され
るＷＥ倍信号より、上述のように読出されたイメージメ
モリ１１内の同一エリアへ再度第４図に示す時間Ｔ、、
の間書込まれる。

上述のようにして一旦イメージメモリ１１へ書込まれた
トンドパターンデータの所定領域にあみかけ、あるいは
反転処理を施すことができる。

このようにしてイメージメモリ１１に書込まれたデータ
は印字１／Ｆ部１０を介して印字部２へ出力される。

ここで、イメージメモリ１１内にドツトパターンデータ
を残すか、クリアするかを前述のＲＡＣ信号で選択して
おく。例えば、イメージメモリ１１内のドツトパターン
データをクリアする場合には、ＲＡＣ信号を“０″に設
定しておく。印字１／Ｆ部１０ヘドットパターンデータ
を出力中である場合セレクト信号Ｓ３は“１”である為
ＡＮＤゲート１７にＬ及びＨが入力し、ＡＮＤゲート１
７の出力がＬ（“Ｏ”）となり、ＯＲゲート１８の出力
からはＷＲ倍信号出力される。従って、イメージメモリ
１１には、データを転送後、セレクタ１５からオール″
０”データＤｙｅが入力することにより、叩ち″０″デ
ータが入力し、イメージメモリ１１内は全て“０″が書
込まれる。また、イメージメモリ１１からのデータの出
力後イメージメモリ１１にデータを保持しておきたい場
合には、ＲＡＣを“１”にしておけば良い。この場合、
第４図に点線で示すようにＷＥ倍信号出力されず（Ｌと
ならず）、“０”データがイメージメモリ１１へ書込ま
れない。

以上のように本実施例は、イメージメモリ１１内に書込
まれたドツトパターンデータにあみかけ、あるいは反転
処理を施す際、ＣＰＵへあみかけ、あるいは反転処理を
施すべき領域のトンドパターンデータを読出すと同時に
、同じアドレス指定の間にＯＲ回路１３、あるいはＥＸ
ＯＲ回路１４で読出したデータをあみかけ基本パターン
Ｄ′あるいはオール″１″データＤ“と合成し、イメー
ジメモリ１１内の同じ領域へ書込むものである。また、
イメージメモリ１１内のドツトパターンデータを印字部
２へ出力した後も、出力の為のアドレス指定の間にオー
ル“Ｏ”データを書込んで同一アクセス時間内にイメー
ジメモリ１１内をクリアするものである。

〔発明の効果〕

以上詳細に説明したように本発明によれば、イメージメ
モリに書込まれたデータをＣＰＵへ再度読出すことなく
、文字の反転、あみかけ、イメージメモリのクリア等が
行え、上述の処理を高速に実行することができる。

【図面の簡単な説明】

第１図は、本実施例のイメージメモリの書込み制御装置
の回路ブロック図、第２図は、本実施例のイメージメモリの書込み制御装置
を有するプリンタのブロック図、第３図は、セレクタの
選択状態を説明する図、第４図は、本実施例のイメージ
メモリの書込み制御装置のタイムチャートである。５・・・コントローラ、９・・・イメージメモリ部、１１・・・イメージメモリ、１２・・・ランチ回路、１３・・・ＯＲ回路、１４・・・ＥＸＯＲ回路、１５・・・セレクタ、１６・・・セレクト回路、１７　・　・　・ＡＮＤゲート、１８　・　・　・ＯＲゲート。

Claims

【特許請求の範囲】

ドットパターンデータを記憶するイメージメモリと、該
イメージメモリのデータを読出し所定のデータと合成す
るデータ合成手段と、前記イメージメモリへクリアデー
タを供給するクリアデータ発生手段と、前記イメージメ
モリのデータが読出された際該読出しの際のアドレス指
定の間に同一アドレスへ前記合成手段の出力データを書
込む第１の書込み制御手段と、前記イメージメモリのデ
ータが読出された際該読出しの際のアドレス指定の間に
同一アドレスへ前記クリアデータ発生手段の出力データ
を書込む第２の書込み制御手段とを有することを特徴と
するイメージメモリの書込み制御装置。