JPH01234248A - ２色プリンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、各色毎に印刷情報のメモリを備えて２色の印
刷が可能なプリンタに関する。

［従来の技術］ 従来、ホストコンピュータ等から送られてくるコードデ
ータ等の文章情報を内部のメモリ上にビットイメージと
して展開し、然る後、このビット情報を読み出して可視
出力する方式の２色レーザビームプリンタが知られてい
る。従来のこの種のプリンタにおいては、２色毎に出力
すべとビットイメージを記憶するメモリを有している。

例えば、１ラインにおいて２色ビットイメージ（文字情
報や画像情報）を印刷するときは、まず、第１色目のビ
ットイメージを第１メモリから読み出し、感光体ドラム
に対して帯電、露光、現像を行い、次に、第２色目のビ
ットイメージを第・２メモリから読み出し、感光体ドラ
ムに対して帯電、露光、現像を行っている。

このため、２色レーザプリンタにおいてメモリに対する
アクセスはビットイメージの読み出しが２回、ビットイ
メージの書き込みが２回の計４回となる。

［発明が解決しようとする課題］ ところが、これらのビットイメージはメモリと接続する
共通バスにより入出力されるので、上記４回のメモリア
クセスを時系列的に行わなければならない。また、感光
体へのレーザ露光タイミングが各色毎に異なることも加
わって、上記メモリに対するアクセスのタイミング制御
が複雑になってしまう問題が従来の多色ブリ°ンタには
あった。

この結果、感光体を露光するレーザ発光素子の取付誤差
の影響による露光タイミングずれを、メモリの読み出し
タイミングで調整しにくいという問題点もあった。

そこで、本発明の目的は上述の問題点を解消し、メモリ
に対するアクセスタイミングの調整が容易なプリンタを
提供することにある。

［課題を解決するための手段］ このような目的を達成するために、本発明は、第１色の
印刷情報を記憶する第１記憶手段と、第２色の印刷情報
を記憶し、第１記憶手段とアドレス構成が同一の第２記
憶手段と、第１記憶手段および第２記憶手段から第１色
の印刷情報および第２色の印刷情報を第１色の印刷情報
の印刷タイミングに同期して同時に読み出し手段と、読
み出された第２色の印刷情報の印刷タイミングを第１色
の印刷情報の印刷タイミングに対して所定時間遅延させ
るタイミング調整手段とを具えたことを特徴とする。

［作　用］ 本発明は、第１および第２の記憶手段から第１色の印刷
情報の印刷タイミングに同期して第１および第２の印刷
情報を同時に読み出し、第１色目の印刷情報を印刷する
と共に、タイミング調整手段により印刷タイミングが遅
延調整されて第２色の印刷情報を印刷する。また、第１
記憶手段と第２記憶手段のアドレスが同一なので読み出
し手段は１回の読み出し支持を行なえばよく、従来より
読み出し回数が減少する。さらには、本発明においては
第１色と第２色の印刷タイミングの調整をタイミング調
整手段により１回行なえばよいのでメモリのアクセスタ
イミングの調整が非常に容易となる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明実施例の機能構成を示す。

第１図において、１００は２色し−ザビームプリンタ全
体の制御を行う中央演算処理装置（ｃｐｕ）であり、リ
ードオンリメモリ（ＲＯＭ）　１０３に記憶されている
制御プログラムを実行する。

１０２ａは第１色目のビットイメージを格納するランダ
ムアクセスメモリ（ＲＡＭ）である。ＲＡＭ１０２ａに
は例えばページ単位の印刷ドツト位置と対応させてビッ
ト情報が格納されている。

１０２ｂは第２色目のビットイメージを格納するＲＡＭ
である。ＲＡＭ１０２ｂもＲＡＭ１０２ａと同様にペー
ジ単位の印刷ドツト位置と対応させてビット情報が格納
されている。本例においては２色の印刷を行うために、
第１色目のドツトを印字する箇所においては第２色目の
ドツトは印字しない。

同一行に第１色目と第２色目のビットイメージが存在す
ることを考え、従来例においては１行の第１色目のビッ
トイメージを読み出した後に同一行における第２色目の
ビットイメージを読み出していたが、本例においてはＲ
ＡＭ１０２ａ　、　１０２ｂから２色のビットイメージ
を同時に読み出すようにしている。バッファメモリ１０
６は印刷を行うデータ１０５に対して第２色目の印刷タ
イミングを調節するためのバッファメモリであり、第１
色目と同時に読み出された第２色目のビットイメージを
格納する。

このような動作におけるＲＡＭ１０２ａおよびＲＡＭ１
０２ｂおよびバッファメモリに対する読み出し／書き込
みの指示をメモリリード／ライト回路１０１が行う。

次に本実施例の動作説明を行う。

ホストコンピュータなどの外部機器からデータ入力部１
０７、例えばインターフェースにおいて受信されたコー
ド形態の文字情報は、ＣＰＩＩｌｏｏによりビットイメ
ージ形態のドツト情報に変換される。

この手順は公知であり、詳細な説明を省略する。

ビットイメージに変換されたドツト情報は指定された色
および所定量毎、並列にメモリリード／ライト回路１０
１を経由して、ＲＡＭ１０２ａおよび１０２ｂに記憶さ
れる。

一方、データ出力部１０５はある行の第１色目の印刷開
始に第１色用の水平同期信号を発生する。

この水平同期信号に基いて、ＣＰＵ１００がメモリリー
ド／ライト回路１０１に対して起動を指示する。

また、ＣＰＵ１００はＲＡＭ１０２ａおよび１０２ｂの
読み出し指示（リード信号）および読み出しアドレスの
指定を行う。

メモリリード／ライト回路１０１は、ＣＰＵ１００から
のリード信号を受信すると、ＲＡＭ１０２ａおよびＲＡ
Ｍ１０２ｂに対してＲ／Ｗ信号を転送し、ＲＡＭ１０２
ａからは第１色目のドツト情報を出力させ、ＲＡＭ１０
２ｂからは第２色目のドツト情報を出力させる。

第１色目のドツト情報はデータ出力部１０５に送信され
て第１色目の印刷に用いられる。

一方、第２色目のドツト情報はＲＡＭ１０２ｂからバッ
ファメモリ１０６に転送され、−時記憶される。

このバッファメモリ１０６に対する書き込み指示もメモ
リリード／ライト回路１０１によりなされる。

以下同様の手順を繰り返し、印刷の１行分の第１色目ド
ツト情報はデータ出力部１０５に送信され、第２色目の
ドツト情報がバッファメモリ１０５に格納される。

次に、一定時間の経過後、第２色目ドツト情報の印刷タ
イミングになったときに、メモリリード／ライト回路１
０１の指示によりバッファメモリ１０６から第２色目の
ドツト情報が順次にデータ出力部１０５に転送される。

ＣＰＵ１００はデータ出力部１０５からの水平同期信号
を受信したときに、ＲＡＭ１０２ａ、ＲＡＭ１０２ｂの
読み出し指示および読み出しアドレスの同時指定を行う
だけなので、ＲＡＭ１０２ａ、１０２ｂに対するアクセ
ス回数が書き込み２回、読み出し１回の計３回となり、
従来の４回と比べるとアクセス回数が減少する。

さらに、本例においては、バッファメモリ１０６から第
２色目のドツト情報を出力するようにしているので、プ
リンタ内の各種機器の制御を行っているＣＰＵ１００の
制御指示を阻害することなく、ＣＰＵ１００とは無関係
に、データ出力部１０５の印刷タイミングに合わせてバ
ッファメモリ１０Ｂを出力制御できる。

第２図は第１図示のメモリリード／ライト回路ｌｏｔの
詳細な回路構成を示す。

第２図において、１はｃｐｕｉｏｏよりの起動信号２、
リード／ライト（Ｒ／Ｗ）信号３によって起動されるタ
イミング発生回路であり、ＲＡＭ１０２ａおよび１０２
ｂの書き込み／読み出しくリード／ライト）のタイミン
グ制御を行う。

タイミング発生回路１は第３図から第５図に示すタイミ
ングで後述の各信号を発生すればよく、フリップフロッ
プ等を用いて構成すればよい。簡単な構成とするときに
はＲＯＭを用いて、ＲＯＭに発生すべき信号タイミング
を書き込み、カウンタによりＲＯＭのアドレス指示を行
って順次に発生信号を読み出すとよい′。

６はＲＡＭ１０２ａ、１０２ｂに記憶するドツト情報に
対して所定の演算処理を行うための論理演算ユニットで
あり、ＣＰＩＩｌｏｏの負担を軽減するためにＣＰＵ１
００とは別個に設けている。ドツト情報に対する演算処
理をＣＰｔ１１００において行う場合には特に設ける必
要はない。

論理演算ユニットはＲＡＭ１０２ａ、１０２ｂから読み
出されたドツト情報に対して、コマンドレジスタ７゜８
により指示される混色防止の演算処理を行って再びＲＡ
Ｍ　１０２ａ、１０２ｂに再記憶する。タイミングコン
トローラ１は論理演算ユニット６に対するＲＡＭ１０２
ａ、１０２ｂの動作指示をも行う。

ＲＡＭ１０２ａおよびＲＡＭ１０２ｂはＣＰＵ１００と
アドレスバスが接続されており、アドレスバス１０の１
２ビットとのうちの最下位ビット八〇を除＜１１ビツト
が用いられている。また、ＲＡＭ１０２ａとＲＡＭ１０
２ｂは同一のアドレスを持っている。ＣＰＵ１００側で
はアドレスバス１０の最下位ビットの値によりＲＡＭ１
０２ａおよび１０２ｂに対する切り換え指示を行う。

第６図に示す２色の印刷情報“あいうえおか・・・”を
印刷する場合、第１色目の文字情報“あ”および“か”
に相当するビットイメージパターン（ドツト情報）がＲ
ＡＭ１０２ａの各アドレスに印刷位置と対応して格納さ
れる。同様に、ＲＡＭ１０２ｂには第２色目の文字情報
“いうえお・・・”が記憶される。

次に、メモリリード／ライト回路１０１で用いられる各
種のタイミング信号について説明する。

ＲＡＭ１０２ａ、１０２ｂに対するリード／ライト信号
１８は、レベル″Ｈ″で読み出し、レベル“Ｌ”で書き
込みが行われる。

出力イネーブル信号は、データ選択回路９の出力を許可
する信号線であり、アドレスバスの最下位ビットＡＯが
“Ｌ”レベルのとき、すなわち、アドレスが偶数番地の
とき、ＲＡＭ　１０２　ｂと接続するデータバス１４が
選択され、その出力は出力イネーブル信号１９が“Ｌ”
レベルのとき出力許可される。

この切り換え指示によりＲＡＭ１０２ａ、１０２ｂの出
力データがデータバス１４．１５を介して論理演算回路
６に人力される。

ここで、論理演算回路６の出力データはデータバス１４
．１５を介してそれぞれＲＡＭ１０２ａ、１０２ｂの人
力データとなる。ラッチ信号３３はレジスタ２２に対し
てＲＡＭ１０２ａの出力データ１４をラッチするための
指示信号であり、ラッチ信号３３によりレジスタ２２は
データ１４をラッチし、その出力２９は第１色目のドツ
ト情報としてデータセレクタ２４に人力される。

２６はファーストインファーストアウト（ＦＩＦＯｌ型
のバッファメモリ１０８へのライト信号である。バッフ
ァメモリ１０６のリード信号２８によりバッファメモリ
１０６の出力３０は第２色目のドツト情報としてデータ
セレクタ２４に人力される。２７はデータセレクタ２４
へ人力される、レジスタ２２の出力データ２９と、バッ
ファメモリ１０６の出力データ３０を選択する選択信号
であり、選択されたデータは出力３１となり、ビデオ信
号変換部２５へ人力される。

ビデオ信号変換部２５は並列のデジタル信号の人力デー
タ３１を直列の印字ヘッドを駆動するためのビデオ信号
３２とし５て出力するとともに、ビデオ信号の１ページ
におけるライン数を制御し、ライン数をカウントして選
択信号２７およびバッファメモリリード信号２８を制御
する。２１はレジスタ２２にデータ１４を、またバッフ
ァメモリ２３にデータ１５を転送する際の転送信号であ
る。

第３図は本実施例がＲＡＭ１０２ａ、ｌ０２ｂ上にビッ
トイメージを展開するときの動作タイミングを示す。

第３図において、ＣＰＬＩｌｏｏは展開する前にコマン
ドレジスタ７．８に論理演算回路６に対しての命令（本
例においては混色防止命令）をセットしておく。例えば
コマンドレジスタ７には論理６算ユニツトのＡ端子人力
の反転レベルとＢ端子人力レベルのアンドを計算し、計
算結果をＣ端子に出力するという命令を、コマンドレジ
スタ８には上記Ａ端子入力とＤ端子人力のオア計算を行
い、計算結果をＥ端子に出力する命令をセットする。

ＣＰＩＩｌｏｏはアドレス１０にアドレスを、データバ
ス１１にビットデータを出力する（タイミングＴｌ）。

同時に、ＣＰＵ１００はＲ／Ｗ信号３をライト指示、す
なわち、レベル“Ｌ“にし起動信号２を真（”し”レベ
ル）にする（タイミングＴ２）。

これによりタイミング発生回路１はメモリリード／ライ
ト信号１８をレベル“Ｈ“にしてＲＡＭ１０２ａ。

１０２ｂに対して演算処理のためのデータリート動作を
開始する（タイミングＴ３）。

ＲＡＭ１０２ａ、１０２ｂの出力データ１４．１５がメ
モリのリードアクセス時間後、確定する（タイミングＴ
４）と、論理演算回路６はあらかじめ設定しであるコマ
ンドレジスタの内容に従い、命令を実行し、データ１６
．１７を出力する（タイミングＴ５）。

タイミング発生回路１はメモリリート／ライト信号１８
をライト、すなわち、レベル“し”に設定し、ＲＡＭ１
０２ａ、１０２ｂに演算結果１６．１７を書ぎ込む（タ
イミングＴ６）。

その後タイミング発生回路１はメモリリード／ライト信
号１８をレベル“Ｈ”として書き込み動作を完了すると
共に、アクセス終了信号２０を真（レベル’Ｌ”　）に
してＣＰＩＩｌｏｏに終了を伝える。

第４図は本実施例のＲＡＭ１０２ａ、１０２ｂから印刷
用のドツト情報を読み出す動作タイミングを示す。

第４図において、ＣＰＩＩｌｏｏはデータ出力部１０５
から水平同期信号（不図示）を受信するとアドレスバス
１０に読み出しアドレスを出力する（タイミングＴｌ１
）。同時にＲ／Ｗ信号３をリードすなわちレベル″Ｈ″
、起動信号２を真（レベル“Ｌ″）にし、転送信号２１
を真（レベル“Ｌ”）にし、ＲＡＭ１０２ａ、１０２ｂ
のリード動作を開始する（タイミングＴ１２）。

ＲＡＭ１０２ａ、１０２ｂの出力データ１４．１５はメ
モリのリードアクセス時間後、確定する（タイミングＴ
１３）と、タイミング発生回路１はラッチ信号３３．バ
ッファメモリライト信号を真（レベル“Ｌ”）にし、デ
ータ１４．１５をそれぞれバッファメモリ１０６゜レジ
スタ２２に格納する（タイミングＴ１４）。

その後タイミング発生回路１はラッチ信号３３゜バッフ
ァメモリライト信号をレベル“Ｈ”にして出力データ１
４．１５の格納を終了するとともに、終了信号２０を真
にしてＣＰＵ１００にドツト情報の読み出しの終了を伝
える。

第５図は本実施例の水平１ライン分のビデオ信号を送出
する動作タイミングを示す。

第５図において、まず水平同期信号に第１色目のドツト
情報、ここではＲＡＭ１０２ａのデータがレジスタ２２
．セレクタ２４を通してビデオ信号変換部２５に人力さ
れ、ビデオ信号に変換されて出力されていく（タイミン
グ７２１　ＮＴ２２）。

このとき、まだ第２色目のビデオ信号を出力する印字タ
イミングにないので、セレクタ２４のセレクト信号２７
はレベル“Ｈ”のままでレジスタ２２側を選択するとと
もに、第２色目のビデオ信号を送出せず、セレクタ２４
からはブランク信号が送出される（タイミングＴ２３）
。

その後、第２色目のビデオ信号出力可能な印字タイミン
グに達すると、ビデオ信号変換部２５はセレクト信号２
７をレベル“Ｌ“にして第２色目のデータが格納されて
いるバッファメモリ１０６を選択し、第２色目のビデオ
信号を出力していく（タイミングＴ２４）。

このように、本実施例のＲＡＭ１０２ａ、１０２ｂから
の読み出しに関しては、ＣＰＵ１００は第１色目のドツ
ト情報のアドレス指示および読み出し指示のみで第２色
目のドツト情報をデータ出力部１０５からの指示で読み
出すことができる。このため、ＣＰｔ１１００の演算処
理ステップ数が減少し、ＣＰｔ１１００にとっては負荷
が低減する。また、データ出力部１０５側にとってはデ
ータ出力部１０５側からの指示で第２色目のドツト情報
を読み出せるので、印字ヘッド（レーザ発光素子）の取
付精度に応じて第２色目のドツト情報を読み出すことが
可能である。

また、ＲＡＭ１０２ａ、１０２ｂから同時にドツト情報
が読み出されるので、ＣＰＵ１００側ではＲＡＭ１０２
ａ、１０２ｂに対するドツト情報の書き込みタイミング
に幅ができ、Ｒへ旧０２ａ、１０２ｂに対するアクセス
のタイミング調整も容゛易となる。

なお、本実施例においてはデータバス１０，１４．１８
は８ビツトとして説明しているが、１６ビツトや３２ビ
ツトでもよいことは言うまでもなく、バッファメモリ１
０８はＦＩＦＯメモリとして説明したが、通常に使用さ
れるメモリでダブルバッファにて構成し、ＲＡＭ１０２
ａ　、　１０２ｂ側とデータ出力部側を切り列すように
してもよい。

さらに、本実施例においては１木のビデオ信号にて２色
の信号を時分割にて印字ヘッドへ出力しているが、２本
のビデオ信号で各色の印字ヘッドへ出力してもよいこと
は言うまでもない。

［発明の効果］ 以上、説明したように、本発明によれば、ドツトパター
ンに展開されたメモリからデータを読み出し、ビデオ信
号に変換する際、２色の各色に対応するメモリを同時に
読み出し、第１色番１実時間でビデオ変換し出力すると
共に、第２色のデータはタイミング調整手段としてのバ
ッファメモリに格納されていくことにより読み出し手段
としての中央演算処理装置のメモリに対するアクセス回
数が半減できる効果がある。

また、第２色の印字タイミングの制御においても、第２
色のデータはバッファメモリに格納されているため、印
刷部側の指示により読み出しが可能となり、印刷データ
の読み出しタイミング制御が容易になる効果がある。

【図面の簡単な説明】

第１図は本発明実施例の機能構成を示すブロック図、 第２図は本発明実施例の具体的構成を示す回路図、 第３図〜第５図は本発明実施例の動作タイミングを示す
タイミングチャート、 第６図は本発明実施例の印刷側とＲＡＭ１０２ａ、１０
２ｂの記憶内容の対応関係を示す説明図である。 １・・・タイミング発生回路、 ２・・・起動信号、 ６・・・論理演算回路、 ７．８・・・コマンドレジスタ、 ２４・・・データセレクタ、 ２５・・・ビデオ信号変換部、 １００・・・ＣＰＵ、 １０１　・・・メモリリード／ライト回路、１０２ａ、
１０２ｂ　・−ＲＡＭ　。 １０６・・・バッファメモリ。 不茫ロ月冥化イ列の漬尊邑フ゛口・りｌ第１図 アドレスバス　ｉ。 ｌ ＲＡＭソくフＪう゛コク１４．１５ 杢屓５０月デ宏邑イダ１Ｊｆ′）タイミンク−ヒイート
第３図

Claims (1)

1. 【特許請求の範囲】 １）第１色の印刷情報を記憶する第１記憶手段と、 第２色の印刷情報を記憶し、前記第１記憶手段とアドレ
   ス構成が同一の第２記憶手段と、前記第１記憶手段およ
   び第２記憶手段から前記第１色の印刷情報および前記第
   ２色の印刷情報を前記第１色の印刷情報の印刷タイミン
   グに同期して同時に読み出し手段と、 当該読み出された前記第２色の印刷情報の印刷タイミン
   グを前記第１色の印刷情報の印刷タイミングに対して所
   定時間遅延させるタイミング調整手段と を具えたことを特徴とする２色プリンタ。