JPH09254440A - 電子写真プリンタ - Google Patents

Abstract

(57)【要約】 【課題】 印刷スループットを向上させ、かつ低コスト
化を実現する。 【解決手段】 コントローラ部２００からの階調データ
を格納するために、２値データをスムージング補間する
ための複数ラインデータ格納用メモリ（ＲＡＭ）２を用
いる。リード／ライト制御回路１は、階調データ印刷モ
ードの場合、ＲＡＭ２から副走査方向にライン数分のビ
ットデータを読み出し、このビットデータを、１画素の
階調データを構成するビット数分だけシフトさせて、コ
ントローラ部より転送される新たな画素の階調データの
ビットデータを挿入し、このデータをＲＡＭ２に再書き
込みする。データ変換制御回路４は、ＲＡＭ２から読み
出された階調データから１画素の階調を表現するための
サブラインデータを作成し、印字ヘッド部５に転送す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子写真プリンタ
に関し、特に、その印刷制御の構成に関する。

【０００２】

【従来の技術】帯電させた感光ドラムを光源によって照
射し、その表面に静電潜像を形成して、この静電潜像に
トナーを付着させて現像し、トナー像を形成してこのト
ナー像を用紙に転写、定着させる電子写真プリンタが用
いられている。

【０００３】図１４は、電子写真プリンタの一例とし
て、一般的なＬＥＤプリンタを示す構成図である。ＬＥ
Ｄプリンタは、図中、左側の破線内に示されるコントロ
ーラ部２００と、図中右側の破線内に示されるエンジン
部１００とから構成される。

【０００４】コントローラ部２００は、外部インタフェ
ース（外部Ｉ／Ｆ）を介して、上位となるパーソナルコ
ンピュータ等の外部機器と接続されており、所定の印字
データの受け渡しを行う機能を有している。即ち、コン
トローラ部２００は、コントローラ１１と操作盤１２か
らなり、それぞれ制御を行うための中央処理装置（ＣＰ
Ｕ）１１ａ、１２ａを備えている。また、コントローラ
部２００は、コマンドインタフェース（コマンドＩ／
Ｆ）およびビデオインタフェース（ＶＩＤＥＯＩ／Ｆ）
を介してエンジン部１００の制御基板１３と接続されて
いる。コントローラ部２００には、図示しないＲＯＭ、
ＲＡＭ等を備えており、コントローラ１１のＣＰＵ１１
ａにより、ビットマップデータに展開された印字データ
がＲＡＭに格納される。

【０００５】プリンタが印字を行う場合、ビットマップ
データは、シリアルデータとして、ビデオインタフェー
スを介して、エンジン部１００より出力されるビデオク
ロック信号に同期してエンジン部１００に送られる。

【０００６】エンジン部１００の制御基板１３には、そ
の主要構成として、エンジン部１００を制御するための
ＣＰＵ１４、印字のためのプログラムが格納されるＲＯ
Ｍ１５、データの一時格納用のＲＡＭ１６、エンジン部
１００の総印字枚数等の装置寿命を管理するためのデー
タが格納されるＥＥ−ＰＲＯＭ１７、ＣＰＵ１４の周辺
回路を構成するＬＳＩ１８等が備えられている。

【０００７】尚、図中、各センサ類やモータ類および電
源部といった構成は、本発明が対象とする構成とは直接
関係がないため、その説明は省略する。

【０００８】図１５は、コントローラ部２００とエンジ
ン部１００とのインタフェース信号の説明図である。イ
ンタフェース信号は、印字データを送受信するためのビ
デオインタフェース信号と、コントローラ部２００から
のコマンドデータをエンジン部１００に送信し、また、
エンジン部１００のステータスを受け取るためのコマン
ドインタフェース信号とからなっている。

【０００９】また、図中、ＷＤＡＴＡ−Ｎ（以下、“−
Ｎ”は負論理を表す）は、主走査方向の印字ドットの有
無を示すビデオデータ信号、ＷＣＬＫ−Ｎは、ビデオデ
ータの同期用のクロック信号、ＬＳＹＮＣ−Ｎは、主走
査同期信号、ＦＳＹＮＣは副走査同期信号、ＬＧＡＴＥ
−ＮはＷＤＡＴＡ−Ｎの有効な範囲を示すゲート信号で
ある。更に、ＰＰＲＤＹは、エンジン部１００がコマン
ドステータス通信可能な状態にあることを示すためのも
ので、同様に、コントローラ部２００が通信可能な状態
にあることを示すＣＰＲＤＹが設けられている。

【００１０】ＰＲＤＹ−Ｎは、エンジン部１００が印字
可能な状態にあることを示し、ＰＲＩＮＴ−Ｎは印刷起
動指令信号である。ＳＣ−Ｎは、コントローラ部２００
からエンジン部１００へのコマンドデータと、エンジン
部１００からコントローラＡへのステータスデータを送
受信するための双方向の信号であり、ＳＣＬＫ−Ｎは、
ＳＣ−Ｎの同期クロック信号である。ＣＢＳＹ−Ｎと、
ＳＢＳＹ−Ｎは、それぞれコマンドとステータスの送受
信のため、ＳＣ−Ｎを、コントローラ部２００およびエ
ンジン部１００が占有していることを示す信号である。
ＥＲＲＯＲ−Ｎは、印字中の紙づまり等のエラー項目を
エンジン部１００が検出すると、これをコントローラ部
２００へと通知するために設けられている。

【００１１】図１６は、コマンドインタフェースのタイ
ミングチャートである。ＰＰＲＤＹとＣＰＲＤＹとがＨ
ＩＧＨレベルになると、通信可能状態となり、コマンド
・ステータスデータは、エンジン部１００より出力され
るシリアルクロック信号ＳＣＬＫ−Ｎに同期してシリア
ルに送受信される。

【００１２】図１７は、印字中におけるビデオインタフ
ェースのタイミングチャートである。即ち、コントロー
ラ部２００の印刷起動指令信号ＰＲＩＮＴ−Ｎが発生す
ると、副走査同期信号と主走査同期信号とが発生して印
字が行われる。例えば、図示例はコントローラＡが、ビ
ットマップデータに展開した時の印字の解像度が300dp
i、エンジン部１００の用紙搬送速度が２インチ／秒の
場合を示し、ライン周期は１．６７ｍｓである。また、
印字の横方向のドット数は２５６０であり、ＷＣＬＫ−
Ｎの周期は０．６４μｓとしている。

【００１３】図１８は、コントローラ部２００のビデオ
インタフェースの構成図である。この構成は、通常の２
値データによる印字の他、１画素当たり複数ビットより
なる階調データも印字可能なものである。

【００１４】図示のコントローラは、中央処理装置（Ｃ
ＰＵ）２１、ＲＡＭ２２、ＤＭＡコントローラ２３、Ｆ
ＩＦＯメモリ２４、バレルシフタ２５、制御回路２６、
マルチプレクサ回路（ＭＵＸ）２７からなる。

【００１５】中央処理装置２１は、コントローラを制御
するためのプロセッサ、ＲＡＭ２２は、印字データを格
納するための大容量のＲＡＭ、ＤＭＡコントローラ２３
はＲＡＭ２２に格納されている印字データをＦＩＦＯメ
モリ２４にＤＭＡ転送するためのコントローラ、ＦＩＦ
Ｏメモリ２４は、ＲＡＭ２２からの印字データを格納す
る先入れ先出しメモリである。

【００１６】バレルシフタ２５は、ＦＩＦＯメモリ２４
から読み出した１ワードの印字データを画素データに分
解して階調印字データを作成する回路である。また、マ
ルチプレクサ回路２７は、バレルシフタ２５から出力さ
れる階調データのうち、特定の１ビットを選択してエン
ジン部１００へ、ビデオデータＷＤＡＴＡとして出力す
る選択回路である。そして、制御回路２６は、コントロ
ーラの各部を制御する制御回路で、バレルシフタ２５か
ら出力される信号ＷＤＡＴＡ3 〜0 のうち、どのビット
を選択するかを指示する信号ＳＥＬを発生するものであ
る。

【００１７】図１９は、階調印刷時の印字データの構成
説明図である。尚、この図示例では、印刷データ１ワー
ド当たり３２ビットとしている。階調データ１ピクセル
当たり２、３、４ビットからなるデータを画素順にＭＳ
Ｂ側より配列している｛図中、１）、２）、３）にそれ
ぞれ示す｝。ここで、ｂ31〜ｂ0 は、ＣＰＵデータバス
のビット順に対応し、ｄ3 、ｄ2 、ｄ1 、ｄ0 は、階調
ピクセルデータの各ビットを示す。また、１ピクセル当
たりのビット数は、バレルシフタ２５に対するシフト量
指令値に対応している。

【００１８】図２０は、階調データ印刷時のビデオイン
タフェースのタイムチャートである。ここでは、ＷＤＡ
ＴＡｄ3 〜ｄO よりなる階調データから１ビットを選択
するためのマルチプレクサ回路２７への指示信号ＳＥＬ
もあわせて記入している。

【００１９】階調データの１ラインを印刷する場合、４
本のサブラインに分割して印刷が行われる。エンジン部
１００では、各サブラインデータをＬＥＤヘッドへ転送
した後に、ＬＥＤヘッドのストローブ信号を発生して感
光ドラムの露光が行われる。これにより、感光ドラム上
に作成される潜像のドット径は、ストローブ時間により
変化するので、各サブライン毎のストローブ時間を変化
させることにより、感光ドラム上に加算して作成された
潜像のドット径は、階調データ値を反映するものとな
る。即ち、任意の１画素は、４本のサブライン上の画素
の合計値で階調が表現される。

【００２０】４ビット／ピクセルの階調データ印刷時に
は、２値データ印刷の場合に比べ、ビデオクロック周波
数は４倍となる。これは、ライン数が４倍となるためで
ある。

【００２１】図２１は、階調データ印刷時の状況説明図
である。この例は、４ビット／ピクセルの階調データ、
１ラインを印刷するとき、エンジン部１００側で２値デ
ータからなる４ライン（サブライン１〜サブライン４）
に分割して印刷し、各ライン毎にＬＥＤヘッドのストロ
ーブ時間を相異なるものとする場合を示している。

【００２２】１）はサブライン１の印刷時である。階調
データのｄ3 に対応するデータのみが選択され、エンジ
ン部１００に転送される。２）はサブライン２の印刷時
である。階調データのｄ2 に対応するデータのみが選択
され、エンジン部１００に転送される。３）はサブライ
ン３の印刷時である。階調データのｄ1 に対応するデー
タのみが選択され、エンジン部１００に転送される。
４）はサブライン４の印刷時である。階調データのｄ0
に対応するデータのみが選択され、エンジン部１００に
転送される。

【００２３】

【発明が解決しようとする課題】上記のように、１画素
４ビットからなるデータのうち、印刷に使用されるデー
タはこのうちの１ビットのみであり、残る３ビットは捨
てられる。このように、１ラインの階調印刷時に、１ラ
イン分のデータエリアを４回読み出す必要がある。即
ち、上述したように、図１８に示したコントローラ部２
００では、マルチプレクサ回路２７において、１ビット
を選択して１ライン当たり４回の読み出しを行ってい
る。その結果、コントローラ部２００のＣＰＵバスがＤ
ＭＡ転送のため占有される割合が大きくなり、ＣＰＵ２
１によるデータ処理性能が低下して印刷スループットが
悪化するという問題が発生する。

【００２４】そこで、このような、１ライン分のデータ
エリアの無駄な読み出しを行わないため、エンジン部１
００において、１ライン分の階調データを格納するメモ
リ素子を設けたものがあった。しかしながら、このよう
な構成をとった場合、上記問題は解決されるものの、コ
ストアップにつながる問題があり、コスト低減化への妨
げとなっていた。

【００２５】このような点から、印刷スループットを向
上させ、かつ、低コスト化を達成することができる電子
写真プリンタの実現が望まれていた。

【００２６】

【課題を解決するための手段】本発明は、前述の課題を
解決するため次の構成を採用する。 〈構成〉外部機器から送られる印刷データに対する印刷
制御を行うコントローラ部と、このコントローラ部から
送られる印刷データに対して印刷処理を行うエンジン部
とからなる電子写真プリンタにおいて、エンジン部は、
コントローラ部より転送された２値データをスムージン
グ補間するための複数のラインデータを格納する複数ラ
インデータ格納用メモリと、階調データ印刷モードの場
合、複数ラインデータ格納用メモリから副走査方向にラ
イン数分のビットデータを読み出し、このビットデータ
に対して、１画素の階調データを構成するビット数分だ
けラインをシフトさせて、コントローラ部より転送され
る新たな画素のビットデータを挿入し、このビットデー
タを複数ラインデータ格納用メモリに再書き込みするリ
ード／ライト制御回路と、複数ラインデータ格納用メモ
リから読み出した階調データより１画素の階調を表現す
るためのサブラインデータを作成するデータ変換制御回
路とを備えたことを特徴とするものである。

【００２７】〈説明〉スムージング印刷用のプリンタ
は、エンジン部に現在印刷しようとする受信ラインの他
に、それより前のライン（印刷済みライン）を数ライン
と、今後印刷すべきラインを数ライン（合計して５ライ
ンあるいは８ライン、または９ライン）を格納できるメ
モリエリアを持ったＲＡＭを備えている。そこで、本発
明では、このＲＡＭに着目し、階調印刷用の資源として
利用する。そして、ＲＡＭへの制御を行うリード／ライ
ト制御回路として、リードモディファイライト制御回路
を用いる。

【００２８】例えば、１画素の階調データが４ビットか
らなるとした場合、コントローラ部は、その階調データ
を４ビットのパラレルデータでエンジン部に転送する。
エンジン部では、リード／ライト制御回路が、複数ライ
ンデータ格納用メモリから、副走査方向（複数ライン上
の同一列アドレス）にライン数分のビットデータを読み
出し、階調データを構成する４ビット分だけシフトさ
せ、新たな階調データの４ビットを挿入して、複数ライ
ンデータ格納用メモリに再書き込みを行う。そして、こ
の読み出し・再書き込み動作を繰り返して印刷処理を行
う。

【００２９】従って、エンジン部に、階調データを格納
するためのメモリを別途に必要としないために低コスト
化が図れ、かつ、コントローラ部でも階調データ１ライ
ンのデータ転送に対してメモリ部の複数回の読み出しを
行うといったことがなく、印刷スループットを向上させ
ることができる。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。 〈構成〉図１は本発明の電子写真プリンタの具体例とし
て、そのエンジン部１００を示す構成図である。

【００３１】図示のエンジン部１００は、リード／ライ
ト制御回路１、複数ラインデータ格納用メモリ（ＲＡ
Ｍ）２、中央処理装置（ＣＰＵ）３、データ変換制御回
路４、印字ヘッド部５を備えている。リード／ライト制
御回路１は、ＣＰＵ３より階調データ印刷モードの指示
を受けた場合、複数ラインデータ格納用メモリ２から副
走査方向（図中の縦方向）にライン数分のビットデータ
を読み出し、このビットデータに対して、１画素の階調
データを構成するビット数分だけ、ラインをシフトさせ
て、コントローラ部２００から転送される新たな画素の
ビットデータを挿入し、このライン数分のビットデータ
を複数ラインデータ格納用メモリ２に再書き込みする機
能を有している。

【００３２】複数ライン格納用メモリ２は、コントロー
ラ部２００より受信したビットマップ化された印字デー
タを格納するビデオＲＡＭであり、図示のようにｎドッ
トのＮライン分（図示例では１０ライン分）のデータを
格納するよう構成されている。尚、以下、この複数ライ
ンデータ格納用メモリ２は単にＲＡＭ２と称す。中央処
理装置３は、エンジン部１００の制御を行うプロセッサ
であり、２値データにおけるスムージング処理モード
や、階調モードの指定をリード／ライト制御回路１に対
して行うものである。

【００３３】データ変換制御回路４は、読み出した階調
データビットデータからビット分解を行って、１画素の
階調を表現するためのサブラインデータを作成する機能
を有する回路である。また、印字ヘッド部５は、インタ
フェース回路、ＬＥＤヘッド、ストローブ信号発生回路
等からなる。ここで、ＬＥＤヘッドは電子写真プリンタ
におけるＬＥＤヘッド部であり、印字のラスタ方向の画
素数に対応する数のフリップフロップ素子からなるシフ
トレジスタ、ラッチ回路、ＬＥＤ素子等から構成され、
また、ストローブ信号発生回路は、ヘッドインタフェー
スからの信号に基づきＬＥＤヘッドへのストローブ信号
を発生する回路である。

【００３４】図２は、本具体例におけるコントローラ部
２００のビデオインタフェースの構成図である。このビ
デオインタフェースは、従来の図１８に示した構成に対
応するものであり、従来回路との相違点は、バレルシフ
タ２５ａの出力はマルチプレクサ回路で選択出力される
ことなく、そのままパラレルデータＷＤＡＴＡ３−Ｎ〜
ＷＤＡＴＡ０−Ｎとして出力されていることである。こ
こで、バレルシフタ２５ａとしては、２値データでスム
ージングを行う場合は１ラインずつ画像データをエンジ
ン部１００のＲＡＭ２に転送するよう制御され、階調デ
ータで印刷を行う場合は、複数ラインずつ画像データを
ＲＡＭ２に転送するように制御可能なものを用いる。こ
の時のライン数は、階調データのビット数（階調が４ビ
ットであれば４）とすることが好ましい。この理由は、
こうすることにより、２値データの時も階調データの時
も１ラインずつの印刷制御ができ、制御が容易になるか
らである。尚、２値データの場合は、エンジン部１００
への信号線としてＷＤＡＴＡ３−Ｎ信号線が用いられる
よう構成されている。

【００３５】また、ＣＰＵ２１ａ、ＲＡＭ２２ａ、ＤＭ
Ａコントローラ２３ａ、ＦＩＦＯメモリ２４ａ、制御回
路２６ａの機能については、図１８に示したＣＰＵ２
１、ＲＡＭ２２、ＤＭＡコントローラ２３、ＦＩＦＯメ
モリ２４、制御回路２６と同様である。

【００３６】図３は、図１のリード／ライト制御回路１
におけるＲＡＭアドレス発生回路の構成図である。図の
回路は、カウンタ回路１０１、１０２、マルチプレクサ
回路１０３からなる。カウンタ回路１０１は、ＲＡＭ２
への書き込みアドレス信号ＷＡ11〜0 を発生するカウン
タ回路、カウンタ回路１０２は、ＲＡＭ２からのデータ
読み出し時のアドレス信号ＲＡ11〜0 を発生するカウン
タ回路である。また、マルチプレクサ回路１０３は、書
き込みアドレス信号ＷＡ11〜0 、読み出しアドレス信号
ＲＡ11〜O のいずれかを選択してＲＡＭ２のアドレス信
号Ａ11〜O を作成する回路である。

【００３７】また、図３中、ＣＬＫはカウンタ回路１０
１、１０２への供給クロック信号、ＷＣＮＴ−ＥＴは、
カウンタ回路１０１のカウントイネーブル信号、ＲＣＮ
Ｔ−ＥＴはカウンタ回路１０２のカウントイネーブル信
号、ＷＡ−ＳＥＬは、マルチプレクサ回路１０３のデー
タ選択指示信号である。

【００３８】図４は、リード／ライト制御回路１におけ
るＲＡＭ周辺回路の構成図である。図において、ＲＡＭ
２は、図１におけるＲＡＭ２を示しており、アドレスポ
ートＡ、書き込みデータ入力ポートＤＩ、読み出しデー
タ出力ポートＤＯ、データ書き込み指示信号入力端子Ｗ
を備えている。また、図中、破線枠で示す回路がＲＡＭ
周辺回路であり、これは、マルチプレクサ回路１０４、
１０５、フリップフロップ回路１０６、インバータ回路
１０７、ＯＲ回路１０８、ＡＮＤ回路１０９からなる。

【００３９】マルチプレクサ回路１０４、１０５は、Ｃ
ＰＵ３（図１参照）より出力されるモード設定信号ＣＰ
Ｕ−ＡＣＣ信号がＬＯＷレベルの時、ＲＡＭ２に供給す
るアドレス／入力データをＡ11〜0 、ＤＩ9 〜0 とし、
ＣＰＵ−ＡＣＣ信号がＨＩＧＨレベルの時、ＲＡＭ２に
供給するアドレス／入力データを、ＣＰＵ３より出力さ
れるＣＰＵアドレス信号ＣＰＵ−Ａ11〜0 とＣＰＵデー
タ信号ＣＰＵ−Ｄ9 〜0 とに切り換えるための選択回路
である。

【００４０】フリップフロップ回路１０６は、ＲＡＭ２
の読み出しデータ出力ＤＯ9 〜0 をラッチしてＬＤＯ9
〜0 信号を作成する機能を有している。また、インバー
タ回路１０７はモード設定信号ＣＰＵ−ＡＣＣを反転し
てＯＲ回路１０８に出力し、ＯＲ回路１０８は、インバ
ータ回路１０７の出力と、ＣＰＵ−ＣＥ−Ｎ信号および
ＣＰＵ−ＷＲ−Ｎ信号とを入力し、その論理和演算結果
をＡＮＤ回路１０９に出力する回路である。ＡＮＤ回路
１０９は、ＯＲ回路１０８の出力とＷＲ−Ｎ信号との論
理積演算を行い、その結果をＲＡＭ２のデータ書き込み
指示信号入力端子Ｗに出力する回路である。

【００４１】また、ＣＰＵ−ＣＥ−Ｎ信号は、ＣＰＵ３
のアドレス信号の上位ビット（ＣＰＵ−Ａ15〜12）をデ
コードして作成されるものである。そして、ＣＰＵ−Ｗ
Ｒ−Ｎ信号はＣＰＵ３より出力されるライト信号であ
り、ＷＲ−Ｎは、リード／ライト制御回路１への図示省
略したタイミング制御回路から出力されるＲＡＭ２への
データ書き込み指示信号である。

【００４２】ＲＡＭ周辺回路では、このように、ＣＰＵ
３から出力されるモード設定信号ＣＰＵ−ＡＣＣに基づ
いてＲＡＭ２へのアドレスおよび書き込むデータの選択
が行えるようになっている。即ち、このような構成は、
モード設定信号ＣＰＵ−ＡＣＣをＨＩＧＨレベルとする
ことで、エンジン部１００のＣＰＵ３の制御による印字
動作を可能とするためのものであるが、本発明では、こ
の制御について直接関係がないため、その説明は省略
し、図中、一点鎖線で示すデータの流れのみを説明の対
象とする。

【００４３】図５〜図７は、リード／ライト制御回路１
におけるＲＡＭデータ作成回路の構成図である。図示の
ＲＡＭデータ作成回路は、図５に示すインバータ回路１
１０〜１１３およびフリップフロップ回路１１４〜１１
７と、図６、図７に示すマルチプレクサ回路１１８〜１
２７とからなる。

【００４４】図５に示すインバータ回路１１０〜１１３
は、それぞれ、コントローラ部２００からの信号ＷＤＡ
ＴＡ３−Ｎ〜ＷＤＡＴＡ０−Ｎを入力して、その反転出
力をフリップフロップ回路１１４〜１１７に送出するも
のであり、フリップフロップ回路１１４〜１１７は、そ
れぞれインバータ回路１１０〜１１３の出力をラッチし
てラッチデータ出力ＬＷＤＡＴＡ3 〜0 として出力する
ものである。

【００４５】また、図６、７に示すマルチプレクサ回路
１１８〜１２７は、それぞれ、ＣＰＵ３より出力される
モード設定信号ＯＰ1 、ＯＰ0 の論理値に基づき、ラッ
チデータ出力ＬＷＤＡＴＡ3 〜0 およびデータＬＤＯ9
〜0 のいずれかを選択して、ＲＡＭ２への書き込みデー
タ入力となるデータＤＩ9 〜0 を出力する選択回路であ
る。即ち、各マルチプレクサ回路１１８〜１２７には、
フリップフロップ回路１０６（図４参照）のデータＬＤ
Ｏ9 〜0 、またはこれらのデータＬＤＯ9 〜0とフリッ
プフロップ回路１１４〜１１７（図５参照）のデータＬ
ＷＤＡＴＡ3 〜0 とが入力され、その選択出力は、マル
チプレクサ回路１０５（図４参照）で選択されて、ＲＡ
Ｍ２の書き込みデータ入力ＤＩに入力されるようになっ
ている。

【００４６】図８は、ＲＡＭデータ作成回路の機能を模
式的に示した説明図である。図示のように、ＣＰＵ３よ
り出力されるモード設定信号ＯＰ1 、ＯＰ0 の論理値の
組み合わせが、“００”“０１”“１０”“１１”の場
合、それぞれをＳＨＲ、ＮＯＰ、ＲＯＲ、ＳＨＲ４とす
る。そして、図６、７におけるマルチプレクサ回路１１
８〜１２７の入力Ｃ3 〜Ｃ0 が、各モードに対応してい
る。例えば、マルチプレクサ回路１１８で説明すると、
入力Ｃ3 （ＯＰ1 ，ＯＰ0 ＝１，１）がＳＨＲ４、入力
Ｃ2 （ＯＰ1 ，ＯＰ0 ＝１，０）がＲＯＲ、入力Ｃ1
（ＯＰ1，ＯＰ0 ＝０，１）がＮＯＰ、Ｃ0 （ＯＰ1 ，
ＯＰ0 ＝０，０）がＳＨＲに対応しているものである。

【００４７】先ず、ＳＨＲの場合は、２値データのスム
ージング処理におけるデータシフト処理のモードであ
る。次に、ＮＯＰの場合は、データシフトなしのモード
であり、ＲＯＲの場合は、１ビットずつシフトし、か
つ、循環するモードである。また、ＳＨＲ４は、階調モ
ード時のシフトであり、４ビットずつシフトすると共
に、新たなデータＷＤＡＴＡ3 〜0 をＤＩ7 〜ＤＩ4 に
入力している。

【００４８】このようにして、２値データのスムージン
グ処理のモードおよび階調モードのいずれの場合もモー
ド設定信号によって切り換え可能に構成されている。

【００４９】図９は、データ変換制御回路４の構成図で
ある。図示の回路は、データ変換回路４０１、ラッチ回
路４０２、シフトレジスタ列４０３、論理演算回路４０
４、マルチプレクサ回路４０５、４０６、ＬＥＤヘッド
インタフェース回路４０７である。尚、図中、フリップ
フロップ回路１０６は、図４にて示したフリップフロッ
プ回路１０６である。

【００５０】データ変換回路４０１は、ラッチしたＲＡ
Ｍ２の読み出しデータのビット順を並べ換える回路であ
り、この詳細については後述する。また、ラッチ回路４
０２は、データ変換回路４０１の出力ＳＲ−ＤＡＴＡ8
〜0 をラッチする回路であり、そのラッチ出力ＳＲ−Ｄ
8 〜0 をスムージング処理用のシフトレジスタ列４０３
に出力すると共に、階調データ処理用のマルチプレクサ
回路４０５に出力するよう構成されている。また、論理
演算回路４０４は、シフトレジスタ列４０３に格納され
た画素データの配置状況を論理演算して、スムージング
処理された印字データを作成するための論理演算を行う
回路である。

【００５１】マルチプレクサ回路４０５は、階調データ
から１ビットのみを選択するためのマルチプレクサであ
る。また、ＳＥＬ1 、ＳＥＬ0 信号は、階調データの何
ビット目のデータを使用するか制御するための信号で、
上述した図２０のタイムチャート中にＳＥＬ信号として
記載されており、階調印刷データを構成するサブライン
１〜４のヘッド転送データに対して、“１１”“１０”
“０１”“００”の値となる。

【００５２】マルチプレクサ回路４０６は、通常の２値
印刷モード時と階調データ印刷モード時でＬＥＤヘッド
に転送するデータを切り換えるためのマルチプレクサで
ある。また、ＬＥＤヘッドインタフェース回路４０７
は、印字ヘッド部５とのインタフェース回路である。

【００５３】図１０は、データ変換回路４０１の構成図
である。図中、４０１ａ、４０１ｂは、４to１マルチプ
レクサ回路で、Ｂ，Ａ端子は選択データを指示する信号
入力である。また、マルチプレクサ回路４０１ｃは、Ｓ
端子がＨＩＧＨレベルの時、Ｂ端子入力データがＹ端子
より出力されるよう構成されたマルチプレクサである。
また、マルチプレクサ回路４０１ｃにおけるＧ端子はゲ
ート信号入力端子である。

【００５４】ＳＨＲ４−ＭＯＤＥ信号は、階調印刷を行
うとき、コントローラ部２００により発生される印刷モ
ード指令信号であり、図６〜８においてＯＰ1 、ＯＰ0
信号がそれぞれ“１１”となるときにアクティブとな
る。ＬＢ１９−ＳＥＬ信号は、ＲＡＭ２より読み出した
データが、ＲＡＭデータ作成回路のマルチプレクサ回路
１１８〜１２７により更新された後のデータであると
き、ＬＯＷレベルとなる信号で、図示しない制御回路に
より発生される。

【００５５】次に、本具体例の動作について説明する。
先ず、ＲＡＭアドレス発生回路（図３参照）の動作につ
いて説明する。

【００５６】図１１は、ＲＡＭアドレス発生回路のタイ
ムチャートである。クロック信号ＣＬＫに同期するカウ
ンタイネーブル信号ＲＣＮＴ−ＥＴとＷＣＮＴ−ＥＴと
がカウンタ回路１０２および１０１にそれぞれ入力され
ると、ＲＡＭ２の読み出しアドレスＲＡ11〜0 に、例え
ばａ、ｂ、ｃ、ｄ、ｅなる信号値が発生し、ＲＡＭ２の
書き込みアドレスＷＡ11〜0 にｆ、ｇなる信号値が発生
するものとする。ここで、破線にて示される区間がＷＣ
ＬＫ−Ｎの一周期区間を示し、このサイクルが電子写真
プリンタの印字中に連続して行われる。

【００５７】また、アドレス選択信号ＷＡ−ＳＥＬによ
って最終的なＲＡＭ２へのアドレス値が作成され、例え
ば、ｆ、ａ、ｂ、ｃ、ｄ、ｇ、ｅ、…として示されるア
ドレス列が得られる。更に、ＷＣＬＫ−Ｎに同期してコ
ントローラ部２００よりビデオデータＷＤＡＴＡ−Ｎが
出力される。このビデオデータはＷＣＬＫ−Ｎの立ち上
がりタイミングにてラッチされる。

【００５８】図１２はＲＡＭ２の読み出し・書き込み処
理のタイムチャートである。尚、この処理は、上述した
図４のＲＡＭ周辺回路および図５、６、７のＲＡＭデー
タ作成回路の動作に相当するものである。

【００５９】ＲＡＭ２のアドレスＡ11〜0 にアドレス列
ｆ、ａ、ｂ、ｃ、ｄ、ｇ、ｅ、…のそれぞれに対して読
み出しデータ列Ｆ、Ａ、Ｂ、Ｃ、Ｄ、Ｇ、Ｅ、…が発生
する。この信号をラッチ用クロック信号ＬＡＴＣＨ−Ｃ
ＬＫにてラッチした信号がＬＤＯ9 〜0 である（図４参
照）。

【００６０】ＬＷＤＡＴＡ3 〜0 は、図５に示したよう
に、ＷＤＡＴＡ3 〜0 をＷＣＬＫ−Ｎの立ち上がりエッ
ジでラッチしたものである。また、図６、７に示したよ
うに、ＬＤＯ9 〜0 とＬＷＤＡＴＡ3 〜0 からＲＡＭ２
の書き込みデータＤＩ9 〜0が作成される。即ち、ＬＤ
Ｏ9 〜0 の例えば信号値Ｇに対してＧ′なるＤＩ9 〜0
が作成され、このデータがＲＡＭ２の書き込み指示信号
ＷＲ−ＮによってＲＡＭ２に格納される。

【００６１】このような読み出し・書き込み処理におい
て、階調モード（図８で示すＳＨＲ４）の場合を更に具
体的に説明する。

【００６２】今、ＲＡＭ２が図１に示したように、少な
くとも８ライン×ｎドット分のデータを格納することが
できる構成であるとする。このような構成において、リ
ード／ライト制御回路１は、（図における縦方向の）８
ビット（ａ01、ａ11、ａ21、ａ31、ｂ01、ｂ11、ｂ21、
ｂ31）を新たに読み出し、４ビットシフトすると共に、
今回コントローラ部２００より受信した４ビット（ｃ0
1、ｃ11、ｃ21、ｃ31）を追加して、（ｂ01、ｂ11、ｂ2
1、ｂ31、ｃ01、ｃ11、ｃ21、ｃ31）のデータに変換
し、これを再書き込みする。尚、図１中のＲＡＭ２デー
タの格納イメージは再書き込み後のものである。これに
より、一度に４ビットずつの書き込みが可能となる。

【００６３】尚、上記の書き込み単位は、ＲＡＭ２のラ
イン数が大きい場合（例えば１６ライン以上格納可能な
場合）は、８ビットずつ行ってもよい。ただ、この場合
は、２ラインずつとなるので、４ビットずつの場合より
も制御が若干複雑となる。

【００６４】特に、階調数が４でライン数が８である場
合は、ＲＡＭ２にデータを書き込む制御と、ＲＡＭ２か
らデータを読み出す制御を別々のアドレスで行うことが
可能であるため、より高速の制御を行うことができる。

【００６５】図１３は、データ変換制御回路４の動作を
示すタイムチャートである。ＲＡＭ２のアドレスＡ11〜
0 に、アドレス列ｆ、ａ、ｂ、ｃ、ｄ、ｇ、ｅ、…のそ
れぞれに対して読み出しデータ列Ｆ、Ａ、Ｂ、Ｃ、Ｄ、
Ｇ、Ｅ、…が発生する。この信号をラッチ用クロックＬ
ＡＴＣＨ−ＣＬＫにてラッチした信号がＬＤＯ9 〜0 で
ある。即ち、これは、図４および図９で示したフリップ
フロップ回路１０６によって行われる動作である。

【００６６】データ変換制御回路４におけるデータ変換
回路４０１（図９参照）は、ＬＤＯ9 〜0 のビット順を
並べ換えてＳＲ−ＤＡＴＡ8 〜0 信号を作成する。この
信号列をＦ′、Ａ′、Ｂ′、Ｃ′、Ｄ′、Ｇ′、Ｅ′、
…としている。この信号をラッチしてシフトするための
信号がＳＲ−ＣＬＫで、これにより、スムージング処理
を行うための論理演算回路４０４（シフトレジスタ列４
０３）への信号列Ａ′、Ｂ′、Ｃ′、Ｄ′、Ｇ′、
Ｅ′、…が作成される。また、この信号の一部ＳＲ−Ｄ
3 〜0 は、階調データ処理用のマルチプレクサ回路４０
５へ入力される。

【００６７】図示のように、ＲＡＭデータの読み出し・
更新・再書き込み処理（アドレス値ｇ）の繰り返し周期
（図中、破線部）内において、４回の読み出し処理（ア
ドレス値ａ、ｂ、ｃ、ｄに対応）が行われている。

【００６８】２値データ印刷時（スムージング処理時）
には、エンジン部１００のＲＡＭ２内に格納された印字
９ライン分のデータを順次読み出し、論理演算回路４０
４で論理演算してＬＥＤヘッドへの転送データを作成す
る。ここで、コントローラ部２００がエンジン部１００
に対し、１画素分のデータ転送を行う間（ＷＣＬＫ信号
１周期）に、エンジン部１００では、４画素分のデータ
読み出しが行われ、エンジン部１００によるＬＥＤヘッ
ドへのデータ転送速度は、コントローラ部２００からエ
ンジン部１００へのデータ転送速度の４倍となってい
る。このため、コントローラ部２００が、横300dpi×縦
300dpiとして作成した印字データを、ＬＥＤヘッド転送
時には、横300dpi×縦1200dpi として、メインライン１
本に対してスムージング補正のためのサブライン３本を
付加することができる。

【００６９】一方、階調データ印刷時には、エンジン部
１００のＲＡＭ２内に格納された階調データ１ライン分
のデータを順次読み出し、ＳＥＬ1 、ＳＥＬ0 信号によ
り指定されるビット位置のデータをＬＥＤヘッドに転送
する。ＲＡＭ２への書き込み・読み出し等の制御タイミ
ングは、２進データを印刷する場合と同様に、コントロ
ーラ部２００がエンジン部１００に対し、１画素分のデ
ータ転送を行う間（ＷＣＬＫ１周期）に、エンジン部１
００では、４画素分のＲＡＭデータ読み出しが行われ
る。エンジン部１００によるＬＥＤへのデータ転送速度
は、コントローラ部２００からエンジン部１００へのデ
ータ転送速度の４倍となり、コントローラ部２００が作
成した１画素当たり４ビットからなる階調データを１ビ
ットずつに分解してＬＥＤヘッドに２値データとして転
送し、サブラインそれぞれのストローブ時間を可変にし
て露光する処理を、コントローラ部２００の階調データ
１ライン処理時間内に、サブライン４ライン分行うこと
ができる。

【００７０】尚、上記具体例では、階調データを構成す
るためのビット数として４ビットの場合を説明したが、
これに限定されるものではなく、他のビット数であって
も同様に適用可能である。

【００７１】また、上記具体例では、電子写真プリンタ
として、ＬＥＤプリンタの場合を説明したが、印刷しう
る階調数に制限がつく欠点を許容すれば、サーマルプリ
ンタ，レーザプリンタにも適用することができる。

【図面の簡単な説明】

【図１】本発明の電子写真プリンタの具体例を示す構成
図である。

【図２】本発明の電子写真プリンタの具体例におけるコ
ントローラ部のビデオインタフェースの構成図である。

【図３】本発明の電子写真プリンタにおけるＲＡＭアド
レス発生回路の構成図である。

【図４】本発明の電子写真プリンタにおけるＲＡＭ周辺
回路の構成図である。

【図５】本発明の電子写真プリンタにおけるＲＡＭデー
タ作成回路の構成図（その１）である。

【図６】本発明の電子写真プリンタにおけるＲＡＭデー
タ作成回路の構成図（その２）である。

【図７】本発明の電子写真プリンタにおけるＲＡＭデー
タ作成回路の構成図（その３）である。

【図８】本発明の電子写真プリンタにおけるＲＡＭデー
タ作成回路の機能説明図である。

【図９】本発明の電子写真プリンタにおけるデータ変換
制御回路の構成図である。

【図１０】本発明の電子写真プリンタのデータ変換制御
回路におけるデータ変換回路の構成図である。

【図１１】本発明の電子写真プリンタにおけるＲＡＭア
ドレス発生回路のタイミングチャートである。

【図１２】本発明の電子写真プリンタにおけるＲＡＭの
読み出し・書き込み処理のタイミングチャートである。

【図１３】本発明の電子写真プリンタにおけるデータ変
換制御回路の動作タイミングチャートである。

【図１４】一般的なＬＥＤプリンタの構成図である。

【図１５】コントローラ部とエンジン部とのインタフェ
ース信号の説明図である。

【図１６】コマンドインタフェースのタイミングチャー
トである。

【図１７】印字中におけるビデオインタフェースのタイ
ミングチャートである。

【図１８】コントローラ部のビデオインタフェースの構
成図である。

【図１９】階調印刷時の印字データの構成説明図であ
る。

【図２０】階調データ印刷時のビデオインタフェースの
タイミングチャートである。

【図２１】階調データ印刷時の状況説明図である。

【符号の説明】

１ リード／ライト制御回路 ２ 複数ラインデータ格納用メモリ（ＲＡＭ） ４ データ変換制御回路 ５ 印字ヘッド部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 外部機器から送られる印刷データに対す
   る印刷制御を行うコントローラ部と、当該コントローラ
   部から送られる印刷データに対して印刷処理を行うエン
   ジン部とからなる電子写真プリンタにおいて、 前記エンジン部は、 前記コントローラ部より転送された２値データをスムー
   ジング補間するための複数のラインデータを格納する複
   数ラインデータ格納用メモリと、 階調データ印刷モードの場合、前記複数ラインデータ格
   納用メモリから副走査方向にライン数分のビットデータ
   を読み出し、このビットデータに対して、１画素の階調
   データを構成するビット数分だけラインをシフトさせ
   て、前記コントローラ部より転送される新たな画素のビ
   ットデータを挿入し、このビットデータを前記複数ライ
   ンデータ格納用メモリに再書き込みするリード／ライト
   制御回路と、 前記複数ラインデータ格納用メモリから読み出した階調
   データより１画素の階調を表現するためのサブラインデ
   ータを作成するデータ変換制御回路とを備えたことを特
   徴とする電子写真プリンタ。