JPS6324321A - イメ−ジメモリの動的メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ページプリンタに係り、特に画像データをペ
ージ単位で記憶するイメージメモリの動的メモリ制御回
路に関する。

〔従　来　技　術〕

ページプリンタは、画像イメージをページ単位で印字す
る印字制御装置であり、印字するための１ペ一ジ分の画
像データをイメージメモリ中に格納する。

このイメージメモリは、画像データをドツトパターンの
形でドツト単位で記憶しているので大容量である。

ＣＰＵ制御により、ホストＩ１１　機器から送られてく
る画像データは、ＣＰＵパスを介してキャラクタ・ジェ
ネレータに送られ文字パターンデータに変換され後述す
る動的制御法を用いてイメージメモリに書き込まれる。

以下、従来のイメージメモリへの画像データの書込みに
おける動的制御の方法を図を参照しながら説明する。

第４図（ａｌは、従来のイメージメモリのブロック構成
図である。ここでは、１Ｍバイトの記憶空間を、Ｘ−Ｙ
＝２５６Ｘ５１２ドツト単位のブロックに分割し、合計
Ｘ−Ｙ＝９ｘ７ブロンクにより構成している。

ブロックは、第４４図（ｂｌに示すように、Ｘ−Ｙ＝２
５６（１６ワード）　Ｘ　５１２ドツト構成と成ってお
り、８１９２個のワードで構成される。

従来の動的メモリ制御法は、第５図に示す０〜７ページ
の変換ＲＯＭを用いて行なわれていた。

各変換ＲＯＭは、イメージメモリのブロック構成に対応
して、ｘ−ｙ＝９ｘ７（［Ｕの成分を持っており、各成
分はイメージメモリ上のブロック黒を記憶している。

この８ページの変換ＲＯＭは仮想的なものであり、実際
の実施回路においては、１個又は２個のＦＲＯＭを用い
たアドレス変換回路により行なわれている。

第７図（ｎ）に、その従来のアドレス変換回路の一実施
例を示す。以下、この図に基づいて従来のアドレス変換
回路の構成及び動作説明を行なう。

イメージメモリへ、画像データを書き込む場合には、図
示していないＣＰＵから、書込ベージ番号が信号線Ｃを
通してページセレクタ１０に送られる。この時、図示し
ないＤＭＡコントローラが現在イメージメモリから画像
データをプリンタ等へ転送中でなければ、ＤＭＡコント
ローラから信号線ｅを通してページセレクタ１０に送ら
れて（る伝送中信号は、例えば“Ｌ”となっており、書
込ページ番号が信号線ｆを通してページセレクタ１０か
らＸページアドレス変換ＰＲＯＭＩＩ及びＹページアド
レス変換ＦＲＯＭ１２に送られる。

この時、前記ＤＭＡコントローラからＸアドレス（Ｘ４
〜７）がアドレスバスａを介してＸページアドレス変換
ＦＲＯＭＩＩへ、前記ｃＰＵがらＹアドレス（Ｙ９〜１
１）がアドレスバスｂを介してＹページアドレス変換Ｐ
ＲＯＭ１２へ送られている。

Ｘページアドレス変換ＰＲＯＭＩ　１及びＹページアド
レス変換ＰＲＯＭ１２の構成をそれぞれ第６図（ａｌと
第６図（ｂ）に示す。

Ｘページアドレス変換ＦＲＯＭ１１には、Ｘ方向のブロ
ック０からブロック８の各ページにおける変換値が、記
憶されている。

Ｙページアドレス変換ＦＲＯＭ１２には、Ｙ方向のブロ
ック０からブロック６の各ページにおける変換値が格納
されており、ＸとＹの各ブロック座標で指定される変換
値を加算することにより、それぞれのページのブロック
のアドレス変換値が求められるようになっている。この
各ページのアドレス変換値を全て示したのが第５図であ
る。

Ｘアドレス（Ｘ４〜７）及び書込ページ番号が入力する
と、Ｘページアドレス変換ＦＲＯＭＩＩから、前述した
アドレス変換値が信号線ｇを通して加算器１３に送られ
る。同様に、Ｙアドレス（Ｙ９〜１１）及び書込ベージ
番号が入力すると、Ｙページアドレス変換ＰＲＯＭ１２
から、前述したアドレス変換値が信号線りを介して加算
器１３に送られる。

加算器１３は、信号線ｇ、ｈにより送られてきた２つの
アドレス変換値を加算して、信号線ｊがら図示していな
いイメージメモリへ出力する。

前記イメージメモリから図示しないページプリンタへの
画（象データの予云送もページセレクタ１ｏに、転送ペ
ージ番号が送られ伝送中信号が例えば“高レベル”にな
ることにより、はぼ同時に送られる。

前記イメージメモリへの書き込みは、ブロック番号０か
ら、順に１．２．・・・と行なわれる。

一方、ページプリンタの印刷形式には２種類ある。ポー
トレイト形式とランドスケープ形式である。

第３図（ａ）、　（ｂ）は、それぞれポートレイト形式
、ランドスケープ形式の印字の模式図である。

第３図（ａｌ、　（ｂ）においてＰＯＵＴは印字の方向
を、ＣＷはイメージメモリにデータを書込む方向を示し
ている。ポートレイト形式では、文字の配列方向が印刷
方向に並行であり画（象イメージがそのままの配列で印
字される。

他方、ランドスケープ形式では、文字の配列方向が印刷
方向に垂直であり画像イメージが左へ９０’回転した形
の配列で印字される。一方、イメージメモリからページ
プリンタへの画像データの転送は、Ｙ方向の一行単位で
８プロ、り単位毎に、０〜８ブロツク転送、９〜１７ブ
ロソク転送というように行なわれている。したがって、
ボートレイト形式の印字の場合には、変換ページを０ペ
ージに固定して０〜８ブロツク転送、０〜８ブロック次
ページデータ書込、９〜１７ブロンク転送、９〜１７ブ
ロ・ツク次ページデータ書込、という順序で、イメージ
メモリからページプリンタへの画像データの転送とＣＰ
Ｕからのイメージメモリへの次ページ画像データの書き
込みを交互に行なっている。

第７図（′ｂ）は、ランドスケープ形式で印字する場合
の、変換ページの参照の方法を示している。ランドスケ
ープ形式で印字する場合は、書込用ページが常に、転送
用ページよりも１ペ一ジ先行して参照され、ページＯか
らページ７まで順次ループして参照することにより印字
がおこなわれる。このように、ランドスケープ形式の印
字の場合には、転送用変換ページの次ページを書込用変
換ページとすることにより、ポートレイト形式と同様に
イメージメモリからページプリンタへの画像データの転
送とＣＰＵからイメージメモリへの次ページ画像データ
の７込みを交互に行なうことができる。

〔従来技術の問題点〕

このような従来のイメージメモリの動的メモリ制御法で
は、以下のような欠点がある。

（イ）ページプリンタへ画像データを転送終了した領域
に対して、次ページの画像データを書き込む方法なので
、ＤＭＡコントローラがページプリンタに対しプリンタ
スタートの命令を出力してから、実際にイメージメモリ
から画像データがページプリンタへ転送されるまでの間
、イメージメモリへの次ページの画像データの作成は行
なえない。

このプリントスタートをかけてから、画像データがペー
ジプリンタへ転送開始されるまでの時間は、約２秒であ
り、処理の時間効率が悪い。

（ロ）イメージメモリが、画像データの量にかかわりな
く１ペ一ジ単位で割り当てられるので、メモリの使用が
非効率的である。

（ハ）ランドスケープ時における、ブロックアドレスの
変換が固定的に行なわれているのでメモリの使用効率が
悪い。

（ニ）動的アドレス変換がＦＲＯＭにより固定的に行な
われるので、ＦＲＯＭによって１ページの容量が固定化
されてしまう。

〔発明の目的〕

本発明は上記従来の欠点に鑑み、ページプリンタで使用
されるイメージメモリにおいて、実際に画像データが書
き込まれるブロックのみを該当ページに割り当てること
によって、イメージメモリの利用効率の改善を計るイメ
ージメモリの動的制御回路を提供することを目的とする
。

〔発明の要点〕

上記目的は、本発明によれば記憶領域がｋｘ７！ブロッ
クに分割された画像メモリと、該ｉｉ！ｉｉ像メモリの
書込みブロックアドレスを記憶する記憶手段と、該記憶
手段にデータが書込まれていないブロックを指定するブ
ロック指定手段と、前記画像メモリより画像情報を読出
している間に前記記憶手段から前記ブロックのアドレス
指定を行ない前記画像メモリの読出し終了領域に前記ブ
ロックアドレス及びブロック内のアドレスを指定し次の
ページの画像情報を書込む制御手段とを有することを特
徴とするイメージメモリの動的メモリ制御回路を提供す
ることにより達成される。

〔発明の実施例〕

以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第２図（ｂ）は、本発明イメージメモリのブロック構成
図である。１ブロツクの大きさは、ｘ−ｙ＝１２８Ｘ１
２８ビットであり、イメージメモリは、このブロック単
位で分割され、各イメージメモリの容量に応じたブロッ
ク数を持つことになる。第２図（Ｃ）は、本実施例で使
用するイメージメモリのブロック構成図を示したもので
、１．５Ｍハイドの容量を持ち、７６８個のブロックに
分割されている。

本発明のイメージメモリへのアクセスは、前記ブロック
単位で行なわれる。第２図（、ｌ）は、本実施例で使用
する仮想ページのブロック構成図である。

仮想ページは、最大印字出力画面に対応させて、Ｘ−Ｙ
＝４０９６Ｘ８１９２ドツトの論理空間と考え前記ブロ
ックにより、Ｘ−Ｙ＝３２ｘ６４１［１ｉ１のブロック
分割がなされている。イメージメモリへのアクセスは、
この仮想ページを介して行なわれ、仮想ページ内のブロ
ックには、実際に使用される前記イメージメモリ内のブ
ロックが割り当てられる。

本実施回路においては、仮想ページのブロック配置を後
述するスタティックＲＡＭに２ペ一ジ分記憶することが
可能で、それぞれ書込用と続出用に交互に使用する。ス
タティックＲＡＭには、仮想ページの各ブロック毎に、
前記イメージメモリ内の対応する該当ブロック隘と未登
録フラグが記憶される。スタティックＲＡＭ内の仮想ペ
ージの該当ブロックＮｏ、記憶領域にイメージメモリ内
のブロックＮｏ、が割り当てられていない場合には、そ
の未登録フラグが“１”となる。逆に仮想ページの該当
ブロックにイメージメモリ内のブロックが割り当てられ
た場合には、未登録フラグが“０”となり、イメージメ
モリ内の割り当てられたブロックの魚も記憶している。

ＣＰＵでは、スタティックＲＡＭに記憶される内容と同
一の内容を持つ登録ブロックテーブルをメインメモリ内
でソフトウェア的に管理している。

又、ＣＰＵではイメージメモリ内の画像データの書き込
みが可能なブロックＮｏ、を、メインメモリ内の未使用
ブロックテーブルに登録している。

第１図は、本発明の一実施例のイメージメモリの動的メ
モリ制御回路のブロック図である。

図示してはいないが、外部機器（ホストコンピュータ）
から送られて来る画像データがイメージメモリに書込ま
れる際、ＤＭＡコントローラがイメージプリンタへイメ
ージメモリから画像データを転送する場合、本回路を介
して仮想ページ上の仮想ブロックアドレスからイメージ
メモリの実ブロックアドレスへの変換が行われ、イメー
ジメモリがアクセスされる。

以下、第１図を参照しながら本回路の構成を説明する。

ラッチ回路１は、前記ＣＰＵが前記スタティックＲＡＭ
に仮想ブロックのブロック情報を書込む時のアドレスを
一時記憶するための回路である。

スタティックＲＡＭ３に書込むブロック情報は後述する
う・ノチ回路４にＣＰＵがセントし、そのＸ方向ブロッ
クアドレスはＸ方向アドレスバス（ＸＡＯ−７）を介し
て、Ｙ方向ブロックアドレスはＹ方向アドレスバス（Ｙ
ＡＯ〜１２）を介して、ページ情報は、ページ信号（Ｐ
　−Ｓ）により、ＣＰＵから送られ、同じ＜ＣＰＵから
送られてくるライト・イネーブル信号（ＷＥ）の制御を
受けて、該当仮想ブロックのブロック情報（登録ブロッ
クＮｏ、　、未登録フラグ）の書込みを行う。上記ブロ
ック情報の書込みは、前記ライト・イネーブル信号（Ｗ
Ｅ）及びアンド回路７の出力するチップセレクト信号（
Ｃ３）が“Ｌ”の時に行われる。

ラッチ回路２は、ＣＰＵ又は、図示しないイメージデー
タ発生回路がイメージメモリに画像データを書込む際の
スクティソクＲＡＭａ上の仮想ブロックアドレスを一時
記憶するための回路であり、後述するフリソブフロフプ
５のＱ出力が“Ｌ”から“■（”に立ち上がってラッチ
回路２のクロック端子に加わることにより、ＣＰＵ又は
、不図示のイメージデータ発生回路から送られてくるス
タティックＲＡＭ３のＸ方向ブロックアドレスをＸ方向
アドレスバス（ＸＡＯ〜ＸＡ７）を介して、Ｙ方向ブロ
ックアドレスをＹ方向アドレスバス（ＹＡＯ〜Ｙ八１２
）へ介してページ情報をページ信号により入力し記憶す
る。

上記記憶情報は、ＣＰＵから送られてくるライトアドレ
ス出力信号を受けてＣＰＵへ送られる。

スタチックＲＡＭ３は、前述したように仮想ページを２
ペ一ジ分記憶することが可能で一方のページが、イメー
ジメモリへの画像データ書込用に、もう一方のページが
イメージプリンタへの画像データ転送用に、ＣＰＵから
送られてくるページ信号により切換えられる。但し、転
送と書込みが重ならなければ同一ページを、転送用と書
込用に使うことも可能である。

ランチ回路４は、ＣＰＵから送られてくるスタティック
ＲＡＭ３の仮想ページの該当ブロックにまだ登録されて
いないイメージメモリのプロソクのＮｏ、を記憶するた
めの回路でありＣＰＵｆｆＩＩＩ御によりブロック隘う
・ノチ信号を受けてＣＰＵデータバス（ＤＢＯ〜１５）
を介し未登録ブロックＮｏ。

を入力し記憶する。

記憶している未登録ブロック徹はＳＲＡＭ３から送られ
る未登録フラグ（ＢＩＯ）が“Ｉ（”でかつ後述するア
ンド回路１０から送られるフリップフロップのリセット
信号が“Ｈ”の時のみ、データバス（ＢＯ−８９）を介
しスタティックＲＡＭ３及びイメージメモリへ送られ、
それぞれスクティンクＲＡＭ３上の仮想ページの該当仮
想ブロックへのブロンクＮｏ、登録、イメージメモリの
該当ブロックへの画像データの書込みの際に使われる。

フリップフロップ回路５は、スタティックＲＡＭ３のリ
ードアクセス時に、仮想ページの仮想ブロックにまだイ
メージメモリのブロックが割り当てられていない時、前
記スタティックＲＡＭ３からデータバスＢＩＯを介し、
未使用フラグの値をデータ端子に入力し、ローアドレス
ストローブ信号（ＲＡＳ）の＠Ｌ″から“Ｈ”への立ち
上がりにより、Ｑ端子より“Ｈ”出力を後述するアンド
回路７へ出力し、アンド回路７の出力であるチップセレ
クト信号（Ｃ３）をＨ”とすることにより、スタティッ
クＲＡＭ３からのデータ出力（ＢＯ〜Ｂ１０）を停止さ
せるための回路である。

この時、Ｑ端子出力“Ｌ”を後述するアンド回路８に出
力する。

フリップフロップ回路６は、前記フリ・７プフロツプ回
路５のＱ端子出力が“Ｈ”になることにより、非リセツ
ト状態において、Ｑ端子出力より、ブロックエラーイン
フラブト信号をＣＰＵに対して出力するための回路であ
る。

アンド回路７は、前記スタティックＲＡ　Ｍ　３の制御
信号であるチップセレクト信号（Ｃ３）を制御する回路
であり、ＣＰＵより送られるライト・イネーブル信号（
ＷＥ＞及び前記フリップフロップ回路５のＱ端子出力を
受けることにより、チップセレクト信号（Ｃ３）を制御
している。

アンド回路８は、ＣＰＵより送られるライト・イネーブ
ル信号（ＷＥ）及び前記フリップフロップ５のｃ１子出
力を入力し、ライト・イネーブル信号または前記石端子
出力が“Ｌ”の時に、前記ランチ回路４から、ブロック
隘を出力させるための回路である。アンド回路９は、Ｃ
ＰＵから送られてくるりフレッシュ中信号、ＤＭＡ転送
中信号及びＳＲＡＭデータ書込中信号の中のいずれか１
つが“Ｌ″の時、アンド回路１０に対して″Ｌ”出力を
行い、後述するアンド回路１０を介してフリップフロッ
プ回路５をリセットさせる。リフレッシュ中信号は、イ
メージメモリがリフレッシュ中である時に、ＤＭＡ転送
中信号は、ＤＭＡコントローラが画１象データを転送中
に、ＳＲＡＭ！込中信号は、前記スタティックＲへＭ３
にデータを書込中に、ＣＰＵが信号“Ｌ”として、アン
ド回路９へ送出する。

アンド回路１０は、前記アンド回路９の出力”Ｌ”ある
いは後述するアンド回路１１の出力゛Ｌ”を受けて、前
記フリップフロップ回路５のリセット端子に“Ｌ”出力
を行い、前記フリップフロップ回路５をリセットさせる
。

アンド回路１１は、ＣＰＵからのハードリセット信号、
インタラプトリセ・ノド信号のいずれかが、Ｌ゛である
時、前記フリップフロップ６のリセット端子及び前記ア
ンド回路１０に“Ｌ”出力を行い、フリップフロップ６
をリセットさせると共に、アンド回路１０を介してフリ
ップフロップ回路５のリセ・ノドを行なう。

ハードリセット信号は、ＣＰＵが本回路を含む印字制御
装面の初期設定を行なっている時に、Ｌ″となって送ら
れてくる信号であり、インクラブドリセット信号は、後
述するブロックエラーインフラブト信号による割り込み
処理をＣＰＵが終了した時、“１４″となってＣＰＵか
ら送られてくる信号である。

次に、第１図に基づいて実施例の動作説明を行なう。

本回路は、ページプリンタの印字制御装面の内部に組み
込まれており、スタティックＲＡＭＵ上の仮想ページに
おける仮想ブロックからイメージメモリ内の実ブロック
へのアドレス変換を行なっている。

本回路のスタティックＲＡＭ３上の仮想ページは、ペー
ジプリンタの電源のスイッチをオンにすることによりＣ
ＰＵにより初期化される。

ＣＰＵでは、スタティックＲＡＭ３上の仮想ページ（本
回路では２ページ）の全てのブロックに“０”を書き込
むことにより、仮想ページの初期化を行なう。スタティ
ックＲＡＭ３へのアクセスは、ＣＰＵデータバスよりラ
ンチ回路１を介してのＸブロックアドレス、Ｙブロック
アドレスによるブロックアドレス指定により行なわれる
。

ＣＰＵでは、ＣＰＵデータバスを介して、ブロックｌＶ
ｈ“０”をランチ回路４に送り、ブロックラッチ患信号
を“Ｈ”としてう・ノチ回路４に入力し記）、αする。

ＣＰＵでは、ページ信号によりスタティックＲＡＭ３上
の仮想ページを選択し、初ｗｉ設定〔ブロック寛＝“０
”〕を行なう仮想ページのブロックのＸ−Ｙブロックア
ドレスをＸ方向アドレスバス、Ｙ方向アドレスバスを介
して、スタティックＲＡＭ３に送った後、ライト・イネ
ーブル信号（ＷＥ）を”Ｌ”にしてスタティックＲＡＭ
３に入力することにより、ラッチ回路４から出力するブ
ロック阻“０″の値をデータバス（ＢＩＯ）により、ス
タティックＲΔＭ３の仮想ページの該当ブロックに害き
込む。

以上の動作を、仮想ページの全てのブロックに行なうこ
とにより、仮想ページの初期化を完了する。

本実施例においては、仮想ページを２ペ一ジ分用意しで
あるので、２ページの仮想ページの初期化を行う。

次に、任意のブロックＮ０１（但し、０以外）をＣＰＵ
データバスに出力し、ブロックＮｏ、ランチ信号を“Ｈ
”にして、ラッチ回路４のクロック端子に入力すること
により、ランチ回路４に前記ブロックＮｏ、を記憶する
。

そして、ページ信号をスタティックＲＡＭ３に送り、仮
想ページの一方を書込みページに指定する。

次に、インクラブドリセット信号を“Ｌ”にすることに
より、アンド回路１１及びアンド回路１０を介してフリ
ップフロップ回路６及びフリップフロップ回路５のリセ
ットを行なう。

次に、図示していないメイン・メモリ内の２ペ一ジ分の
登録フリップフロップテーブルの全フリップフロップを
０″とする。又、同じくメイン・メモリ内の未使用ブロ
ックテーブルに０”以外のイメージメモリの全てのブロ
ック煮を登録する。

本実施例では、前述したように１．５Ｍバイトのイメー
ジメモリを使用しているので合計７６８個のブロックを
有しており、ブロック階がＯ〜７６７に割り当てられて
いる。この内、ブロック覧“０”は、空白データのみを
含むブロックであり、イメージメモリからプリンタべ画
１象データを転送するＩ！祭、イ反想ベージの８亥当ブ
ロツクにブロック隘が割り当てられていなければ、プリ
ンタへは、このブロック患“０”の空白データが転送さ
れる。

ラッチ回路４への未使用ブロック正の記憶は次のように
して行なう。ＣＰＵからＣＰＵデータバス（ＤＢＯ〜Ｄ
Ｂ　１５）を介してブロック阻が送られ、ブロック患ラ
ッチ信号が“Ｈ”となってう、７千回路４のクロック端
子に加わり、ランチ回路４に記憶される。

ＣＰＵでは、メイン・メモリ内に前述した未使用ブロッ
クテーブルを持っており、未使用ブロックテーブルに登
録されであるブロック隘をＣＰＵデータバス（ＤＢＯ〜
ＤＢ　１５）を介して本回路に出力する。

ＣＰＵでは、前記ブロックｐｈがスタテイ、りＲＡＭ３
の仮想ページの仮想ブロックに書き込まれる毎に、前述
したような動作により新たな未使用ブロック隘をランチ
回路４に記憶していく。

イメージメモリに画像データが書き込まれる際の動作説
明を次に行なう。イメージメモリに書き込まれる画像デ
ータは、ＣＰ　Ｕ　？ｌ１ｌｌ　ｉＭにより、本回路を
経由することなくイメージメモリに送られる。

本回路では、イメージメモリの書込／続出しアドレス（
Ｘアドレス及びＹアドレス）の供給を行なう。ＣＰＵで
は、ページ信号、Ｘ方向アドレスバス（ＸＡＯ〜ＸΔ７
）を介してＸ方向ブロックアドレス（ＸＡ３〜ＸＡ７）
、Ｙ方向アドレスバス（ＹＡＯ〜ＹＡ１２）を介してＹ
方向プロ、クアドレス（ＹＡ７〜ＹＡ１２）をスタティ
ックＲＡＭ３に入力し、チップセレクト信号（Ｃ３）を
“Ｈ”ライトイネーブル信号を“Ｈ”とすることにより
、仮想ページの該ブロックからイメージメモリの実ブロ
ックへの変喚を行なう。変換は、次のようにして行なわ
れる。

ＣＰＵは、スタティックＲＡＭ３上の書込ページとなっ
ている仮想ページのページ番号を、ページ信号としてス
タティックＲＡＭ３に送る。

次に、書込用の画像データのＸアドレス、Ｙアドレスを
それぞれＸ方向アドレスバス（ＸＡＯ〜ＸＡ７）　、Ｙ
方向アドレスバス（ＹＡＯ〜ＹＡＩ２）上に出力する。

これらのＸ、Ｙアドレス情報の中で、Ｘブロックアドレ
ス情？［３（ＸＡ３〜Ｘ八７）及へＹフ゛ロックアドレ
ス情？１３（Ｙへ７〜ＹＡ１２）がスタティックＲＡＭ
３のアドレス入力となる。

この時、フリップフロップ５のＱ端子出力は“Ｌ”にリ
セフトされており、アンド回路７の出力するチップセレ
クト信号（Ｃ３）は“Ｌ”となっており、スタティック
ＲＡＭ３はアクセス可能となっている。

一方、前記該当仮想ページの該当ブロックζこまだイメ
ージメモリのブロックＭが割り当てられていなければ、
アドレスバス（ＢＩＯ）上の未使用フラグが“Ｈ”とな
ってラッチ回路４及びフリップフロップ回路５に加わる
。

ローアドレスストローブ信号（ＲＡＳ）が“Ｌ”から６
Ｈ″への立ち上りにより、フリップフロップ回路５のＱ
端子から“Ｈ”が、Ｑ　Ｈｉ子から“Ｌ”が出力される
。フリップフロップ回路５のＱ　６ｍ子出力（“Ｈ”）
は、ランチ回路２のクロック端子（ＣＲ２）、アンド回
路７およびフリップフロップ回路６のクロック端子（Ｃ
Ｒ２）に加わる。

クロック端子（ＣＲ２）が“Ｈ”となって加わると、ラ
ッチ回路２に前記Ｘブロックアドレス（ＸＡ３〜ＸＡ７
）及び前記Ｙブロックアドレス（ＹΔ７〜ＹＡ１２）が
入力し記憶される。

又、ライトイネーブル信号（ＷＥ）が“Ｈ″であるので
、アンド回路７の出力であるチップセレクト信号（Ｃ３
）は、“Ｈ”となりスタティックＲＡＭ３からのブロッ
クＮ１１（ＢＯ〜Ｂ９）及び未使用フラグ（ＢＩＯ）の
出力は停止する。

また、フリップフロップ５の反転端子出力が“Ｌ”とな
ってアンド回路８に人力し、アンド回路８から制御信号
ＣＡが“Ｌ”となってランチ回路４に加わる。

制御信号ＣＡが加わることにより、ラッチ回路４に記憶
されている未使用ブロック患がスタティックＲＡ　Ｍ　
３及びイメージメモリのアドレスセレクタに送られる。

同時にフリップフロップ回路６のクロック端子（ＣＲ２
）に”Ｈ″が加わることにより、フリップフロップ回路
６からＣＰＵに対してブロックエラー・インクラブド信
号が送られる。ＣＰＬＩではブロックエラー・インクラ
ブド信号を受信すると、リードアドレス出力信号を“Ｌ
”にしてランチ回路２に対して加え、ＣＰＵデーデース
（ＤＢ　０−ＤＢ　１５）を介して、現在アクセスして
いるスタティックＲＡＭ３のＸブロックアドレス、Ｙブ
ロックアドレス及びページ情報を読取る。

そして、ライト・イネーブル信号（ＷＥ）を“Ｌ″とす
ることにより、アンド回路７の出力であるチップセレク
ト信号（Ｃ３）を“Ｌ”にし、ラッチ回路４から出力さ
れているブロック陽（ＢＯ〜Ｂ９）及び登録フラグ（Ｂ
ＩＯ）をスタティックＲＡＭ３の該当アドレスに書込む
。

次に、ＣＰＵのメインメモリ内の登録プロ・ツクテーブ
ル内のスタティックＲＡＭ３と対応するブロックに上記
と同一のブロック嵐を書込む。そして、未使用ブロック
・テーブルがらまだスタティックＲＡ　Ｍ　３に登録さ
れていないブロック陽を読出し、そのブロック胤をＣＰ
Ｕデーデース（ＤＢＯ〜ＤＢ　１５）を介し、ブロック
隘うフチ信号をランチ回路４に加えることにより、ラン
チ回路４に記憶させる。

次に、インクラブトリセント信号を“Ｌ、”にしてアン
ド回路１１に加えアンド回路１１の出力を“Ｌ”にして
、フリップフロンプロの出力しているブロックエラーイ
ンクラブタ信号の出力を中止させる。この時、アンド回
路１１の出力が、アント回路１０に“Ｌ”となって加わ
り、アンド回路１０の出力が“Ｌ″となり、フリップフ
ロップ回路５のＱ端子出力が“Ｌ”に、Ｑ端子出力が“
Ｈ”にリセットされる。

以上のような動作により、イメージメモリに画像データ
が１ワード書込まれる。

以上のシＪ作を繰り返すことにより、１ペ一ジ分の画（
象データがイメージメモリに書込まれる。イメージメモ
リに対しては、空白データは書込まれないので、空白デ
ータのみを含むブロックに対しては、仮想ページ上にイ
メージメモリのブロックは割当てられない。従って、仮
想ページの１ページで使用されるブロック数は、画像デ
ータを含むプロ７りのみの個数となる。

次に、イメージメモリからイメージプリンタへ画像デー
タを転送する場合の動作説明を述べる。

ＣＰＵが図示しないＤＭＡコントローラに対して、転送
要求信号を出力することにより、ＤＭＡコントローラか
ら転送ページに指定されているスタティックＲＡＭ３上
の仮想ページに対してＸ方向アドレスバス、Ｙ方向アド
レスバスを介してＸブロックアドレス、Ｙブロックアド
レスを送出する。同時に、転送すべき仮想ページの指定
ページ信号をＳＲＡＭ３に送ることにより行う。仮想ペ
ージ上の転送ブロックアドレスからイメージメモリの実
ブロックアドレスへの変換はＣＰＵがスタティックＲＡ
Ｍ３に対し、ライト・イネーブル信号（ＷＥ）を“Ｈ”
に、アンド回路９に対し、ＤＭＡ転送中信号を“Ｌ”に
して加えることにより行われる。ＤＭＡ転送中信号が“
Ｌ”となって加わるとアンド回路９から“Ｌ”が出力し
、アンド回路１０に加わり、アンド回路１０の“Ｌ”出
力によりフリップフロップ５がリセットされる。このこ
とにより、フリップフロップ５のＱ端子出力が“Ｌ”と
なり、アンド回路７の出力であるチップセレクト信号（
Ｃ３）が“Ｌ゛となりスタティックＲΔＭ３から変換さ
れたイメージメモリの実ブロックアドレスがイメージメ
モリのアドレスセレクタに送られる。

そして、ＤＭＡコントローラによりイメージメモリから
データが読出されイメージプリンタへの画像データの転
送が開始される。ＣＰＵに対しては、図示しないＹ方向
アドレスカウント回路により１ハンド（３２ライン）を
転送する毎に、１バンド転送終了の割込みが入る。ＣＰ
Ｕはこの１バンド転送終了の割込みの回数によりブロッ
クの転送終了を知る。例えば本実施例では、第２図のよ
うに仮想ページのＸ方向が３２ブロツクでかつ、１ブロ
ツクのＹ方向が１２８ドツトなので、１バンド転送終了
の割込みが４同人ることにより仮想ページ上の３２ブロ
ツクの転送が終了したことが判断できる。

ＤＭＡ転送が終了するとＤＡＭコントローラは、ＤＭ八
軸転送信号“■］”にしてアンド回路９に送り、前述し
たような順序で、フリップフロップ５のリセットを解除
する。

ＣＰＵでは、メインメモリ内の登録テーブルを検索して
、その仮想ブロックにイメージメモリの実ブロックが割
当てられているか調べ、割当てられていなければ、以後
の処理は行われず、次のイメージメモリへの画像データ
の書込み、或いは、イメージプリンタへの画像データの
転送処理を開始する。

もし、実ブロックが割当てられていれば、転送終了した
登録テーブル上の仮想ブロックに割当てられたイメージ
メモリの実ブロック隘をＯにする。

同時に、メインメモリ内の未使用ブロックテーブルに転
送終了した前記ブロック阻を追加し、そのブロック覧を
書込可能ブロックとする。

次に、ＣＰＵでは、スタティックＲＡＭ３に対しても、
登録テーブルと同様の処理を行う。そのために、Ｘ方向
アドレスバス、Ｙ方向アドレスバス及びページ信号を介
し、スタティックＲＡＭ３に対してスタティックＲＡＭ
３上の仮想ページの転送終了した仮想ブロックアドレス
情９Ｆｌ（Ｘプロ・ツクアドレス、Ｙブロックアドレス
、ページ情報）を送る。次に、ＣＰＵでは、ＣＰＵデー
タバスにブロック亜“０”を出力し、ブロック隨うソ千
信号を“Ｈ”にしてランチ回路４に加え、ランチ回路４
に“０”を記憶する。そして、ライト・イネーブル信号
（ＷＥ）を″し”にして、アンド回路７及びスタティッ
クＲＡＭ３に加え、アンド回路マの出力するチップセレ
クト信号（Ｃ３）が“Ｌ”になることにより、スタティ
ックＲＡＭ３上の該当仮想ページの該当ブロックにブロ
ック魚“０”を書込む。

−このように、ＣＰＵでは転送終了したブロックを、ス
タティックＲＡＭ３および登録テーブル上の仮想ページ
から消し、未登録テーブルに付は加えることにより、転
送終了したブロックに対し、すくに画像データを書込可
能とする。

尚、本実施例においては、仮想ページを２ページとして
か、仮想ページ数は何ページでも可能である。

また、イメージメモリの容量も　１．５Ｍバイトにとら
れれることなく、さらに大容量でも可能である。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、次のよう
な効果が得られる。

（イ）仮想ページを複数ページ持つことにより、画像デ
ータのイメージメモリへの書込とイメージメモリからプ
リンタ出力部への転送を並行して行うことが可能であり
、高速印字が可能となる。

（ロ）画像データを含むブロックのみ、イメージメモリ
に書込まれるので、イメージメモリの有効利用とイメー
ジメモリへの画像データの高速書込が可能である。

（ハ）イメージメモリ、仮想ページの容量の拡大が容易
に行えるので、イメージメモリの拡張性にぼれている。

【図面の簡単な説明】

第１図は本発明のイメージメモリ動的制御回路の回路ブ
ロック図、 第２図（ａ）は、本発明のイメージメモリ動的制御回路
の仮想ページの構成図、 第２図（ｂｌは、本発明のイメージメモリのブロック構
成図、 第２図（Ｃ）は、本発明のイメージメモリ構成図、第３
図（ａＬ　（ｂｌは、印字の形式を示す模式説明図、第
４図Ｆａｌは、従来のイメージメモリ制御回路のイメー
ジメモリ構成図、 第４図（ｂ）は、イメージメモリのブロック構成図、第
５図Ｃａ＋〜（）Ｉ）は、従来のイメージメモリ制御回
路の変換ＲＯＭの構成図、 第６図（ａ）、　（ｂ）は、従来のイメージメモリ制御
回路のＸ方向ページ変換ＲＯＭ、Ｙ方向ページ変換ＲＯ
Ｍの構成図、 第７図（８１は従来のイメージメモリ制御回路のブロッ
ク図、 第７図（ｂ）は従来のイメージメモリ制御回路の印字方
法の説明図である。 １．２．４・・・ラッチ回路、 ３・・・スタティックＲＡＭ。 ５．６・　・・フリツプフロップ、 ７．８，９，１０．１１・・・アンド回路。 （ａ） 第２図 第４図 １６　ｗｏｒｄ（２５６ｄａｔ） （ｂ） Ｏ公−シ　　　　　　　　　　　１ダーゾ（ｃ＋）　　
　　　　　　　　　　　　　　　　　　（ｂ）第　５ 図 第７図 →Ｘ（転送方間〕 へ８−シフ （ｂ） 第　７図

Claims (1)

【特許請求の範囲】
1. 記憶領域がｋ×ｌブロックに分割された画像メモリと、
   該画像メモリの書込みブロックアドレスを記憶する記憶
   手段と、該記憶手段にデータが書込まれていないブロッ
   クを指定するブロック指定手段と、前記画像メモリより
   画像情報を読出している間に前記記憶手段から前記ブロ
   ックのアドレス指定を行ない前記画像メモリの読出し終
   了領域に前記ブロックアドレス及びブロック内のアドレ
   スを指定し次のページの画像情報を書込む制御手段とを
   有することを特徴とするイメージメモリの動的メモリ制
   御回路。