JPH07262082A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH07262082A JPH07262082A JP7666894A JP7666894A JPH07262082A JP H07262082 A JPH07262082 A JP H07262082A JP 7666894 A JP7666894 A JP 7666894A JP 7666894 A JP7666894 A JP 7666894A JP H07262082 A JPH07262082 A JP H07262082A
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Abstract
(57)【要約】
【目的】 レーザプリンタ等でホストコンピュータ側か
らの文字情報や画像情報から画像イメージ情報を生成す
るコントローラにおいて、転送先のアクセス単位に合わ
せて転送元のアクセスを行った場合でもＢｉｔＢＬＴ
（Ｂｉｔ ａｌｉｇｎｅｄ ＢＬｏｃｋ Ｔｒａｎｓｆ
ｅｒ：矩形領域のビット単位のデータ転送）を有効に行
うことができるメモリ制御装置を提供する。 【構成】 矩形領域のビット単位のデータ転送（Ｂｉｔ
ＢＬＴ）を行うために、転送元の先頭アドレス、転送元
のライン毎のオフセット、Ｘ方向（水平方向）の幅、Ｙ
方向高さ（垂直方向のライン数）、転送先の先頭アドレ
ス、転送先のライン毎のオフセット、転送先のメモリへ
の書き込みにおけるデータ転送単位幅内のビットシフト
と論理演算を指定する機能、および転送元、転送先の夫
々の先頭アドレスとオフセットアドレス加算機能を有す
るメモリ制御装置であって、転送単位における各ライン
の先頭ワードデータと最終ワードデータを指定ビット分
だけマスクするマスク手段を具備した。
らの文字情報や画像情報から画像イメージ情報を生成す
るコントローラにおいて、転送先のアクセス単位に合わ
せて転送元のアクセスを行った場合でもＢｉｔＢＬＴ
（Ｂｉｔ ａｌｉｇｎｅｄ ＢＬｏｃｋ Ｔｒａｎｓｆ
ｅｒ：矩形領域のビット単位のデータ転送）を有効に行
うことができるメモリ制御装置を提供する。 【構成】 矩形領域のビット単位のデータ転送（Ｂｉｔ
ＢＬＴ）を行うために、転送元の先頭アドレス、転送元
のライン毎のオフセット、Ｘ方向（水平方向）の幅、Ｙ
方向高さ（垂直方向のライン数）、転送先の先頭アドレ
ス、転送先のライン毎のオフセット、転送先のメモリへ
の書き込みにおけるデータ転送単位幅内のビットシフト
と論理演算を指定する機能、および転送元、転送先の夫
々の先頭アドレスとオフセットアドレス加算機能を有す
るメモリ制御装置であって、転送単位における各ライン
の先頭ワードデータと最終ワードデータを指定ビット分
だけマスクするマスク手段を具備した。
Description
【０００１】
【産業上の利用分野】本発明は、レーザプリンタ等にお
いてホストコンピュータ側からの文字情報や画像情報か
ら画像イメージ情報を生成するコントローラに関し、特
に、上記コントローラにおいて転送先のアクセス単位に
合わせて転送元のアクセスを行った場合でもＢｉｔＢＬ
Ｔ（Ｂｉｔ ａｌｉｇｎｅｄ ＢＬｏｃｋ Ｔｒａｎｓ
ｆｅｒ：矩形領域のビット単位のデータ転送）を有効に
行うことができるメモリ制御装置に関する。
いてホストコンピュータ側からの文字情報や画像情報か
ら画像イメージ情報を生成するコントローラに関し、特
に、上記コントローラにおいて転送先のアクセス単位に
合わせて転送元のアクセスを行った場合でもＢｉｔＢＬ
Ｔ（Ｂｉｔ ａｌｉｇｎｅｄ ＢＬｏｃｋ Ｔｒａｎｓ
ｆｅｒ：矩形領域のビット単位のデータ転送）を有効に
行うことができるメモリ制御装置に関する。
【０００２】
【従来の技術】一般に、ホストコンピュータ側から転送
されて来た文字情報や画像情報をプリントアウトするレ
ーザプリンタ等においては、メモリ制御装置によって、
ＲＯＭ等に格納されたフォントデータをフレームメモリ
へＢｉｔＢＬＴ（Ｂｉｔ ａｌｉｇｎｅｄ ＢＬｏｃｋ
Ｔｒａｎｓｆｅｒ：矩形領域のビット単位のデータ転
送）を用いて転送する動作が行われている。ここで、上
記フォントデータはバイト（８ビット）単位で格納され
るのが最もメモリ容量において効率的であるが、上記Ｒ
ＯＭに格納されているフォントデータのフレームメモリ
への上記ＢｉｔＢＬＴを使用した転送（ハードウェアに
よる転送）のために、上記ＲＯＭにおけるフォントデー
タの格納単位を転送先メモリのアクセス単位（通常メモ
リのアクセス単位はパフォーマンスの故にＣＰＵの持つ
バスサイズとなっており、最近では３２ｂｉｔが主流）
に合わせていた。そのため、上記転送元メモリ（ＲＯ
Ｍ）の格納容量が大きくなってしまい、書体が少なくし
かも欧文文字のみであれば上記転送元の格納容量増大は
さほど問題とはならないが、漢字となると格納単位によ
って必要とされる全体容量が膨大なものとなり、大きな
問題となっていた。
されて来た文字情報や画像情報をプリントアウトするレ
ーザプリンタ等においては、メモリ制御装置によって、
ＲＯＭ等に格納されたフォントデータをフレームメモリ
へＢｉｔＢＬＴ（Ｂｉｔ ａｌｉｇｎｅｄ ＢＬｏｃｋ
Ｔｒａｎｓｆｅｒ：矩形領域のビット単位のデータ転
送）を用いて転送する動作が行われている。ここで、上
記フォントデータはバイト（８ビット）単位で格納され
るのが最もメモリ容量において効率的であるが、上記Ｒ
ＯＭに格納されているフォントデータのフレームメモリ
への上記ＢｉｔＢＬＴを使用した転送（ハードウェアに
よる転送）のために、上記ＲＯＭにおけるフォントデー
タの格納単位を転送先メモリのアクセス単位（通常メモ
リのアクセス単位はパフォーマンスの故にＣＰＵの持つ
バスサイズとなっており、最近では３２ｂｉｔが主流）
に合わせていた。そのため、上記転送元メモリ（ＲＯ
Ｍ）の格納容量が大きくなってしまい、書体が少なくし
かも欧文文字のみであれば上記転送元の格納容量増大は
さほど問題とはならないが、漢字となると格納単位によ
って必要とされる全体容量が膨大なものとなり、大きな
問題となっていた。
【０００３】
【発明の目的】本発明は、上述の如き従来の問題点を解
決するためになされたもので、その目的は、レーザプリ
ンタ等でホストコンピュータ側からの文字情報や画像情
報から画像イメージ情報を生成するコントローラにおい
て、転送先のアクセス単位に合わせて転送元のアクセス
を行った場合でも転送元の格納容量の増大を招くことな
くＢｉｔＢＬＴ（Ｂｉｔ ａｌｉｇｎｅｄ ＢＬｏｃｋ
Ｔｒａｎｓｆｅｒ：矩形領域のビット単位のデータ転
送）を有効に行うことができるメモリ制御装置を提供す
ることである。
決するためになされたもので、その目的は、レーザプリ
ンタ等でホストコンピュータ側からの文字情報や画像情
報から画像イメージ情報を生成するコントローラにおい
て、転送先のアクセス単位に合わせて転送元のアクセス
を行った場合でも転送元の格納容量の増大を招くことな
くＢｉｔＢＬＴ（Ｂｉｔ ａｌｉｇｎｅｄ ＢＬｏｃｋ
Ｔｒａｎｓｆｅｒ：矩形領域のビット単位のデータ転
送）を有効に行うことができるメモリ制御装置を提供す
ることである。
【０００４】
【発明の構成】上記目的を達成するため、本発明は、転
送元メモリから転送先メモリへ矩形領域のビット単位の
データ転送（ＢｉｔＢＬＴ）を行うためのメモリ制御装
置において、上記データ転送における各ラインの先頭ワ
ードデータと最終ワードデータとを指定ビット分だけマ
スクするマスク手段を具備したこと、矩形領域のビット
単位のデータ転送（ＢｉｔＢＬＴ：Ｂｉｔ ａｌｉｇｎ
ｅｄ ＢＬｏｃｋ Ｔｒａｎｓｆｅｒ）を行うために、
転送元の先頭アドレス、転送元のライン毎のオフセッ
ト、Ｘ方向（水平方向）の幅、Ｙ方向高さ（垂直方向の
ライン数）、転送先の先頭アドレス、転送先のライン毎
のオフセット、転送先のメモリへの書き込みにおけるデ
ータ転送単位幅内のビットシフトと論理演算を指定する
機能、および転送元、転送先の夫々の先頭アドレスとオ
フセットアドレス加算機能を有するメモリ制御装置にお
いて、転送単位における各ラインの先頭ワードデータと
最終ワードデータを指定ビット分だけマスクするマスク
手段を具備したことを特徴とする。
送元メモリから転送先メモリへ矩形領域のビット単位の
データ転送（ＢｉｔＢＬＴ）を行うためのメモリ制御装
置において、上記データ転送における各ラインの先頭ワ
ードデータと最終ワードデータとを指定ビット分だけマ
スクするマスク手段を具備したこと、矩形領域のビット
単位のデータ転送（ＢｉｔＢＬＴ：Ｂｉｔ ａｌｉｇｎ
ｅｄ ＢＬｏｃｋ Ｔｒａｎｓｆｅｒ）を行うために、
転送元の先頭アドレス、転送元のライン毎のオフセッ
ト、Ｘ方向（水平方向）の幅、Ｙ方向高さ（垂直方向の
ライン数）、転送先の先頭アドレス、転送先のライン毎
のオフセット、転送先のメモリへの書き込みにおけるデ
ータ転送単位幅内のビットシフトと論理演算を指定する
機能、および転送元、転送先の夫々の先頭アドレスとオ
フセットアドレス加算機能を有するメモリ制御装置にお
いて、転送単位における各ラインの先頭ワードデータと
最終ワードデータを指定ビット分だけマスクするマスク
手段を具備したことを特徴とする。
【０００５】上述の如き構成を有する結果、転送単位に
おける各ラインの先頭データと最終データを指定ビット
分だけマスクして転送する様にしたので、本来転送され
るべきデータ以外の余分なデータがマスクされ、転送先
のアクセス単位に合わせて転送元のアクセスを行った場
合でもＢｉｔＢＬＴ（Ｂｉｔ ａｌｉｇｎｅｄ ＢＬｏ
ｃｋ Ｔｒａｎｓｆｅｒ：矩形領域のビット単位のデー
タ転送）を有効に行うことができる。
おける各ラインの先頭データと最終データを指定ビット
分だけマスクして転送する様にしたので、本来転送され
るべきデータ以外の余分なデータがマスクされ、転送先
のアクセス単位に合わせて転送元のアクセスを行った場
合でもＢｉｔＢＬＴ（Ｂｉｔ ａｌｉｇｎｅｄ ＢＬｏ
ｃｋ Ｔｒａｎｓｆｅｒ：矩形領域のビット単位のデー
タ転送）を有効に行うことができる。
【０００６】以下、本発明の一実施例を図面に基づいて
説明する。図１は、本発明を実施したメモリ制御装置を
有するコントローラを持つレーザプリンタの概略構成図
である。図１に示す様に、このレーザプリンタは、文字
情報あるいは画像情報を送出するホストコンピュータ１
にホストインターフェース３を介して接続されており、
上記ホストコンピュータ１からの文字情報や画像情報を
受けて画像イメージ情報を生成するコントローラ５と、
上記コントローラ５にＬＰＶＩ（レーザプリンタビデオ
インターフェース）７を介して接続され、上記コントロ
ーラ５により生成された画像イメージ情報を用紙にプリ
ントするエンジン９とを有している。
説明する。図１は、本発明を実施したメモリ制御装置を
有するコントローラを持つレーザプリンタの概略構成図
である。図１に示す様に、このレーザプリンタは、文字
情報あるいは画像情報を送出するホストコンピュータ１
にホストインターフェース３を介して接続されており、
上記ホストコンピュータ１からの文字情報や画像情報を
受けて画像イメージ情報を生成するコントローラ５と、
上記コントローラ５にＬＰＶＩ（レーザプリンタビデオ
インターフェース）７を介して接続され、上記コントロ
ーラ５により生成された画像イメージ情報を用紙にプリ
ントするエンジン９とを有している。
【０００７】図２は、さらに、上記コントローラ５の内
部構成を示す図である。図２に示す様に、上記コントロ
ーラ５は、ＣＰＵ１１と、プログラムＲＯＭ１３と、メ
モリ（ＲＡＭ）制御装置１５と、ＲＡＭ１７と、フォン
トＲＯＭ１９と、不揮発性ＲＡＭ２１と、回転処理部２
３と、操作パネル２７と、オプションインターフェース
２９と、ビデオ制御部３１と、エンジンインターフェー
ス３３とから成り、各々はＣＰＵバス３５により相互に
接続されている。
部構成を示す図である。図２に示す様に、上記コントロ
ーラ５は、ＣＰＵ１１と、プログラムＲＯＭ１３と、メ
モリ（ＲＡＭ）制御装置１５と、ＲＡＭ１７と、フォン
トＲＯＭ１９と、不揮発性ＲＡＭ２１と、回転処理部２
３と、操作パネル２７と、オプションインターフェース
２９と、ビデオ制御部３１と、エンジンインターフェー
ス３３とから成り、各々はＣＰＵバス３５により相互に
接続されている。
【０００８】上記ＣＰＵ１１は、このコントローラ全体
を統括的に制御する中央処理装置であり、汎用の１６ｂ
ｉｔまたは３２ｂｉｔのＣＰＵを使用する。上記プログ
ラムＲＯＭ１３は、上記ＣＰＵ１１を制御するためのマ
イクロコードを格納する。上記メモリ（ＲＡＭ）制御装
置は、上記ＲＡＭ１７に対して上記ＣＰＵ１１からの要
求による通常の書き込み、読み出しの制御を行うと共
に、フレームメモリとして確保されている領域に対して
論理演算やビットシフトの操作を行ったりＤＭＡ動作等
を行う。
を統括的に制御する中央処理装置であり、汎用の１６ｂ
ｉｔまたは３２ｂｉｔのＣＰＵを使用する。上記プログ
ラムＲＯＭ１３は、上記ＣＰＵ１１を制御するためのマ
イクロコードを格納する。上記メモリ（ＲＡＭ）制御装
置は、上記ＲＡＭ１７に対して上記ＣＰＵ１１からの要
求による通常の書き込み、読み出しの制御を行うと共
に、フレームメモリとして確保されている領域に対して
論理演算やビットシフトの操作を行ったりＤＭＡ動作等
を行う。
【０００９】上記ＲＡＭ１７は上記メモリ（ＲＡＭ）制
御装置１５により制御される大容量のランダムアクセス
メモリであり、バス幅は通常ＣＰＵ１１のバス幅と同等
とされる。上記ＲＡＭ１７は主として次の様な用途に使
用される。 （ａ）システムメモリ （ｂ）インプットバファ （ｃ）ページバファ（フレームメモリ） （ｄ）フォントファイル （ｅ）マクロファイル （ｆ）イメージファイル （ｇ）プリントコントロールファイル （ｈ）ビデオバファ 次に、本発明の要旨である上記メモリ（ＲＡＭ）制御装
置１５と回転処理部２３について説明する。まず、上記
メモリ（ＲＡＭ）制御装置１５は、上記ＢｉｔＢＬＴ
（Ｂｉｔ ａｌｉｇｎｅｄ ＢＬｏｃｋ Ｔｒａｎｓｆ
ｅｒ：矩形領域のビット単位のデータ転送）等を行うた
めに以下の様なレジスタおよびバッファを有している。 １．Ｘ方向に転送するＷｏｒｄ数（アクセス単位：本実
施例では３２ビットを１Ｗｏｒｄとしている）を設定す
るＸ方向幅レジスタ（Ｘ−ｄｉｒｅｃｔｉｏｎＷｉｄｔ
ｈ Ｒｅｇｉｓｔｅｒ）ＸＷ。 ２．Ｙ方向のライン数を指定するＹ方向ライン数レジス
タ（Ｙ−ｄｉｒｅｃｔｉｏｎ Ｈｉｇｈｔ ｉｎ ｌｉ
ｎｅ Ｒｅｇｉｓｔｅｒ）ＹＨＩＧ。 ３．バイト単位で転送元の開始アドレスを指定する転送
元開始アドレスレジスタ（Ｓｏｕｒｃｅ ｓｔａｒｔ
Ａｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒ）ＳＡ。ただし、指
定するアドレスはワード境界になければならない。
御装置１５により制御される大容量のランダムアクセス
メモリであり、バス幅は通常ＣＰＵ１１のバス幅と同等
とされる。上記ＲＡＭ１７は主として次の様な用途に使
用される。 （ａ）システムメモリ （ｂ）インプットバファ （ｃ）ページバファ（フレームメモリ） （ｄ）フォントファイル （ｅ）マクロファイル （ｆ）イメージファイル （ｇ）プリントコントロールファイル （ｈ）ビデオバファ 次に、本発明の要旨である上記メモリ（ＲＡＭ）制御装
置１５と回転処理部２３について説明する。まず、上記
メモリ（ＲＡＭ）制御装置１５は、上記ＢｉｔＢＬＴ
（Ｂｉｔ ａｌｉｇｎｅｄ ＢＬｏｃｋ Ｔｒａｎｓｆ
ｅｒ：矩形領域のビット単位のデータ転送）等を行うた
めに以下の様なレジスタおよびバッファを有している。 １．Ｘ方向に転送するＷｏｒｄ数（アクセス単位：本実
施例では３２ビットを１Ｗｏｒｄとしている）を設定す
るＸ方向幅レジスタ（Ｘ−ｄｉｒｅｃｔｉｏｎＷｉｄｔ
ｈ Ｒｅｇｉｓｔｅｒ）ＸＷ。 ２．Ｙ方向のライン数を指定するＹ方向ライン数レジス
タ（Ｙ−ｄｉｒｅｃｔｉｏｎ Ｈｉｇｈｔ ｉｎ ｌｉ
ｎｅ Ｒｅｇｉｓｔｅｒ）ＹＨＩＧ。 ３．バイト単位で転送元の開始アドレスを指定する転送
元開始アドレスレジスタ（Ｓｏｕｒｃｅ ｓｔａｒｔ
Ａｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒ）ＳＡ。ただし、指
定するアドレスはワード境界になければならない。
【００１０】４．転送元のライン間の開始アドレスオフ
セットを設定する転送元開始アドレスオフセットレジス
タ（Ｓｏｕｒｃｅ Ｏｆｆｓｅｔ ａｄｄｒｅｓｓ Ｒ
ｅｇｉｓｔｅｒ）ＳＯＦＦ。ただし、指定するアドレス
オフセットはワード境界になければならない。
セットを設定する転送元開始アドレスオフセットレジス
タ（Ｓｏｕｒｃｅ Ｏｆｆｓｅｔ ａｄｄｒｅｓｓ Ｒ
ｅｇｉｓｔｅｒ）ＳＯＦＦ。ただし、指定するアドレス
オフセットはワード境界になければならない。
【００１１】５．バイト単位で転送先の開始アドレスを
指定する転送先開始アドレスレジスタ（Ｄｅｓｔｉｎａ
ｔｉｏｎ ｓｔａｒｔ Ａｄｄｒｅｓｓ Ｒｅｇｉｓｔ
ｅｒ）ＤＡ。ただし、指定するアドレスはワード境界に
なければならない。 ６．転送先のライン間の開始アドレスオフセットを設定
する転送先開始アドレスオフセットレジスタ（Ｄｅｓｔ
ｉｎａｔｉｏｎ Ｏｆｆｓｅｔ ａｄｄｒｅｓｓ Ｒｅ
ｇｉｓｔｅｒ）ＤＯＦＦ。ただし、指定するアドレスオ
フセットはワード境界になければならない。
指定する転送先開始アドレスレジスタ（Ｄｅｓｔｉｎａ
ｔｉｏｎ ｓｔａｒｔ Ａｄｄｒｅｓｓ Ｒｅｇｉｓｔ
ｅｒ）ＤＡ。ただし、指定するアドレスはワード境界に
なければならない。 ６．転送先のライン間の開始アドレスオフセットを設定
する転送先開始アドレスオフセットレジスタ（Ｄｅｓｔ
ｉｎａｔｉｏｎ Ｏｆｆｓｅｔ ａｄｄｒｅｓｓ Ｒｅ
ｇｉｓｔｅｒ）ＤＯＦＦ。ただし、指定するアドレスオ
フセットはワード境界になければならない。
【００１２】７．Ｘ方向の転送における先頭Ｗｏｒｄデ
ータをビット単位でマスク指定する先頭ワードデータマ
スクレジスタ（Ｓｔａｒｔ Ｗｏｒｄ Ｍａｓｋ ｄａ
ｔａＲｅｇｉｓｔｅｒ）ＳＷＭＲ。このレジスタと転送
元のデータがＡＮＤして転送される。 ８．Ｘ方向の転送における最終Ｗｏｒｄデータをビット
単位でマスク指定する最終ワードデータマスクレジスタ
（Ｅｎｄ Ｗｏｒｄ Ｍａｓｋ ｄａｔａ Ｒｅｇｉｓ
ｔｅｒ）ＥＷＭＲ。このレジスタと転送元のデータがＡ
ＮＤして転送される。
ータをビット単位でマスク指定する先頭ワードデータマ
スクレジスタ（Ｓｔａｒｔ Ｗｏｒｄ Ｍａｓｋ ｄａ
ｔａＲｅｇｉｓｔｅｒ）ＳＷＭＲ。このレジスタと転送
元のデータがＡＮＤして転送される。 ８．Ｘ方向の転送における最終Ｗｏｒｄデータをビット
単位でマスク指定する最終ワードデータマスクレジスタ
（Ｅｎｄ Ｗｏｒｄ Ｍａｓｋ ｄａｔａ Ｒｅｇｉｓ
ｔｅｒ）ＥＷＭＲ。このレジスタと転送元のデータがＡ
ＮＤして転送される。
【００１３】９．転送先に転送元のデータが論理和書き
込みされる時の転送元データのビットシフト量を指定す
るビットシフトレジスタ（Ｂｉｔ Ｓｈｉｆｔ Ｒｅｇ
ｉｓｔｅｒ）ＢＳＲ。 １０．一時バッファ（Ｔｅｍｐｏｒａｒｙ Ｂｕｆｆｅ
ｒ）ＴＭＰＢ。
込みされる時の転送元データのビットシフト量を指定す
るビットシフトレジスタ（Ｂｉｔ Ｓｈｉｆｔ Ｒｅｇ
ｉｓｔｅｒ）ＢＳＲ。 １０．一時バッファ（Ｔｅｍｐｏｒａｒｙ Ｂｕｆｆｅ
ｒ）ＴＭＰＢ。
【００１４】次に、図３に示すメモリ領域において（マ
ス目一個は１バイト：８ビットを示す）、Ｂ領域のデー
タをＣ領域へ上記ＢｉｔＢＬＴによって論理和転送する
ときの動作を以下に説明する。まず、（１）として上記
レジスタの設定を行う。すなわち、上記ＸＷを３に、Ｙ
ＨＩＧを８に、ＳＡを（ｂ５）に、ＳＯＦＦを（ｃ５）
−（ｂ５）に、ＤＡを（ｑ１）に、ＤＯＦＦを（ｒ１）
−（ｑ１）に、ＳＷＭＲを図４に示す様に、ＥＷＭＲを
図５に示す様に、ＢＳＲを８に設定する。
ス目一個は１バイト：８ビットを示す）、Ｂ領域のデー
タをＣ領域へ上記ＢｉｔＢＬＴによって論理和転送する
ときの動作を以下に説明する。まず、（１）として上記
レジスタの設定を行う。すなわち、上記ＸＷを３に、Ｙ
ＨＩＧを８に、ＳＡを（ｂ５）に、ＳＯＦＦを（ｃ５）
−（ｂ５）に、ＤＡを（ｑ１）に、ＤＯＦＦを（ｒ１）
−（ｑ１）に、ＳＷＭＲを図４に示す様に、ＥＷＭＲを
図５に示す様に、ＢＳＲを８に設定する。
【００１５】次に、（２）として、上記ＳＡに対応する
４バイトデータ（１回目はｂ５、ｂ６、ｂ７、ｂ８の計
４バイト）を１回の読み出しで上記一時的なバッファＴ
ＭＰＢに格納する。次に、（３）として、上記ＴＭＰＢ
とＳＷＭＲの論理積演算を行った結果を上記ＢＳＲの値
（８）分右にビットシフトする。シフト結果は２ワード
分となる。従って、ここで、Ｘ方向の転送における先頭
ワードデータが指定ビット分（本来転送されるべきデー
タ以外の余分なデータ）だけマスクされる。
４バイトデータ（１回目はｂ５、ｂ６、ｂ７、ｂ８の計
４バイト）を１回の読み出しで上記一時的なバッファＴ
ＭＰＢに格納する。次に、（３）として、上記ＴＭＰＢ
とＳＷＭＲの論理積演算を行った結果を上記ＢＳＲの値
（８）分右にビットシフトする。シフト結果は２ワード
分となる。従って、ここで、Ｘ方向の転送における先頭
ワードデータが指定ビット分（本来転送されるべきデー
タ以外の余分なデータ）だけマスクされる。
【００１６】次に、（４）として、上記（３）のシフト
結果の第１ワードと上記ＤＡに対応する４バイトデータ
（ｑ１から始まる１ワード）および、上記（３）のシフ
ト結果の第２ワードとＤＡ＋４に対応する４バイトデー
タ（ｑ５から始まる１ワード）の夫々の論理和演算を行
い、それぞれのワードに書き込む。次に、（５）とし
て、上記ＳＡをＳＡ＝ＳＡ＋４、ＤＡ＝ＤＡ＋４とし、
（６）として、上記ＳＡに対応する４バイトデータ（１
回目はｂ９、ｂ１０、ｂ１１、ｂ１２の計４バイト）を
１回の読み出しで上記ＴＭＰＢに格納する。
結果の第１ワードと上記ＤＡに対応する４バイトデータ
（ｑ１から始まる１ワード）および、上記（３）のシフ
ト結果の第２ワードとＤＡ＋４に対応する４バイトデー
タ（ｑ５から始まる１ワード）の夫々の論理和演算を行
い、それぞれのワードに書き込む。次に、（５）とし
て、上記ＳＡをＳＡ＝ＳＡ＋４、ＤＡ＝ＤＡ＋４とし、
（６）として、上記ＳＡに対応する４バイトデータ（１
回目はｂ９、ｂ１０、ｂ１１、ｂ１２の計４バイト）を
１回の読み出しで上記ＴＭＰＢに格納する。
【００１７】次に、（７）として、上記ＴＭＰＢをＢＳ
Ｒの値（８）分右にビットシフトする。シフト結果は２
ワード分となる。次に、（８）として、上記（７）のシ
フト結果の第１ワードと上記ＤＡに対応する４バイトデ
ータ（ｑ５から始まる１ワード）および上記（７）のシ
フト結果の第２ワードとＤＡ＋４に対応する４バイトデ
ータ（ｑ９から始まる１ワード）の夫々の論理和演算を
行いそれぞれのワードに書き込む。
Ｒの値（８）分右にビットシフトする。シフト結果は２
ワード分となる。次に、（８）として、上記（７）のシ
フト結果の第１ワードと上記ＤＡに対応する４バイトデ
ータ（ｑ５から始まる１ワード）および上記（７）のシ
フト結果の第２ワードとＤＡ＋４に対応する４バイトデ
ータ（ｑ９から始まる１ワード）の夫々の論理和演算を
行いそれぞれのワードに書き込む。
【００１８】次に、（９）として、上記ＳＡをＳＡ＝Ｓ
Ａ＋４、ＤＡ＝ＤＡ＋４とし、（１０）として、上記Ｓ
Ａに対応する４バイトデータ（１回目はｂ１３、ｂ１
４、ｂ１５、ｂ１６の計４バイト）を１回の読み出しで
上記ＴＭＰＢに格納する。次に、（１１）として、上記
ＴＭＰＢとＥＷＭＲの論理積演算を行った結果を、上記
ＢＳＲの値（８）分右にビットシフトする。シフト結果
は２ワード分となる。従って、ここで、Ｘ方向の転送に
おける最終ワードデータが指定ビット分（本来転送され
るべきデータ以外の余分なデータ）だけマスクされる。
Ａ＋４、ＤＡ＝ＤＡ＋４とし、（１０）として、上記Ｓ
Ａに対応する４バイトデータ（１回目はｂ１３、ｂ１
４、ｂ１５、ｂ１６の計４バイト）を１回の読み出しで
上記ＴＭＰＢに格納する。次に、（１１）として、上記
ＴＭＰＢとＥＷＭＲの論理積演算を行った結果を、上記
ＢＳＲの値（８）分右にビットシフトする。シフト結果
は２ワード分となる。従って、ここで、Ｘ方向の転送に
おける最終ワードデータが指定ビット分（本来転送され
るべきデータ以外の余分なデータ）だけマスクされる。
【００１９】次に、（１２）として、上記（１１）のシ
フト結果の第１ワードと上記ＤＡに対応する４バイトデ
ータ（ｑ９から始まる１ワード）および上記（１１）の
シフト結果の第２ワードとＤＡ＋４に対応する４バイト
データ（ｑ１３から始まる１ワード）の夫々の論理和演
算を行い、それぞれのワードに書き込む。次に、（１
３）として、上記ＳＡをＳＡ＝ＳＡ＋ＳＯＦＦ、上記Ｄ
ＡをＤＡ＝ＤＡ＋ＤＯＦＦとし、以下、上記（２）〜
（１３）の操作を転送元としてはラインｂ〜ｉ、転送先
としては、ラインｒ〜ｘに対して行うことによってＢ領
域のデータをＣ領域へ論理和転送する。
フト結果の第１ワードと上記ＤＡに対応する４バイトデ
ータ（ｑ９から始まる１ワード）および上記（１１）の
シフト結果の第２ワードとＤＡ＋４に対応する４バイト
データ（ｑ１３から始まる１ワード）の夫々の論理和演
算を行い、それぞれのワードに書き込む。次に、（１
３）として、上記ＳＡをＳＡ＝ＳＡ＋ＳＯＦＦ、上記Ｄ
ＡをＤＡ＝ＤＡ＋ＤＯＦＦとし、以下、上記（２）〜
（１３）の操作を転送元としてはラインｂ〜ｉ、転送先
としては、ラインｒ〜ｘに対して行うことによってＢ領
域のデータをＣ領域へ論理和転送する。
【００２０】
【発明の効果】本発明によれば、転送単位における各ラ
インの先頭データと最終データを指定ビット分だけマス
クする様にしたので、本来転送されるべきデータ以外の
余分なデータがマスクされ、転送先のアクセス単位に合
わせて転送元のアクセスを行った場合でも転送元の格納
容量の増大を招くことなくＢｉｔＢＬＴ（Ｂｉｔ ａｌ
ｉｇｎｅｄ ＢＬｏｃｋ Ｔｒａｎｓｆｅｒ：矩形領域
のビット単位のデータ転送）を有効に行うことができ
る。
インの先頭データと最終データを指定ビット分だけマス
クする様にしたので、本来転送されるべきデータ以外の
余分なデータがマスクされ、転送先のアクセス単位に合
わせて転送元のアクセスを行った場合でも転送元の格納
容量の増大を招くことなくＢｉｔＢＬＴ（Ｂｉｔ ａｌ
ｉｇｎｅｄ ＢＬｏｃｋ Ｔｒａｎｓｆｅｒ：矩形領域
のビット単位のデータ転送）を有効に行うことができ
る。
【図１】本発明を実施したメモリ制御装置を有するコン
トローラを持つレーザプリンタの概略構成図である。
トローラを持つレーザプリンタの概略構成図である。
【図２】図１に示したコントローラの内部構成を示す図
である。
である。
【図３】図１に示したコントローラにおけるＢｉｔＢＬ
Ｔによるメモリ転送の説明図である。
Ｔによるメモリ転送の説明図である。
【図４】先頭ワードデータをマスク指定する先頭ワード
データマスクレジスタＳＷＭＲの説明図である。
データマスクレジスタＳＷＭＲの説明図である。
【図５】最終ワードデータをマスク指定する最終ワード
データマスクレジスタＳＷＭＲの説明図である。
データマスクレジスタＳＷＭＲの説明図である。
１…ホストコンピュータ、 ３…ホストイ
ンターフェース、５…コントローラ、７…レーザプリン
タビデオインターフェース、９…エンジン、
１１…ＣＰＵ、１３…プログラムＲＯ
Ｍ、 １５…メモリ（ＲＡＭ）制御装置、
１７…ＲＡＭ、 １９…フォン
トＲＯＭ、２１…不揮発性ＲＡＭ、 ２
３…回転処理部、２７…操作パネル、
２９…オプションインターフェース、３１…ビデオ
制御部、 ３３…エンジンインターフ
ェース、３５…ＣＰＵバス、
ンターフェース、５…コントローラ、７…レーザプリン
タビデオインターフェース、９…エンジン、
１１…ＣＰＵ、１３…プログラムＲＯ
Ｍ、 １５…メモリ（ＲＡＭ）制御装置、
１７…ＲＡＭ、 １９…フォン
トＲＯＭ、２１…不揮発性ＲＡＭ、 ２
３…回転処理部、２７…操作パネル、
２９…オプションインターフェース、３１…ビデオ
制御部、 ３３…エンジンインターフ
ェース、３５…ＣＰＵバス、
Claims (2)
- 【請求項１】 転送元メモリから転送先メモリへ矩形領
域のビット単位のデータ転送（ＢｉｔＢＬＴ）を行うた
めのメモリ制御装置であって、上記データ転送における
各ラインの先頭ワードデータと最終ワードデータとを指
定ビット分だけマスクするマスク手段を備えたことを特
徴とするメモリ制御装置。 - 【請求項２】 矩形領域のビット単位のデータ転送（Ｂ
ｉｔＢＬＴ：Ｂｉｔａｌｉｇｎｅｄ ＢＬｏｃｋ Ｔｒ
ａｎｓｆｅｒ）を行うために、転送元の先頭アドレス、
転送元のライン毎のオフセット、Ｘ方向（水平方向）の
幅、Ｙ方向高さ（垂直方向のライン数）、転送先の先頭
アドレス、転送先のライン毎のオフセット、転送先のメ
モリへの書き込みにおけるデータ転送単位幅内のビット
シフトと論理演算を指定する機能、および転送元、転送
先の夫々の先頭アドレスとオフセットアドレス加算機能
を有するメモリ制御装置であって、転送単位における各
ラインの先頭ワードデータと最終ワードデータを指定ビ
ット分だけマスクするマスク手段を備えたことを特徴と
するメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7666894A JPH07262082A (ja) | 1994-03-23 | 1994-03-23 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7666894A JPH07262082A (ja) | 1994-03-23 | 1994-03-23 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07262082A true JPH07262082A (ja) | 1995-10-13 |
Family
ID=13611803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7666894A Pending JPH07262082A (ja) | 1994-03-23 | 1994-03-23 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07262082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009269501A (ja) * | 2008-05-08 | 2009-11-19 | Nsk Ltd | 電動パワーステアリング装置 |
-
1994
- 1994-03-23 JP JP7666894A patent/JPH07262082A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009269501A (ja) * | 2008-05-08 | 2009-11-19 | Nsk Ltd | 電動パワーステアリング装置 |
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