JP3138300B2 - 画像処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置から受信
した画像データを多色画像データに変換した後、色毎に
画像出力する画像処理方法に関する。

【０００２】

【従来の技術】近年、各種情報処理装置に接続され、画
像情報を出力するプリンタは、各種技術の進歩により、
その用途に応じて、今までの２値（モノクロ）を扱うも
のから、６４階調や、中にはそれ以上の多値（グレイス
ケール）を扱うものも出現してきている。又、カラー画
像についても、高解像度や高階調な出力装置が実現さ
れ、銀鉛写真の画像の品質に近付くまでに至っている。
カラー画像出力を実現させるためには、様々な方策が取
られているが、最もポピュラーな方法として、Ｙ（イエ
ロー），Ｍ（マゼンタ），Ｃ（シアン），Ｋ（ブラッ
ク）の各色素を減法混色とし、それら各色素を同一記録
媒体上に合成記録することにより、カラー出力画像を実
現する方法が知られている。従ってこの方法を用いて、
装置を実現するためには、各色素毎に出力画像用イメー
ジデータ（方式により、多値もしくは２値）を生成し、
生成された画像イメージを出力手段に送出印字すること
により、カラー出力画像を得ることになる。

【０００３】ここで、たとえば文字情報およびその色情
報を受信して、多彩な色表現を実現するために、２値画
像出力装置であればディザパターン等を用いた２値のイ
メージ情報（データ）に変換し、色表現をして行くわけ
ではあるが、基本的な色、すなわち上記に挙げた各色素
を、記録媒体上にて同一位置に出力するものについて
（上記の色素の場合、一般にはＹ，Ｍ，Ｃ，Ｋの他にＲ
（赤），Ｇ（緑），Ｂ（青）になる）は、出力イメージ
データとして、同一データを各々のビットマッププレー
ン（Ｙ，Ｍ，Ｃ，Ｋ）に描画しなくてはならない。

【０００４】

【発明が解決しようとする課題】このため、印字頻度の
高い上記従来例で挙げた基本的な色を、出力画像イメー
ジデータ格納メモリに描画するためには、描画データを
２つのビットマッププレーン、場合によっては３つのビ
ットマッププレーンに描画する必要がある。従来これら
の描画についてはソフトウエアによって、複数ビットマ
ッププレーンにその都度描画しており、データとしては
完成されているものの、そのビットマッププレーンへの
記憶には描画したいビットマッププレーンのオフセット
アドレス計算や、描画自体複数サイクル実行する必要が
あり、ソフトウエアの負担となっていた。

【０００５】そこで本発明の目的は、上述の点に鑑み
て、色成分毎の画像データの変換，メモリへの記憶処理
に要する時間を短縮することの可能な画像処理方法を提
供することを目的とする。

【０００６】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、受信した画像記述言語を記録色毎
の画像データへ変換する際に、該画像記述言語を解析す
ることにより、該画像データの記録色毎の値を識別する
識別工程と、前記画像データのうち複数画素分の画像デ
ータを保持させる保持工程と、前記識別工程の識別結果
に基づいて、前記記録色に対応する記憶手段の各記憶領
域に、前記保持された複数画素分の画像データ毎に前記
画像データの記録色毎の値を同時に記憶させる記憶工程
とを有することを特徴とする。

【０００７】

【作用】本発明では、色分解した画像データの中に複数
色について値が一致するデータがあることに着目し、こ
のような画像データの色の値を、色分解する前の第１画
像データの段階で識別する。次に、記録色に対応する記
憶手段の各記憶領域に第２画像データの記録色毎の値を
同時に記憶する。このため、第２画像データの変換処理
は特定色１回のみでよく、また、同時記憶により記憶手
段のアクセス回数も１回でよい。

【０００８】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【０００９】〈第１実施例〉図１は本発明の第１実施例
の概要を示したブロック図で、２０１はホストコンピュ
ータ等のデータ供給源より、出力画像用元データ（本発
明の第１画像データ）を受信するデータ入力手段である
Ｉ／Ｏ部である。２０２は装置全体の制御、および、Ｉ
／Ｏ２０１より入力された出力画像用データを解析し、
出力用イメージデータを生成する制御部である。

【００１０】２０３は制御部２０２にて生成された出力
画像用イメージデータ（本発明の第２画像データ）を後
述ビットマップメモリに格納する際に、各メモリプレー
ンに同一データを格納する場合、各メモリプレーンに同
様なアクセスを繰り返すことなく、制御部２０２のメモ
リアクセス頻度を低減し、ソフトウエアの負担を減らす
目的で備えられた本発明の特徴を成すメモリ制御部であ
る。２０４はＹ（イエロー）の色素イメージデータを格
納するビットマップメモリ部、同様に２０５，２０６，
２０７は、各色素毎にＭ（マゼンタ），Ｃ（シアン），
Ｋ（ブラック）のビットイメージデータを記憶するビッ
トマップメモリである。本実施例では、ビットマップメ
モリ２０４，２０５，２０６，２０７の具体的デバイス
として、既知であるＤＲＡＭを使用している。

【００１１】２０８は、前述各色素のビットマップメモ
リ２０４，２０５，２０６，２０７に格納されている画
像出力用イメージデータを受けて、紙などの記録媒体に
カラー画像の定着を実現する、例えばカラーレーザービ
ームプリンタなどのエンジン部である。

【００１２】図２は図１のメモリ制御部２０３の内部構
成を示すブロック図である。

【００１３】３０１は、各メモリプレーンの制御を司る
メモリプレーン制御部であり、４つあるメモリプレーン
へのアクセスに際し、どのメモリプレーンを有効にする
かを決定する。３０２は上述Ｙ（イエロー）のビットマ
ップメモリ２０４へのアクセスを実現するため備えられ
た既知のＤＲＡＭコントローラである。同様に３０３，
３０４，３０５は、前述各色素のビットマップメモリ部
２０５〜２０７へのアクセスを実現するＤＲＡＭコント
ローラ部である。従って、メモリ制御部２０３はメモリ
プレーン制御部３０１と各色素毎のＤＲＡＭコントロー
ラである３０２，３０３，３０４，３０５から構成され
ている。図２に示したプレーン制御部３０１の回路構成
例を図３に示す。

【００１４】図３において、４０１は前述ビットマップ
メモリの内、同一データを記憶させるビット１以上のマ
ップメモリを指定する情報を記憶するイネーブルレジス
タであり、制御部２０２により予めセットされる。４０
２は、イネーブルレジスタ４０１をアドレス空間の中か
ら選択するためのデコーダである。

【００１５】４０３はイメージデータを各色素のビット
マップメモリから、エンジン部２０８にイメージデータ
を送出する際、目的であるビットマッププレーンを制御
部２０２のアドレス信号により選択するためのデコーダ
である。

【００１６】４０４はイネーブルレジスタ４０１にデー
タバス上のデータをラッチするタイミングを発生させる
タイミング発生回路である。

【００１７】４０５は本実施例の場合ＡＮＤ（アンド）
ゲートとＯＲ（オア）ゲートから構成され、イネーブル
レジスタ４０１からの信号か、もしくは前述イメージデ
ータをエンジン部２０８に送出する際に、アドレスをデ
コードし、どの色素のビットマッププレーンを選択する
かを示す信号かを選択する目的で挿入されているＹ用ゲ
ート部である。

【００１８】ゲート部４０５の構成と同様にして、その
他、Ｍ，Ｃ，Ｋの各色素毎に４０６〜４０８のゲート部
が設けられている。

【００１９】図４は本実施例の制御の流れを示すフロー
チャートであり、図４のフローチャートを参照しながら
本発明に関わる制御の動作を説明する。

【００２０】まずホストコンピュータ等のデータ供給源
より画像出力用のデータを、図１のＩ／Ｏ部２０１を介
して受信する（図４のＳ５０１）。次に図１の制御部２
０２は、受信されたデータを解析し、出力に必要なイメ
ージデータを生成する（図４のＳ５０２）。

【００２１】次に制御部２０２は、描画する色の情報を
解析し、生成したイメージデータを記憶するメモリを決
定する。その決定に従ってあらかじめ描画パラメータを
メモリ制御部２０３内のレジスタ４０１（図３参照）へ
セットする（図４のＳ５０３）。

【００２２】たとえばＢ（青）を描画する場合であれ
ば、Ｍ（マゼンタ）と、Ｃ（シアン）のビットマッププ
レーンとに同一のイメージデータを描画する必要があ
る。そこで制御部２０２は図３のレジスタにおいて、右
側に出ている信号を上からみて、ビット０，１，１，０
となるように、レジスタ４０１をセットする。

【００２３】次に制御部２０２は自らが生成した描画イ
メージデータを、対応するビットマップメモリへ書き込
みする操作を行う（５０４）。Ｂ（青）の描画について
説明する。イネーブルレジスタ４０１の出力信号により
ゲート４０６，４０７が開き、ＤＲＡＭコントローラ３
０３と３０４に接続されるイネーブル信号のみがアクテ
ィブな状態となっている。制御部２０２がメモリへの記
憶動作（ライト動作）を行うと、ＤＲＡＭコントローラ
３０３，３０４のみが動作する。制御部２０２から出力
されたデータバス上のイメージデータはメモリ２０５，
２０６の同一相対アドレスに記憶される。従って、従来
のように複数のメモリプレーン（この場合のＭのメモリ
プレーンとＣのメモリプレーン）に個別にアクセスしな
ければならないところを、１回の同時アクセスにてイメ
ージデータの記憶を終了できる訳である。

【００２４】１ページ分の出力画像のイメージデータ
が、各色のビットマップに描画終了したならば（図４の
Ｓ５０５）、制御部２０２からエンジン部２０８へ起動
を掛ける。たとえばエンジン部２０８が面順次出力デバ
イスであれば、制御部２０２はデコーダ４０３にてＹの
みがイネーブルになるアドレス空間をアクセスし、Ｙの
描画イメージデータをエンジン側へ送出する。

【００２５】同様にしてＭ，Ｃ，Ｋの各色についても、
制御部２０２が、各色のビットマップがアクティブにな
るようアドレス空間を指定し、デコーダ部４０３がそれ
をデコードして色毎のビットマップをアクティブにしつ
つ、１ページ分のカラー画像出力が実現できる（図４の
Ｓ５０６）。Ｓ５０５にて１ページ分のイメージ描画が
終了してなければ、Ｓ５０２へ戻り、イメージデータを
生成する。

【００２６】本実施例を実現するためには、各色のビッ
トマップをコントロールするＤＲＡＭコントローラ部
が、外部からのアクセスに対し同時動作するよう構成す
る（リフレッシュに対するメモリアクセスプライオリテ
ィや、メモリアクセスに対するウエイト条件が同一であ
る等の同一動作条件が必要である）ことや、制御装置２
０２がビットイメージを格納する際のアドレス空間と、
同様に制御装置２０２がエンジン部２０８へビットイメ
ージデータを送出する際にデータ読み出しに使用するア
ドレス空間とを、別空間にマッピングする必要があるの
は、言うまでもない。

【００２７】例えば、ビットマップメモリに格納されて
いるイメージデータをエンジン部に送出する際にＤＭＡ
Ｃ（ダイレクトメモリアクセスコントローラ）を用いる
のであれば、そのアクセス空間を上記制御部２０２が生
成したイメージデータを格納する際に用いるアドレス空
間とは別空間にマッピングする必要がある。

【００２８】以上のような構成で、各色のデータが同一
となる場合は、従来複数回アクセスが必要とされていた
ビットマップメモリへのアクセス回数を、１回のアクセ
スですむように構成でき、また、制御部２０２のソフト
ウエアによるイメージデータの生成回数も１回でよい。
このため、ソフトウエアへの負担を低減し、ビットマッ
プメモリへのイメージデータ描画速度を向上でき、結果
としてスループットの向上が期待できる。

【００２９】〈第２実施例〉図１のメモリ制御部２０３
の他の構成例を図５に示す。

【００３０】本実施例では、システムデータバスを１６
ビットして、また、図１のビットマップメモリ２０４〜
２０７は同一のメモリであり４ビット構成の１個のＤＲ
ＡＭをビットマップメモリとして使用している。図５に
おいて、５０１は、ビットマップとしての操作を行った
データをビットマップメモリに書き込むケース、スルー
の状態（ビットマップとしての操作を行わずに）でメモ
リにアクセスするケースに応じてデータバスを切り変え
る目的で挿入されているセレクタ部である。

【００３１】５０２はメモリ制御部内においてビット操
作を行うビット操作部、５０３は同一データを書き込む
ビットマップを、前もって制御部２０２がセットしてお
くため備えられた４ビットのレジスタである。

【００３２】５０４は１６ビットのデータから４ビット
のデータを選択出力可能なセレクタである。５０５は１
６ビットのデータを一時記憶可能な１６ビットラッチで
ある。５０６はビットマップメモリに対してアクセスサ
イクルおよび、リフレッシュサイクルを発生させること
の出来るＤＲＡＭシーケンサである。

【００３３】５０７はビットマップメモリへのＲＯＷ
（ロー）アドレスとＣＯＬＯＭＮ（カラム）アドレスを
切り変えるためのアドレスセレクタである。なお、ＤＲ
ＡＭの容量によって、このアドレスのビット幅は変化す
る。

【００３４】５０８は前述４ビットレジスタへアクセス
する場合や、ビット操作を行うメモリ空間をアクセスし
たか否かを、ＤＲＡＭシーケンサ５０６に知らせるため
に備えられるアドレスデコーダである。

【００３５】５０９はビットマップメモリへの下位アド
レス２ビットを、ビットマップ操作アクセスなのか通常
アクセスなのかに従って、セレクトするための２ビット
セレクタである。５１０はビットマップ操作時に下位２
ビットのアドレスを生成するための２ビットアドレスカ
ウンタである。

【００３６】図５のビット操作部５０２の内部構成を図
６に示す。図５において、ビット操作部５０２は１ピク
セル当りの操作を行うピクセル操作ブロック６０１〜６
０４の４つから成っている。各ピクセル操作ブロックの
構成は同一であり、構成内容を図７に示す。

【００３７】図７において、ＡＮＤ（アンド）ゲート７
０１〜７０４の４つを図中のように結線することで、１
ピクセルの各色素Ｙ，Ｍ，Ｃ，Ｋデータを操作するよう
構成されている。

【００３８】図８は各色素のビットイメージデータが、
ビットマップメモリに格納されている内容、すなわち、
ビットマップメモリの１アドレスに格納されるデータを
示す。本例では１６ビット構成のメモリバスを使用して
いるので、その場合のメモリバスに対する各色素データ
の構成を図９に示す。

【００３９】このような構成における回路動作を図１０
のフローチャートを参照して説明する。

【００４０】まずホストコンピュータ等のデータ供給源
より、出力画像用データを図１のＩ／Ｏ２０１を通じて
受信する（図１０のＳ７０１）。

【００４１】次に制御部２０２はＩ／Ｏ２０１からのデ
ータを解析し、複数ビットマップエリアに同一データの
書き込みを要する色再現が必要であるかどうかを判断す
る（図１０のＳ７０２）。

【００４２】次にどのビットマップエリアに同一データ
を書き込むかという判断にしたがって、その旨を示すデ
ータをレジスタ５０３（図５参照）にセットする（図１
０のＳ７０３）。

【００４３】ここで具体的に例えば、Ｙ色素とＭ色素の
ビットマップエリアに同一データを書き込む必要がある
と判断されたならば、制御部２０２はレジスタ５０３の
割り当てられているアドレス空間に対し、Ｙ色素とＭ色
素に同一データを書き込むことを示すデータをセットす
る。より具体的に述べるならば、制御部２０２がレジス
タ５０３の割り当てられているアドレスをアドレスバス
上に、また、書き込むべきＹ色素とＭ色素のバリッドデ
ータをデータバス上に出力する。デコーダ５０８はその
アドレスをデコードすると共に、レジスタ５０３のセレ
クトシグナルを出力し、レジスタ５０３はデータバス上
のデータを取り込む。

【００４４】次に制御部２０２は入力されたデータに従
って、出力エンジン２０８の出力用イメージデータを生
成する（図１０のＳ７０４）。

【００４５】次に生成されたイメージデータを、制御部
２０２がビットマップエリアの割り当てられているアド
レス空間に書き込む（図１０のＳ７０５）。図５のメモ
リ制御部２０３内では制御部２０２が生成されたイメー
ジデータをビットマップメモリに書き込むべく、ビット
マップエリアの割り当てられているアドレス空間を示す
アドレス値をアドレスバス上に出力すると共に、生成さ
れたイメージデータの１ワードをデータバス上に出力す
る。

【００４６】アドレスバス上に出力されたアドレス値を
デコーダ５０８がデコードし、ＤＲＡＭシーケンサ５０
６にビットマップエリアの書き込み動作の開始を指示す
る。ＤＲＡＭシーケンサ５０６は、データバス上に出力
されているイメージデータを捕まえるタイミングを１６
ビットのラッチ５０５に知らせ、１６ビットのラッチ５
０５はデータバス上のデータをラッチする。

【００４７】図１０のＳ７０５のイメージデータ書き込
み動作によって起動されたＤＲＡＭシーケンサ５０６
は、セレクタ５０４に対し、まずＭＳＢの４ビットをセ
レクトする旨の指示を発すると共に、２ビットのセレク
タ５０９をアドレスカウンタ５１０からのアドレスを出
力する側にセレクトする。このときアドレスカウンタ５
１０は、リセット等の動作によってあらかじめゼロの値
を出力している。次にＤＲＡＭシーケンサ５０６は、ビ
ットマップエリア（ＤＲＡＭ）に対し、書き込みサイク
ルを発する。このときＤＲＡＭのアドレスは、制御部２
０２の発したアドレスの上位と、アドレスカウンタ５１
０の発する下位２ビットのアドレスとにより、ＲＯＷ／
ＣＯＬＯＭＮのＤＲＡＭ用アドレスセレクタ３０７から
供給される。一方データは、セレクタ５０４にてセレク
トされた最初のＭＳＢ４ビットがレジスタ５０３からの
出力と共にビット操作部５０２へ導かれる。ビット操作
部５０２内部では図６に示すように、セレクタ５０４か
らのデータが各ピクセル操作ブロック６０１〜４へ４ビ
ットから１ビットに分配される形で導かれる。またレジ
スタ５０３からのデータ４ビットは、４ビットのまま各
ピクセルブロック６０１〜６０４に導かれる。

【００４８】このとき、Ｙ色素とＭ色素のビットマップ
エリアに同一データを描画する場合、レジスタ５０３に
セットされているデータは、図７のゲートの内、Ｙ色素
用のゲート７０１とＭ色素用のゲート７０２とに接続さ
れているデータシグナルがバリッドとなる。従って、各
色素ブロック毎について、１ビットのセレクタ５０４か
らのデータと、レジスタ５０３からの４ビットデータと
でゲートされる。その結果、４ビットのデータが１ピク
セル当りの各色素のビット出力となり、これが４ビット
分集まる形で、１６ビット出力となり、１６ビットのセ
レクタ５０１へ導かれる。

【００４９】１６ビットのセレクタ５０１は、ビットマ
ップエリアへの操作、すなわちＤＲＡＭシーケンサ５０
６が起動した時点で、その出力がビット操作部５０２か
らの出力側に選択されているので、セレクタ５０１の出
力がビットマップメモリへ供給される。

【００５０】このようにしてビットマップメモリに対し
アドレスとデータが供給されると共に、ＤＲＡＭシーケ
ンサ５０６はビットマップメモリへの書き込み動作サイ
クルを発生させ、書き込みが達成される。

【００５１】本実施例では１ピクセルについて着目し、
データ操作の動作を再確認する。上記のようにその１ピ
クセルをＹ色素とＭ色素のビットマップエリアに書き込
むという動作であれば、そのピクセルに対応するデータ
ビットがセレクタ５０４よりビット操作部５０２へ導か
れ、一方レジスタ５０３にあらかじめセットされている
Ｙ色素とＭ色素に対応するデータビットとの間で、ゲー
トされる。

【００５２】その結果図７で示すならば、７０１と７０
２に各ゲート出力が真の状態、それ以外の７０３と７０
４のゲートの出力が偽の状態としてビットマップメモリ
へ導かれる。故に本実施例で用いているビットマップメ
モリには、図８に示すようなビット構成で、１チップの
ＤＲＡＭの１アドレスに対して、１ピクセルデータが格
納される。この場合、図８のＹ，Ｍのビットが“１”、
Ｃ，Ｋのビットが“０”として記憶される。

【００５３】従って、これらを総合すると、ＤＲＡＭシ
ーケンサ５０６によって発生されるビットマップメモリ
への書き込みサイクル１回について、４ピクセルのデー
タが１６ビットデータとして格納されるわけである。

【００５４】次にＤＲＡＭシーケンサ５０６は、残りの
１２ピクセルについてのイメージデータをビットマップ
エリアに格納すべく、アドレスカウンタ５１０を１つイ
ンクリメントし、セレクタ５０４を、対応する次の４ビ
ットを、セレクトするようセットし直す。このため、次
の４ピクセルが、最初の４ピクセルと同様にして、ビッ
トマップメモリへ書き込まれる。ＤＲＡＭシーケンサ５
０６は同様にして、アドレスカウンタ５１０とセレクタ
５０４を更新しつつ、１６ピクセル全てのイメージデー
タをビットマップメモリへ書き込む。ここでＤＲＡＭ用
のＲＯＷ／ＣＯＬＯＭＮセレクタ５０７に導かれる上位
アドレス（下位２ビットを除く）は４ピクセル分のデー
タの書き込みが終了するまで制御部２０２にてラッチさ
れている。従って、制御部２０２のビットマップメモリ
への書き込み動作１回につき、ＤＲＡＭシーケンサ５０
６は４回のビットマップメモリへの（ＤＲＡＭ）書き込
みサイクルを発行し、１６ピクセルのデータのビットマ
ップエリアへの書き込み動作を終了する。

【００５５】次にイメージデータのビットマップエリア
への展開が１ページ分終了したならば図１０のＳ７０７
へ手順を進め、そうでなければ次の描画データを解析す
べくＳ７０２へ戻る（図１０のＳ７０６）。

【００５６】次にビットマップメモリ（ＤＲＡＭ）内に
完成された描画イメージデータをエンジン２０５側へ出
力し（図１０のＳ７０７）、記録媒体上に描画イメージ
データが定着され、カラー画像出力が実現する（図１０
のＳ７０８）。

【００５７】本実施例では、通常のＤＲＡＭへのアクセ
スサイクルには、上記のビット操作用のアドレス空間と
は別エリアとしてその領域が設けられており、その空間
にアクセスする際にはデコーダ５０８が通常アクセス空
間である旨の情報をＤＲＡＭシーケンサ５０６へ伝え
る。ＤＲＡＭシーケンサ５０６は、２ビットアドレスセ
レクタ５０９を制御装置２０２から導かれるアドレス側
へ、また、１６ビットセレクタ５０１も制御装置２０２
から導かれるデータ側へセレクトするよう動作し、制御
装置２０２が直接ＤＲＡＭ（ビットマップメモリ）をア
クセスできるようにしてある。このときＤＲＡＭシーケ
ンサ５０６は、ビット操作のサイクルの場合には制御装
置２０２の１ライトサイクルに対して４回のＤＲＡＭラ
イトサイクルを発生していたが、通常アクセスの場合、
１対１のサイクル回数になることは言うまでも無い。

【００５８】本実施例の他次の例が挙げられる。

【００５９】（１）第１実施例では、各色のビットマッ
プメモリプレーンの物理デバイスとして、ＤＲＡＭを使
用していたが、これに限るものではなく、例えばＳＲＡ
Ｍを用いても同様の効果が期待できる。なおＳＲＡＭに
て構成するのであれば当然のことながら、ＤＲＡＭコン
トローラは必要なくなる。

【００６０】（２）第１実施例のエンジン部２０８は面
順次のカラーページプリンタを想定してきたが、これに
限るものではなく、イメージデータとして複数の独立し
たビットマップメモリにイメージ描画が必要となり、同
一イメージデータをこれら複数のビットマップに描画す
る必要性があるものであれば、本発明の構成により同様
の効果が期待できる。

【００６１】（３）第１実施例では、制御部２０２がイ
メージデータ格納に使用するアドレス空間と、エンジン
部２０８にビットマップに格納されているイメージデー
タを送出する際に使用するアドレス空間とを、別空間と
した例を示したが、各色のイメージデータをエンジン側
へ送出する際に、各色のイネーブルレジスタ４０１を、
その送出順に従って、順次変化させるという手法を制御
部２０２が司ることができるならば、本例に示したよう
に、上記アドレス空間を別個に設ける必要がない。この
ことにより、デコーダ４０３，ゲート部４０５，４０
６，４０７，４０８が削減でき、よりシンプルな回構成
で同様の効果を期待することができる。

【００６２】（４）第１実施例ではＢ（青）を出力する
際の例としてどのメモリプレーンをアクティブにすれば
良いのかを示したが、その他の色についてどのメモリプ
レーンをアクティブにすれば良いのかは、他に譲るとし
て、やはり同様の効果が期待できる。

【００６３】（５）第１実施例では２値カラープリンタ
への出力を前提としていたが、複数のメモリプレーンに
同一のデータを書き込む必要性のある多値プリンタ、さ
らにイメージデータを格納する目的ではないにせよ、複
数のメモリプレーンにより、データを記録する必要性が
ある機器にとっては、本構成を取ることにより、スルー
プットを向上させるという効果が期待できる。

【００６４】（６）第２実施例ではセレクタ５０４を備
えることにより、４つのＤＲＡＭ（ビットマップメモ
リ）に対して選択的にアクセスするようにしているが、
これに限るものではない。例えば第２実施例よりも２倍
のビット操作データバスに拡張し、アドレスカウンタ５
１０を１ビットのカウンタにすることにより、上記例の
半分のＤＲＡＭへのアクセスサイクルにすることができ
る。当然のことながら更に２倍のビット操作データバス
に拡張することにより、制御装置２０２の書き込みサイ
クルの数だけのＤＲＡＭ書き込みサイクルに押えること
ができる。

【００６５】（７）第２実施例では、システムデータバ
ス幅として１６ビットのものを想定しているが、これも
このバス幅に限定されるものではなく、多種多様のシス
テムデータバスに対応すべく、第２実施例で示したセレ
クタ，ラッチ，ビット操作部等を構成することにより同
様の処理系が構築可能である。

【００６６】（８）第２実施例で用いている実メモリデ
バイスとしては、ｘ４構成のＤＲＡＭを想定している
が、これも限定されるものではなく、ＤＲＡＭ以外の素
子（例えばＳＲＡＭ）を用いてもよいし、データビット
構成についても、ｘ８の構成のものやｘ１６のもの等を
用いてもよい。なお、ｘ１の構成の要素を用いて機器を
構築しても、同様のものは構築可能ではあるが、本実施
例に示すＤＲＡＭシーケンサ３０６に相当する部分の、
ＤＲＡＭに対するアクセスサイクル回数が増えるため、
ソフトウエアの動作時間とハードウエアの動作時間との
兼ね合いにはなるであろうが、あまりパフォーマンスを
期待することはできないかもしれない。

【００６７】（９）第２実施例では、出力エンジンとし
てページプリンタを想定していたが、これも限定される
ものではなく、バンディング制御可能なエンジンを出力
デバイスとしても、同様の効果が期待できる。特に本実
施例に示す描画データのデータ構造の場合、インクジェ
ット方式のピクセル順次かつバンディング可能なプリン
タエンジンなどに好適と言える。

【００６８】

【発明の効果】記録色毎の画像データをメモリに記憶さ
せる際に、従来は記録色毎にメモリに書き込みを行うこ
とで、各画素につき記録色の数に相当する回数のメモリ
への書き込みを必要としたが、本発明によれば、画像デ
ータの記録色毎の値を識別し、その識別結果により、画
像データの記録色毎の値が同一になるものについては、
同時にメモリに書き込むことによりメモリへの書き込み
回数を減らすことができるので、メモリへの書き込み処
理の高速化を実現することができる。更に、本発明によ
れば、画素単位に画像データのメモリへの書き込みを行
うのではなく、画像データのうち複数画素分の画像デー
タを保持し、複数画素分の画像データ毎に画像データの
メモリへの書き込みを行うので、メモリへの書き込み処
理のさらなる高速化を実現することができる。

【００６９】このため、従来よりも画像出力時間が短縮
され、高速出力が可能となる。

【図面の簡単な説明】

【図１】本発明第１実施例の回路構成を示すブロック図
である。

【図２】図１のメモリ制御部２０３の回路構成を示すブ
ロック図である。

【図３】図２のプレーン制御部３０１の回路構成を示す
ブロック図である。

【図４】本発明第１実施例の画像処理手順を示すフロー
チャートである。

【図５】図１のメモリ制御部２０３の他の回路構成を示
すブロック図である。

【図６】図５のビット操作部５０２の詳細を示すブロッ
ク図である。

【図７】図６の１ピクセル操作ブロックの内容を示すブ
ロック図である。

【図８】本発明第２実施例のビットマップメモリの記憶
内容を示す説明図である。

【図９】本発明第２実施例の画像データの内容を示す説
明図である。

【図１０】本発明第２実施例の画像処理手順を示すフロ
ーチャートである。

【符号の説明】

２０１ Ｉ／Ｏ ２０２ 制御部 ２０３ メモリ制御部 ２０４〜２０７ ビットマップメモリ（ＤＲＡＭ） ２０８ エンジン

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】受信した画像記述言語を記録色毎の画像デ
   ータへ変換する際に、 該画像記述言語を解析することにより、該画像データの
   記録色毎の値を識別する識別工程と、 前記画像データのうち複数画素分の画像データを保持さ
   せる保持工程と、 前記識別工程の識別結果に基づいて、前記記録色に対応
   する記憶手段の各記憶領域に、前記保持された複数画素
   分の画像データ毎に前記画像データの記録色毎の値を同
   時に記憶させる記憶工程とを有することを特徴とする画
   像処理方法。