JP3703273B2 - 画像データ変換装置、画像データ変換装置を具えた印字装置および画像データ変換方法 - Google Patents
画像データ変換装置、画像データ変換装置を具えた印字装置および画像データ変換方法 Download PDFInfo
- Publication number
- JP3703273B2 JP3703273B2 JP31404997A JP31404997A JP3703273B2 JP 3703273 B2 JP3703273 B2 JP 3703273B2 JP 31404997 A JP31404997 A JP 31404997A JP 31404997 A JP31404997 A JP 31404997A JP 3703273 B2 JP3703273 B2 JP 3703273B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- data
- conversion
- read
- image data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Record Information Processing For Printing (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、シリアルスキャン印字方式の記録ヘッドを持つ記録装置の印字データの変換、特にラスタイメージデータを記録ヘッドに合わせて横−縦（ＨＶ）変換する画像データ変換装置および画像データ変換方法に関する。
【０００２】
【従来の技術】
従来、プリンター等の記録ヘッドとして複数の記録素子を具えたドットインパクト方式、サーマル方式、インクジェット方式を用いた記録装置において、記録用紙の搬送方向と直交する方向に記録ヘッドを移動させながら印字を行い、１行印字を終えた段階で記録ヘッドで記録される幅に相当する量だけ記録用紙を搬送し、その繰り返しで記録する方式（シリアルスキャン方式）が広く採用されている。このいわゆるシリアルスキャン方式では、複数の記録素子を配列した記録ヘッドを用いられるのが一般的であり、記録する画像データは、記録ヘッドの幅に相当するデータが順次記録ヘッドに転送され、１画素に相当する距離を移動する度に記録素子が駆動されて画像が形成される。
【０００３】
しかし、ホストコンピュータから送られてくる画像データが、記録紙の幅方向、つまりラスタ方向に連続したデータである場合、データの連続する方向が記録ヘッドの記録素子の配列方向とは異なるため、横方向（Ｈ）のデータを縦方向（Ｖ）のデータに変換する（以後、ＨＶ変換という）処理が必要である。
【０００４】
図１０は、記録紙に対する画像データと記録ヘッドとの位置関係を説明するものである。画像データはラスタ方向Ｘ（記録用紙の搬送方向Ｙに直交する方向）に連続しているが、印字ヘッド５０５はラスタ方向とは異なる方向の画像データを複数同時に印字する。
【０００５】
５０ｌは、第１番目のラスタデータに対応した画像データであり、１ビット／画素の連続したデータである。同様に、５０２，５０３，５０４は、各々第２番目のラスタデータに対応した画像データ、第３番目のラスタデータに対応した画像データ、第４番目のラスタデータに対応した画像データである。
【０００６】
また、ラスタデータに対応した画像データの変換処理手段としては、ソフトウェアによる方法とハードウェアによる方法とがあり、いずれも、画像データのｌビット毎に水平（Ｈ）方向から垂直（Ｖ）方向に変換する手段が用いられている。
【０００７】
しかし、このような従来の方法では、変換時間に多くの時間を要するものである。その対処方法として特開昭６３−２００６７４号公報には、ＨＶ変換するデータを蓄えるために特別なメモリである印字バッファメモリを記録ヘッドの１バンドスキャン分持ち、逐次変換で高速に行うようにしたものが提案されている。しかし、この方式では、回路規模が大きくなってしまうという問題点があった。このような問題点に対して、ＨＶ変換のデータ設定をＭＰＵが行い、変換自体はハードウェアが行う以下の方法が提案されており、以下、この方法について説明する。
【０００８】
図１１は、ラスタ単位でホストコンピュータから送出される画像データをプリンタ内に一時蓄積する印字バッファメモリの構成例を示すものである。
【０００９】
６０１は、印字バッファメモリである。Ｄ１００００，Ｄ１０００２，…，Ｄ１０２００，…は、印字バッファメモリ６０ｌのアドレスを示す。
【００１０】
各アドレスに対して２バイ卜（１６ビット）のデータが蓄積される様子を示したものであり、図１０で示した第１番目のラスタデータに対応した画像データ５０１のうち、アドレスＤ１００００のＭＳＢからＬＳＢまで合計１６ビット（１ビット／画素）が順次格納され、その次の画像データはアドレスＤ１０００２に格納され、以降はアドレスＤ１０１６８まで順次格納される。
【００１１】
さらに、第２番目のラスタデータに対応した画像データ５０２は、アドレスＤ１０２００からアドレスＤ１０３６８まで、第３番目のラスタデータに対応した画像データ５０３は、アドレスＤ１０４００からアドレスＤ１０５６８までに各々順次格納されるものである。
【００１２】
ここで、従来におけるＨＶ変換処理の１例を、図１２〜図１５に基づいて説明する。
【００１３】
１０１は、データの制御等を行うマイクロプロセッサ（ＭＰＵ）である。１０２は、図１１の印字バッファ６０１を含むメモリであるＤＲＡＭである。１０３は、ＨＶ変換処理を行うＨＶ変換レジスタである。このＨＶ変換レジスタ１０３は、図１３のＨＶ変換ライトレジスタ２０１と、ＨＶ変換リードレジスタ８０１とを含んでいる。また、１０４はＤＲＡＭアドレスデコード回路、１０５はＤＲＡＭ制御信号発生回路、１０６はアドレスデコード回路である。１０７はＨＶ変換レジスタリードアドレスデコード回路、１０８は出力信号線である。１０９はＨＶ変換レジスタライトアドレスデコード回路、１１０は出力信号線である。
【００１４】
図１３は、図１２のＨＶ変換レジスタ１０３の内部構成例を示す。
【００１５】
ＨＶ変換ライトレジスタ２０１は、１６×１６ビットから構成されている。このＨＶ変換ライトレジスタ２０１内には、各々１×１６ビットからなるレジスタ（２０２，２０３，２０４，２０５，２０６）が１６個含まれている。
【００１６】
また、ＨＶ変換リードレジスタ８０ｌは、入力数１６で、出力数１のセレクタ８０２，８０３，８０４，８０５，８０６から構成されている。各セレクタ８０２〜８０６の入力には、各レジスタ２０２〜２０６の出力が接続されている。
【００１７】
図１４は、印字バッファリードアドレスと、ＨＶ変換レジスタライトアドレスとの対応関係を示す。ＨＶ変換ライトレジスタ２０１のＦＦ００００，ＦＦ０００２，ＦＦ０００４，ＦＦ０００６，ＦＦ０００８，ＦＦ０００Ａ，ＦＦ０００Ｃ，ＦＦ０００Ｅ，ＦＦ００１０，ＦＦ００１２，ＦＦ００１４，ＦＦ００１６，ＦＦ００１８，ＦＦ００１Ａ，ＦＦ００１Ｃ，ＦＦ００１Ｅといったアドレスが割り当てられている。
【００１８】
また、７０ｌ，７０２，７０３，７０４，７０５，７０６は、レジスタ２０２〜２０６と同様に、ＨＶ変換レジスタ２０１を格納する１ビットからなレジスタである。
【００１９】
図１５は、印字バッファリードアドレスと、ＨＶ変換レジスタリードアドレスとの対応関係を示す。２１４，２１５は、ＨＶ変換用のデータ読出し用のレジスタであり、各レジスタには、ＦＦ００２０，ＦＦ００２２，ＦＦ００２４，ＦＦ００２６，ＦＦ００２８，ＦＦ０２０Ａ，ＦＦ００２Ｃ，ＦＦ００２Ｅ，ＦＦ００３０，ＦＦ００３２，ＦＦ００３４，ＦＦ００３６，ＦＦ００３８，ＦＦ００３Ａ，ＦＦ００３Ｃ，ＦＦ００３Ｅといったアドレスが割り当てられている。
【００２０】
ここで、ＨＶ変換の原理について説明する。
【００２１】
まず、図１１に示す印字バッファメモリ６０１のアドレスＤ１００００から読み出した２バイトのデータを、図１４に示すＨＶ変換ライトレジスタ２０１のアドレスＦＦ００００に書き込み、以降順次、アドレスＤ１０２００のデータをＦＦ０００２へ、アドレスＤ１０４００のデータをＦＦ０００４へ、アドレスＤ１０６００のデータをＦＦ０００６へというように、アドレスＤ１１Ｅ００までのデータをＦＦ００１Ｅへ順次書きき移す。
【００２２】
次に、図１５に示すＨＶ変換リードレジスタ８０１におけるリードアドレスＦＦ００２０のデータを読出し、図１１に示す印字バッファメモリ６０１のアドレスＤ１００００へ書き戻す。この場合、図１５のリードアドレスＦＦ００２０のデータ中、ＭＳＢからＬＳＢにかけて、図１４のＦＦ００００のＭＳＢビットデータ７０ｌ、ＦＦ０００２のＭＳＢビットデータ７０２、ＦＦ０００４のＭＳＢビットデータ７０３、ＦＦ００１ＥのＭＳＢビットデータ７０４が割り当てられている。
【００２３】
以後同様にして、リードアドレスＦＦ００２２からＦＦ００３Ｅまでのデータを、印字バッファメモリ６０１のＤ１０２００からＤ１１Ｅ００へ書き戻すことにより、ＨＶ変換を行う。なお、Ｄ１００ＸＸのように、ＸＸと記述したところは００〜ＦＦが記述されるものであり、Ｄ１００００〜Ｄ１０１６８といったように順次アドレスが変化することを示すものである。
【００２４】
【発明が解決しようとする課題】
近年、プリンタ技術の向上により、印字密度は従来の３００ＤＰＩ（ドット・パー・インチ）又は３６０ＤＰＩから、６００ＤＰＩ／１２００ＤＰＩ／７２０ＤＰＩ／１４４０ＤＰＩへと高密度化しており、これに伴ってホストコンピュータからプリンタへの転送データは従来に対して４倍／１６倍へと増大している。
【００２５】
このため、ホストコンピュータからプリンタへの転送データ量を削減するために、複数画素を１ブロックとし、ブロック単位にコード化し、転送データ量を削減する手法が考案されている。
【００２６】
図１６は、モノクロ画像データに対して、４×４画素ブロックを４ビットコードで代表した場合を表している。１２０１は４ビットコードであり、１２０２は各コードに対する印字パターンを示している。
【００２７】
図１７は、カラー画像に適用した場合の例であり、Ｂｋ（黒），Ｃ（シアン），Ｍ（マゼンタ），Ｙ（イエロー）の４色により画像形成がなされる。１３０１は４ビットコードであり、１３０２は２×２画素ブロック毎の各色の印字パターンを示している。
【００２８】
しかしながら、前述したＨＶ変換処理の例は、１ビット／１画素からなる画像データに対してＨＶ変換を行うものである。上述したような、多ビット／ブロックにより構成された画像データに対しては対応できず、一旦コードを画像パターンに従ってｌビット／画素、又は１ビット／色に変換した後、従来例のＨＶ変換処理を行う必要があり、処理時間が長くなり、プリンタの印字速度低下の要因となっていた。
【００２９】
さらに、コード化されたブロックデータを蓄積するためのメモリ領域と、ブロックデータを印字データに展開したデータを蓄積するためのメモリ領域を確保せねばならず、多大なメモリを必要としていた。
【００３０】
そこで、本発明の目的は、メモリ領域を増やすことなく、ＨＶ変換の処理時間の短縮化を図ることが可能な画像データ変換装置および画像データ変換方法に関する。
【００３１】
また、本発明の他の目的は、印字処理時間が短縮化された画像データ変換装置および画像データ変換方法に関する。
【００３２】
【課題を解決するための手段】
本発明は、１ブロックが複数画素で構成される印字パターンを表すｋビットのコードデータを記憶する印字バッファと、前記印字バッファにおいて所定方向に配列されたコードデータを前記所定方向に直交する方向の配列に変換する変換レジスタとを備えた画像データ変換装置であって、前記変換レジスタは、前記印字バッファから読み出したｊ個のコードデータを前記所定方向に対応させて順に記憶するレジスタをｋ個有する第１レジスタ群と、前記第１レジスタ群から読み出したコードデータを前記所定方向に直交する方向に対応させて順にｊ個記憶するレジスタをｋ個有する第２レジスタ群とを有し、前記第１レジスタ群のうち１つのレジスタを選択し、前記印字バッファにおいて同一ラスタ位置にあるｊ個のコードデータを記憶させる第１レジスタ書込み制御手段と、前記第１レジスタ群からデータを読みだすべきｋ個のレジスタと読み出すべきビット領域を選択し、各レジスタにおける前記ビット領域から読み出してｋビット分のデータを読みだす第１レジスタ読出し制御手段と、前記第２レジスタ群のうち１つのレジスタとビット領域を選択し、前記第１レジスタ群から読み出したｋビット分のデータをｊ個記憶する第２レジスタ書込み制御手段と、前記第２レジスタ群のうち１つのレジスタを選択し、前記選択したレジスタに対応する印字バッファのアドレスに選択したアドレスに記憶されているｋ×ｊビット分のデータを記憶させるバッファ書込み制御手段とを備えることを特徴とする画像データ変換装置を構成する。
【００３３】
また、本発明は、複数の記録素子が直線状に配列された記録ヘッドを用い、所定方向に配列されたデータから前記所定方向と直交する方向の配列に変換し、該変換された変換データを前記記録ヘッドの複数の記録素子に入力することにより、記録用紙の搬送方向と直交する方向に前記記録ヘッドを移動させながら印字を行う印字装置であって、前記画像データ変換装置を具え、該画像データ変換装置により変換された変換データを前記記録ヘッドの複数の記録素子に入力することにより、記録用紙に前記記録ヘッドの幅分単位で印字を行うことによって、印字装置を構成することができる。
【００３４】
また、本発明は、１ブロックが複数画素で構成される印字パターンを表すｋビットのコードデータを記憶する印字バッファと、前記印字バッファにおいて所定方向に配列されたコードデータを前記所定方向に直交する方向の配列に変換する変換レジスタと用いた画像データ変換方法であって、前記変換レジスタは、前記印字バッファから読み出したｊ個のコードデータを前記所定方向に対応させて順に記憶するレジスタをｋ個有する第１レジスタ群と、
前記第１レジスタ群から読み出したコードデータを前記所定方向に直交する方向に対応させて順にｊ個記憶するレジスタをｋ個有する第２レジスタ群とを有し、前記第１レジスタ群のうち１つのレジスタを選択し、前記印字バッファにおいて同一ラスタ位置にあるｊ個のコードデータを記憶させる第１レジスタ書込み工程と、前記第１レジスタ群からデータを読みだすべきｋ個のレジスタと読み出すべきビット領域を選択し、各レジスタにおける前記ビット領域から読み出してｋビット分のデータを読みだす第１レジスタ読出し工程と、前記第２レジスタ群のうち１つのレジスタとビット領域を選択し、前記第１レジスタ群から読み出したｋビット分のデータをｊ個記憶する第２レジスタ書込み工程と、
前記第２レジスタ群のうち１つのレジスタを選択し、前記選択したレジスタに対応する印字バッファのアドレスに選択したアドレスに記憶されているｋ×ｊビット分のデータを記憶させるバッファ書込み工程とを備えることを特徴とする画像データ変換方法を提供する。
【００３９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
【００４０】
まず、本発明の第１の実施の形態を、図１〜図５に基づいて説明する。なお、従来例と同様な部分については、同一符号を付す。
【００４１】
図１は、本発明に係るＨＶ変換回路を具えたプリンタの制御回路１０の構成例を示す。１０１は、データの制御等を行うマイクロプロセッサ（ＭＰＵ）である。このＭＰＵ１０１は、不図示の制御プログラムに基づいて本発明に係る図３〜図４、図６〜図７のＨＶ変換処理（詳細な説明については後述する）を実行する。この制御プログラムは、ＲＡＭ，ＲＯＭ等の記憶手段に記憶されているものであるが、別体として、フロッピーディスク等に記憶させる構成であってもよい。
【００４２】
また、図１１に示した印字バッファメモリ６０ｌを有するメモリとしてのＤＲＡＭ１０２と、ＨＶ変換ライトレジスタ２０１およびＨＶ変換リードレジスタ３０１を有するＨＶ変換レジスタ１０３と、それらの制御回路１０４，１０５，１０６，１０７，１０９とは、アドレスバス＜２３〜０＞、データバスＤ＜１５〜０＞、制御信号線ＣＬＫ，ＡＳ＊，ＲＤ／ＷＲ＊等で接続されている。
【００４３】
ＤＲＡＭ１０２は、４Ｍビット（２５６Ｋ×１６ワード）を用いて、ＭＰＵ１０１のアドレスＤ０００００〜Ｄ７ＦＦＦＦまでに割り付ける。そのためのアドレスデコード回路が１０４であり、ＭＰＵ１０１がＤＲＡＭ１０２をアクセスした場合、アドレスデコード回路１０４からＤＲＡＭ１０２のチップセレクト信号であるＤＲＡＭＣＳ＊が発生する。
【００４４】
このＤＲＡＭＣＳ＊信号と、ＭＰＵ１０１のシステムクロックＣＬＫと、アドレスバス上に有効アドレスがあることを示すアドレスストローブ信号ＡＳ＊と、データーバスの転送信号を示すリード／ライト信号ＲＤ／ＷＲ＊と、奇数／偶数アドレス判別のために最下位アドレスビットＡ＜０＞とが、ＤＲＡＭ制御信号発生回路１０５に入力される。これにより、ＤＲＡＭ制御信号発生回路１０５は、ＤＲＡＭ１０２の制御信号であるロウアドレスストローブ信号ＲＡＳ＊と、カラムアドレスストローブ信号ＣＡＲ＊と、アウトプットイネーブル信号ＯＥ＊と、アッパーライト信号ＵＷＥ＊と、ロウアーライ卜信号ＬＷＥ＊とを発生する。また、アドレスデコード回路１０６は、アドレスバスＡ＜１８〜ｌ＞の１８本の信号線を、１０本／８本のロウアドレス／カラムアドレスに切り替える。
【００４５】
ＨＶ変換レジスタ１０３は、ＨＶ変換ライトレジスタ２０１にＨＶ変換データを書き込んだ後、ＨＶ変換リードレジスタ３０１からＨＶ変換済みのデータを読み出す。
【００４６】
１０７は、ＨＶ変換リードレジスタ３０１のアドレスデコード手段としてのＨＶ変換レジスタリードアドレスデコード回路である。１０８は、デコード結果であり、１６種類のリードレジスタを指し示す４ビットからなる出力信号線である。１０９は、ＨＶ変換ライトレジスタ２０１のアドレスデコード手段としてのＨＶ変換レジスタライトアドレスデコード回路である。１１０は、１６種類のライトアドレス各々を指し示す１６本の出力信号線である。１１１はＨＶ変換レジスタ１０３へのライトデータ線、１１２はＨＶ変換レジスタ１０３からのリードデータ線である。
【００４７】
次に、ＨＶ変換部の構成を、図２〜図４に基づいて説明する。
【００４８】
図２は、ＨＶ変換レジスタ１０３の内部構成を示す。ＨＶ変換リードレジスタ３０１を構成するセレクタ３０２，３０３，３０４，３０５は、入力数４ビット×１６、出力数４ビットである。各セレクタ３０２〜３０５の入力には、ＨＶ変換ライトレジスタ２０１を構成するセレクタ２０２〜２０５等の出力が接続されている。
【００４９】
図３および図４は、４ビットコード/ブロックで構成された画像データに対する、ＨＶ変換レジスタ１０３の構成例を示す。
【００５０】
図３において、ＨＶ変換ライトレジスタ２０１は、１６×１６ビットから構成されている。横方向のレジスタ２０２，２０３，２０４，２０５等は、各々４ビット×４ブロックの計１６ビットからなるＨＶ変換用のデータ書き込みレジスタ群である。これらレジスタ群には、ＦＦ００００，ＦＦ０００２，ＦＦ０００４，ＦＦ０００６，ＦＦ０００８，ＦＦ０００Ａ，ＦＦ０００Ｃ，ＦＦ０００Ｅ，ＦＦ００１０，ＦＦ００１２，ＦＦ００１４，ＦＦ００１６，ＦＦ００１８，ＦＦ００１Ａ，ＦＦ００１Ｃ，ＦＦ００１Ｅの各アドレスが割り当てられている。
【００５１】
ＨＶ変換ライトレジスタ２０１を構成するレジスタ２０６，２０７，２０８，２０９は、４ビット（１ブロック）を１画素の単位として構成されている。同様に、レジスタ２１０，２１１，２１２，２１３は、４ビット（１ブロック）を１画素の単位として構成されている。
【００５２】
図４において、ＨＶ変換リードレジスタ３０１を構成する縦方向のレジスタ３１４，３１５等は、ＨＶ変換用のデータ読み出しレジスタ群である。これらレジスタ群には、ＦＦ００２０，ＦＦ００２２，ＦＦ００２４，ＦＦ００２６，ＦＦ００２８，ＦＦ０２０Ａ，ＦＦ００２Ｃ，ＦＦ００２Ｅ，ＦＦ００３０，ＦＦ００３２，ＦＦ００３４，ＦＦ００３６，ＦＦ００３８，ＦＦ００３Ａ，ＦＦ００３Ｃ，ＦＦ００３Ｅの各アドレスが割り当てられている。
【００５３】
図５は、ＤＲＡＭ１０２に対するリード／ライトサイクルのタイミング、ＨＶ変換レジスタ１０３に対するリード／ライトサイクルのタイミングを示しており、ＭＰＵ１０１はシステムクロック１６．７８ＭＨｚを用いている。
【００５４】
次に、ＨＶ変換処理の原理を、図３および図４に基づいて説明する。
【００５５】
まず、ＭＰＵ１０１の指示によりＨＶ変換レジスタライトアドレスデコード回路１０９から、ＨＶ変換ライトレジスタ２０１の所定のアドレスが出力される。これにより、印字バッファメモリ６０１のアドレスＤ１００００から読み出した２バイト（４ブロックに相当する４画素分）のデータは、ＨＶ変換ライトレジスタ２０１のアドレスＦＦ００００のレジスタに書き込まれ、以下順次、アドレスＤ１０２００のデータをＦＦ０００２へ、アドレスＤ１０４００のデータをＦＦ０００４へ、アドレスＤ１０６００のデータをＦＦ０００６へというように、アドレスＤ１１Ｅ００までのデータをＦＦ００１Ｅまでに順次横方向に書き移される。
【００５６】
そして、図２に示すＨＶ変換ライトレジスタ２０１の出力とＨＶ変換リードレジスタ３０１の入力との接続関係から、図３に示すＨＶ変換ライトレジスタ２０１の横方向のレジスタに格納されたデータが４ビット（１ブロック分）の１画素単位で選択され、図４に示すＨＶ変換リードレジスタ３０１の縦方向のレジスタに順次格納される。
【００５７】
さらに、ＭＰＵ１０１の指示によりＨＶ変換レジスタリードアドレスデコード回路１０７から、ＨＶ変換リードレジスタ３０１の所定のアドレスが出力される。これにより、ＨＶ変換リードレジスタ３０１のリードアドレスＦＦ００２０に示される縦方向のデータが、４ビット（１ブロック）の１画素単位で読み出され、印字バッファメモリ６０１のアドレスＤ１００００へ書き戻される。
【００５８】
このとき、リードアドレスＦＦ００２０のデータ中、ＭＳＢからＬＳＢにかけて、ＦＦ００００の上位４ビットデータ２０６、ＦＦ０００２の上位４ビットデータ２０７、ＦＦ０００４の上位４ビットデータ２０８、ＦＦ０００６の上位ビットデータ２０９が割り当てられており、以下同様にして、ＦＦ００３Ｅまでのデータを、印字バッファメモリ６０１のＤ１１Ｅ００まで順次書き戻すことによってＨＶ変換を行う。
【００５９】
なお、Ｄ１００ＸＸにおけるＸＸと記述した箇所は、００〜ＦＦが記述されるものであり、Ｄ１００００〜Ｄ１０１６８といったように順次アドレスが変化することを示す。
【００６０】
次に、本発明の第２の実施の形態を、図６および図７に基づいて説明する。なお、第１の実施の形態と同様な部分の説明は省略し、同一符号を付す。
【００６１】
本例では、８ビット／画素で構成された画像データに対する、ＨＶ変換レジスタ１０３の構成例について説明する。
【００６２】
図６において、ＨＶ変換ライトレジスタ２０１は、１６×１６ビットから構成されている。横方向のレジスタ２０２，２０３，２０４，２０５等は、各々８ビット×２ブロックの計１６ビットからなるＨＶ変換用のデータ書き込みレジスタ群である。これらレジスタ群には、ＦＦ００００，ＦＦ０００２，ＦＦ０００４，ＦＦ０００６，ＦＦ０００８，ＦＦ０００Ａ，ＦＦ０００Ｃ，ＦＦ０００Ｅ，ＦＦ００１０，ＦＦ００１２，ＦＦ００１４，ＦＦ００１６，ＦＦ００１８，ＦＦ００１Ａ，ＦＦ００１Ｃ，ＦＦ００１Ｅの各アドレスが割り当てられている。
【００６３】
ＨＶ変換ライトレジスタ２０１を構成するレジスタ９０１，９０２、および、レジスタ９０３，９０４は、８ビット（１ブロック）を１画素の単位して構成されている。
【００６４】
図７において、縦方向のレジスタ３１４，３１５は、ＨＶ変換用のデータ読み出しレジスタ群である。これらレジスタ群には、ＦＦ００２０，ＦＦ００２２，ＦＦ００２４，ＦＦ００２６，ＦＦ００２８，ＦＦ０２０Ａ，ＦＦ００２Ｃ，ＦＦ００２Ｅ，ＦＦ００３０，ＦＦ００３２，ＦＦ００３４，ＦＦ００３６，ＦＦ００３８，ＦＦ００３Ａ，ＦＦ００３Ｃ，ＦＦ００３Ｅの各アドレスが割り当てられている。
【００６５】
次に、ＨＶ変換処理の原理について説明する。
【００６６】
まず、ＭＰＵ１０１の指示によりＨＶ変換レジスタライトアドレスデコード回路１０９から、ＨＶ変換ライトレジスタ２０１の所定のアドレスが出力される。これにより、印字バッファメモリ６０ｌのアドレスＤ１００００から読み出した２バイト（２ブロックに相当する２画素分）のデータが、ＨＶ変換ライトレジスタ２０１のアドレスＦＦ００００に書き込まれ、以下順次、アドレスＤ１０２００のデータをＦＦ０００２へ、アドレスＤ１０４００のデータをＦＦ０００４へ、アドレスＤ１０６００のデータをＦＦ０００６というように、アドレスＤ１１Ｅ００までのデータをＦＦ００１Ｅまで順次横方向に書き移される。
【００６７】
そして、ＨＶ変換ライトレジスタ２０１の出力とＨＶ変換リードレジスタ３０１の入力との接続関係（前記図２と同様な考え方で接続された関係）から、図６に示すＨＶ変換ライトレジスタ２０１の横方向のレジスタに格納されたデータが８ビット（１ブロック分）の１画素単位で選択され、図７に示すＨＶ変換リードレジスタ３０１の縦方向のレジスタに順次格納される。
【００６８】
さらに、ＭＰＵ１０１の指示によりＨＶ変換レジスタリードアドレスデコード回路１０７から、ＨＶ変換リードレジスタ３０１の所定のアドレスが出力される。これにより、ＨＶ変換リードレジスタ２０１のアドレスＦＦ００２０に示される縦方向のデータが、８ビット（１ブロック）の１画素単位で読み出され、印字バッファメモリ６０ｌのアドレスＤ１００００へ書き戻される。
【００６９】
このとき、リードアドレスＦＦ００２０のデータ中、ＭＳＢからＬＳＢにかけて、ＦＦ００００の上位８ビットデータ９０１、ＦＦ０００２の上位８ビットデータ９０２が割り当てられており、以下同様にして、ＦＦ００３Ｅまでのデータを印字バッファメモリ６０１のＤ１１Ｅ００まで順次書き戻すことによってＨＶ変換を行う。
【００７０】
なお、Ｄ１００ＸＸのように、ＸＸと記述した箇所は、００〜ＦＦが記述されるものであり、Ｄ１００００〜Ｄ１０１６８というように、順次アドレスが変化することを示す。
【００７１】
次に、本発明の第３の実施の形態を、図８〜図９に基づいて説明する。なお、前述した例と同様な部分についての説明は省略し、同一符号を付す。
【００７２】
本例では、前述したような、１ビット／画素のデータに対するＨＶ変換処理と、４ビット／画素のデータに対するＨＶ変換処理とを実行できるように、ＨＶ変換レジスタ１０３のレジスタ群を共用して構成した例である。
【００７３】
１００１は、ＨＶ変換レジスタである。１００２は、ＨＶ変換リードレジスタ３０１，８０１を選択するためのレジスタ選択回路である。１００３は、ＨＶ変換処理を選択するための信号線である。
【００７４】
図９は、ＨＶ変換レジスタ１００１の内部構成を示す。１１０１は入力１６ビット×２、出力１６ビットのセレクタである。このセレクタ１１０１は、レジスタ群４ビット／画素（１ブロック）時のＨＶ変換リードレジスタ３０１と、１ビット／画素（１ブロック）時のＨＶ変換リードレジスタ８０１を信号線１００３に従って選択するものである。
【００７５】
ここで、動作について説明する。
【００７６】
前述した例と同様に、ＨＶ変換レジスタライトアドレスが指し示すＨＶ変換ライトレジスタ２０１にＨＶ変換用のデータが書き込まれた後、ＨＶ変換レジスタリードアドレスデコード回路１０７によって、ＦＦ００２０〜ＦＦ００３Ｅのアドレスが指し示された場合は、１ビット／画素のデータ（１ブロック）に対するＨＶ変換データの読み出しがＨＶ変換リードレジスタ８０１から行われる。また、ＦＦ００４０〜ＦＦ００５Ｅのアドレスが指し示された場合は、４ビット／画素のデータ（１ブロック）に対するＨＶ変換データの読み出しがＨＶ変換リードレジスタ３０１から行われる。この場合、レジスタ選択回路１００２から信号線１００３に出力される値は、ＦＦ００２０〜ＦＦ００３Ｅのアドレスが指定された場合はゼロ、ＦＦ００４０〜ＦＦ００５Ｅのアドレスが指定された場合は１となっている。このようなゼロ又は１の信号がセレクタ１１０１に入力されることにより、リードデータ線１１２から、１ビット／画素、又は、４ビット／画素のデータ（１ブロック）が出力される。
【００７７】
本例においては、ＨＶ変換処理はリード（読み出し）時にセレクタ１１０１を介して行うような構成で説明したが、これとは逆に、ライト（書き込み）時にセレクタ１１０１を介して書き込み、読出しは単純に行う構成でもよい。
【００７８】
また、ＨＶ変換レジスタを共用し、２種類のＨＶ変換を読み出しの際に実現したが、書き込みの際に２種類のＨＶ変換モードを選択するように構成してもよい。
【００７９】
さらに、２種類のＨＶ変換モードを共用したが、同様の手法によりさらに多くのモードを実現することも可能である。
【００８０】
以上の例では、１ビット、４ビット、８ビットを例に挙げたが、これに限るものではなく、２ビット、３ビット等でも同様可能である。しかし、３ビット等の奇数ビットにより構成する場合は一般のＭＰＵバスのバス輻との整合性が良くない場合も有り得る。
【００８１】
本例では、モノクロデータに対するＨＶ変換例を説明したが、図１７に示したようなカラー画像、１ビット／色（例えば、Ｂｋ、シアン、マゼンタ、イエロー、又は、赤、青、緑）、多ビット／色（例えば、Ｂｋ、シアン、マゼンタ、イエロー、又は、赤、青、緑）等で表されるカラー画像データに対しても適用可能である。
【００８２】
また、上述した各実施例では、ラスタデータをラスタ方向と直交する方向の配列に変換する構成について説明したが、本発明はデータ配列の方向に限定されるものではなく、縦方向に配列されたデータを横方向の配列に変換する場合においても適用可能である。
【００８３】
また、上述した各実施例では、制御回路の構成を用いて説明したが、プログラム処理の場合にも同様に行うことが可能である。
【００８４】
なお、本発明は、複数の機器（例えば、ホストコンピュータ、インタフェース機器、リーダ、プリンタ等）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機、ファクシミリ装置等）に適用してもよい。
【００８５】
また、本発明の目的は、前述した実施の形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、達成されることは言うまでもない。
【００８６】
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施の形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００８７】
プログラムコードを供給するための記憶媒体としては、例えば、フロッピーディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることができる。
【００８８】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーションシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施の形態の機能が実現される場合も含まれることは言うまでもない。
【００８９】
さらに、記憶媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施の形態の機能が実現される場合も含まれることは言うまでもない。
【００９０】
【発明の効果】
以上説明したように、本発明によれば、多ビット／ブロック又は多ビット／画素からなる画像データを直接ＨＶ変換することが可能になったので、印字を行う際の処理時間を大幅に短縮することができると共に、プリンタシステム内のメモリ容量を削減することが可能となる。
【００９１】
また、本発明によれば、ＨＶ変換レジスタを共用し、複数のＨＶ変換モードを選択できるようにしたので、小さな回路規模で、多様な印字データ形式に対応可能なプリンタを構成することができる。
【００９２】
さらに、多ビット／画素の画像データに対するＨＶ変換処理が可能になったのだ、近年開発が進んでいる、画素毎に多階調表現が可能なプリンタに対しても適用することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態であるＨＶ変換用制御回路の構成を示す回路図である。
【図２】ＨＶ変換回路の構成を示す回路図である。
【図３】ＨＶ変換用レジスタへのデータの書き込み処理を説明する説明図である。
【図４】ＨＶ変換用レジスタからのデータの読出し処理を説明する説明図である。
【図５】ＨＶ変換処理の書き込み、読出しサイクルを示すタイミングチャートである。
【図６】本発明の第２の実施の形態を示すものであり、ＨＶ変換用レジスタへのデータの書き込み処理を説明する説明図である。
【図７】本発明の第２の実施の形態を示すものであり、ＨＶ変換用レジスタからのデータの読出し処理を説明する説明図である。
【図８】本発明の第３の実施の形態であるＨＶ変換用制御回路の構成を示す回路図である。
【図９】ＨＶ変換回路の内部構成を示すブロック図である。
【図１０】記録用紙に対するプリントヘッドの関係を示す正面図である。
【図１１】印字バッファの構成を示す斜視図である。
【図１２】従来におけるＨＶ変換用制御回路の構成を示す回路図である。
【図１３】ＨＶ変換回路の構成を示す回路図である。
【図１４】従来のＨＶ変換用レジスタへのデータの書き込み処理を説明する説明図である。
【図１５】従来のＨＶ変換用レジスタからのデータの読出し処理を説明する説明図である。
【図１６】モノクロ画像データの印字パターンを示す説明図である。
【図１７】カラー画像データの印字パターンを示す説明図である。
【符号の説明】
１０１ａ データ配列変更手段、読出制御手段
２０１，３０１ レジスタ
６０１ 記憶手段
【発明の属する技術分野】
本発明は、シリアルスキャン印字方式の記録ヘッドを持つ記録装置の印字データの変換、特にラスタイメージデータを記録ヘッドに合わせて横−縦（ＨＶ）変換する画像データ変換装置および画像データ変換方法に関する。
【０００２】
【従来の技術】
従来、プリンター等の記録ヘッドとして複数の記録素子を具えたドットインパクト方式、サーマル方式、インクジェット方式を用いた記録装置において、記録用紙の搬送方向と直交する方向に記録ヘッドを移動させながら印字を行い、１行印字を終えた段階で記録ヘッドで記録される幅に相当する量だけ記録用紙を搬送し、その繰り返しで記録する方式（シリアルスキャン方式）が広く採用されている。このいわゆるシリアルスキャン方式では、複数の記録素子を配列した記録ヘッドを用いられるのが一般的であり、記録する画像データは、記録ヘッドの幅に相当するデータが順次記録ヘッドに転送され、１画素に相当する距離を移動する度に記録素子が駆動されて画像が形成される。
【０００３】
しかし、ホストコンピュータから送られてくる画像データが、記録紙の幅方向、つまりラスタ方向に連続したデータである場合、データの連続する方向が記録ヘッドの記録素子の配列方向とは異なるため、横方向（Ｈ）のデータを縦方向（Ｖ）のデータに変換する（以後、ＨＶ変換という）処理が必要である。
【０００４】
図１０は、記録紙に対する画像データと記録ヘッドとの位置関係を説明するものである。画像データはラスタ方向Ｘ（記録用紙の搬送方向Ｙに直交する方向）に連続しているが、印字ヘッド５０５はラスタ方向とは異なる方向の画像データを複数同時に印字する。
【０００５】
５０ｌは、第１番目のラスタデータに対応した画像データであり、１ビット／画素の連続したデータである。同様に、５０２，５０３，５０４は、各々第２番目のラスタデータに対応した画像データ、第３番目のラスタデータに対応した画像データ、第４番目のラスタデータに対応した画像データである。
【０００６】
また、ラスタデータに対応した画像データの変換処理手段としては、ソフトウェアによる方法とハードウェアによる方法とがあり、いずれも、画像データのｌビット毎に水平（Ｈ）方向から垂直（Ｖ）方向に変換する手段が用いられている。
【０００７】
しかし、このような従来の方法では、変換時間に多くの時間を要するものである。その対処方法として特開昭６３−２００６７４号公報には、ＨＶ変換するデータを蓄えるために特別なメモリである印字バッファメモリを記録ヘッドの１バンドスキャン分持ち、逐次変換で高速に行うようにしたものが提案されている。しかし、この方式では、回路規模が大きくなってしまうという問題点があった。このような問題点に対して、ＨＶ変換のデータ設定をＭＰＵが行い、変換自体はハードウェアが行う以下の方法が提案されており、以下、この方法について説明する。
【０００８】
図１１は、ラスタ単位でホストコンピュータから送出される画像データをプリンタ内に一時蓄積する印字バッファメモリの構成例を示すものである。
【０００９】
６０１は、印字バッファメモリである。Ｄ１００００，Ｄ１０００２，…，Ｄ１０２００，…は、印字バッファメモリ６０ｌのアドレスを示す。
【００１０】
各アドレスに対して２バイ卜（１６ビット）のデータが蓄積される様子を示したものであり、図１０で示した第１番目のラスタデータに対応した画像データ５０１のうち、アドレスＤ１００００のＭＳＢからＬＳＢまで合計１６ビット（１ビット／画素）が順次格納され、その次の画像データはアドレスＤ１０００２に格納され、以降はアドレスＤ１０１６８まで順次格納される。
【００１１】
さらに、第２番目のラスタデータに対応した画像データ５０２は、アドレスＤ１０２００からアドレスＤ１０３６８まで、第３番目のラスタデータに対応した画像データ５０３は、アドレスＤ１０４００からアドレスＤ１０５６８までに各々順次格納されるものである。
【００１２】
ここで、従来におけるＨＶ変換処理の１例を、図１２〜図１５に基づいて説明する。
【００１３】
１０１は、データの制御等を行うマイクロプロセッサ（ＭＰＵ）である。１０２は、図１１の印字バッファ６０１を含むメモリであるＤＲＡＭである。１０３は、ＨＶ変換処理を行うＨＶ変換レジスタである。このＨＶ変換レジスタ１０３は、図１３のＨＶ変換ライトレジスタ２０１と、ＨＶ変換リードレジスタ８０１とを含んでいる。また、１０４はＤＲＡＭアドレスデコード回路、１０５はＤＲＡＭ制御信号発生回路、１０６はアドレスデコード回路である。１０７はＨＶ変換レジスタリードアドレスデコード回路、１０８は出力信号線である。１０９はＨＶ変換レジスタライトアドレスデコード回路、１１０は出力信号線である。
【００１４】
図１３は、図１２のＨＶ変換レジスタ１０３の内部構成例を示す。
【００１５】
ＨＶ変換ライトレジスタ２０１は、１６×１６ビットから構成されている。このＨＶ変換ライトレジスタ２０１内には、各々１×１６ビットからなるレジスタ（２０２，２０３，２０４，２０５，２０６）が１６個含まれている。
【００１６】
また、ＨＶ変換リードレジスタ８０ｌは、入力数１６で、出力数１のセレクタ８０２，８０３，８０４，８０５，８０６から構成されている。各セレクタ８０２〜８０６の入力には、各レジスタ２０２〜２０６の出力が接続されている。
【００１７】
図１４は、印字バッファリードアドレスと、ＨＶ変換レジスタライトアドレスとの対応関係を示す。ＨＶ変換ライトレジスタ２０１のＦＦ００００，ＦＦ０００２，ＦＦ０００４，ＦＦ０００６，ＦＦ０００８，ＦＦ０００Ａ，ＦＦ０００Ｃ，ＦＦ０００Ｅ，ＦＦ００１０，ＦＦ００１２，ＦＦ００１４，ＦＦ００１６，ＦＦ００１８，ＦＦ００１Ａ，ＦＦ００１Ｃ，ＦＦ００１Ｅといったアドレスが割り当てられている。
【００１８】
また、７０ｌ，７０２，７０３，７０４，７０５，７０６は、レジスタ２０２〜２０６と同様に、ＨＶ変換レジスタ２０１を格納する１ビットからなレジスタである。
【００１９】
図１５は、印字バッファリードアドレスと、ＨＶ変換レジスタリードアドレスとの対応関係を示す。２１４，２１５は、ＨＶ変換用のデータ読出し用のレジスタであり、各レジスタには、ＦＦ００２０，ＦＦ００２２，ＦＦ００２４，ＦＦ００２６，ＦＦ００２８，ＦＦ０２０Ａ，ＦＦ００２Ｃ，ＦＦ００２Ｅ，ＦＦ００３０，ＦＦ００３２，ＦＦ００３４，ＦＦ００３６，ＦＦ００３８，ＦＦ００３Ａ，ＦＦ００３Ｃ，ＦＦ００３Ｅといったアドレスが割り当てられている。
【００２０】
ここで、ＨＶ変換の原理について説明する。
【００２１】
まず、図１１に示す印字バッファメモリ６０１のアドレスＤ１００００から読み出した２バイトのデータを、図１４に示すＨＶ変換ライトレジスタ２０１のアドレスＦＦ００００に書き込み、以降順次、アドレスＤ１０２００のデータをＦＦ０００２へ、アドレスＤ１０４００のデータをＦＦ０００４へ、アドレスＤ１０６００のデータをＦＦ０００６へというように、アドレスＤ１１Ｅ００までのデータをＦＦ００１Ｅへ順次書きき移す。
【００２２】
次に、図１５に示すＨＶ変換リードレジスタ８０１におけるリードアドレスＦＦ００２０のデータを読出し、図１１に示す印字バッファメモリ６０１のアドレスＤ１００００へ書き戻す。この場合、図１５のリードアドレスＦＦ００２０のデータ中、ＭＳＢからＬＳＢにかけて、図１４のＦＦ００００のＭＳＢビットデータ７０ｌ、ＦＦ０００２のＭＳＢビットデータ７０２、ＦＦ０００４のＭＳＢビットデータ７０３、ＦＦ００１ＥのＭＳＢビットデータ７０４が割り当てられている。
【００２３】
以後同様にして、リードアドレスＦＦ００２２からＦＦ００３Ｅまでのデータを、印字バッファメモリ６０１のＤ１０２００からＤ１１Ｅ００へ書き戻すことにより、ＨＶ変換を行う。なお、Ｄ１００ＸＸのように、ＸＸと記述したところは００〜ＦＦが記述されるものであり、Ｄ１００００〜Ｄ１０１６８といったように順次アドレスが変化することを示すものである。
【００２４】
【発明が解決しようとする課題】
近年、プリンタ技術の向上により、印字密度は従来の３００ＤＰＩ（ドット・パー・インチ）又は３６０ＤＰＩから、６００ＤＰＩ／１２００ＤＰＩ／７２０ＤＰＩ／１４４０ＤＰＩへと高密度化しており、これに伴ってホストコンピュータからプリンタへの転送データは従来に対して４倍／１６倍へと増大している。
【００２５】
このため、ホストコンピュータからプリンタへの転送データ量を削減するために、複数画素を１ブロックとし、ブロック単位にコード化し、転送データ量を削減する手法が考案されている。
【００２６】
図１６は、モノクロ画像データに対して、４×４画素ブロックを４ビットコードで代表した場合を表している。１２０１は４ビットコードであり、１２０２は各コードに対する印字パターンを示している。
【００２７】
図１７は、カラー画像に適用した場合の例であり、Ｂｋ（黒），Ｃ（シアン），Ｍ（マゼンタ），Ｙ（イエロー）の４色により画像形成がなされる。１３０１は４ビットコードであり、１３０２は２×２画素ブロック毎の各色の印字パターンを示している。
【００２８】
しかしながら、前述したＨＶ変換処理の例は、１ビット／１画素からなる画像データに対してＨＶ変換を行うものである。上述したような、多ビット／ブロックにより構成された画像データに対しては対応できず、一旦コードを画像パターンに従ってｌビット／画素、又は１ビット／色に変換した後、従来例のＨＶ変換処理を行う必要があり、処理時間が長くなり、プリンタの印字速度低下の要因となっていた。
【００２９】
さらに、コード化されたブロックデータを蓄積するためのメモリ領域と、ブロックデータを印字データに展開したデータを蓄積するためのメモリ領域を確保せねばならず、多大なメモリを必要としていた。
【００３０】
そこで、本発明の目的は、メモリ領域を増やすことなく、ＨＶ変換の処理時間の短縮化を図ることが可能な画像データ変換装置および画像データ変換方法に関する。
【００３１】
また、本発明の他の目的は、印字処理時間が短縮化された画像データ変換装置および画像データ変換方法に関する。
【００３２】
【課題を解決するための手段】
本発明は、１ブロックが複数画素で構成される印字パターンを表すｋビットのコードデータを記憶する印字バッファと、前記印字バッファにおいて所定方向に配列されたコードデータを前記所定方向に直交する方向の配列に変換する変換レジスタとを備えた画像データ変換装置であって、前記変換レジスタは、前記印字バッファから読み出したｊ個のコードデータを前記所定方向に対応させて順に記憶するレジスタをｋ個有する第１レジスタ群と、前記第１レジスタ群から読み出したコードデータを前記所定方向に直交する方向に対応させて順にｊ個記憶するレジスタをｋ個有する第２レジスタ群とを有し、前記第１レジスタ群のうち１つのレジスタを選択し、前記印字バッファにおいて同一ラスタ位置にあるｊ個のコードデータを記憶させる第１レジスタ書込み制御手段と、前記第１レジスタ群からデータを読みだすべきｋ個のレジスタと読み出すべきビット領域を選択し、各レジスタにおける前記ビット領域から読み出してｋビット分のデータを読みだす第１レジスタ読出し制御手段と、前記第２レジスタ群のうち１つのレジスタとビット領域を選択し、前記第１レジスタ群から読み出したｋビット分のデータをｊ個記憶する第２レジスタ書込み制御手段と、前記第２レジスタ群のうち１つのレジスタを選択し、前記選択したレジスタに対応する印字バッファのアドレスに選択したアドレスに記憶されているｋ×ｊビット分のデータを記憶させるバッファ書込み制御手段とを備えることを特徴とする画像データ変換装置を構成する。
【００３３】
また、本発明は、複数の記録素子が直線状に配列された記録ヘッドを用い、所定方向に配列されたデータから前記所定方向と直交する方向の配列に変換し、該変換された変換データを前記記録ヘッドの複数の記録素子に入力することにより、記録用紙の搬送方向と直交する方向に前記記録ヘッドを移動させながら印字を行う印字装置であって、前記画像データ変換装置を具え、該画像データ変換装置により変換された変換データを前記記録ヘッドの複数の記録素子に入力することにより、記録用紙に前記記録ヘッドの幅分単位で印字を行うことによって、印字装置を構成することができる。
【００３４】
また、本発明は、１ブロックが複数画素で構成される印字パターンを表すｋビットのコードデータを記憶する印字バッファと、前記印字バッファにおいて所定方向に配列されたコードデータを前記所定方向に直交する方向の配列に変換する変換レジスタと用いた画像データ変換方法であって、前記変換レジスタは、前記印字バッファから読み出したｊ個のコードデータを前記所定方向に対応させて順に記憶するレジスタをｋ個有する第１レジスタ群と、
前記第１レジスタ群から読み出したコードデータを前記所定方向に直交する方向に対応させて順にｊ個記憶するレジスタをｋ個有する第２レジスタ群とを有し、前記第１レジスタ群のうち１つのレジスタを選択し、前記印字バッファにおいて同一ラスタ位置にあるｊ個のコードデータを記憶させる第１レジスタ書込み工程と、前記第１レジスタ群からデータを読みだすべきｋ個のレジスタと読み出すべきビット領域を選択し、各レジスタにおける前記ビット領域から読み出してｋビット分のデータを読みだす第１レジスタ読出し工程と、前記第２レジスタ群のうち１つのレジスタとビット領域を選択し、前記第１レジスタ群から読み出したｋビット分のデータをｊ個記憶する第２レジスタ書込み工程と、
前記第２レジスタ群のうち１つのレジスタを選択し、前記選択したレジスタに対応する印字バッファのアドレスに選択したアドレスに記憶されているｋ×ｊビット分のデータを記憶させるバッファ書込み工程とを備えることを特徴とする画像データ変換方法を提供する。
【００３９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
【００４０】
まず、本発明の第１の実施の形態を、図１〜図５に基づいて説明する。なお、従来例と同様な部分については、同一符号を付す。
【００４１】
図１は、本発明に係るＨＶ変換回路を具えたプリンタの制御回路１０の構成例を示す。１０１は、データの制御等を行うマイクロプロセッサ（ＭＰＵ）である。このＭＰＵ１０１は、不図示の制御プログラムに基づいて本発明に係る図３〜図４、図６〜図７のＨＶ変換処理（詳細な説明については後述する）を実行する。この制御プログラムは、ＲＡＭ，ＲＯＭ等の記憶手段に記憶されているものであるが、別体として、フロッピーディスク等に記憶させる構成であってもよい。
【００４２】
また、図１１に示した印字バッファメモリ６０ｌを有するメモリとしてのＤＲＡＭ１０２と、ＨＶ変換ライトレジスタ２０１およびＨＶ変換リードレジスタ３０１を有するＨＶ変換レジスタ１０３と、それらの制御回路１０４，１０５，１０６，１０７，１０９とは、アドレスバス＜２３〜０＞、データバスＤ＜１５〜０＞、制御信号線ＣＬＫ，ＡＳ＊，ＲＤ／ＷＲ＊等で接続されている。
【００４３】
ＤＲＡＭ１０２は、４Ｍビット（２５６Ｋ×１６ワード）を用いて、ＭＰＵ１０１のアドレスＤ０００００〜Ｄ７ＦＦＦＦまでに割り付ける。そのためのアドレスデコード回路が１０４であり、ＭＰＵ１０１がＤＲＡＭ１０２をアクセスした場合、アドレスデコード回路１０４からＤＲＡＭ１０２のチップセレクト信号であるＤＲＡＭＣＳ＊が発生する。
【００４４】
このＤＲＡＭＣＳ＊信号と、ＭＰＵ１０１のシステムクロックＣＬＫと、アドレスバス上に有効アドレスがあることを示すアドレスストローブ信号ＡＳ＊と、データーバスの転送信号を示すリード／ライト信号ＲＤ／ＷＲ＊と、奇数／偶数アドレス判別のために最下位アドレスビットＡ＜０＞とが、ＤＲＡＭ制御信号発生回路１０５に入力される。これにより、ＤＲＡＭ制御信号発生回路１０５は、ＤＲＡＭ１０２の制御信号であるロウアドレスストローブ信号ＲＡＳ＊と、カラムアドレスストローブ信号ＣＡＲ＊と、アウトプットイネーブル信号ＯＥ＊と、アッパーライト信号ＵＷＥ＊と、ロウアーライ卜信号ＬＷＥ＊とを発生する。また、アドレスデコード回路１０６は、アドレスバスＡ＜１８〜ｌ＞の１８本の信号線を、１０本／８本のロウアドレス／カラムアドレスに切り替える。
【００４５】
ＨＶ変換レジスタ１０３は、ＨＶ変換ライトレジスタ２０１にＨＶ変換データを書き込んだ後、ＨＶ変換リードレジスタ３０１からＨＶ変換済みのデータを読み出す。
【００４６】
１０７は、ＨＶ変換リードレジスタ３０１のアドレスデコード手段としてのＨＶ変換レジスタリードアドレスデコード回路である。１０８は、デコード結果であり、１６種類のリードレジスタを指し示す４ビットからなる出力信号線である。１０９は、ＨＶ変換ライトレジスタ２０１のアドレスデコード手段としてのＨＶ変換レジスタライトアドレスデコード回路である。１１０は、１６種類のライトアドレス各々を指し示す１６本の出力信号線である。１１１はＨＶ変換レジスタ１０３へのライトデータ線、１１２はＨＶ変換レジスタ１０３からのリードデータ線である。
【００４７】
次に、ＨＶ変換部の構成を、図２〜図４に基づいて説明する。
【００４８】
図２は、ＨＶ変換レジスタ１０３の内部構成を示す。ＨＶ変換リードレジスタ３０１を構成するセレクタ３０２，３０３，３０４，３０５は、入力数４ビット×１６、出力数４ビットである。各セレクタ３０２〜３０５の入力には、ＨＶ変換ライトレジスタ２０１を構成するセレクタ２０２〜２０５等の出力が接続されている。
【００４９】
図３および図４は、４ビットコード/ブロックで構成された画像データに対する、ＨＶ変換レジスタ１０３の構成例を示す。
【００５０】
図３において、ＨＶ変換ライトレジスタ２０１は、１６×１６ビットから構成されている。横方向のレジスタ２０２，２０３，２０４，２０５等は、各々４ビット×４ブロックの計１６ビットからなるＨＶ変換用のデータ書き込みレジスタ群である。これらレジスタ群には、ＦＦ００００，ＦＦ０００２，ＦＦ０００４，ＦＦ０００６，ＦＦ０００８，ＦＦ０００Ａ，ＦＦ０００Ｃ，ＦＦ０００Ｅ，ＦＦ００１０，ＦＦ００１２，ＦＦ００１４，ＦＦ００１６，ＦＦ００１８，ＦＦ００１Ａ，ＦＦ００１Ｃ，ＦＦ００１Ｅの各アドレスが割り当てられている。
【００５１】
ＨＶ変換ライトレジスタ２０１を構成するレジスタ２０６，２０７，２０８，２０９は、４ビット（１ブロック）を１画素の単位として構成されている。同様に、レジスタ２１０，２１１，２１２，２１３は、４ビット（１ブロック）を１画素の単位として構成されている。
【００５２】
図４において、ＨＶ変換リードレジスタ３０１を構成する縦方向のレジスタ３１４，３１５等は、ＨＶ変換用のデータ読み出しレジスタ群である。これらレジスタ群には、ＦＦ００２０，ＦＦ００２２，ＦＦ００２４，ＦＦ００２６，ＦＦ００２８，ＦＦ０２０Ａ，ＦＦ００２Ｃ，ＦＦ００２Ｅ，ＦＦ００３０，ＦＦ００３２，ＦＦ００３４，ＦＦ００３６，ＦＦ００３８，ＦＦ００３Ａ，ＦＦ００３Ｃ，ＦＦ００３Ｅの各アドレスが割り当てられている。
【００５３】
図５は、ＤＲＡＭ１０２に対するリード／ライトサイクルのタイミング、ＨＶ変換レジスタ１０３に対するリード／ライトサイクルのタイミングを示しており、ＭＰＵ１０１はシステムクロック１６．７８ＭＨｚを用いている。
【００５４】
次に、ＨＶ変換処理の原理を、図３および図４に基づいて説明する。
【００５５】
まず、ＭＰＵ１０１の指示によりＨＶ変換レジスタライトアドレスデコード回路１０９から、ＨＶ変換ライトレジスタ２０１の所定のアドレスが出力される。これにより、印字バッファメモリ６０１のアドレスＤ１００００から読み出した２バイト（４ブロックに相当する４画素分）のデータは、ＨＶ変換ライトレジスタ２０１のアドレスＦＦ００００のレジスタに書き込まれ、以下順次、アドレスＤ１０２００のデータをＦＦ０００２へ、アドレスＤ１０４００のデータをＦＦ０００４へ、アドレスＤ１０６００のデータをＦＦ０００６へというように、アドレスＤ１１Ｅ００までのデータをＦＦ００１Ｅまでに順次横方向に書き移される。
【００５６】
そして、図２に示すＨＶ変換ライトレジスタ２０１の出力とＨＶ変換リードレジスタ３０１の入力との接続関係から、図３に示すＨＶ変換ライトレジスタ２０１の横方向のレジスタに格納されたデータが４ビット（１ブロック分）の１画素単位で選択され、図４に示すＨＶ変換リードレジスタ３０１の縦方向のレジスタに順次格納される。
【００５７】
さらに、ＭＰＵ１０１の指示によりＨＶ変換レジスタリードアドレスデコード回路１０７から、ＨＶ変換リードレジスタ３０１の所定のアドレスが出力される。これにより、ＨＶ変換リードレジスタ３０１のリードアドレスＦＦ００２０に示される縦方向のデータが、４ビット（１ブロック）の１画素単位で読み出され、印字バッファメモリ６０１のアドレスＤ１００００へ書き戻される。
【００５８】
このとき、リードアドレスＦＦ００２０のデータ中、ＭＳＢからＬＳＢにかけて、ＦＦ００００の上位４ビットデータ２０６、ＦＦ０００２の上位４ビットデータ２０７、ＦＦ０００４の上位４ビットデータ２０８、ＦＦ０００６の上位ビットデータ２０９が割り当てられており、以下同様にして、ＦＦ００３Ｅまでのデータを、印字バッファメモリ６０１のＤ１１Ｅ００まで順次書き戻すことによってＨＶ変換を行う。
【００５９】
なお、Ｄ１００ＸＸにおけるＸＸと記述した箇所は、００〜ＦＦが記述されるものであり、Ｄ１００００〜Ｄ１０１６８といったように順次アドレスが変化することを示す。
【００６０】
次に、本発明の第２の実施の形態を、図６および図７に基づいて説明する。なお、第１の実施の形態と同様な部分の説明は省略し、同一符号を付す。
【００６１】
本例では、８ビット／画素で構成された画像データに対する、ＨＶ変換レジスタ１０３の構成例について説明する。
【００６２】
図６において、ＨＶ変換ライトレジスタ２０１は、１６×１６ビットから構成されている。横方向のレジスタ２０２，２０３，２０４，２０５等は、各々８ビット×２ブロックの計１６ビットからなるＨＶ変換用のデータ書き込みレジスタ群である。これらレジスタ群には、ＦＦ００００，ＦＦ０００２，ＦＦ０００４，ＦＦ０００６，ＦＦ０００８，ＦＦ０００Ａ，ＦＦ０００Ｃ，ＦＦ０００Ｅ，ＦＦ００１０，ＦＦ００１２，ＦＦ００１４，ＦＦ００１６，ＦＦ００１８，ＦＦ００１Ａ，ＦＦ００１Ｃ，ＦＦ００１Ｅの各アドレスが割り当てられている。
【００６３】
ＨＶ変換ライトレジスタ２０１を構成するレジスタ９０１，９０２、および、レジスタ９０３，９０４は、８ビット（１ブロック）を１画素の単位して構成されている。
【００６４】
図７において、縦方向のレジスタ３１４，３１５は、ＨＶ変換用のデータ読み出しレジスタ群である。これらレジスタ群には、ＦＦ００２０，ＦＦ００２２，ＦＦ００２４，ＦＦ００２６，ＦＦ００２８，ＦＦ０２０Ａ，ＦＦ００２Ｃ，ＦＦ００２Ｅ，ＦＦ００３０，ＦＦ００３２，ＦＦ００３４，ＦＦ００３６，ＦＦ００３８，ＦＦ００３Ａ，ＦＦ００３Ｃ，ＦＦ００３Ｅの各アドレスが割り当てられている。
【００６５】
次に、ＨＶ変換処理の原理について説明する。
【００６６】
まず、ＭＰＵ１０１の指示によりＨＶ変換レジスタライトアドレスデコード回路１０９から、ＨＶ変換ライトレジスタ２０１の所定のアドレスが出力される。これにより、印字バッファメモリ６０ｌのアドレスＤ１００００から読み出した２バイト（２ブロックに相当する２画素分）のデータが、ＨＶ変換ライトレジスタ２０１のアドレスＦＦ００００に書き込まれ、以下順次、アドレスＤ１０２００のデータをＦＦ０００２へ、アドレスＤ１０４００のデータをＦＦ０００４へ、アドレスＤ１０６００のデータをＦＦ０００６というように、アドレスＤ１１Ｅ００までのデータをＦＦ００１Ｅまで順次横方向に書き移される。
【００６７】
そして、ＨＶ変換ライトレジスタ２０１の出力とＨＶ変換リードレジスタ３０１の入力との接続関係（前記図２と同様な考え方で接続された関係）から、図６に示すＨＶ変換ライトレジスタ２０１の横方向のレジスタに格納されたデータが８ビット（１ブロック分）の１画素単位で選択され、図７に示すＨＶ変換リードレジスタ３０１の縦方向のレジスタに順次格納される。
【００６８】
さらに、ＭＰＵ１０１の指示によりＨＶ変換レジスタリードアドレスデコード回路１０７から、ＨＶ変換リードレジスタ３０１の所定のアドレスが出力される。これにより、ＨＶ変換リードレジスタ２０１のアドレスＦＦ００２０に示される縦方向のデータが、８ビット（１ブロック）の１画素単位で読み出され、印字バッファメモリ６０ｌのアドレスＤ１００００へ書き戻される。
【００６９】
このとき、リードアドレスＦＦ００２０のデータ中、ＭＳＢからＬＳＢにかけて、ＦＦ００００の上位８ビットデータ９０１、ＦＦ０００２の上位８ビットデータ９０２が割り当てられており、以下同様にして、ＦＦ００３Ｅまでのデータを印字バッファメモリ６０１のＤ１１Ｅ００まで順次書き戻すことによってＨＶ変換を行う。
【００７０】
なお、Ｄ１００ＸＸのように、ＸＸと記述した箇所は、００〜ＦＦが記述されるものであり、Ｄ１００００〜Ｄ１０１６８というように、順次アドレスが変化することを示す。
【００７１】
次に、本発明の第３の実施の形態を、図８〜図９に基づいて説明する。なお、前述した例と同様な部分についての説明は省略し、同一符号を付す。
【００７２】
本例では、前述したような、１ビット／画素のデータに対するＨＶ変換処理と、４ビット／画素のデータに対するＨＶ変換処理とを実行できるように、ＨＶ変換レジスタ１０３のレジスタ群を共用して構成した例である。
【００７３】
１００１は、ＨＶ変換レジスタである。１００２は、ＨＶ変換リードレジスタ３０１，８０１を選択するためのレジスタ選択回路である。１００３は、ＨＶ変換処理を選択するための信号線である。
【００７４】
図９は、ＨＶ変換レジスタ１００１の内部構成を示す。１１０１は入力１６ビット×２、出力１６ビットのセレクタである。このセレクタ１１０１は、レジスタ群４ビット／画素（１ブロック）時のＨＶ変換リードレジスタ３０１と、１ビット／画素（１ブロック）時のＨＶ変換リードレジスタ８０１を信号線１００３に従って選択するものである。
【００７５】
ここで、動作について説明する。
【００７６】
前述した例と同様に、ＨＶ変換レジスタライトアドレスが指し示すＨＶ変換ライトレジスタ２０１にＨＶ変換用のデータが書き込まれた後、ＨＶ変換レジスタリードアドレスデコード回路１０７によって、ＦＦ００２０〜ＦＦ００３Ｅのアドレスが指し示された場合は、１ビット／画素のデータ（１ブロック）に対するＨＶ変換データの読み出しがＨＶ変換リードレジスタ８０１から行われる。また、ＦＦ００４０〜ＦＦ００５Ｅのアドレスが指し示された場合は、４ビット／画素のデータ（１ブロック）に対するＨＶ変換データの読み出しがＨＶ変換リードレジスタ３０１から行われる。この場合、レジスタ選択回路１００２から信号線１００３に出力される値は、ＦＦ００２０〜ＦＦ００３Ｅのアドレスが指定された場合はゼロ、ＦＦ００４０〜ＦＦ００５Ｅのアドレスが指定された場合は１となっている。このようなゼロ又は１の信号がセレクタ１１０１に入力されることにより、リードデータ線１１２から、１ビット／画素、又は、４ビット／画素のデータ（１ブロック）が出力される。
【００７７】
本例においては、ＨＶ変換処理はリード（読み出し）時にセレクタ１１０１を介して行うような構成で説明したが、これとは逆に、ライト（書き込み）時にセレクタ１１０１を介して書き込み、読出しは単純に行う構成でもよい。
【００７８】
また、ＨＶ変換レジスタを共用し、２種類のＨＶ変換を読み出しの際に実現したが、書き込みの際に２種類のＨＶ変換モードを選択するように構成してもよい。
【００７９】
さらに、２種類のＨＶ変換モードを共用したが、同様の手法によりさらに多くのモードを実現することも可能である。
【００８０】
以上の例では、１ビット、４ビット、８ビットを例に挙げたが、これに限るものではなく、２ビット、３ビット等でも同様可能である。しかし、３ビット等の奇数ビットにより構成する場合は一般のＭＰＵバスのバス輻との整合性が良くない場合も有り得る。
【００８１】
本例では、モノクロデータに対するＨＶ変換例を説明したが、図１７に示したようなカラー画像、１ビット／色（例えば、Ｂｋ、シアン、マゼンタ、イエロー、又は、赤、青、緑）、多ビット／色（例えば、Ｂｋ、シアン、マゼンタ、イエロー、又は、赤、青、緑）等で表されるカラー画像データに対しても適用可能である。
【００８２】
また、上述した各実施例では、ラスタデータをラスタ方向と直交する方向の配列に変換する構成について説明したが、本発明はデータ配列の方向に限定されるものではなく、縦方向に配列されたデータを横方向の配列に変換する場合においても適用可能である。
【００８３】
また、上述した各実施例では、制御回路の構成を用いて説明したが、プログラム処理の場合にも同様に行うことが可能である。
【００８４】
なお、本発明は、複数の機器（例えば、ホストコンピュータ、インタフェース機器、リーダ、プリンタ等）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機、ファクシミリ装置等）に適用してもよい。
【００８５】
また、本発明の目的は、前述した実施の形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、達成されることは言うまでもない。
【００８６】
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施の形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００８７】
プログラムコードを供給するための記憶媒体としては、例えば、フロッピーディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることができる。
【００８８】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーションシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施の形態の機能が実現される場合も含まれることは言うまでもない。
【００８９】
さらに、記憶媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施の形態の機能が実現される場合も含まれることは言うまでもない。
【００９０】
【発明の効果】
以上説明したように、本発明によれば、多ビット／ブロック又は多ビット／画素からなる画像データを直接ＨＶ変換することが可能になったので、印字を行う際の処理時間を大幅に短縮することができると共に、プリンタシステム内のメモリ容量を削減することが可能となる。
【００９１】
また、本発明によれば、ＨＶ変換レジスタを共用し、複数のＨＶ変換モードを選択できるようにしたので、小さな回路規模で、多様な印字データ形式に対応可能なプリンタを構成することができる。
【００９２】
さらに、多ビット／画素の画像データに対するＨＶ変換処理が可能になったのだ、近年開発が進んでいる、画素毎に多階調表現が可能なプリンタに対しても適用することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態であるＨＶ変換用制御回路の構成を示す回路図である。
【図２】ＨＶ変換回路の構成を示す回路図である。
【図３】ＨＶ変換用レジスタへのデータの書き込み処理を説明する説明図である。
【図４】ＨＶ変換用レジスタからのデータの読出し処理を説明する説明図である。
【図５】ＨＶ変換処理の書き込み、読出しサイクルを示すタイミングチャートである。
【図６】本発明の第２の実施の形態を示すものであり、ＨＶ変換用レジスタへのデータの書き込み処理を説明する説明図である。
【図７】本発明の第２の実施の形態を示すものであり、ＨＶ変換用レジスタからのデータの読出し処理を説明する説明図である。
【図８】本発明の第３の実施の形態であるＨＶ変換用制御回路の構成を示す回路図である。
【図９】ＨＶ変換回路の内部構成を示すブロック図である。
【図１０】記録用紙に対するプリントヘッドの関係を示す正面図である。
【図１１】印字バッファの構成を示す斜視図である。
【図１２】従来におけるＨＶ変換用制御回路の構成を示す回路図である。
【図１３】ＨＶ変換回路の構成を示す回路図である。
【図１４】従来のＨＶ変換用レジスタへのデータの書き込み処理を説明する説明図である。
【図１５】従来のＨＶ変換用レジスタからのデータの読出し処理を説明する説明図である。
【図１６】モノクロ画像データの印字パターンを示す説明図である。
【図１７】カラー画像データの印字パターンを示す説明図である。
【符号の説明】
１０１ａ データ配列変更手段、読出制御手段
２０１，３０１ レジスタ
６０１ 記憶手段
Claims (6)
- １ブロックが複数画素で構成される印字パターンを表すｋビットのコードデータを記憶する印字バッファと、前記印字バッファにおいて所定方向に配列されたコードデータを前記所定方向に直交する方向の配列に変換する変換レジスタとを備えた画像データ変換装置であって、
前記変換レジスタは、
前記印字バッファから読み出したｊ個のコードデータを前記所定方向に対応させて順に記憶するレジスタをｋ個有する第１レジスタ群と、
前記第１レジスタ群から読み出したコードデータを前記所定方向に直交する方向に対応させて順にｊ個記憶するレジスタをｋ個有する第２レジスタ群とを有し、
前記第１レジスタ群のうち１つのレジスタを選択し、前記印字バッファにおいて同一ラスタ位置にあるｊ個のコードデータを記憶させる第１レジスタ書込み制御手段と、
前記第１レジスタ群からデータを読みだすべきｋ個のレジスタと読み出すべきビット領域を選択し、各レジスタにおける前記ビット領域から読み出してｋビット分のデータを読みだす第１レジスタ読出し制御手段と、
前記第２レジスタ群のうち１つのレジスタとビット領域を選択し、前記第１レジスタ群から読み出したｋビット分のデータをｊ個記憶する第２レジスタ書込み制御手段と、
前記第２レジスタ群のうち１つのレジスタを選択し、前記選択したレジスタに対応する印字バッファのアドレスに選択したアドレスに記憶されているｋ×ｊビット分のデータを記憶させるバッファ書込み制御手段とを備えることを特徴とする画像データ変換装置。 - 前記１ブロックはｍ画素×ｍ画素で構成されることを特徴とする請求項１に記載の画像データ変換装置。
- ビット数が異なるコードデータを複数種類備え、コードデータを選択するデータ選択手段を備えることを特徴とする請求項１または２に記載の画像データ変換装置。
- 前記前記データ選択手段は、アドレス指定によりデータを選択することを特徴とする請求項３に記載の画像データ変換装置。
- 複数の記録素子が直線状に配列された記録ヘッドを用い、
所定方向に配列されたデータから前記所定方向と直交する方向の配列に変換し、該変換された変換データを前記記録ヘッドの複数の記録素子に入力することにより、記録用紙の搬送方向と直交する方向に前記記録ヘッドを移動させながら印字を行う印字装置であって、
請求項１または２記載のいずれかに記載の画像データ変換装置を具え、
該画像データ変換装置により変換された変換データを前記記録ヘッドの複数の記録素子に入力することにより、記録用紙に前記記録ヘッドの幅分単位で印字を行うことを特徴とする印字装置。 - １ブロックが複数画素で構成される印字パターンを表すｋビットのコードデータを記憶する印字バッファと、前記印字バッファにおいて所定方向に配列されたコードデータを前記所定方向に直交する方向の配列に変換する変換レジスタと用いた画像データ変換方法であって、
前記変換レジスタは、
前記印字バッファから読み出したｊ個のコードデータを前記所定方向に対応させて順に記憶するレジスタをｋ個有する第１レジスタ群と、
前記第１レジスタ群から読み出したコードデータを前記所定方向に直交する方向に対応させて順にｊ個記憶するレジスタをｋ個有する第２レジスタ群とを有し、
前記第１レジスタ群のうち１つのレジスタを選択し、前記印字バッファにおいて同一ラスタ位置にあるｊ個のコードデータを記憶させる第１レジスタ書込み工程と、
前記第１レジスタ群からデータを読みだすべきｋ個のレジスタと読み出すべきビット領域を選択し、各レジスタにおける前記ビット領域から読み出してｋビット分のデータを読みだす第１レジスタ読出し工程と、
前記第２レジスタ群のうち１つのレジスタとビット領域を選択し、前記第１レジスタ群から読み出したｋビット分のデータをｊ個記憶する第２レジスタ書込み工程と、
前記第２レジスタ群のうち１つのレジスタを選択し、前記選択したレジスタに対応する印字バッファのアドレスに選択したアドレスに記憶されているｋ×ｊビット分のデータを記憶させるバッファ書込み工程とを備えることを特徴とする画像データ変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31404997A JP3703273B2 (ja) | 1997-11-14 | 1997-11-14 | 画像データ変換装置、画像データ変換装置を具えた印字装置および画像データ変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31404997A JP3703273B2 (ja) | 1997-11-14 | 1997-11-14 | 画像データ変換装置、画像データ変換装置を具えた印字装置および画像データ変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11138917A JPH11138917A (ja) | 1999-05-25 |
| JP3703273B2 true JP3703273B2 (ja) | 2005-10-05 |
Family
ID=18048611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31404997A Expired - Fee Related JP3703273B2 (ja) | 1997-11-14 | 1997-11-14 | 画像データ変換装置、画像データ変換装置を具えた印字装置および画像データ変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3703273B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4704635B2 (ja) * | 2001-09-28 | 2011-06-15 | 株式会社セイコーアイ・インフォテック | インクジェットプリンタ |
-
1997
- 1997-11-14 JP JP31404997A patent/JP3703273B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11138917A (ja) | 1999-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5629781A (en) | High-speed image processing using parallel storage | |
| EP0690410B1 (en) | Printer having scroll print buffer and printing method | |
| GB2252694A (en) | Printer having a multiple scan line printhead controller | |
| JP3703273B2 (ja) | 画像データ変換装置、画像データ変換装置を具えた印字装置および画像データ変換方法 | |
| JP3554237B2 (ja) | 画像処理装置及びその方法 | |
| JPH08183207A (ja) | カラーイメージデータ制御方法 | |
| JP3880234B2 (ja) | 画像形成装置及び画像形成方法 | |
| JPH09174952A (ja) | カラープリンタ | |
| US6897976B2 (en) | Record control apparatus and recording apparatus | |
| JPS5941051A (ja) | 文字パタ−ン発生装置 | |
| JP2752821B2 (ja) | 画像記録装置 | |
| JP4323622B2 (ja) | 記録装置 | |
| JP3098435B2 (ja) | 複数サーマルヘッド用制御システム | |
| JP2002240261A (ja) | 印字用バッファメモリ制御装置 | |
| JP3971469B2 (ja) | 印刷出力装置 | |
| JPH0698154A (ja) | 網点記録装置 | |
| JP2918552B2 (ja) | 印刷制御装置 | |
| JP3489450B2 (ja) | 画像データ処理回路 | |
| JPH05221092A (ja) | 印刷制御装置 | |
| JP2000231632A (ja) | ハーフトーン生成装置 | |
| JPH11192752A (ja) | 記録装置 | |
| JPH0670181A (ja) | ファクシミリ装置 | |
| JP2000141619A (ja) | 記録方法及び装置 | |
| JP2000203093A (ja) | 印刷出力装置 | |
| JP2001016437A (ja) | 画像処理装置、画像処理方法、および画像処理を行うプログラムコードを格納したコンピュータ可読メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040910 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041109 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050701 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050719 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080729 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090729 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090729 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100729 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100729 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110729 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120729 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120729 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130729 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |