JP4323622B2 - 記録装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、シリアルスキャン印字方式の記録ヘッドが記録すべき記録データを記憶するバッファへの記録データ書き込みを制御する記録制御装置および該記録制御装置を備える記録装置に関するものである。
【0002】
【従来の技術】
従来、プリンタ等の記録ヘッドとして複数の記録素子を備えたドットインパクト方式,サーマル方式,インクジェット方式を用いた記録装置は、記録用紙の搬送方向と直行する方向に記録ヘッドを移動させながら印字を行い、1行印字を終えた段階で記録ヘッドの幅分だけ記録用紙を搬送し、その繰り返しで記録する方式(シリアルスキャン方式)が一般的である。
【0003】
この際、記録する画像データは記録ヘッドの幅に相当するデータが順次記録ヘッドに転送され、1画素に相当する距離を移動する度に記録素子が駆動され、画像を形成する。
【0004】
〔従来のデータ格納処理1〕
図19は、この種の記録装置の記録ヘッドの記録動作を説明する模式図である。
【0005】
この図に示すように、記録ヘッドは縦32ドット分を同時に記録することができ、記録可能な最大用紙サイズ内に横1024ドット分が、スキャンすることで記録することができる様に構成されている。
【0006】
この場合において、記録する画像データは、DRAM等の記憶素子に保存されており、従来は、図20に示すようなアドレスに格納されていた。
【0007】
図20は、この種の記録装置で記録される画像データを格納する記憶媒体のマップを説明する図である。なお、インタフェース等から受信するデータは記録ヘッドのスキャン方向順で転送されることが多いので横方向に連続したアドレスに格納される。
【0008】
この例では、まず最初の縦8ドット分の帯状のデータが「0000H」番地から「03FFH」番地までに格納する。そして、次の縦8ドット横1024ドット分の帯状のデータが「0400H」番地から「07FFH」番地までに格納される。
【0009】
このようにして次々に帯状のデータを格納して行き、この例では印字用のバッファメモリとして「0000H」から「13FFH」番地までの5120バイトを1個の記録ヘッドに対して割り当てているので帯状のデータが5本できたところで次のデータを受け付けることができなくなる。
【0010】
記録ベッドの縦の幅は32ドット分持ち、4本の帯状のデータを一度に記録するので、読み出すデータは「0000H」,「0400H」,「0800H」,「0C00H」という各帯状データの先頭番地から順に記録ヘッドが1画素に相当する距離を移動する度に各アドレスを1加算したアドレスから順次読み出す複数(4個)のメモリバンドを管理する制御を行っていた。
【0011】
すなわち、「0000H」,「0400H」,「0800H」,「0C00H」の各アドレスからデータを読み出し、次に記録ヘッド1画素分移動し、「0001H」,「0401H」,「0801H」,「0C01H」の各アドレスからデータを読み出す処理を、アドレス「03FFH」,「07FFH」,「0BFFH」,「0FFFH」まで行うことにより、1スキャンのデータ読み出しが完了する。
【0012】
このようにして記録ヘッドが1度スキャンすると4本の帯状のバッファメモリ領域は空状態となるので、停止していたインタフェースからの次のデータを再び「0000H」番地から格納し始める。
【0013】
次に、記録ヘッドはもう一度4本の帯状のデータが蓄えられるのを待ち、「1000H」,「0000H」,「0400H」,「0800H」という各帯状データの先頭番地から順に記録ヘッドが1画素に相当する距離を移動する度に各アドレスを1加算したアドレスから順次読み出して記録を行っていた。
【0014】
【発明が解決しようとする課題】
〔従来のデータ格納処理2〕
しかし、上記従来のデータ格納処理1のメモリアドレスの格納方法では、順次読み出すメモリアドレスが不連続となるのでDRAMの高速ページモードによるメモリアクセスができない。なお、スキャンの移動速度が比較的遅い場合には、高速ページモードによるメモリアクセスを必要とはしないが、より高速でかつ高密度で記録を実行するシステムを構築しようとすると、高速ページモードによるメモリアクセスの使用が前提となる。
【0015】
そのために、格納アドレスの並びを読み出す順に1加算されたアドレスに格納する必要があり、図21に示すように、一旦記録されるデータの順に並べ替えて格納していた。
【0016】
図21は、この種の記録装置で記録される画像データを格納する他の記憶媒体のマップを説明する図である。
【0017】
図21に示すデータの格納で4パス印字を行う場合、従来より印字品位を向上するために同じデータを複数のパスに分けて記録する制御を用いているが、最初のパスでは「0000H」,「0001H」,「0002H」,「0003H」のアドレスからデータを読み込み、記録ヘッドが1画素に相当する距離を移動する度に「0004H」,「0005H」,「0006H」,「0007H」と順に1ずつ加算したアドレスでデータをメモリから読み出すことができるが、次のパスでは「0001H」,「0002H」,「0003H」,「1000H」と離れた不連続なアドレスからデータを読み出すこととなり、途中で高速ページモード転送がとぎれる頻度が高くなる。
【0018】
また、従来のデータ格納処理1と同じように複数のメモリバンドを管理するアドレス生成ブロックが必要となるので、より回路規模が大きくなってしまう等の問題点があった。
【0019】
本発明は、上記の問題点を解消するためになされたもので、本発明に係る発明の目的は、入力される記録情報中の画像データの格納アドレスを記録ヘッドが印字する際に連続アドレスで読み出し可能なアドレスに変換して印字バッファへ展開することにより、連続アドレスあるいは隣接したアドレスから展開された画像データを読み出して記録ヘッドに転送させて高速印字を行える記録制御装置を提供することである。
【0020】
【課題を解決するための手段】
本発明に係る発明は、所定の記録幅を有する記録ヘッドを走査して記録媒体に印字を行う記録装置において、画像データと制御コードを含む記録情報を受信する受信手段と、画像データを保持する印字バッファを備えるメモリ手段と、前記受信手段から前記メモリ手段へ複数の画像データのDMA転送を行い、画像データを印字バッファへ格納する展開手段と、前記印字バッファに格納されている画像データを読み出し前記記録ヘッドへ向けて転送するデータ転送手段と、前記受信手段が受信した制御コードを解析して前記展開手段に対して動作の設定を行う制御手段とを有し、前記展開手段は、前記メモリ手段へ転送する画像データを保持するデータ保持手段と、前記受信手段から入力される複数の画像データについて前記記録幅の方向に対応した画像データの数をカウントするカウント手段と、前記記録幅の方向に対応したアドレスの更新量と走査する方向に対応したアドレスの更新量とを保持する更新量レジスタと、前記複数の画像データを格納するアドレスのうちの先頭アドレスと前記データ保持手段が保持する画像データの格納アドレスとを保持するアドレス保持手段と、前記アドレス保持手段にて保持されたアドレスに従って前記データ保持手段が保持する画像データを転送する転送手段とを備え、前記展開手段は、前記画像データの入力に従って、前記格納アドレスに対して前記記録幅の方向に対応したアドレスの更新量を加算し、その加算結果を前記格納アドレスとして前記アドレス保持手段に設定するとともに、前記カウント手段が所定数カウントする毎に、前記先頭アドレスに対して前記走査する方向に対応したアドレスの更新量を加算し、その加算結果を前記先頭アドレスと前記格納アドレスとして前記アドレス保持手段に設定する。
【0031】
【発明の実施の形態】
〔第1実施形態〕
以下、図面を参照して本発明の実施形態を説明する。
【0032】
図1は、本発明の第1実施形態を示す記録制御装置の要部構成を説明するブロック図であり、印字データを格納する印字バッファ制御回路に対応する。
【0033】
図において、101は印字バッファ制御回路、104はFIFOメモリで構成されるインタフェースブロック(I/Fブロック)で、インタフェースから受信する画像データを含むデータを受け取り、一旦データを保持し、データの処理等を行うマイクロプロセッサ102が一旦保持されたデータの中から制御コードを解析し(データの通路G1参照)、インタフェースDMAブロック105を制御してデータの中から画像データのみをDRAM106に割り付けられた印字バッファに転送する(データの通路G2参照)。
【0034】
記録ヘッドの並び順と合致したDRAM106上のデータはヘッドDMAブロック108を起動することにより、四色分の記録ヘッド103に転送され(データの通路G5参照)、印字が可能となる。その間に、複数パスで印字する際のデータの間引き処理等は画像データ変換ブロック109の設定に応じて行われる。
【0035】
各ブロックの動作を制御するのはシーケンサ110が行う。シーケンサ110には記録ヘッド103の移動位置を示すエンコーダ信号EN−aとエンコーダ信号EN−bが入力されている。
【0036】
DRAM106のデータ転送のルートとして、データの通路G2が有りそれぞれの調停をアービタブロック(アービタ)111が行っている。
【0037】
なお、1個の記録ヘッド用の印字バッファの容量は5120バイトなので、第1の記録ヘッドのバッファアドレスは「0000H」〜「13FFH」と割り付け、第2の記録ヘッドのバッファアドレスは「1400H」〜「27FFH」と割り付け、第3の記録ヘッドのバッファアドレスは「2800H」〜「3BFFH」と割り付け、第4の記録ヘッドのバッファアドレスは「3C00H」〜「4FFFH」と割り付ける。
【0038】
図2は、図1に示したDRAM106に配置される記録データの構造を説明する図である。
【0039】
例えば、図2に示すごとく、1個の記録ヘッド用の印字バッファの容量を「0000H」から「13FFH」の5120バイトとし、1回のスキャンで印字する横幅中のライン数を1024本とすると、縦40ドット分のデータを格納するバッファ領域を確保することができ、インタフェース等から転送され書き込まれるデータは、「0000H」,「0005H」,「000AH」,・・・・のアドレスの順で格納され、横幅いっぱい蓄えられたら、「0001H」,「0006H」,「000BH」,・・・・のアドレスの順で格納され、その後も同様に「13FFH」まで蓄えられる。
【0040】
印字データの読み出しは、最初は「0000H」,「0001H」,「0002H」,「0003H」の32ドット分のデータが連続して読み出され、記録ヘッドが1画素に相当する距離を移動すると「0005H」,「0006H」,「0007H」,「0008H」の32ドット分のデータを読み出すことになる。
【0041】
4パス印字を行うとして、記録ヘッドが1スキャン行うと、一番上の縦8ドット横1024ドットの「0000H」,から「13F6H」の5個同期アドレスに格納されたデータは全て記録を終えているので、次のインタフェースからのデータの格納が可能となる。この時データの格納アドレスは「0005H],「000AH」,「000FH」……のアドレスの順で格納される。
【0042】
次の行の印字には、「0001H」,「0002H」,「0003H」,「0004H」からで、またその次の行は、「0002H」,「0003H」,「0004H,「0005H」から読み出すことになり、記録ヘッドへのデータ転送のアドレスは、常に1加算したアドレスで、読み出され、DRAMの高速ページモードアクセス可能となる頻度が非常に高くなり、常に安定して高速転送が可能である。
【0043】
次に、図3〜図8を参照して、図1の各ブロックの動作について説明する。
【0044】
図3は、図1に示したインタフェースDMAブロック105の内部を詳細に示すブロック図である。
【0045】
図において、201は縦カウンタで、連続して転送される列画像データのドット数を転送するのに必要な転送回数を設定し、1バイトのデータが来る度にカウントするカウンタである。202は横カウンタで、連続して転送される横のドット数分の画像データを転送するのに必要な転送回数を設定し、縦のドット数に相当するデータを転送する度にカウントするカウンタである。
【0046】
203はデータラッチで、インタフェースブロック104から来る画像データを一旦保持する。204は先頭アドレス設定レジスタで、転送されたデータをDRAM106の所定のアドレスに格納するために、その最初のアドレスを指定するレジスタである。
【0047】
205はアドレスセレクタ(セレクタ)で、後述するアドレスラッチタイミング信号生成回路207からの出力に基づいて先頭アドレス設定レジスタ204に設定されたアドレスとアドレス領域判断ブロック209の出力とのいずれかを選択して出力するセレクタである。206はアドレスラッチで、現在転送された画像データをDRAM106に蓄えアドレスを一旦保持する。なお、アドレス領域判断ブロック209は、現在の格納アドレスにレジスタ208に設定される第1のアドレス加算値を加算した値が決められた格納領域から外れないようにするものであり、詳細については、図4を用いて後述する。
【0048】
207はアドレスラッチタイミング信号生成回路で、インターフェスブロック104から来るデータラッチ信号IF−LATCH及び縦カウンタ201のカウントアップ信号よりセレクタ205の切替え信号とアドレスおよびデータラッチ信号を生成する。
【0049】
208は第1のアドレス加算値を蓄えるレジスタで、縦に連続したデータを蓄えるときに、格納アドレスの離散値を示し、CPU102により設定する。210はアドレスの上位を比較するアドレス比較ブロックで、現在ラッチしているアドレスと加算された次のアドレスを比較してDRAM106の同ページ領域内にあるかどうかを判断して、シーケンサ110に伝え、同ページ領域内であれば、DRAM106の高速ページ転送モードで転送する。
【0050】
211は第2のアドレス加算値を蓄えるレジスタで、横に連続したデータを蓄えるときに、格納アドレスの離散値を示し、CPU102により設定する。212はアドレス領域判断ブロックで、現在の格納アドレスにレジスタ211の第2のアドレス加算値を加算した値が決められた格納領域から外れないようにするものである。213はデコーダで、CPU102から各レジスタにデータを書き込むときに必要となる信号を発生する。
【0051】
図4は、図3に示したアドレス領域判断ブロック209,212の構成を説明するブロック図である。
【0052】
図において、301は印字バッファの先頭番地を示すレジスタで、CPU102により書き替え可能である。302は印字バッファの終了番地を示すレジスタで、CPU102により書き替え可能である。303は減算器で、終了番地レジスタ302の内容から現在のアドレスに加算値を足して得られる次のアドレスを引いた値がプラスになった場合(次のアドレスが最終番地を超えなかった場合)、Borrowが発生しないので、セレクタ305は次のアドレスを選択する。
【0053】
次に、終了番地レジスタ302の内容から現在のアドレスに加算値を足して得られる次のアドレスを引いた値が、マイナスになった場合(次のアドレスが最終番地を超えた場合)、減算器304は、先頭番地レジスタ301の値から先ほどのマイナスの値を引いた(すなわち、超えた量を足した)値を出力し、Borrowが発生しているので、セレクタ305はこの値を次のアドレスとして選択する。
【0054】
図3に示す横カウンタ202のカウントアップでDMA転送回数が終了したことを示す信号IF−DMA−END及び信号IF−IRQが発生し、シーケンサ110及びCPU102が終了を知る。このブロックで、縦32ビット横1024ビット分の帯状の画像データが順次インタフェースから転送されてくる場合に、図2に示したデータの配置を行うには、先頭アドレス設定レジスタ204の転送アドレスの初期値は「0000H」を設定し、第1のアドレス加算値(縦方向での加算値)を蓄えるレジスタ208には「1」を、第2のアドレス加算値(横方向での加算値)を蓄えるレジスタ211には「0005H」を設定し、縦カウンタ201には「4」(縦32ビットを8ビット幅のインタフェースで転送するには4回必要)を設定し、横カウンタ202には「1024」を設定することで、インタフェースが1バイト受ける毎にDRAMアドレスが更新されDRAM106に書込まれる。
【0055】
このようにして1024回データの転送が終了すると割り込みが発生するので、CPU102は次のインタフェースから来るデータの解析を始める。そして、引き続き画像データが転送される場合には、先頭アドレス設定レジスタ202を「0005H」に変更し、他のレジスタはそのままで、再びDMA転送を開始する。これを順次繰り返すことで、DRAM106上に記録データが図2に示すように格納される。
【0056】
図5は、図1に示したヘッドDMAブロック108の内部を詳細に示すブロック図である。
【0057】
図において、ヘッドDMAブロック108は、第1から第4の記録ヘッドにデータを転送するために各ヘッド毎の画像データを蓄えた領域の先頭番地を示す第1から第4の転送アドレス指定ブロック401,402,403,404と、ヘッド毎の転送タイミング(HEAD信号線)に合わせて切り替わる書込用のセレクタ405と読み出し用のセレクタ406と、現在の転送アドレスを保持するアドレスラッチ408等を備える。
【0058】
407はセレクタで、次のアドレスとして、アドレス加算値1を保持するレジスタ409の設定値と、アドレスラッチ408が保持している現在の転送アドレスとを加算した値を用いるか、転送アドレスを切り替えラスタ毎の先頭アドレスをラッチするかを選択する。
【0059】
410はレジスタで、レジスタ211のアドレス加算値を保持し、各ヘッド毎のラスタ毎の先頭番地の間隔を設定するレジスタとして機能し、各ヘッドの1ラスタの先頭番地をアドレスラッチ408に転送を終えると加算した値が次のラスタの先頭番地として、現在選択されているヘッド用の転送アドレスに書き込まれる。
【0060】
411はアドレスの比較回路で、今の転送アドレスと次の転送アドレスとがDRAM106の同一ページ内にあるかを判定する回路として機能し、この出力信号に基づいてDRAM106の高速ページモードアクセスかそうでないかを判断し、高速ページモードアクセスと通常のメモリアクセスとをアービタブロック111が切り替える。
【0061】
412はデコーダで、バスCPU−BUSを解析して各レジスタへのデータ書き込み用信号を発生する。413はセレクタで、デコーダ412の指示により、第1から第4の転送アドレスへの書き込みデータ線の切り替えを行う。
【0062】
414はアドレス領域判断ブロックで、次のアドレスとしてアドレス加算値を保持するレジスタ409の設定値と、アドレスラッチ408が保持している現在の転送アドレスとを加算した値が各記録ヘッド毎に割り当てた印字バッファ内に収まるように判断するブロックである。
【0063】
415はアドレス領域判断ブロックで、各ヘッド毎のラスタ毎の先頭番地を蓄えている第1から第4の転送アドレスの値に、レジスタ410が保持しているアドレス加算値を加算した値が各記録ヘッド毎に割り当てた印字バッファ内に収まるように判断するブロックである。
【0064】
図6は、図5に示したヘッドDMAブロック108内のアドレス領域判断ブロック414,415の詳細を説明するブロック図である。
【0065】
図において、501は第1の記録ヘッドに割り付けた印字バッファの先頭番地を示すレジスタで、CPU102により書き替え可能である。502は第2の記録ヘッドに割り付けた印字バッファの先頭番地を示すレジスタで、CPU102により書き替え可能である。503は第3の記録ヘッドに割り付けた印字バッファの先頭番地を示すレジスタで、CPU102により書き替え可能である。504は第4の記録ヘッドに割り付けた印字バッファの先頭番地を示すレジスタで、CPU102により書き替え可能である。
【0066】
505は第1の記録ヘッドに割り付けた印字バッファの最終番地を示すレジスタで、CPU102により書き替え可能である。506は第2の記録ヘッドに割り付けた印字バッファの最終番地を示すレジスタで、CPU102により書き替え可能である。507は第3の記録ヘッドに割り付けた印字バッファの最終番地を示すレジスタで、CPU102により書き替え可能である。508は第4の記録ヘッドに割り付けた印字バッファの最終番地を示すレジスタで、CPU102により書き替え可能である。
【0067】
509はセレクタで、現在の色信号HEADにより印字バッファとして機能するレジスタ501〜504の先頭番地の内の1つを選択する。510はセレクタで、現在の色信号HEADにより印字バッファとして機能するレジスタ505〜508の最終番地の内の1つを選択する。
【0068】
511は減算器で、セレクタ510により選択された終了番地から、現在のアドレスに加算値を足した次のアドレスを引いた値がプラスになった(次のアドレスが最終番地を超えなかった場合)、Borrowが発生しないので、セレクタ512は現在のアドレスに加算値を足した次のアドレスを選択し出力する。
【0069】
一方、セレクタ510により選択された終了番地から、現在のアドレスに加算値を足した次のアドレスを引いた値がマイナスになった場合(次のアドレスが最終番地を超えた場合)、減算器513は、セレクタ509により選択された先頭番地から、先ほどの減算器511が出力するマイナスの値を引いた値(すなわち超えた量を足した値)を出力し、Borrowが発生しているので、セレクタ512はこの値を次のアドレスとして選択し出力する。
【0070】
以下、図7を参照して、画像データ変換ブロック109の構成および動作について説明する。
【0071】
図7は、図1に示した画像データ変換ブロック109の構成を説明する詳細ブロック図である。なお、画像データ変換ブロック109は複数パスで印字をする際に、例えば2パスの場合には同じ位置を2度記録ヘッドが通るので、記録データを間引かなければ2倍の記録を行ってしまう。このため50%の画像データをマスクする必要がある。
【0072】
図において、601はマスク用データを蓄えるメモリ(マスクデータ格納メモリ)で、各ヘッド毎に4バイトずつ記録データが信号線IN−DATAから入力され、マスク用データ(マスクパターン)を蓄えるメモリ601の出力と記録データとがANDゲート602によりアンドされ、そのアンド出力がデータ線OUT−DATAから出力される。なお、マスクデータは、CPU102により書き替えが可能であり、セレクタ603はCPU102からの書き替えの時メモリ601のアドレスバスにCPU102のアドレスバスを接続する。
【0073】
マスクデータは、各記録ヘッド毎に1バイトのデータを転送する度に変更するので、ヘッド毎の読み出しアドレスを記憶した、第1スタートアドレス(第1転送アドレス)レジスタ604,第2スタートアドレス(第2転送アドレス)レジスタ605,第3スタートアドレス(第3転送アドレス)レジスタ606,第4スタートアドレス(第4転送アドレス)レジスタ607が用意され、信号線HEADによりセレクタ608が切り替える。
【0074】
609は加算器で、1バイト毎に各アドレスレジスタ604〜607を更新するために、読み出しセレクタ608の出力とレジスタ610のアドレス加算値とを加算して、その結果をアドレス領域判断ブロック611に出力する。
【0075】
アドレス領域判断ブロック611から出力されたアドレスは、セレクタ612を介して、第1スタートアドレスレジスタ604から第4スタートアドレスレジスタ607のデータ線に接続し、セレクタ613がラッチタイミング信号ADR−LTのタイミングで、ヘッド選択信号線HEADにより選択されたレジスタに対して書き込む。
【0076】
第1スタートアドレスレジスタ604から第4スタートアドレスレジスタ607の初期アドレスはCPU102により書き替え可能であり、デコーダ614により割り当てられたレジスタに対しCPU102のデータバスを接続して書き込む。このようにしてマスクデータ格納メモリ601のアドレスが次々と更新されて行く。
【0077】
図8は、図7に示した画像データ変換ブロック109のアドレス領域判断ブロック611の詳細構成を説明するブロック図である。
【0078】
図において、701は印字バッファの先頭番地を示すレジスタで、CPU102により書き替え可能に構成されている。702は印字バッファの最終番地を示すレジスタで、CPU102により書き換え可能である。703は減算器で、レジスタ702の内容から現在のアドレスに加算値を足して得られる次のアドレスを引いた値が、プラスになった場合(次のアドレスが最終番地を超えなかった場合)、Borrowが発生しないので、セレクタ704は次のアドレスを選択する。次に、レジスタ702の内容から現在のアドレスに加算値を足して得られる次のアドレスを引いた値が、マイナスになった場合(次のアドレスが最終番地を超えた場合)減算器705は、先頭番地レジスタ701の値から先ほどのマイナスの値を引いた(すなわち、超えた量を足した)値を出力し、Borrowが発生しているので、セレクタ704はこの値を次のアドレスとして選択する。
【0079】
図9〜図11は、図1に示したシーケンサ110の信号線と各ブロックの動作を説明するタイミングチャートで、図1〜図5と同一のものには同一の符号を付してある。
【0080】
図9は、図1に示したインタフェースDMAブロック105の動作を説明するためのタイミングチャートであり、図3と同一のものには同一の符号を付してある。
【0081】
この図に示すように、1バイトのデータを受け取る度に1パルス発生するIF−LATCH信号比より、先ず、現在の先頭アドレス設定レジスタ204の内容「0000H」がセレクタ205を介して、アドレスラッチ206に「0000H」とラッチされると、同時に、縦カウンタ201の内容は、「1」減算された「2」となる。そして、次の1バイトが受信されると、現在のアドレスを蓄えているアドレスラッチ206の内容「0000H」にレジスタ208に設定される第1のアドレス加算値の内容「1」を加算した値がセレクタ205を介してアドレスラッチ206に「0001H」がラッチされ、縦カウンタ201は「1」となる。
【0082】
続いて、データが4バイト転送されると、縦カウンタ201は「0」から「3」に戻り、横カウンタ202が「1」減算され「1022」となり、先頭アドレス設定レジスタ204の値は、初期値「0000H」にレジスタ211に設定される第2のアドレス加算値「0005H」を加算した値「000AH」が書き戻される。
【0083】
このようにして縦カウンタ201と横カウンタ202による縦のカウントダウンと横のカウントダウンが進み、ともに「0」から元の設定値に戻るだけデータを受信すると、信号線IF−IRQの状態が変化し、CPU102に対し縦32ドット×横1024ドットのデータを受信し終えたことを伝える。
【0084】
図10は、図1に示したヘッドDMAブロック108(図5)の動作を説明するためのタイミングチャートであり、図6と同一のものには同一の符号を付してあり、第1から第4の記録ヘッドに各々4バイトずつデータを転送する場合に対応する。
【0085】
この図に示すように、先ず、信号HEADが「0」の時で、かつ、4バイト単位の転送タイミングである信号HEAD−LT1の先頭の1パルス目のタイミングの時に、信号線HEAD−SELが「LOW」状態であると、第1転送アドレス401の設定値(例では「0000H」)がアドレスラッチ408にラッチされ、その後の3パルスのタイミングでは、信号HEAD−SELは「HI」状態で、レジスタ409の第1アドレス加算値の設定値、例えば「1」ずつ加算されたアドレスが、アドレスラッチ408にラッチされる。
【0086】
その後、信号HEAD−LT2が1パルス発生し、第1転送アドレスの内容が第2のアドレス加算値の値、例えば「5」加算されると、同時に信号HEADが「1」に切り替わり、第2記録ヘッドにデータ転送するための動作が始まる。
【0087】
図11は、図1に示した画像データ変換ブロック109の動作を説明するためのタイミングチャートであり、図7と同一のものには同一の符号を付してある。
【0088】
この図に示すように、ヘッドDMAブロック108と同じ第1から第4の記録ヘッドを選択する信号線HEADと画像データにマスクをかけるデータを蓄えたマスクメモリ501のアドレス信号を発生するために1個の記録ヘッドにつき4バイトのアドレスを発生するために信号線ADRS−LTが1記録ヘッドにつき4パルス発生する。このようにして、1パルス毎に図6に示す各レジスタ503〜504はレジスタ409に設定される加算値の値ずつ増えて書き換わる。
【0089】
〔第2実施形態〕
図12は、本発明の第2実施形態を示す記録制御装置の要部構成を説明するブロック図であり、図1と同一のものには同一の符号を付してある。
【0090】
図12において、インタフェースDMAブロック105の設定で、図3中の先頭アドレス204を「0000H」にし、縦カウンタ201を「1」に設定し、横カウンタ202を「128」に設定し、データ受信を行いDRAM106上に図13に示す配列でデータを蓄える。107は変換回路ブロック(HVDMAブロック)で、画像データのH/V変換とDMAとを処理する。
【0091】
図13は、図12に示したDRAM106に配置される記録データの構造を説明する図である。
【0092】
図13において、インタフェースから入力される縦1ドット×横1024ドットで来るデータをこのようなデータ配置を行い、後述するHV変換を実行すると、図2と同じ配列となるので、第1実施形態で詳述したように、記録ヘッドのデータ転送が行える。
【0093】
図14は、図12に示した変換回路ブロック107の内部の詳細構成を説明するブロック図である。
【0094】
この図に示すように、図12において、変換回路ブロック107は、DRAM106に蓄えられた図13に示したラスタ順次のデータを一旦縦方向の8バイト分を読み出し、HV変換レジスタ群901に書き込む。HV変換レジスタ群901は、1バイト書き込む毎に切り替わる書き込みセレクタ902と、1バイト読み出す度に、切り替わる読み出しセレクタ903とで、DRAM106のデータバスに接続される。セレクタ902,903の切り替え信号を発生する手段として、3ビットのカウンタ913があり、1バイトの転送の度にカウントアップする。このHV変換レジスタ群901を用いて、書き込まれたデータを90°時計方向に回転して読み出すことができ、DRAM106から読み出した8バイトのアドレスと同じアドレスに書き戻すことで8×8ドット分のHV変換ができる。
【0095】
この8×8ドットのサイズを1個HV変換の単位とすると、1スキャンの横幅中の1024ドットのデータは、128ブロックHV変換すればいいので、HV変換回数を設定するブロック904には「128」を設定する。次に、転送アドレスの先頭番地(図13の例では、「0000H」)を転送アドレスブロック905に設定し、アドレス加算値を保持するレジスタ906には「0005H」を設定すると、「0000H」,「0005H」,……,「001EH」,「0023H」の順に縦方向の8バイト分のアドレスがアドレスラッチ907に順次保持され、その番地のデータがDRAMデータバスに出力されるたびに、HV変換レジスタ群901がデータを取り込む。
【0096】
そして、HV変換後のデータをDRAM106に書き出す場合も同様にして、先ず、転送アドレスブロック905からアドレスが出力されアドレスラッチ907に保持される。アドレスラッチ907のラッチタイミングとカウンタ913のカウントアップタイミング(すなわち、1バイトのデータ読み出し及び書き込みタイミング)は、HV−LT信号線で、シーケンサ110から供給される。
【0097】
1単位8バイト分のHV変換中は加算後のアドレスデータと転送アドレスレジスタの値とを切り替えるセレクタ908は常に加算後のアドレス値側が選択されている。その後はレジスタ906に設定される加算値に基づいてHV変換レジスタ群901に書き込むときと同じアドレスが発生し、HV変換レジスタ群901から読み出したデータがメモリに書き戻される。
【0098】
これで、1単位のHV変換が終了し、次の横のブロックのアドレスを出力するにはレジスタ909上の加算値の設定が「0028H」であれば、次のHV変換ブロックの先頭アドレスとして「0028H」が転送アドレスブロック905に保持され、その後はHV変換が実行される。
【0099】
そして、HV変換ブロックの個数が設定値である128個を終了すると、HVDMA終了割込みが発生し、CPU102に縦8ドット横1024ドットのHV変換が終了したことを伝える。アドレスラッチ907の入力側には次のアドレスが待機しているので、アドレスラッチの入力と出力のデータの上位ビットを比較する比較回路910の出力はDRAM106の高速ページモードアクセスかそうでないかを判断し高速ページモードアクセスと通常のメモリアクセスとを切り替える制御をアービタブロック111が行う。
【0100】
また、アドレス演算の際にメモリのデータ格納領域を越えた場合アドレスを元に戻すために、アドレス領域判断ブロック911とアドレス領域判断ブロック912とが演算ブロックの後に挿入されている。CPU102は割込み信号を受けて、次のエリアのHV変換を実行するためにはセレクタ902の転送アドレスの初期値を「0001H」とし、以下他の設定は同様とすることで、図13に配置された画像データは、HV変換後、図2に示すものと同様となる。
【0101】
このように図12において、インタフェースブロック104から受信する画像データを含むデータを受け取り、一旦データを保持し、データの処理等を行うCPU102が一旦保持されたデータの中から制御コードを解析し(データの通路G1参照)、インタフェースDMAブロック105を制御してデータの中から画像データのみをDRAM106に割り付けられた印字バッファに転送(データの通路G2参照)し、DRAM106の印字バッファ上のデータをHVDMAブロック107で読み取り(データの通路G4参照)、データ変換後、再び印字バッファに書き戻す(データの通路G5参照)。
【0102】
図15は、図12に示したHV変換DMAブロック107の動作を説明するタイミングチャートで、図14と同一のものには同一の符号を付してある。
【0103】
この図に示すように、変換回路を書き込む(例では128)と同時に信号HV−LTが8パルス単位で発生し、8パルスの内最初の1パルス目のタイミングで、信号HV−LT−SELが「Low」なることで、転送アドレスブロック905の設定値(最初の設定値は「0」)がアドレスラッチ907にラッチされ、後の7パルスのタイミングでは、信号HV−LT−SELが「Hi」で1パルス毎にレジスタ906の第1のアドレス加算値の設定値(例では「5」)ずつ加算されたアドレスがアドレスラッチ907にラッチされる。
【0104】
次の8パルスの先頭の1パルス目のタイミングで、再び信号HV−LT−SELを「Low」にすると、先ほどの8パルスの先頭のタイミングでラッチしたアドレスと同じ値(例では「0」)がラッチされる。そして、合計16パルスが終わったタイミングで、信号線HV−B−LTに1パルス発生し、このタイミングで、転送アドレスブロック905には第2のアドレス加算値(レジスタ909に設定される)の設定値(例では「28H」)分加算された値がラッチされ、これと同時にHV変換回数ブロック904の内部にあるカウンタは「1」減算され、「127」となる。
【0105】
この一連の動作が転送回数分実行されたタイミングで、転送回数カウンタは「0」となり信号HV−IRQが発生する。
【0106】
ここまでの制御で、印字バッファ上には図2と同じ構造のデータ配置が完成するので、以下ヘッドDMAのブロック108と、画像データ変換ブロック109の設定及び動作は第1実施形態と同様にすれば、記録ヘッドに対してデータを転送することができる。
【0107】
〔第3実施形態〕
図16,図17は、本発明の第3実施形態を示す記録制御装置に配置される記録データの配置状態を示す図である。
【0108】
上記第2実施形態では、インタフェースDMAブロック105及びHV変換DMAブロック107の横方向のドット数を「1024(この装置が記録可能な横幅の最大値)」と規定してDMA転送回数を設定していたが、インタフェースから来る制御コードの中には横幅のドット数を示す数値があるので、その数値を用いて印字バッファを構成した場合、すなわち、具体的な数値をあげて一例を示すならば、横幅のドット数を「512」とした場合、同じ容量だけ印字バッファを確保した場合のデータ配置図16に示すようになり、この配置を実現するためには、(A)縦8ドットデータが来る(HV変換を必要としない)場合は、インタフェースブロック105の縦カウンタ201にDMA転送回数として「512」に設定する。次に、インタフェースブロックのデータラッチ203に対して第1アドレス加算値として「0AH」に設定する。
【0109】
次に、ヘッドDMAブロック108のレジスタ410にアドレス加算値として「0AH」を設定する。すなわち、インタフェースブロックのDMA転送回数は横幅のドット数であり、インタフェースDMAブロック105のレジスタ208に設定される第1アドレス加算値とヘッドDMAブロック108のレジスタ410に設定される第2アドレス加算値は同じであり、以下の式で導き出せる。
【0110】
1個の記録ヘッドに割り当てた印字バッファの要量をAとし、横幅のドット数をBとすれば、アドレス加算値Xは、A÷B=5120÷512=10=(0AH)で導き出せる。
【0111】
一方、縦1ドットデータ(図17参照)で来る(HV変換を必要とする)場合は、インタフェースブロック105の縦カウンタ201にDMA転送回数として「64」に設定する。次に、インタフェースブロックレジスタ208に第1アドレス加算値として「50H」に設定する。次に、HV変換DMAブロック107のHV変換回数ブロック904を「64」に設定する。次に、HV変換DMAブロック107のレジスタ906に第1アドレス加算値として「0AH」に設定する。次に、HV変換DMAブロック107のレジスタ909に第2アドレス加算値として「50H」に設定する。次に、ヘッドDMAブロック108のレジスタ410に第2アドレス加算値として「0AH」に設定する。
【0112】
すなわち、インタフェースDMAブロック105のDMA転送回数は、HV変換DMAブロック107のHV変換回数ブロック904と同じで、横幅のドット数÷8で導き出され、HV変換DMAブロック107のレジスタ906のアドレス加算値とヘッドDMAブロック108のレジスタ410のアドレス加算値は同じで、1個の記録ヘッドに割り当てた印字バッファの容量をAとし、横幅のドット数をBとすれば、アドレス加算値Xは、A÷B=5120÷512=10=(0AH)で導き出せ、インタフェースDMAブロック105のレジスタ208の第1アドレス加算値とHV変換DMAブロック107のレジスタ909に設定される第2アドレス加算値410は同じで、アドレス加算値Yは、X×8=10×8=80=(50H)で導き出せる。
【0113】
〔第4実施形態〕
上記実施形態ではインタフェースから来るデータの形態が、縦8ドット×横幅に相当するドット数の場合および縦1ドット×横幅に相当するドット数に対応が可能だが、任意の縦ドット数で来るデータ形態に対しては以下に説明する変更が必要となる。以下、その実施形態について説明する。
【0114】
上記第2実施形態の説明で、図12に示したインタフェースDMAブロック105の設定値の内、縦カウンタ201を「1」にし、横カウンタ202を「128」にし、レジスタ208の第1のアドレス加算値を「1」にし、レジスタ211の第2のアドレス加算値を「28H」としていたが、縦カウンタ201を「128」にし、横カウンタ202を「1」にし、第1のアドレス加算値を保持するレジスタ208を「28H」にし、第2のアドレス加算値を保持するレジスタ211の値を「1」としても印字バッファ上には同様に格納することが可能となるので、例えば縦4ドット×横1024ドットの場合、上記の例で、横のカウンタを「4」にすれば、図12のデータ配置で格納することが可能となる。
【0115】
図18は、本発明の記録制御装置を適用した記録装置を示す図であり、上記各実施形態で説明が成された記録制御構成としての印字バッファ制御回路101を備えた記録装置に対応する。
【0116】
この記録装置にはさらに、キャリッジHC上にインクタンク部70と記録ヘッド部60とが着脱可能な記録ヘッドカートリッジ、このキャリッジや被記録媒体80を搬送するための搬送ローラ等を駆動する駆動源としてのモータ81、駆動源からの動力をキャリッジに伝えるためのキャリッジ軸85等を有している。
【0117】
記録ヘッドとしては、液路中のインクに熱を与えることで気泡を発生させて吐出口からインクを吐出するバブルジェット方式の記録ヘッドであっても、ピエゾ素子を駆動することでインクを吐出する方式のヘッドであってもよい。
【0118】
【発明の効果】
以上説明したように、記録ヘッドの印字に伴って読み出すべき最適なアドレス状態で連続した縦mドット×横nドット分の画像データを印字バッファに展開でき、展開されたデータをDRAM等でも高速に読み出して効率よく記録ヘッドに転送させて高速印字が行えるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の第1実施形態を示す記録制御装置の要部構成を説明するブロック図である。
【図2】図1に示したDRAMに配置される記録データの構造を説明する図である。
【図3】図1に示したインタフェースDMAブロックの内部を詳細に示すブロック図である。
【図4】図3に示したアドレス領域判断ブロックの構成を説明するブロック図である。
【図5】図1に示したヘッドDMAブロックの内部を詳細に示すブロック図である。
【図6】図5に示したヘッドDMAブロック内のアドレス領域判断ブロックの詳細を説明するブロック図である。
【図7】図1に示した画像データ変換回路の構成を説明する詳細ブロック図である。
【図8】図7に示した画像データ変換ブロックのアドレス領域判断ブロックの詳細構成を説明するブロック図である。
【図9】図1に示したインタフェースDMAの動作を説明するためのタイミングチャートである。
【図10】図1に示したヘッドDMAブロックの動作を説明するためのタイミングチャートである。
【図11】図1に示した画像データ変換ブロックの動作を説明するためのタイミングチャートである。
【図12】本発明の第2実施形態を示す記録制御装置の要部構成を説明するブロック図である。
【図13】図12に示したDRAMに配置される記録データの構造を説明する図である。
【図14】図1に示したHVDMAブロックの内部の詳細構成を説明するブロック図である。
【図15】図12に示したHV変換DMAブロックの動作を説明するタイミングチャートである。
【図16】本発明の第3実施形態を示す記録制御装置に配置される記録データの配置状態を示す図である。
【図17】本発明の第3実施形態を示す記録制御装置に配置される記録データの配置状態を示す図である。
【図18】本発明の記録制御装置を適用した記録装置を示す図である。
【図19】この種の記録装置の記録ヘッドの記録動作を説明する模式図である。
【図20】この種の記録装置で記録される画像データを格納する記憶媒体のマップを説明する図である。
【図21】この種の記録装置で記録される画像データを格納する他の記憶媒体のマップを説明する図である。
【符号の説明】
101 印字バッファ制御回路
102 CPU
103 記録ヘッド
104 I/Fブロック
105 I/FDMAブロック
106 DRAM
107 変換回路ブロック
108 ヘッドDMAブロック
109 画像データ変換ブロック
110 シーケンサ
111 アービタブロック
Claims (6)
- 所定の記録幅を有する記録ヘッドを走査して記録媒体に印字を行う記録装置において、
画像データと制御コードを含む記録情報を受信する受信手段と、
画像データを保持する印字バッファを備えるメモリ手段と、
前記受信手段から前記メモリ手段へ複数の画像データのDMA転送を行い、画像データを印字バッファへ格納する展開手段と、
前記印字バッファに格納されている画像データを読み出し前記記録ヘッドへ向けて転送するデータ転送手段と、
前記受信手段が受信した制御コードを解析して前記展開手段に対して動作の設定を行う制御手段とを有し、
前記展開手段は、
前記メモリ手段へ転送する画像データを保持するデータ保持手段と、
前記受信手段から入力される複数の画像データについて前記記録幅の方向に対応した画像データの数をカウントするカウント手段と、
前記記録幅の方向に対応したアドレスの更新量と走査する方向に対応したアドレスの更新量とを保持する更新量レジスタと、
前記複数の画像データを格納するアドレスのうちの先頭アドレスと前記データ保持手段が保持する画像データの格納アドレスとを保持するアドレス保持手段と、
前記アドレス保持手段にて保持されたアドレスに従って前記データ保持手段が保持する画像データを転送する転送手段とを備え、
前記展開手段は、
前記画像データの入力に従って、前記格納アドレスに対して前記記録幅の方向に対応したアドレスの更新量を加算し、その加算結果を前記格納アドレスとして前記アドレス保持手段に設定するとともに、
前記カウント手段が所定数カウントする毎に、前記先頭アドレスに対して前記走査する方向に対応したアドレスの更新量を加算し、その加算結果を前記先頭アドレスと前記格納アドレスとして前記アドレス保持手段に設定することを特徴とする記録装置。 - 前記記録装置は、更に、前記展開手段により印字バッファに展開された画像データを所定数分読み出して前記記録幅の方向成分と前記走査する方向成分との配列を変換して前記印字バッファに再展開するデータ変換手段とを備えることを特徴とする請求項1に記載の記録装置。
- 前記展開手段は、更に、前記複数の画像データの転送を終了したことを前記制御手段に通知する信号を生成することを特徴とする請求項1または請求項2に記載の記録装置。
- 前記展開手段は、更に、前記複数の画像データについて前記走査する方向に対応した画像データの数をカウントするカウント手段を備えることを特徴とする請求項1から請求項3のいずれかに記載の記録装置。
- 前記記録装置は、更に、前記展開手段により印字バッファに展開された画像データを読み出して、画像データの間引きを行う第2のデータ変換手段とを備えることを特徴とする請求項1から請求項4のいずれかに記載の記録装置。
- 前記記録装置は、前記記録媒体に対する複数回の走査記録を行う際、前記印字バッファの同一アドレスから読み出しを行うことを特徴とする請求項1から請求項5のいずれかに記載の記録装置。
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