JP2000085218A - 記録制御装置および記録装置 - Google Patents

Abstract

(57)【要約】 【課題】 連続アドレスあるいは隣接したアドレスから
展開された画像データを読み出して記録ヘッドに転送さ
せて高速印字を行うことである。 【解決手段】 Ｉ／ＦＤＭＡブロック１０５が画像デー
タをＤＲＡＭ１０６領域内の離散したアドレスにダイレ
クトメモリアクセスにより転送して展開した後、ヘッド
ＤＭＡブロック１０８がＤＲＡＭ１０６領域内の画像デ
ータを前記記録ヘッドの配列方向に連続するアドレスで
読み出し記録ヘッド１０３に転送する構成を特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルスキャン
印字方式の記録ヘッドが記録すべき記録データを記憶す
るバッファへの記録データ書き込みを制御する記録制御
装置および該記録制御装置を備える記録装置に関するも
のである。

【０００２】

【従来の技術】従来、プリンタ等の記録ヘッドとして複
数の記録素子を備えたドットインパクト方式，サーマル
方式，インクジェット方式を用いた記録装置は、記録用
紙の搬送方向と直行する方向に記録ヘッドを移動させな
がら印字を行い、１行印字を終えた段階で記録ヘッドの
幅分だけ記録用紙を搬送し、その繰り返しで記録する方
式（シリアルスキャン方式）が一般的である。

【０００３】この際、記録する画像データは記録ヘッド
の幅に相当するデータが順次記録ヘッドに転送され、１
画素に相当する距離を移動する度に記録素子が駆動さ
れ、画像を形成する。

【０００４】〔従来のデータ格納処理１〕図１９は、こ
の種の記録装置の記録ヘッドの記録動作を説明する模式
図である。

【０００５】この図に示すように、記録ヘッドは縦３２
ドット分を同時に記録することができ、記録可能な最大
用紙サイズ内に横１０２４ドット分が、スキャンするこ
とで記録することができる様に構成されている。

【０００６】この場合において、記録する画像データ
は、ＤＲＡＭ等の記憶素子に保存されており、従来は、
図２０に示すようなアドレスに格納されていた。

【０００７】図２０は、この種の記録装置で記録される
画像データを格納する記憶媒体のマップを説明する図で
ある。なお、インタフェース等から受信するデータは記
録ヘッドのスキャン方向順で転送されることが多いので
横方向に連続したアドレスに格納される。

【０００８】この例では、まず最初の縦８ドット分の帯
状のデータが「００００Ｈ」番地から「０３ＦＦＨ」番
地までに格納する。そして、次の縦８ドット横１０２４
ドット分の帯状のデータが「０４００Ｈ」番地から「０
７ＦＦＨ」番地までに格納される。

【０００９】このようにして次々に帯状のデータを格納
して行き、この例では印字用のバッファメモリとして
「００００Ｈ」から「１３ＦＦＨ」番地までの５１２０
バイトを１個の記録ヘッドに対して割り当てているので
帯状のデータが５本できたところで次のデータを受け付
けることができなくなる。

【００１０】記録ベッドの縦の幅は３２ドット分持ち、
４本の帯状のデータを一度に記録するので、読み出すデ
ータは「００００Ｈ」，「０４００Ｈ」，「０８００
Ｈ」，「０Ｃ００Ｈ」という各帯状データの先頭番地か
ら順に記録ヘッドが１画素に相当する距離を移動する度
に各アドレスを１加算したアドレスから順次読み出す複
数（４個）のメモリバンドを管理する制御を行ってい
た。

【００１１】すなわち、「００００Ｈ」，「０４００
Ｈ」，「０８００Ｈ」，「０Ｃ００Ｈ」の各アドレスか
らデータを読み出し、次に記録ヘッド１画素分移動し、
「０００１Ｈ」，「０４０１Ｈ」，「０８０１Ｈ」，
「０Ｃ０１Ｈ」の各アドレスからデータを読み出す処理
を、アドレス「０３ＦＦＨ」，「０７ＦＦＨ」，「０Ｂ
ＦＦＨ」，「０ＦＦＦＨ」まで行うことにより、１スキ
ャンのデータ読み出しが完了する。

【００１２】このようにして記録ヘッドが１度スキャン
すると４本の帯状のバッファメモリ領域は空状態となる
ので、停止していたインタフェースからの次のデータを
再び「００００Ｈ」番地から格納し始める。

【００１３】次に、記録ヘッドはもう一度４本の帯状の
データが蓄えられるのを待ち、「１０００Ｈ」，「００
００Ｈ」，「０４００Ｈ」，「０８００Ｈ」という各帯
状データの先頭番地から順に記録ヘッドが１画素に相当
する距離を移動する度に各アドレスを１加算したアドレ
スから順次読み出して記録を行っていた。

【００１４】

【発明が解決しようとする課題】〔従来のデータ格納処
理２〕しかし、上記従来のデータ格納処理１のメモリア
ドレスの格納方法では、順次読み出すメモリアドレスが
不連続となるのでＤＲＡＭの高速ページモードによるメ
モリアクセスができない。なお、スキャンの移動速度が
比較的遅い場合には、高速ページモードによるメモリア
クセスを必要とはしないが、より高速でかつ高密度で記
録を実行するシステムを構築しようとすると、高速ペー
ジモードによるメモリアクセスの使用が前提となる。

【００１５】そのために、格納アドレスの並びを読み出
す順に１加算されたアドレスに格納する必要があり、図
２１に示すように、一旦記録されるデータの順に並べ替
えて格納していた。

【００１６】図２１は、この種の記録装置で記録される
画像データを格納する他の記憶媒体のマップを説明する
図である。

【００１７】図２１に示すデータの格納で４パス印字を
行う場合、従来より印字品位を向上するために同じデー
タを複数のパスに分けて記録する制御を用いているが、
最初のパスでは「００００Ｈ」，「０００１Ｈ」，「０
００２Ｈ」，「０００３Ｈ」のアドレスからデータを読
み込み、記録ヘッドが１画素に相当する距離を移動する
度に「０００４Ｈ」，「０００５Ｈ」，「０００６
Ｈ」，「０００７Ｈ」と順に１ずつ加算したアドレスで
データをメモリから読み出すことができるが、次のパス
では「０００１Ｈ」，「０００２Ｈ」，「０００３
Ｈ」，「１０００Ｈ」と離れた不連続なアドレスからデ
ータを読み出すこととなり、途中で高速ページモード転
送がとぎれる頻度が高くなる。

【００１８】また、従来のデータ格納処理１と同じよう
に複数のメモリバンドを管理するアドレス生成ブロック
が必要となるので、より回路規模が大きくなってしまう
等の問題点があった。

【００１９】本発明は、上記の問題点を解消するために
なされたもので、本発明に係る発明の目的は、入力され
る記録情報中の画像データの格納アドレスを記録ヘッド
が印字する際に連続アドレスで読み出し可能なアドレス
に変換して印字バッファへ展開することにより、連続ア
ドレスあるいは隣接したアドレスから展開された画像デ
ータを読み出して記録ヘッドに転送させて高速印字を行
える記録制御装置を提供することである。

【００２０】

【課題を解決するための手段】本発明に係る第１の発明
は、記録媒体上を往復動して印字する記録ヘッド（図１
に示す色別の記録ヘッド１０３）が記録すべき記録デー
タを記憶する複数の印字バッファ（図１に示すＤＲＡＭ
１０６）への記録データ書き込みを制御する記録制御装
置であって、入力される記録情報を受信する受信手段
（図１に示すインタフェースブロック１０４）と、前記
受信手段が受信した前記記録情報中から連続した縦ｍド
ット×横ｎドット分の画像データを前記印字バッファ内
の離散したアドレスに転送して展開する展開手段（図１
に示すインタフェースＤＭＡブロック１０５）と、前記
印字バッファ内の画像データを前記記録ヘッドの配列方
向に連続するアドレスで読み出し前記記録ヘッドに転送
するデータ転送手段（図１に示すヘッドＤＭＡブロック
１０８）とを有するものである。

【００２１】本発明に係る第２の発明は、記録媒体上を
往復動して印字する記録ヘッド（図１に示す色別の記録
ヘッド１０３）が記録すべき記録データを記憶する複数
の印字バッファ（図１に示すＤＲＡＭ１０６）への記録
データ書き込みを制御する記録制御装置であって、入力
される記録情報を受信する受信手段（図１に示すＩ／Ｆ
ブロック１０４）と、前記受信手段が受信した前記記録
情報中から連続した縦ｍドット×横ｎドット分の画像デ
ータを前記印字バッファ内の離散したアドレスに転送し
て展開する展開手段（図１に示すＩ／ＦＤＭＡブロック
１０５）と、前記展開手段により前記印字バッファに展
開された画像データを所定ブロック分読み出して水平方
向成分と垂直方向成分との配列を逆転して前記印字バッ
ファに再展開するデータ変換手段（図１４に示すＨＶ変
換ＤＭＡブロック８０２）と、前記データ変換手段によ
り再展開された前記印字バッファ内の画像データを前記
記録ヘッドの配列方向に連続するアドレスで読み出し前
記記録ヘッドに転送するデータ転送手段（図１に示すヘ
ッドＤＭＡブロック１０８）とを有するものである。

【００２２】本発明に係る第３の発明は、前記展開手段
（図１に示すＩ／ＦＤＭＡブロック１０５）は、最初の
データを配置するアドレスを設定する展開開始アドレス
設定手段（図３に示す先頭アドレス設定レジスタ２０
４）と、縦方向のデータ量に相当する回数分をカウント
する第１のカウント手段（図３に示す縦カウンタ２０
１）と、データを離散して配置する離散値を設定する第
１の離散値設定手段（図３に示すレジスタ２０８）と、
横方向のデータ量に相当する回数分をカウントする第２
のカウント手段（図３に示す横カウンタ２０２）と、デ
ータを離散して配置する離散値を設定する第２の離散値
設定手段（図３に示すレジスタ２１１）と、展開アドレ
スを一旦ラッチするラッチ手段（図３に示すアドレスラ
ッチ２０６）と、前記展開開始アドレス設定手段の設定
値、もしくは前記展開開始アドレス設定手段の設定値と
該第１の離散値設定手段の設定値とを順次加算した数値
のいずれかを画像データの配置アドレスとする展開アド
レス発生手段（図３に示すセレクタ２０５）と、前記展
開開始アドレス設定手段による設定値と前記第２の離散
値設定手段の設定値とを加算した数値を、前記展開開始
アドレス設定手段に書き込む書込み手段（図３に示すア
ドレス領域判断ブロック２１２，２０９）と、前記第１
のカウント手段によるカウント終了を演算処理装置（図
１に示すＣＰＵ１０２）に伝えると同時にＤＭＡ転送を
停止させる第１の信号（ＩＦ−ＤＭＡ−ＥＮＤ）を発生
する第１の信号発生手段とを有するものである。

【００２３】本発明に係る第４の発明は、前記書込み手
段（図３に示すアドレス領域判断ブロック２１２，２０
９）は、前記複数の印字バッファに対して、それぞれ領
域毎に先頭アドレス（図４に示すレジスタ３０１にセッ
トされる）と最終アドレス（レジスタ３０２にセットさ
れる）を設定するアドレス設定手段（図４に示すレジス
タ３０１，３０２）と、前記展開開始アドレス設定手段
の設定値と前記第１の離散値設定手段の設定値とを順次
加算した数値が、現在配置を行っている印字バッファの
最終アドレスを超えたことを判断する第１の判断手段
（図４に示す減算器３０３）と、前記第１の判断手段に
より現在配置を行っている印字バッファの最終アドレス
を超えたと判断された場合に、該超えた量を算出する第
１の演算手段（図４に示す減算器３０３）と、前記第１
の演算手段により算出された算出値を現在配置を行って
いる印字バッファの先頭番地に加算した値を画像データ
の配置アドレスとする第１の選択手段（図４に示すセレ
クタ３０５）と、前記展開開始アドレス設定手段による
設定値と前記第２の離散値設定手段の設定値とを加算し
た値が、現在配置を行っている印字バッファの最終アド
レスを超えたかを判断する第２の判断手段（図４に示す
減算器３０４）と、前記第２の判断手段により現在配置
を行っている印字バッファの最終アドレスを超えたと判
断された場合に、該超えた量を算出する第２の演算手段
（図４に示す減算器３０４）と、前記第２の演算手段に
より算出された算出値を現在配置を行っている印字バッ
ファの先頭番地に加算した値を画像データの配置アドレ
スとする第２の選択手段（図４に示すセレクタ３０５）
とを有するものである。

【００２４】本発明に係る第５の発明は、前記展開開始
アドレス設定手段（先頭アドレス設定レジスタ２０４）
は、前記連続した縦ｍドット×横ｎドット分の画像デー
タ中の前記ｍがデータ処理ビット幅の自然数倍（Ｈ）の
場合は、前記縦ｍドット×横ｎドット分の画像データを
加算した値を展開開始アドレスとするように設定（ＣＰ
Ｕ１０２により）されるものである。

【００２５】本発明に係る第６の発明は、前記展開開始
アドレス設定手段（先頭アドレス設定レジスタ２０４）
は、印字バッファの容量（ｃ）と、画像データの横幅ド
ット数（ｎ）と、変換レジスタ群の数（ｂ）から演算式
Ｌ＝ｃ÷ｂ÷ｎに基づいて導出される値Ｌを順次加算し
た値を設定するものである。

【００２６】本発明に係る第７の発明は、前記データ変
換手段（図１４に示すＨＶＤＭＡ変換ブロック８０２）
は、最初の変換データが位置するアドレスを設定する変
換開始アドレス設定手段と、変換レジスタ数に相当する
回数分離散して配置されているデータをアクセスするた
めに離散値を設定する第３の離散値設定手段（図１４に
示す転送アドレスブロック９０５）と、前記変換開始ア
ドレス設定手段により設定されるアドレスあるいは該ア
ドレスと前記第３の離散値設定手段により設定される前
記離散値とを順次加算したアドレスをアクセスアドレス
とする変換アドレス発生手段（図１４に示すアドレスラ
ッチ９０７）と、横方向のデータ量に相当する回数分だ
け離散して配置されているデータをアクセスするために
離散値を設定する第４の離散値設定手段（図１４に示す
レジスタ９０９）と、前記変換開始アドレス設定手段に
より設定されるアドレスと前記第４の離散値設定手段に
より設定される離散値とを加算した数値を前記変換開始
アドレス設定手段に書き込む書込み手段（図１４に示す
アドレス領域判断ブロック９１１）と、横方向のデータ
に相当する回数を設定し、該変換開始アドレス設定手段
に書き込む毎にカウントする第２のカウント手段（図１
４に示すＨＶ変換回数ブロック９０４）と、前記第２の
カウント手段によるカウント終了を演算処理装置に伝え
ると同時にＤＭＡ転送を停止させる第２の信号（ＨＶ−
ＤＭＡ−ＥＮＤ信号）を発生する第２の信号発生手段
（図１４に示すＨＶ変換回数ブロック９０４が兼ねる）
とを有するものである。

【００２７】本発明に係る第８の発明は、前記変換開始
アドレス設定手段により設定されるアドレスと前記第３
の離散値設定手段により設定される離散値とを順次加算
した数値が現在配置を行っている印字バッファの最終ア
ドレスを超えたかを判断する第３の判断手段（図１４に
示すアドレス領域判断ブロック９１２）と、前記第３の
判断手段により現在配置を行っている印字バッファの最
終アドレスを超えたと判断された場合に、該超えた量を
算出する第３の演算手段（図１４に示すアドレス領域判
断ブロック９１２が兼ねる）と、前記第３の演算手段に
より算出された算出値を現在配置を行っている印字バッ
ファの先頭番地に加算した値を画像データの配置アドレ
スとする第２の選択手段（図１４に示すセレクタ９０
８）と、前記変換開始アドレス設定手段により設定され
るアドレスと前記第４の離散値設定手段により設定され
る離散値とを順次加算した数値が現在配置を行っている
印字バッファの最終アドレスを超えたかを判断する第４
の判断手段（図１４に示すアドレス領域判断ブロック９
１１）と、前記第４の判断手段により現在配置を行って
いる印字バッファの最終アドレスを超えたと判断された
場合に、該超えた量を算出する第４の演算手段（図１４
に示すアドレス領域判断ブロック９１１が兼ねる）と、
前記第４の演算手段により算出された算出値を現在配置
を行っている印字バッファの先頭番地に加算した値を画
像データの配置アドレスとする第３の選択手段（図１に
示す転送アドレス９０５）とを有するものである。

【００２８】本発明に係る第９の発明は、前記印字バッ
ファ（図１に示すＤＲＡＭ１０６）は、連続したアドレ
スもしくは隣接したアドレスから、データを読み出すも
しくは書き込む場合、比較的アクセス時間が速いメモリ
素子で構成するものである。

【００２９】本発明に係る第１０の発明は、記録ヘッド
（図１に示す色別の記録ヘッド１０３）を走査して記録
媒体に印字を行う記録装置において、記録ヘッドを搭載
して走査させるキャリッジ（図１８に示すキャリッジＨ
Ｃ）と、前記記録ヘッドが記録すべき記録データを記憶
する複数の印字バッファへの記録データの書込みを制御
する記録制御装置（図１に示す印字バッファ制御回路１
０１）とを有し、該記録制御装置は、入力される記録情
報を受信する受信手段（図１に示すインタフェースブロ
ック１０４）と、前記受信手段が受信した前記記録情報
中から連続した縦ｍドット×横ｎドット分の画像データ
を前記印字バッファ内の離散したアドレスに転送して展
開する展開手段（図１に示すインタフェースＤＭＡブロ
ック１０５）と、前記印字バッファ内の画像データを前
記記録ヘッドの配列方向に連続するアドレスで読み出し
前記記録ヘッドに転送するデータ転送手段（図１に示す
ヘッドＤＭＡブロック１０８）とを有するものである。

【００３０】本発明に係る第１１の発明は、記録ヘッド
（色別の記録ヘッド１０３）を走査して記録媒体に印字
を行う記録装置において、記録ヘッドを搭載して走査さ
せるキャリッジ（図１８に示すキャリッジＨＣ）と、前
記記録ヘッドが記録すべき記録データを記憶する複数の
印字バッファへの記録データの書込みを制御する記録制
御装置（図１に示す印字バッファ制御回路１０１）とを
有し、該記録制御装置は、入力される記録情報を受信す
る受信手段（図１に示すインタフェースブロック１０
４）と、前記受信手段が受信した前記記録情報中から連
続した縦ｍドット×横ｎドット分の画像データを前記印
字バッファ内の離散したアドレスに転送して展開する展
開手段（図１に示すインタフェースＤＭＡブロック１０
５）と、前記展開手段により前記印字バッファに展開さ
れた画像データを所定ブロック分読み出して水平方向成
分と垂直方向成分との配列を逆転して前記印字バッファ
に再展開するデータ変換手段（図１に示す画像データ変
換ブロック１０９）と、前記データ変換手段により再展
開された前記印字バッファ内の画像データを前記記録ヘ
ッドの配列方向に連続するアドレスで読み出し前記記録
ヘッドに転送するデータ転送手段（図１に示すヘッドＤ
ＭＡブロック１０８）とを有するものである。

【００３１】

【発明の実施の形態】〔第１実施形態〕以下、図面を参
照して本発明の実施形態を説明する。

【００３２】図１は、本発明の第１実施形態を示す記録
制御装置の要部構成を説明するブロック図であり、印字
データを格納する印字バッファ制御回路に対応する。

【００３３】図において、１０１は印字バッファ制御回
路、１０４はＦＩＦＯメモリで構成されるインタフェー
スブロック（Ｉ／Ｆブロック）で、インタフェースから
受信する画像データを含むデータを受け取り、一旦デー
タを保持し、データの処理等を行うマイクロプロセッサ
１０２が一旦保持されたデータの中から制御コードを解
析し（データの通路Ｇ１参照）、インタフェースＤＭＡ
ブロック１０５を制御してデータの中から画像データの
みをＤＲＡＭ１０６に割り付けられた印字バッファに転
送する（データの通路Ｇ２参照）。

【００３４】記録ヘッドの並び順と合致したＤＲＡＭ１
０６上のデータはヘッドＤＭＡブロック１０８を起動す
ることにより、四色分の記録ヘッド１０３に転送され
（データの通路Ｇ５参照）、印字が可能となる。その間
に、複数パスで印字する際のデータの間引き処理等は画
像データ変換ブロック１０９の設定に応じて行われる。

【００３５】各ブロックの動作を制御するのはシーケン
サ１１０が行う。シーケンサ１１０には記録ヘッド１０
３の移動位置を示すエンコーダ信号ＥＮ−ａとエンコー
ダ信号ＥＮ−ｂが入力されている。

【００３６】ＤＲＡＭ１０６のデータ転送のルートとし
て、データの通路Ｇ２が有りそれぞれの調停をアービタ
ブロック（アービタ）１１１が行っている。

【００３７】なお、１個の記録ヘッド用の印字バッファ
の容量は５１２０バイトなので、第１の記録ヘッドのバ
ッファアドレスは「００００Ｈ」〜「１３ＦＦＨ」と割
り付け、第２の記録ヘッドのバッファアドレスは「１４
００Ｈ」〜「２７ＦＦＨ」と割り付け、第３の記録ヘッ
ドのバッファアドレスは「２８００Ｈ」〜「３ＢＦＦ
Ｈ」と割り付け、第４の記録ヘッドのバッファアドレス
は「３Ｃ００Ｈ」〜「４ＦＦＦＨ」と割り付ける。

【００３８】図２は、図１に示したＤＲＡＭ１０６に配
置される記録データの構造を説明する図である。

【００３９】例えば、図２に示すごとく、１個の記録ヘ
ッド用の印字バッファの容量を「００００Ｈ」から「１
３ＦＦＨ」の５１２０バイトとし、１回のスキャンで印
字する横幅中のライン数を１０２４本とすると、縦４０
ドット分のデータを格納するバッファ領域を確保するこ
とができ、インタフェース等から転送され書き込まれる
データは、「００００Ｈ」，「０００５Ｈ」，「０００
ＡＨ」，・・・・のアドレスの順で格納され、横幅いっ
ぱい蓄えられたら、「０００１Ｈ」，「０００６Ｈ」，
「０００ＢＨ」，・・・・のアドレスの順で格納され、
その後も同様に「１３ＦＦＨ」まで蓄えられる。

【００４０】印字データの読み出しは、最初は「０００
０Ｈ」，「０００１Ｈ」，「０００２Ｈ」，「０００３
Ｈ」の３２ドット分のデータが連続して読み出され、記
録ヘッドが１画素に相当する距離を移動すると「０００
５Ｈ」，「０００６Ｈ」，「０００７Ｈ」，「０００８
Ｈ」の３２ドット分のデータを読み出すことになる。

【００４１】４パス印字を行うとして、記録ヘッドが１
スキャン行うと、一番上の縦８ドット横１０２４ドット
の「００００Ｈ」，から「１３Ｆ６Ｈ」の５個同期アド
レスに格納されたデータは全て記録を終えているので、
次のインタフェースからのデータの格納が可能となる。
この時データの格納アドレスは「０００５Ｈ］，「００
０ＡＨ」，「０００ＦＨ」……のアドレスの順で格納さ
れる。

【００４２】次の行の印字には、「０００１Ｈ」，「０
００２Ｈ」，「０００３Ｈ」，「０００４Ｈ」からで、
またその次の行は、「０００２Ｈ」，「０００３Ｈ」，
「０００４Ｈ，「０００５Ｈ」から読み出すことにな
り、記録ヘッドへのデータ転送のアドレスは、常に１加
算したアドレスで、読み出され、ＤＲＡＭの高速ページ
モードアクセス可能となる頻度が非常に高くなり、常に
安定して高速転送が可能である。

【００４３】次に、図３〜図８を参照して、図１の各ブ
ロックの動作について説明する。

【００４４】図３は、図１に示したインタフェースＤＭ
Ａブロック１０５の内部を詳細に示すブロック図であ
る。

【００４５】図において、２０１は縦カウンタで、連続
して転送される列画像データのドット数を転送するのに
必要な転送回数を設定し、１バイトのデータが来る度に
カウントするカウンタである。２０２は横カウンタで、
連続して転送される横のドット数分の画像データを転送
するのに必要な転送回数を設定し、縦のドット数に相当
するデータを転送する度にカウントするカウンタであ
る。

【００４６】２０３はデータラッチで、インタフェース
ブロック１０４から来る画像データを一旦保持する。２
０４は先頭アドレス設定レジスタで、転送されたデータ
をＤＲＡＭ１０６の所定のアドレスに格納するために、
その最初のアドレスを指定するレジスタである。

【００４７】２０５はアドレスセレクタ（セレクタ）
で、後述するアドレスラッチタイミング信号生成回路２
０７からの出力に基づいて先頭アドレス設定レジスタ２
０４に設定されたアドレスとアドレス領域判断ブロック
２０９の出力とのいずれかを選択して出力するセレクタ
である。２０６はアドレスラッチで、現在転送された画
像データをＤＲＡＭ１０６に蓄えアドレスを一旦保持す
る。なお、アドレス領域判断ブロック２０９は、現在の
格納アドレスにレジスタ２０８に設定される第１のアド
レス加算値を加算した値が決められた格納領域から外れ
ないようにするものであり、詳細については、図４を用
いて後述する。

【００４８】２０７はアドレスラッチタイミング信号生
成回路で、インターフェスブロック１０４から来るデー
タラッチ信号ＩＦ−ＬＡＴＣＨ及び縦カウンタ２０１の
カウントアップ信号よりセレクタ２０５の切替え信号と
アドレスおよびデータラッチ信号を生成する。

【００４９】２０８は第１のアドレス加算値を蓄えるレ
ジスタで、縦に連続したデータを蓄えるときに、格納ア
ドレスの離散値を示し、ＣＰＵ１０２により設定する。
２１０はアドレスの上位を比較するアドレス比較ブロッ
クで、現在ラッチしているアドレスと加算された次のア
ドレスを比較してＤＲＡＭ１０６の同ページ領域内にあ
るかどうかを判断して、シーケンサ１１０に伝え、同ペ
ージ領域内であれば、ＤＲＡＭ１０６の高速ページ転送
モードで転送する。

【００５０】２１１は第２のアドレス加算値を蓄えるレ
ジスタで、横に連続したデータを蓄えるときに、格納ア
ドレスの離散値を示し、ＣＰＵ１０２により設定する。
２１２はアドレス領域判断ブロックで、現在の格納アド
レスにレジスタ２１１の第２のアドレス加算値を加算し
た値が決められた格納領域から外れないようにするもの
である。２１３はデコーダで、ＣＰＵ１０２から各レジ
スタにデータを書き込むときに必要となる信号を発生す
る。

【００５１】図４は、図３に示したアドレス領域判断ブ
ロック２０９，２１２の構成を説明するブロック図であ
る。

【００５２】図において、３０１は印字バッファの先頭
番地を示すレジスタで、ＣＰＵ１０２により書き替え可
能である。３０２は印字バッファの終了番地を示すレジ
スタで、ＣＰＵ１０２により書き替え可能である。３０
３は減算器で、終了番地レジスタ３０２の内容から現在
のアドレスに加算値を足して得られる次のアドレスを引
いた値がプラスになった場合（次のアドレスが最終番地
を超えなかった場合）、Ｂｏｒｒｏｗが発生しないの
で、セレクタ３０５は次のアドレスを選択する。

【００５３】次に、終了番地レジスタ３０２の内容から
現在のアドレスに加算値を足して得られる次のアドレス
を引いた値が、マイナスになった場合（次のアドレスが
最終番地を超えた場合）、減算器３０４は、先頭番地レ
ジスタ３０１の値から先ほどのマイナスの値を引いた
（すなわち、超えた量を足した）値を出力し、Ｂｏｒｒ
ｏｗが発生しているので、セレクタ３０５はこの値を次
のアドレスとして選択する。

【００５４】図３に示す横カウンタ２０２のカウントア
ップでＤＭＡ転送回数が終了したことを示す信号ＩＦ−
ＤＭＡ−ＥＮＤ及び信号ＩＦ−ＩＲＱが発生し、シーケ
ンサ１１０及びＣＰＵ１０２が終了を知る。このブロッ
クで、縦３２ビット横１０２４ビット分の帯状の画像デ
ータが順次インタフェースから転送されてくる場合に、
図２に示したデータの配置を行うには、先頭アドレス設
定レジスタ２０４の転送アドレスの初期値は「００００
Ｈ」を設定し、第１のアドレス加算値（縦方向での加算
値）を蓄えるレジスタ２０８には「１」を、第２のアド
レス加算値（横方向での加算値）を蓄えるレジスタ２１
１には「０００５Ｈ」を設定し、縦カウンタ２０１には
「４」（縦３２ビットを８ビット幅のインタフェースで
転送するには４回必要）を設定し、横カウンタ２０２に
は「１０２４」を設定することで、インタフェースが１
バイト受ける毎にＤＲＡＭアドレスが更新されＤＲＡＭ
１０６に書込まれる。

【００５５】このようにして１０２４回データの転送が
終了すると割り込みが発生するので、ＣＰＵ１０２は次
のインタフェースから来るデータの解析を始める。そし
て、引き続き画像データが転送される場合には、先頭ア
ドレス設定レジスタ２０２を「０００５Ｈ」に変更し、
他のレジスタはそのままで、再びＤＭＡ転送を開始す
る。これを順次繰り返すことで、ＤＲＡＭ１０６上に記
録データが図２に示すように格納される。

【００５６】図５は、図１に示したヘッドＤＭＡブロッ
ク１０８の内部を詳細に示すブロック図である。

【００５７】図において、ヘッドＤＭＡブロック１０８
は、第１から第４の記録ヘッドにデータを転送するため
に各ヘッド毎の画像データを蓄えた領域の先頭番地を示
す第１から第４の転送アドレス指定ブロック４０１，４
０２，４０３，４０４と、ヘッド毎の転送タイミング
（ＨＥＡＤ信号線）に合わせて切り替わる書込用のセレ
クタ４０５と読み出し用のセレクタ４０６と、現在の転
送アドレスを保持するアドレスラッチ４０８等を備え
る。

【００５８】４０７はセレクタで、次のアドレスとし
て、アドレス加算値１を保持するレジスタ４０９の設定
値と、アドレスラッチ４０８が保持している現在の転送
アドレスとを加算した値を用いるか、転送アドレスを切
り替えラスタ毎の先頭アドレスをラッチするかを選択す
る。

【００５９】４１０はレジスタで、レジスタ２１１のア
ドレス加算値を保持し、各ヘッド毎のラスタ毎の先頭番
地の間隔を設定するレジスタとして機能し、各ヘッドの
１ラスタの先頭番地をアドレスラッチ４０８に転送を終
えると加算した値が次のラスタの先頭番地として、現在
選択されているヘッド用の転送アドレスに書き込まれ
る。

【００６０】４１１はアドレスの比較回路で、今の転送
アドレスと次の転送アドレスとがＤＲＡＭ１０６の同一
ページ内にあるかを判定する回路として機能し、この出
力信号に基づいてＤＲＡＭ１０６の高速ページモードア
クセスかそうでないかを判断し、高速ページモードアク
セスと通常のメモリアクセスとをアービタブロック１１
１が切り替える。

【００６１】４１２はデコーダで、バスＣＰＵ−ＢＵＳ
を解析して各レジスタへのデータ書き込み用信号を発生
する。４１３はセレクタで、デコーダ４１２の指示によ
り、第１から第４の転送アドレスへの書き込みデータ線
の切り替えを行う。

【００６２】４１４はアドレス領域判断ブロックで、次
のアドレスとしてアドレス加算値を保持するレジスタ４
０９の設定値と、アドレスラッチ４０８が保持している
現在の転送アドレスとを加算した値が各記録ヘッド毎に
割り当てた印字バッファ内に収まるように判断するブロ
ックである。

【００６３】４１５はアドレス領域判断ブロックで、各
ヘッド毎のラスタ毎の先頭番地を蓄えている第１から第
４の転送アドレスの値に、レジスタ４１０が保持してい
るアドレス加算値を加算した値が各記録ヘッド毎に割り
当てた印字バッファ内に収まるように判断するブロック
である。

【００６４】図６は、図５に示したヘッドＤＭＡブロッ
ク１０８内のアドレス領域判断ブロック４１４，４１５
の詳細を説明するブロック図である。

【００６５】図において、５０１は第１の記録ヘッドに
割り付けた印字バッファの先頭番地を示すレジスタで、
ＣＰＵ１０２により書き替え可能である。５０２は第２
の記録ヘッドに割り付けた印字バッファの先頭番地を示
すレジスタで、ＣＰＵ１０２により書き替え可能であ
る。５０３は第３の記録ヘッドに割り付けた印字バッフ
ァの先頭番地を示すレジスタで、ＣＰＵ１０２により書
き替え可能である。５０４は第４の記録ヘッドに割り付
けた印字バッファの先頭番地を示すレジスタで、ＣＰＵ
１０２により書き替え可能である。

【００６６】５０５は第１の記録ヘッドに割り付けた印
字バッファの最終番地を示すレジスタで、ＣＰＵ１０２
により書き替え可能である。５０６は第２の記録ヘッド
に割り付けた印字バッファの最終番地を示すレジスタ
で、ＣＰＵ１０２により書き替え可能である。５０７は
第３の記録ヘッドに割り付けた印字バッファの最終番地
を示すレジスタで、ＣＰＵ１０２により書き替え可能で
ある。５０８は第４の記録ヘッドに割り付けた印字バッ
ファの最終番地を示すレジスタで、ＣＰＵ１０２により
書き替え可能である。

【００６７】５０９はセレクタで、現在の色信号ＨＥＡ
Ｄにより印字バッファとして機能するレジスタ５０１〜
５０４の先頭番地の内の１つを選択する。５１０はセレ
クタで、現在の色信号ＨＥＡＤにより印字バッファとし
て機能するレジスタ５０５〜５０８の最終番地の内の１
つを選択する。

【００６８】５１１は減算器で、セレクタ５１０により
選択された終了番地から、現在のアドレスに加算値を足
した次のアドレスを引いた値がプラスになった（次のア
ドレスが最終番地を超えなかった場合）、Ｂｏｒｒｏｗ
が発生しないので、セレクタ５１２は現在のアドレスに
加算値を足した次のアドレスを選択し出力する。

【００６９】一方、セレクタ５１０により選択された終
了番地から、現在のアドレスに加算値を足した次のアド
レスを引いた値がマイナスになった場合（次のアドレス
が最終番地を超えた場合）、減算器５１３は、セレクタ
５０９により選択された先頭番地から、先ほどの減算器
５１１が出力するマイナスの値を引いた値（すなわち超
えた量を足した値）を出力し、Ｂｏｒｒｏｗが発生して
いるので、セレクタ５１２はこの値を次のアドレスとし
て選択し出力する。

【００７０】以下、図７を参照して、画像データ変換ブ
ロック１０９の構成および動作について説明する。

【００７１】図７は、図１に示した画像データ変換ブロ
ック１０９の構成を説明する詳細ブロック図である。な
お、画像データ変換ブロック１０９は複数パスで印字を
する際に、例えば２パスの場合には同じ位置を２度記録
ヘッドが通るので、記録データを間引かなければ２倍の
記録を行ってしまう。このため５０％の画像データをマ
スクする必要がある。

【００７２】図において、６０１はマスク用データを蓄
えるメモリ（マスクデータ格納メモリ）で、各ヘッド毎
に４バイトずつ記録データが信号線ＩＮ−ＤＡＴＡから
入力され、マスク用データ（マスクパターン）を蓄える
メモリ６０１の出力と記録データとがＡＮＤゲート６０
２によりアンドされ、そのアンド出力がデータ線ＯＵＴ
−ＤＡＴＡから出力される。なお、マスクデータは、Ｃ
ＰＵ１０２により書き替えが可能であり、セレクタ６０
３はＣＰＵ１０２からの書き替えの時メモリ６０１のア
ドレスバスにＣＰＵ１０２のアドレスバスを接続する。

【００７３】マスクデータは、各記録ヘッド毎に１バイ
トのデータを転送する度に変更するので、ヘッド毎の読
み出しアドレスを記憶した、第１スタートアドレス（第
１転送アドレス）レジスタ６０４，第２スタートアドレ
ス（第２転送アドレス）レジスタ６０５，第３スタート
アドレス（第３転送アドレス）レジスタ６０６，第４ス
タートアドレス（第４転送アドレス）レジスタ６０７が
用意され、信号線ＨＥＡＤによりセレクタ６０８が切り
替える。

【００７４】６０９は加算器で、１バイト毎に各アドレ
スレジスタ６０４〜６０７を更新するために、読み出し
セレクタ６０８の出力とレジスタ６１０のアドレス加算
値とを加算して、その結果をアドレス領域判断ブロック
６１１に出力する。

【００７５】アドレス領域判断ブロック６１１から出力
されたアドレスは、セレクタ６１２を介して、第１スタ
ートアドレスレジスタ６０４から第４スタートアドレス
レジスタ６０７のデータ線に接続し、セレクタ６１３が
ラッチタイミング信号ＡＤＲ−ＬＴのタイミングで、ヘ
ッド選択信号線ＨＥＡＤにより選択されたレジスタに対
して書き込む。

【００７６】第１スタートアドレスレジスタ６０４から
第４スタートアドレスレジスタ６０７の初期アドレスは
ＣＰＵ１０２により書き替え可能であり、デコーダ６１
４により割り当てられたレジスタに対しＣＰＵ１０２の
データバスを接続して書き込む。このようにしてマスク
データ格納メモリ６０１のアドレスが次々と更新されて
行く。

【００７７】図８は、図７に示した画像データ変換ブロ
ック１０９のアドレス領域判断ブロック６１１の詳細構
成を説明するブロック図である。

【００７８】図において、７０１は印字バッファの先頭
番地を示すレジスタで、ＣＰＵ１０２により書き替え可
能に構成されている。７０２は印字バッファの最終番地
を示すレジスタで、ＣＰＵ１０２により書き換え可能で
ある。７０３は減算器で、レジスタ７０２の内容から現
在のアドレスに加算値を足して得られる次のアドレスを
引いた値が、プラスになった場合（次のアドレスが最終
番地を超えなかった場合）、Ｂｏｒｒｏｗが発生しない
ので、セレクタ７０４は次のアドレスを選択する。次
に、レジスタ７０２の内容から現在のアドレスに加算値
を足して得られる次のアドレスを引いた値が、マイナス
になった場合（次のアドレスが最終番地を超えた場合）
減算器７０５は、先頭番地レジスタ７０１の値から先ほ
どのマイナスの値を引いた（すなわち、超えた量を足し
た）値を出力し、Ｂｏｒｒｏｗが発生しているので、セ
レクタ７０４はこの値を次のアドレスとして選択する。

【００７９】図９〜図１１は、図１に示したシーケンサ
１１０の信号線と各ブロックの動作を説明するタイミン
グチャートで、図１〜図５と同一のものには同一の符号
を付してある。

【００８０】図９は、図１に示したインタフェースＤＭ
Ａブロック１０５の動作を説明するためのタイミングチ
ャートであり、図３と同一のものには同一の符号を付し
てある。

【００８１】この図に示すように、１バイトのデータを
受け取る度に１パルス発生するＩＦ−ＬＡＴＣＨ信号比
より、先ず、現在の先頭アドレス設定レジスタ２０４の
内容「００００Ｈ」がセレクタ２０５を介して、アドレ
スラッチ２０６に「００００Ｈ」とラッチされると、同
時に、縦カウンタ２０１の内容は、「１」減算された
「２」となる。そして、次の１バイトが受信されると、
現在のアドレスを蓄えているアドレスラッチ２０６の内
容「００００Ｈ」にレジスタ２０８に設定される第１の
アドレス加算値の内容「１」を加算した値がセレクタ２
０５を介してアドレスラッチ２０６に「０００１Ｈ」が
ラッチされ、縦カウンタ２０１は「１」となる。

【００８２】続いて、データが４バイト転送されると、
縦カウンタ２０１は「０」から「３」に戻り、横カウン
タ２０２が「１」減算され「１０２２」となり、先頭ア
ドレス設定レジスタ２０４の値は、初期値「００００
Ｈ」にレジスタ２１１に設定される第２のアドレス加算
値「０００５Ｈ」を加算した値「０００ＡＨ」が書き戻
される。

【００８３】このようにして縦カウンタ２０１と横カウ
ンタ２０２による縦のカウントダウンと横のカウントダ
ウンが進み、ともに「０」から元の設定値に戻るだけデ
ータを受信すると、信号線ＩＦ−ＩＲＱの状態が変化
し、ＣＰＵ１０２に対し縦３２ドット×横１０２４ドッ
トのデータを受信し終えたことを伝える。

【００８４】図１０は、図１に示したヘッドＤＭＡブロ
ック１０８（図５）の動作を説明するためのタイミング
チャートであり、図６と同一のものには同一の符号を付
してあり、第１から第４の記録ヘッドに各々４バイトず
つデータを転送する場合に対応する。

【００８５】この図に示すように、先ず、信号ＨＥＡＤ
が「０」の時で、かつ、４バイト単位の転送タイミング
である信号ＨＥＡＤ−ＬＴ１の先頭の１パルス目のタイ
ミングの時に、信号線ＨＥＡＤ−ＳＥＬが「ＬＯＷ」状
態であると、第１転送アドレス４０１の設定値（例では
「００００Ｈ」）がアドレスラッチ４０８にラッチさ
れ、その後の３パルスのタイミングでは、信号ＨＥＡＤ
−ＳＥＬは「ＨＩ」状態で、レジスタ４０９の第１アド
レス加算値の設定値、例えば「１」ずつ加算されたアド
レスが、アドレスラッチ４０８にラッチされる。

【００８６】その後、信号ＨＥＡＤ−ＬＴ２が１パルス
発生し、第１転送アドレスの内容が第２のアドレス加算
値の値、例えば「５」加算されると、同時に信号ＨＥＡ
Ｄが「１」に切り替わり、第２記録ヘッドにデータ転送
するための動作が始まる。

【００８７】図１１は、図１に示した画像データ変換ブ
ロック１０９の動作を説明するためのタイミングチャー
トであり、図７と同一のものには同一の符号を付してあ
る。

【００８８】この図に示すように、ヘッドＤＭＡブロッ
ク１０８と同じ第１から第４の記録ヘッドを選択する信
号線ＨＥＡＤと画像データにマスクをかけるデータを蓄
えたマスクメモリ５０１のアドレス信号を発生するため
に１個の記録ヘッドにつき４バイトのアドレスを発生す
るために信号線ＡＤＲＳ−ＬＴが１記録ヘッドにつき４
パルス発生する。このようにして、１パルス毎に図６に
示す各レジスタ５０３〜５０４はレジスタ４０９に設定
される加算値の値ずつ増えて書き換わる。

【００８９】〔第２実施形態〕図１２は、本発明の第２
実施形態を示す記録制御装置の要部構成を説明するブロ
ック図であり、図１と同一のものには同一の符号を付し
てある。

【００９０】図１２において、インタフェースＤＭＡブ
ロック１０５の設定で、図３中の先頭アドレス２０４を
「００００Ｈ」にし、縦カウンタ２０１を「１」に設定
し、横カウンタ２０２を「１２８」に設定し、データ受
信を行いＤＲＡＭ１０６上に図１３に示す配列でデータ
を蓄える。１０７は変換回路ブロック（ＨＶＤＭＡブロ
ック）で、画像データのＨ／Ｖ変換とＤＭＡとを処理す
る。

【００９１】図１３は、図１２に示したＤＲＡＭ１０６
に配置される記録データの構造を説明する図である。

【００９２】図１３において、インタフェースから入力
される縦１ドット×横１０２４ドットで来るデータをこ
のようなデータ配置を行い、後述するＨＶ変換を実行す
ると、図２と同じ配列となるので、第１実施形態で詳述
したように、記録ヘッドのデータ転送が行える。

【００９３】図１４は、図１２に示した変換回路ブロッ
ク１０７の内部の詳細構成を説明するブロック図であ
る。

【００９４】この図に示すように、図１２において、変
換回路ブロック１０７は、ＤＲＡＭ１０６に蓄えられた
図１３に示したラスタ順次のデータを一旦縦方向の８バ
イト分を読み出し、ＨＶ変換レジスタ群９０１に書き込
む。ＨＶ変換レジスタ群９０１は、１バイト書き込む毎
に切り替わる書き込みセレクタ９０２と、１バイト読み
出す度に、切り替わる読み出しセレクタ９０３とで、Ｄ
ＲＡＭ１０６のデータバスに接続される。セレクタ９０
２，９０３の切り替え信号を発生する手段として、３ビ
ットのカウンタ９１３があり、１バイトの転送の度にカ
ウントアップする。このＨＶ変換レジスタ群９０１を用
いて、書き込まれたデータを９０°時計方向に回転して
読み出すことができ、ＤＲＡＭ１０６から読み出した８
バイトのアドレスと同じアドレスに書き戻すことで８×
８ドット分のＨＶ変換ができる。

【００９５】この８×８ドットのサイズを１個ＨＶ変換
の単位とすると、１スキャンの横幅中の１０２４ドット
のデータは、１２８ブロックＨＶ変換すればいいので、
ＨＶ変換回数を設定するブロック９０４には「１２８」
を設定する。次に、転送アドレスの先頭番地（図１３の
例では、「００００Ｈ」）を転送アドレスブロック９０
５に設定し、アドレス加算値を保持するレジスタ９０６
には「０００５Ｈ」を設定すると、「００００Ｈ」，
「０００５Ｈ」，……，「００１ＥＨ」，「００２３
Ｈ」の順に縦方向の８バイト分のアドレスがアドレスラ
ッチ９０７に順次保持され、その番地のデータがＤＲＡ
Ｍデータバスに出力されるたびに、ＨＶ変換レジスタ群
９０１がデータを取り込む。

【００９６】そして、ＨＶ変換後のデータをＤＲＡＭ１
０６に書き出す場合も同様にして、先ず、転送アドレス
ブロック９０５からアドレスが出力されアドレスラッチ
９０７に保持される。アドレスラッチ９０７のラッチタ
イミングとカウンタ９１３のカウントアップタイミング
（すなわち、１バイトのデータ読み出し及び書き込みタ
イミング）は、ＨＶ−ＬＴ信号線で、シーケンサ１１０
から供給される。

【００９７】１単位８バイト分のＨＶ変換中は加算後の
アドレスデータと転送アドレスレジスタの値とを切り替
えるセレクタ９０８は常に加算後のアドレス値側が選択
されている。その後はレジスタ９０６に設定される加算
値に基づいてＨＶ変換レジスタ群９０１に書き込むとき
と同じアドレスが発生し、ＨＶ変換レジスタ群９０１か
ら読み出したデータがメモリに書き戻される。

【００９８】これで、１単位のＨＶ変換が終了し、次の
横のブロックのアドレスを出力するにはレジスタ９０９
上の加算値の設定が「００２８Ｈ」であれば、次のＨＶ
変換ブロックの先頭アドレスとして「００２８Ｈ」が転
送アドレスブロック９０５に保持され、その後はＨＶ変
換が実行される。

【００９９】そして、ＨＶ変換ブロックの個数が設定値
である１２８個を終了すると、ＨＶＤＭＡ終了割込みが
発生し、ＣＰＵ１０２に縦８ドット横１０２４ドットの
ＨＶ変換が終了したことを伝える。アドレスラッチ９０
７の入力側には次のアドレスが待機しているので、アド
レスラッチの入力と出力のデータの上位ビットを比較す
る比較回路９１０の出力はＤＲＡＭ１０６の高速ページ
モードアクセスかそうでないかを判断し高速ページモー
ドアクセスと通常のメモリアクセスとを切り替える制御
をアービタブロック１１１が行う。

【０１００】また、アドレス演算の際にメモリのデータ
格納領域を越えた場合アドレスを元に戻すために、アド
レス領域判断ブロック９１１とアドレス領域判断ブロッ
ク９１２とが演算ブロックの後に挿入されている。ＣＰ
Ｕ１０２は割込み信号を受けて、次のエリアのＨＶ変換
を実行するためにはセレクタ９０２の転送アドレスの初
期値を「０００１Ｈ」とし、以下他の設定は同様とする
ことで、図１３に配置された画像データは、ＨＶ変換
後、図２に示すものと同様となる。

【０１０１】このように図１２において、インタフェー
スブロック１０４から受信する画像データを含むデータ
を受け取り、一旦データを保持し、データの処理等を行
うＣＰＵ１０２が一旦保持されたデータの中から制御コ
ードを解析し（データの通路Ｇ１参照）、インタフェー
スＤＭＡブロック１０５を制御してデータの中から画像
データのみをＤＲＡＭ１０６に割り付けられた印字バッ
ファに転送（データの通路Ｇ２参照）し、ＤＲＡＭ１０
６の印字バッファ上のデータをＨＶＤＭＡブロック１０
７で読み取り（データの通路Ｇ４参照）、データ変換
後、再び印字バッファに書き戻す（データの通路Ｇ５参
照）。

【０１０２】図１５は、図１２に示したＨＶ変換ＤＭＡ
ブロック１０７の動作を説明するタイミングチャート
で、図１４と同一のものには同一の符号を付してある。

【０１０３】この図に示すように、変換回路を書き込む
（例では１２８）と同時に信号ＨＶ−ＬＴが８パルス単
位で発生し、８パルスの内最初の１パルス目のタイミン
グで、信号ＨＶ−ＬＴ−ＳＥＬが「Ｌｏｗ」なること
で、転送アドレスブロック９０５の設定値（最初の設定
値は「０」）がアドレスラッチ９０７にラッチされ、後
の７パルスのタイミングでは、信号ＨＶ−ＬＴ−ＳＥＬ
が「Ｈｉ」で１パルス毎にレジスタ９０６の第１のアド
レス加算値の設定値（例では「５」）ずつ加算されたア
ドレスがアドレスラッチ９０７にラッチされる。

【０１０４】次の８パルスの先頭の１パルス目のタイミ
ングで、再び信号ＨＶ−ＬＴ−ＳＥＬを「Ｌｏｗ」にす
ると、先ほどの８パルスの先頭のタイミングでラッチし
たアドレスと同じ値（例では「０」）がラッチされる。
そして、合計１６パルスが終わったタイミングで、信号
線ＨＶ−Ｂ−ＬＴに１パルス発生し、このタイミング
で、転送アドレスブロック９０５には第２のアドレス加
算値（レジスタ９０９に設定される）の設定値（例では
「２８Ｈ」）分加算された値がラッチされ、これと同時
にＨＶ変換回数ブロック９０４の内部にあるカウンタは
「１」減算され、「１２７」となる。

【０１０５】この一連の動作が転送回数分実行されたタ
イミングで、転送回数カウンタは「０」となり信号ＨＶ
−ＩＲＱが発生する。

【０１０６】ここまでの制御で、印字バッファ上には図
２と同じ構造のデータ配置が完成するので、以下ヘッド
ＤＭＡのブロック１０８と、画像データ変換ブロック１
０９の設定及び動作は第１実施形態と同様にすれば、記
録ヘッドに対してデータを転送することができる。

【０１０７】〔第３実施形態〕図１６，図１７は、本発
明の第３実施形態を示す記録制御装置に配置される記録
データの配置状態を示す図である。

【０１０８】上記第２実施形態では、インタフェースＤ
ＭＡブロック１０５及びＨＶ変換ＤＭＡブロック１０７
の横方向のドット数を「１０２４（この装置が記録可能
な横幅の最大値）」と規定してＤＭＡ転送回数を設定し
ていたが、インタフェースから来る制御コードの中には
横幅のドット数を示す数値があるので、その数値を用い
て印字バッファを構成した場合、すなわち、具体的な数
値をあげて一例を示すならば、横幅のドット数を「５１
２」とした場合、同じ容量だけ印字バッファを確保した
場合のデータ配置図１６に示すようになり、この配置を
実現するためには、（Ａ）縦８ドットデータが来る（Ｈ
Ｖ変換を必要としない）場合は、インタフェースブロッ
ク１０５の縦カウンタ２０１にＤＭＡ転送回数として
「５１２」に設定する。次に、インタフェースブロック
のデータラッチ２０３に対して第１アドレス加算値とし
て「０ＡＨ」に設定する。

【０１０９】次に、ヘッドＤＭＡブロック１０８のレジ
スタ４１０にアドレス加算値として「０ＡＨ」を設定す
る。すなわち、インタフェースブロックのＤＭＡ転送回
数は横幅のドット数であり、インタフェースＤＭＡブロ
ック１０５のレジスタ２０８に設定される第１アドレス
加算値とヘッドＤＭＡブロック１０８のレジスタ４１０
に設定される第２アドレス加算値は同じであり、以下の
式で導き出せる。

【０１１０】１個の記録ヘッドに割り当てた印字バッフ
ァの要量をＡとし、横幅のドット数をＢとすれば、アド
レス加算値Ｘは、Ａ÷Ｂ＝５１２０÷５１２＝１０＝
（０ＡＨ）で導き出せる。

【０１１１】一方、縦１ドットデータ（図１７参照）で
来る（ＨＶ変換を必要とする）場合は、インタフェース
ブロック１０５の縦カウンタ２０１にＤＭＡ転送回数と
して「６４」に設定する。次に、インタフェースブロッ
クレジスタ２０８に第１アドレス加算値として「５０
Ｈ」に設定する。次に、ＨＶ変換ＤＭＡブロック１０７
のＨＶ変換回数ブロック９０４を「６４」に設定する。
次に、ＨＶ変換ＤＭＡブロック１０７のレジスタ９０６
に第１アドレス加算値として「０ＡＨ」に設定する。次
に、ＨＶ変換ＤＭＡブロック１０７のレジスタ９０９に
第２アドレス加算値として「５０Ｈ」に設定する。次
に、ヘッドＤＭＡブロック１０８のレジスタ４１０に第
２アドレス加算値として「０ＡＨ」に設定する。

【０１１２】すなわち、インタフェースＤＭＡブロック
１０５のＤＭＡ転送回数は、ＨＶ変換ＤＭＡブロック１
０７のＨＶ変換回数ブロック９０４と同じで、横幅のド
ット数÷８で導き出され、ＨＶ変換ＤＭＡブロック１０
７のレジスタ９０６のアドレス加算値とヘッドＤＭＡブ
ロック１０８のレジスタ４１０のアドレス加算値は同じ
で、１個の記録ヘッドに割り当てた印字バッファの容量
をＡとし、横幅のドット数をＢとすれば、アドレス加算
値Ｘは、Ａ÷Ｂ＝５１２０÷５１２＝１０＝（０ＡＨ）
で導き出せ、インタフェースＤＭＡブロック１０５のレ
ジスタ２０８の第１アドレス加算値とＨＶ変換ＤＭＡブ
ロック１０７のレジスタ９０９に設定される第２アドレ
ス加算値４１０は同じで、アドレス加算値Ｙは、Ｘ×８
＝１０×８＝８０＝（５０Ｈ）で導き出せる。

【０１１３】〔第４実施形態〕上記実施形態ではインタ
フェースから来るデータの形態が、縦８ドット×横幅に
相当するドット数の場合および縦１ドット×横幅に相当
するドット数に対応が可能だが、任意の縦ドット数で来
るデータ形態に対しては以下に説明する変更が必要とな
る。以下、その実施形態について説明する。

【０１１４】上記第２実施形態の説明で、図１２に示し
たインタフェースＤＭＡブロック１０５の設定値の内、
縦カウンタ２０１を「１」にし、横カウンタ２０２を
「１２８」にし、レジスタ２０８の第１のアドレス加算
値を「１」にし、レジスタ２１１の第２のアドレス加算
値を「２８Ｈ」としていたが、縦カウンタ２０１を「１
２８」にし、横カウンタ２０２を「１」にし、第１のア
ドレス加算値を保持するレジスタ２０８を「２８Ｈ」に
し、第２のアドレス加算値を保持するレジスタ２１１の
値を「１」としても印字バッファ上には同様に格納する
ことが可能となるので、例えば縦４ドット×横１０２４
ドットの場合、上記の例で、横のカウンタを「４」にす
れば、図１２のデータ配置で格納することが可能とな
る。

【０１１５】図１８は、本発明の記録制御装置を適用し
た記録装置を示す図であり、上記各実施形態で説明が成
された記録制御構成としての印字バッファ制御回路１０
１を備えた記録装置に対応する。

【０１１６】この記録装置にはさらに、キャリッジＨＣ
上にインクタンク部７０と記録ヘッド部６０とが着脱可
能な記録ヘッドカートリッジ、このキャリッジや被記録
媒体８０を搬送するための搬送ローラ等を駆動する駆動
源としてのモータ８１、駆動源からの動力をキャリッジ
に伝えるためのキャリッジ軸８５等を有している。

【０１１７】記録ヘッドとしては、液路中のインクに熱
を与えることで気泡を発生させて吐出口からインクを吐
出するバブルジェット方式の記録ヘッドであっても、ピ
エゾ素子を駆動することでインクを吐出する方式のヘッ
ドであってもよい。

【０１１８】

【発明の効果】以上説明したように、本発明に係る第１
〜第３，第７，第９，第１０の該記録制御装置の発明に
よれば、記録ヘッドの印字に伴って読み出すべき最適な
アドレス状態で連続した縦ｍドット×横ｎドット分の画
像データを印字バッファに展開でき、展開された画像デ
ータをＤＲＡＭ等でも高速に読み出して効率よく記録ヘ
ッドに転送させて高速印字が行えるという効果を奏す
る。

【０１１９】また、第４〜第６，第８，第１１の該記録
制御装置の発明によれば、印字バッファの形態を画像デ
ータの横幅に応じて変更することが容易で、且つ効率よ
く使用できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示す記録制御装置の要
部構成を説明するブロック図である。

【図２】図１に示したＤＲＡＭに配置される記録データ
の構造を説明する図である。

【図３】図１に示したインタフェースＤＭＡブロックの
内部を詳細に示すブロック図である。

【図４】図３に示したアドレス領域判断ブロックの構成
を説明するブロック図である。

【図５】図１に示したヘッドＤＭＡブロックの内部を詳
細に示すブロック図である。

【図６】図５に示したヘッドＤＭＡブロック内のアドレ
ス領域判断ブロックの詳細を説明するブロック図であ
る。

【図７】図１に示した画像データ変換回路の構成を説明
する詳細ブロック図である。

【図８】図７に示した画像データ変換ブロックのアドレ
ス領域判断ブロックの詳細構成を説明するブロック図で
ある。

【図９】図１に示したインタフェースＤＭＡの動作を説
明するためのタイミングチャートである。

【図１０】図１に示したヘッドＤＭＡブロックの動作を
説明するためのタイミングチャートである。

【図１１】図１に示した画像データ変換ブロックの動作
を説明するためのタイミングチャートである。

【図１２】本発明の第２実施形態を示す記録制御装置の
要部構成を説明するブロック図である。

【図１３】図１２に示したＤＲＡＭに配置される記録デ
ータの構造を説明する図である。

【図１４】図１に示したＨＶＤＭＡブロックの内部の詳
細構成を説明するブロック図である。

【図１５】図１２に示したＨＶ変換ＤＭＡブロックの動
作を説明するタイミングチャートである。

【図１６】本発明の第３実施形態を示す記録制御装置に
配置される記録データの配置状態を示す図である。

【図１７】本発明の第３実施形態を示す記録制御装置に
配置される記録データの配置状態を示す図である。

【図１８】本発明の記録制御装置を適用した記録装置を
示す図である。

【図１９】この種の記録装置の記録ヘッドの記録動作を
説明する模式図である。

【図２０】この種の記録装置で記録される画像データを
格納する記憶媒体のマップを説明する図である。

【図２１】この種の記録装置で記録される画像データを
格納する他の記憶媒体のマップを説明する図である。

【符号の説明】

１０１ 印字バッファ制御回路 １０２ ＣＰＵ １０３ 記録ヘッド １０４ Ｉ／Ｆブロック １０５ Ｉ／ＦＤＭＡブロック １０６ ＤＲＡＭ １０７ 変換回路ブロック １０８ ヘッドＤＭＡブロック １０９ 画像データ変換ブロック １１０ シーケンサ １１１ アービタブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 範之 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 植村 寛 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 塚田 伸幸 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 記録媒体上を往復動して印字する記録ヘ
   ッドが記録すべき記録データを記憶する複数の印字バッ
   ファへの記録データ書き込みを制御する記録制御装置で
   あって、 入力される記録情報を受信する受信手段と、 前記受信手段が受信した前記記録情報中から連続した縦
   ｍドット×横ｎドット分の画像データを前記印字バッフ
   ァ内の離散したアドレスに転送して展開する展開手段
   と、 前記印字バッファ内の画像データを前記記録ヘッドの配
   列方向に連続するアドレスで読み出し前記記録ヘッドに
   転送するデータ転送手段と、を有することを特徴とする
   記録制御装置。
2. 【請求項２】 記録媒体上を往復動して印字する記録ヘ
   ッドが記録すべき記録データを記憶する複数の印字バッ
   ファへの記録データ書き込みを制御する記録制御装置で
   あって、 入力される記録情報を受信する受信手段と、 前記受信手段が受信した前記記録情報中から連続した縦
   ｍドット×横ｎドット分の画像データを前記印字バッフ
   ァ内の離散したアドレスに転送して展開する展開手段
   と、 前記展開手段により前記印字バッファに展開された画像
   データを所定ブロック分読み出して水平方向成分と垂直
   方向成分との配列を逆転して前記印字バッファに再展開
   するデータ変換手段と、 前記データ変換手段により再展開された前記印字バッフ
   ァ内の画像データを前記記録ヘッドの配列方向に連続す
   るアドレスで読み出し前記記録ヘッドに転送するデータ
   転送手段と、を有することを特徴とする記録制御装置。
3. 【請求項３】 前記展開手段は、最初のデータを配置す
   るアドレスを設定する展開開始アドレス設定手段と、 縦方向のデータ量に相当する回数分をカウントする第１
   のカウント手段と、データを離散して配置する離散値を
   設定する第１の離散値設定手段と、 横方向のデータ量に相当する回数分をカウントする第２
   のカウント手段と、データを離散して配置する離散値を
   設定する第２の離散値設定手段と、 展開アドレスを一旦ラッチするラッチ手段と、前記展開
   開始アドレス設定手段の設定値、もしくは前記展開開始
   アドレス設定手段の設定値と該第１の離散値設定手段の
   設定値とを順次加算した数値のいずれかを画像データの
   配置アドレスとする展開アドレス発生手段と、 前記展開開始アドレス設定手段による設定値と前記第２
   の離散値設定手段の設定値とを加算した数値を、前記展
   開開始アドレス設定手段に書き込む書込み手段と、 前記第１のカウント手段によるカウント終了を演算処理
   装置に伝えると同時にＤＭＡ転送を停止させる第１の信
   号を発生する第１の信号発生手段と、を有することを特
   徴とする請求項１記載の記録制御装置。
4. 【請求項４】 前記書込み手段は、前記複数の印字バッ
   ファに対して、それぞれ領域毎に先頭アドレスと最終ア
   ドレスを設定するアドレス設定手段と、 前記展開開始アドレス設定手段の設定値と前記第１の離
   散値設定手段の設定値とを順次加算した数値が、現在配
   置を行っている印字バッファの最終アドレスを超えたこ
   とを判断する第１の判断手段と、 前記第１の判断手段により現在配置を行っている印字バ
   ッファの最終アドレスを超えたと判断された場合に、該
   超えた量を算出する第１の演算手段と、 前記第１の演算手段により算出された算出値を現在配置
   を行っている印字バッファの先頭番地に加算した値を画
   像データの配置アドレスとする第１の選択手段と、 前記展開開始アドレス設定手段による設定値と前記第２
   の離散値設定手段の設定値とを加算した値が、現在配置
   を行っている印字バッファの最終アドレスを超えたかを
   判断する第２の判断手段と、 前記第２の判断手段により現在配置を行っている印字バ
   ッファの最終アドレスを超えたと判断された場合に、該
   超えた量を算出する第２の演算手段と、 前記第２の演算手段により算出された算出値を現在配置
   を行っている印字バッファの先頭番地に加算した値を画
   像データの配置アドレスとする第２の選択手段と、を有
   することを特徴とする請求項３記載の記録制御装置。
5. 【請求項５】 前記展開開始アドレス設定手段は、前記
   連続した縦ｍドット×横ｎドット分の画像データ中の前
   記ｍがデータ処理ビット幅の自然数倍（Ｌ）の場合は、
   前記縦ｍドット×横ｎドット分の画像データを加算した
   値を展開開始アドレスとするように設定されることを特
   徴とする請求項３記載の記録制御装置。
6. 【請求項６】 前記展開開始アドレス設定手段は、印字
   バッファの容量（ｃ）と、画像データの横幅ドット数
   （ｎ）と、変換レジスタ群の数（ｂ）から演算式Ｌ＝ｃ
   ÷ｂ÷ｎに基づいて導出される値Ｌを順次加算した値を
   設定することを特徴とする請求項３記載の記録制御装
   置。
7. 【請求項７】 前記データ変換手段は、最初の変換デー
   タが位置するアドレスを設定する変換開始アドレス設定
   手段と、 変換レジスタ数に相当する回数分離散して配置されてい
   るデータをアクセスするために離散値を設定する第３の
   離散値設定手段と、 前記変換開始アドレス設定手段により設定されるアドレ
   スあるいは該アドレスと前記第３の離散値設定手段によ
   り設定される前記離散値とを順次加算したアドレスをア
   クセスアドレスとする変換アドレス発生手段と、 横方向のデータ量に相当する回数分だけ離散して配置さ
   れているデータをアクセスするために離散値を設定する
   第４の離散値設定手段と、 前記変換開始アドレス設定手段により設定されるアドレ
   スと前記第４の離散値設定手段により設定される離散値
   とを加算した数値を前記変換開始アドレス設定手段に書
   き込む書込み手段と、 横方向のデータに相当する回数を設定し、該変換開始ア
   ドレス設定手段に書き込む毎にカウントする第２のカウ
   ント手段と、 前記第２のカウント手段によるカウント終了を演算処理
   装置に伝えると同時にＤＭＡ転送を停止させる第２の信
   号を発生する第２の信号発生手段と、 を有することを特徴とする請求項２記載の記録制御装
   置。
8. 【請求項８】 前記変換開始アドレス設定手段により設
   定されるアドレスと前記第３の離散値設定手段により設
   定される離散値とを順次加算した数値が現在配置を行っ
   ている印字バッファの最終アドレスを超えたかを判断す
   る第３の判断手段と、 前記第３の判断手段により現在配置を行っている印字バ
   ッファの最終アドレスを超えたと判断された場合に、該
   超えた量を算出する第３の演算手段と、 前記第３の演算手段により算出された算出値を現在配置
   を行っている印字バッファの先頭番地に加算した値を画
   像データの配置アドレスとする第２の選択手段と、 前記変換開始アドレス設定手段により設定されるアドレ
   スと前記第４の離散値設定手段により設定される離散値
   とを順次加算した数値が現在配置を行っている印字バッ
   ファの最終アドレスを超えたかを判断する第４の判断手
   段と、 前記第４の判断手段により現在配置を行っている印字バ
   ッファの最終アドレスを超えたと判断された場合に、該
   超えた量を算出する第４の演算手段と、 前記第４の演算手段により算出された算出値を現在配置
   を行っている印字バッファの先頭番地に加算した値を画
   像データの配置アドレスとする第３の選択手段と、を有
   することを特徴とする請求項７記載の記録制御装置。
9. 【請求項９】 前記印字バッファは、連続したアドレス
   もしくは隣接したアドレスから、データを読み出すもし
   くは書き込む場合、比較的アクセス時間が速いメモリ素
   子で構成することを特徴とする請求項１，２，４，６，
   ８のいずれかに記載の記録制御装置。
10. 【請求項１０】 記録ヘッドを走査して記録媒体に印字
    を行う記録装置において、 記録ヘッドを搭載して走査させるキャリッジと、 前記記録ヘッドが記録すべき記録データを記憶する複数
    の印字バッファへの記録データの書込みを制御する記録
    制御装置とを有し、 該記録制御装置は、入力される記録情報を受信する受信
    手段と、 前記受信手段が受信した前記記録情報中から連続した縦
    ｍドット×横ｎドット分の画像データを前記印字バッフ
    ァ内の離散したアドレスに転送して展開する展開手段
    と、 前記印字バッファ内の画像データを前記記録ヘッドの配
    列方向に連続するアドレスで読み出し前記記録ヘッドに
    転送するデータ転送手段と、を有することを特徴とする
    記録装置。
11. 【請求項１１】 記録ヘッドを走査して記録媒体に印字
    を行う記録装置において、 記録ヘッドを搭載して走査させるキャリッジと、 前記記録ヘッドが記録すべき記録データを記憶する複数
    の印字バッファへの記録データの書込みを制御する記録
    制御装置とを有し、 該記録制御装置は、入力される記録情報を受信する受信
    手段と、 前記受信手段が受信した前記記録情報中から連続した縦
    ｍドット×横ｎドット分の画像データを前記印字バッフ
    ァ内の離散したアドレスに転送して展開する展開手段
    と、 前記展開手段により前記印字バッファに展開された画像
    データを所定ブロック分読み出して水平方向成分と垂直
    方向成分との配列を逆転して前記印字バッファに再展開
    するデータ変換手段と、 前記データ変換手段により再展開された前記印字バッフ
    ァ内の画像データを前記記録ヘッドの配列方向に連続す
    るアドレスで読み出し前記記録ヘッドに転送するデータ
    転送手段と、を有することを特徴とする記録装置。