JPH0645252B2 - ラスタスキヤン式プリンタ制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はラスタスキャン式プリンタ制御装置に係に、特
にビットマップメモリを有するラスタスキャン式プリン
タ制御装置に関する。

〔従来の技術〕

ラスタスキャン式プリンタとしては、例えばレーザビー
ムプリンタのような高印字品質で低騒音のものが普及し
つつあり、図形や画像データを印字するために印字ドッ
トとメモリのビット情報が対応するビットマップメモリ
を有するものが増加している。このため、ビットマップ
メモリとしては、例えば１インチ当り３００ドットの高
印字品質でＡ４サイズの用紙に印字するには１Ｍバイト
のメモリ容量が必要となり、大容量となっていた。

このため、ビックマップメモリがあたかも円筒状である
かのように構成されたリングバッファ方式が提案されて
おり、これは印字のため読み出し終った領域に対応する
ビットマップメモリの内容は、もはや記憶しておく必要
はない。そこで、ビットマップメモリのビットを印字ド
ットに１対１に割り付けるのではなく多重に割り付ける
ことによってメモリ容量を少なくすることができる。ラ
スタスキャン方向にｌワードで用紙進行方向にｍラスタ
の印字可能領域を有するラスタスキャン式プリンタに対
して、ラスタスキャン方向にｌワードで用紙進行方向に
ｎラスタ分のビットマップメモリを用いて第ｎラスタと
第１ラスタが連続となるようにし、恰も円筒ｎラスタの
円筒の如くビットマップメモリを構成したものである。
このリングバッファ方式のビットマップメモリにおいて
は、まず初めに用紙先頭の第１のラスタから第ｎラスタ
までに対応するデータをビットマップメモリへ書き込
む。この後用紙先頭ラスタに対応するデータからラスタ
スキャン方向に順次読み出してプリンタへ送ることによ
って印字を行う。こうして読み出し終った領域に対応す
るビットマップメモリの箇所には第ｎ＋１ラスタ以後の
データを書き込む。以後読み出し終った領域を監視しな
がらのビットマップメモリへの書き込みと、ビットマッ
プメモリからの読み出しを並行した処理することによっ
て１ページの印字を行う。

しかしながら、ビットマップメモリを多重に割り付け
て、恰も円筒のごとく構成するためには、ビットマップ
メモリへの書き込み時に書き込みアドレスを補正する必
要があり、またビットマップメモリからの読み出し時に
も読み出しアドレスを補正する必要がある。具体的に
は、第ｎ＋１ラスタに対応するデータがビットマップメ
モリの第１ラスタに対応するデータに割り付けるための
アドレス補正処理を、第ｎラスタと第１ラスタの境界を
何回跨いだかに応じて、跨いだ回数だけ前記アドレス補
正処理をすることになる。

この補正をソフトウエアで行う従来装置として特開昭61
-100472号が挙げられ、またハードウエアで行う従来装
置として特開昭58-92072号が挙げられる。

〔発明が解決しようとする問題点〕

補正をソフトウエアで行う従来装置においては、第ｎラ
スタと第１ラスタの境界を常に意識してデータを書き込
みあるいは読み出しを行わなければならず、プリンタの
印字速度に追従するには処理速度の点で問題がある。

また補正をハードウエアで行う従来装置においては、補
正を実行するための乗算器および減算器を必要とする。
乗算器を構成するには回路が大規模となる。また、ここ
で使用する減算器は一定の値を減算する回路ではなく、
書き込もうとするラスタ、あるいは読み出そうとするラ
スタを第１ラスタから第ｎラスタまでのうちのどれか１
つに割り付ける回路であり、実際には剰余を求める回路
となり、これも回路が大規模となる。

本発明の目的は、印字にドットに対応するビットマップ
メモリを印字ドットに多重に割り付けてビットマップメ
モリをリングバッファ方式にしながらも、ソフトウエア
においてはリングの境界を意識せず書き込みおよび読み
出しが行え、処理速度を低下させることなく、またハー
ドウエアにおいては乗算器および剰余を求める回路を使
用することなく簡単な構成で実現できるラスタスキャン
式プリンタ制御装置を提供することにある。

〔問題点を解決するための手段〕

前記目的は、印字ドットとビット情報に対応してビット
並びがラスタスキャン方向と同方向で所定ビットを１ワ
ードとするビットマップメモリを有し、ラスタスキャン
方向にｌワードで用紙進行方向にｍラスタの印字可能領
域を備えたラスタスキャン式プリンタへ、前記ビットマ
ップメモリからビット情報を読み出して送出するラスタ
スキャン式プリンタ制御装置において、前記ビットマッ
プメモリの容量を前記プリンタのｍラスタより小さいｎ
ラスタ分とこれに（ｍ−ｎ）ワード加えた値、即ち（ｌ
−１）・ｎ＋ｍワードとし、このビットマップメモリ中
の１ワードを［第ｉラスタ，第ｊワード］としたとき
［第ｉラスタ，第ｊ＋１ワード］のアドレスと［第ｉ＋
ｎラスタ，第ｊワード］のアドレスとが同一になるよう
にビットマップメモリのワードを多重に割り付け、且つ
第１ラスタから第ｎラスタまでのビットマップメモリ領
域にビット情報を書き込んだ後上記プリンタに印刷指示
し、更に、ビット情報の読み出しと第ｎ＋１ラスタ以降
のビット情報の書き込みとを並列処理して印字するよう
に構成することによって達成される。

〔作用〕

発明のラスタスキャン式プリンタ制御装置において、ま
ず初めに用紙先頭の第１ラスタから第ｎラスタまでに対
応するデータをビットマップメモリへ書き込む。このあ
と用紙の第１ラスタに対応するデータから順次読み出し
プリンタへ送ることによって印字を行う。この読み出し
終った領域に対応するビットマップメモリの箇所に第ｎ
＋１ラスタ以後のデータを書き込む。以後読み出し終っ
た領域を監視しながらのビットマップメモリへの書き込
みと、ビットマップメモリからの読み出しを並行して処
理することによって１ページの印字を行う。このときの
第ｎ＋１ラスタの第１ワードに相当するビットマップメ
モリの書き込みアドレスに注目すると、従来例では、第
ｎ＋１ラスタの第１ワードが第１ラスタの第１ワードに
割り付けられているため第１アドレスに書き込まなけれ
ばならずこのためハードウエアあるいはソフトウエアの
アドレス補正を必要としたが、本発明では第ｎ＋１アド
レスに直接書き込めばよいので、アドレス補正の必要が
ないように作用する。なぜならば、第ｎ＋１アドレスは
第１アドレスにとってはラスタスキャン方向の隣接ワー
ドであるため、第１ラスタの読み出しによって既に読み
出し終ったワードであり、もはや記憶しておく必要はな
く、また第ｎアドレスにとっては用紙進行方向の次ラス
タであるから、アドレス補正の必要はなく直接書き込む
ことができるからである。これは第ｎ＋１アドレスだけ
でなく他のアドレスについても同様である。この場合、
ｎラスタ毎にラスタスキャン方向へ１ワードずつずらし
ながらビットマップメモリを多重に割り付けているた
め、第ｌ・ｎアドレスの次アドレス以後にメモリを新た
にビットマップメモリに追加することにより達成でき
る。一方、読み出しについても同様の理由でアドレス補
正の必要がない。

また、ラスタスキャン制御装置においても、同様にアド
レス補正をすることなく書き込み或いは読み出しができ
る。さらには、ｍがｎで割りきれず剰余がｐであった場
合、１ページ目の最終ラスタはビットマップメモリでは
第ｐラスタとなりｎ−ｐラスタ分ビットマップメモリに
空き領域であるので、第１ラスタの第１ワードに相当す
るビットマップメモリのアドレスは第１アドレスを固定
せず、ビットマップメモリの第１アドレスから第ｎアド
レスまでの任意アドレスに設定できるよう制御し、第２
ページ目の第１ラスタの第１ワードに相当するアドレス
を第ｐ＋１アドレスと設定し、１ページ目の書き込み処
理に引続いて２ページ目の書き込み処理が連続して行え
るようにする。また、３ページ以後も同様に行う。これ
によって連続印字を高速に行うことができるように作用
する。

〔実施例〕

以下、本発明の構成の一実施例を第１図〜第６図に基づ
いて説明する。第２図はパーソナルコンピュータ等のホ
ストコンピュータからアスキーコードを受信し、このコ
ードを基に文字データ等をビットマップメモリに展開
し、このビットマップメモリからデータを読み出してラ
スタスキャン式プリンタへ送出する制御装置の内部構成
を示したものである。ＣＰＵ１はこの制御装置全体の制
御を行う８ビット＝１ワードの中央処理装置である。受
信ポート２はホストコンピュータからのアスキーコード
５１を受信するポートである。フォントＲＯＭ３は第３
図に示すような文字フォントを格納するリードオンリー
メモリである。プログラムＲＯＭ４はＣＰＵ１に制御装
置全体の制御を指示するプログラムを格納するリードオ
ンリーメモリである。ワークＲＡＭ５はＣＰＵ１のワー
クエリアとして使用する読み書き可能なランダムアクセ
スメモリである。ビットマップメモリ６は印字ドットと
メモリのビット情報が対応して８ビット＝１ワードとす
る読み書き可能なランダムアクセスメモリである。クロ
ック発生回路７はプリンタの１ドットの印字時間に相当
するドットクロック５２を発生する発生回路である。読
み出し制御回路８はドットクロック５２とプリンタから
の水平同期信号５３とＣＰＵ１から書き込まれる印字可
能領域管理データを基にプリンタの１ページの印字可能
領域を管理して、８ドットクロックに１度印字データの
読み出し要求信号５４とロード信号５５を発生し、また
１ラスタ毎にラスタ更新要求信号５６を発生する制御回
路である。アドレス発生回路９はビットマップメモリ６
から印字データを読み出すときの読み出しアドレス６１
を発生する回路である。調停回路１０はビットマップメ
モリ６に対して行われるＣＰＵ１のアクセスと読み出し
制御回路８のアクセスを調停する回路であり、また読み
出し制御回路８のアクセスのときは読み出しデータが有
効となるタイミングでイネーブル信号５７を発生する。
Ｐ／Ｓ変換回路１１は読み出し制御回路８のアクセスで
読み出された８ビットのメモリデータ６３をイネーブル
信号５７によって保持してロード信号５５によってシフ
ト動作するシフタにロードしてドットクロック５２によ
って１ビットずつシフトしながらプリンタへビデオ信号
５８として送出するパラレル／シリアル変換回路であ
る。印字要求ポート１２はプリンタ印字要求信号６５を
出力するポートである。この制御装置を用いてラスタス
キャン方向にｌワードで用紙進行方向にｍラスタの印字
可能領域を有するラスタスキャン式プリンタに印字する
ものである。

次に、ビットマップメモリ６とアドレス発生回路９およ
びＰ／Ｓ変換回路１１について詳細に説明する。

第１図にてビットマップメモリの構成図を示す。ビット
マップメモリ６は８ビットのビット並び方向がラスタス
キャン方向と同方向で、アドレスの増加方向が用紙進行
方向と同方向で、用紙進行方向のメモリの幅をｎラスタ
分とし、あるワードに注目したときラスタスキャン方向
の隣接ワードのアドレスは注目したワードのアドレスに
ｎを加算した値で与えられるようにし、メモリ容量を
（ｌ−１）・ｎ＋ｍワードとし、恰も円周ｎラスタの円
筒に螺旋状に巻きつけた如く構成する。

第５図にアドレス発生回路９の内部構成を示す。カウン
タ２１は書き込み信号５９によってＣＰＵ１からのデー
タを取り込み、初期設定可能でラスタ更新要求信号５６
でカウントアップするカウンタである。ラッチ２２は書
き込み信号６０によってＣＰＵ１からのデータを格納す
るラッチである。加算器２３はラッチ２２の出力値とセ
レクタ２５の出力値を加算する加算器である。フリップ
フロップ２４は読み出し要求信号５４によって加算器２
３の出力値を保持するフリップフロップである。セレク
タ２５はラスタ更新要求信号５６によってラスタ更新要
求のときはカウンタ２１の出力値を選択し、それ以外の
ときはフリップフロップ２４の出力値を選択して、読み
出しアドレス６１を出力するセレクタである。

第４図にＰ／Ｓ変換回路１１の内部構成を示す。ラッチ
３１はイネーブル信号５７によってビットマップメモリ
６から読み出された８ビットのメモリデータ６３を格納
するラッチである。シフタ３２はロード信号５５とによ
ってラッチ３１の出力値（読み出しデータ６４）をロー
ドしてドットクロック５２によって１ビットずつシフト
してプリンタへビデオ信号５８を送出するシフタであ
る。

次に動作について説明する。ＣＰＵ１はまず初めに、読
み出し制御回路８に１ページの印字可能領域すなわちラ
スタスキャン方向にｌワードで用紙進行方向にｍラスタ
の値を書き込み、またアドレス発生回路９のカウンタ２
１に用紙の第１ラスタの第１ワードに相当するビットマ
ップメモリ６のアドレスすなわち第１アドレスの値（値
１）を書き込み信号５９によって書き込み、さらにラッ
チ２２に用紙進行方向のビットマップメモリ６のラスタ
幅ｎの値を書き込み信号６０によって書き込む。

次にＣＰＵ１はホストコンピュータから送られてくるア
スキーコード５１を受信ポート２によって受け取り、こ
のコードに対応する文字フォントデータをフォントＲＯ
Ｍ３より読み出し、これをビットマップメモリ６へ書き
込む。フォントＲＯＭ３の構成は第３図の通りである。
ビットマップメモリ６の構成は第１図の通りであるた
め、データ並びにアドレス増加方向はＣＰＵ１が単純に
アドレスを１ずつ増加しながら転送すればよく、書き込
み処理が簡単である。以下送られてくるアスキーコード
５１に従って順次文字をビットマップメモリ６へ書き込
んでいく。そして第１ラスタから第ｎラスタまでに対応
するデータをビットマップメモリ６へ書き込み終った
ら、ＣＰＵ１は印字要求ポート１２を通して印字要求信
号６５をプリンタへ送る。プリンタはこの信号を受けて
印字動作を開始し、用紙が１ラスタ用進行する毎に水平
同期信号５３を制御装置へ送る。読み出し制御回路８は
この信号を受けてビットマップメモリ６に対して印字デ
ータの読み出しを開始する。

第６図に印字データの読み出しシーケンスを示す。以下
これに従って読み出し動作を説明する。第１ラスタ目の
水平同期信号５３を受けて読み出し制御回路８はドット
クロック５２と同期して読み出し要求信号５４とラスタ
更新要求信号５６を発生する。これによってアドレス発
生回路９の読み出しアドレス６１にはカウンタ２１の値
（値１）が出力される。一方、調停回路１０はＣＰＵ１
のアクセスがないか、あるいは終ったならば読み出しア
ドレス６１の値をメモリアドレス６２に出力し、ビット
マップメモリ６より第１アドレスのデータ（メモリデー
タ６３）を読み出し、このときイネーブル信号５７を出
しデータ有効を知らせる。Ｐ／Ｓ変換回路１１のラッチ
３１はこのイネーブル信号５７を受けてメモリデータ６
３を保持し、これによってメモリデータ６３が変化して
も読み出しデータ６４は変化しない。このデータを８ド
ットクロックに１度のロード信号５５によってシフタ３
２にロードし、ドットクロック５２によって１ビットず
つシフトしながらプリンタへビデオ信号５８として送出
する。一方、カウンタ２１はイネーブル信号５７の立ち
下がりエッジでカウントアップして第２アドレスの値
（値２）となり、第２ラスタの読み出しに備える。これ
と同時にフリップフロップ２４は読み出しアドレス６１
（値１）とラッチ２２の値（値ｎ）を加算器２３で加算
した値（値ｎ＋１）をイネーブル信号５７の立ち下がり
エッジで保持し、次のラスタスキャン方向の隣接ワード
の読み出しに備える。またこのイネーブル信号５７によ
って読み出し制御回路８の読み出し要求信号５４とラス
タ更新要求信号５６を解除する。以上の動作により第１
ラスタの第１ワードの読み出しが完了する。次に第１ラ
スタの第２ワードに関しては、読み出し制御回路８は前
回の要求から８ドットクロック目に再び読み出し要求信
号５４を発生する。しかし、今度はラスタ更新要求信号
５６は発生しない。このためアドレス発生回路９内では
フリップフロップ２４の値（値ｎ＋１）が選択されて、
以下このアドレスでデータが読み出される。以下同様に
して第１ラスタの第ｌワード（第（ｌ−１）・ｎ＋１ア
ドレス）まで読み出される。第ｌワード以後の読み出し
は読み出し制御回路８が印字可能領域を管理して禁止す
るため行われない。そのあと、第２ラスタ目の水平同期
信号５３を受けたならば、第１ラスタ目と同じように第
２アドレスから読み出しを行う。以下同様にして、以後
のラスタに関しても実施する。このようにして順次読み
出し終ったラスタに対応するビットマップメモリ６にＣ
ＰＵ１は第ｎ＋１ラスタ以後のデータを書き込む。どの
ラスタまで読み出し終ったかはＣＰＵ１を読み出し制御
回路８の印字可能領域管理の情報（水平同期信号５３の
入力パルス数）をモニターすることによって知ることが
できる。以後ビットマップメモリ６への書き込みとビッ
トマップメモリ６からの読み出しを並行して処理し第ｍ
ラスタまで行い、１ページの印字を行うことができる。
このときの第ｎ＋１ラスタの第１ワードに相当するビッ
トマップメモリ６のアドレスに注目すると、ビットマッ
プメモリが従来の円筒状の方式では第１アドレスである
のに対して本実施例の螺旋状の方式では第ｎ＋１アドレ
スであるため、アドレス補正が必要であった従来に比べ
その必要が無く直接書き込みまたは読み出しを行うこと
ができる。なお第ｎ＋１ラスタのデータの書き込み処理
は第１ラスタが読み出し終った後であり、ビットマップ
メモリ６の第ｎ＋１アドレスは第１ラスタの第２ワード
であるから書き込む処理のときにはすでに読み出し終っ
ている。この場合、ビットマップメモリ６を第１図のよ
うにｎラスタごとにラスタスキャン方向へ１ワードずつ
ずらしながら多重に割り付けているため、第ｌ・ｎアド
レスの次アドレス以後にｍ−ｎワードのメモリを追加
し、ビットマップメモリ６の容量を（ｌ−１）・ｎ＋ｍ
ワードとしている。

本実施例によれば、ビットマップメモリ６を印字ドット
に多重に割り付けてリングバッファ方式にしながらも、
ソフトウエアにおいてはリングの境界を意識せず書き込
みおよび読み出しが行うことができて処理速度を低下さ
せることなく、またハードウエアにおいては読み出しの
ためのアドレス発生回路９を簡単な回路で構成できる。

次に、本発明の値実施例を第７図により説明する。ｍが
ｎで割りきれず剰余がｐであった場合１ページ目の最終
ラスタはビットマップメモリ６では第ｐラスタとなりｎ
−ｐラスタ分とビットマップメモリ６に空き領域がある
にもかかわらず、第１ラスタの第１ワードに相当するビ
ットマップメモリのアドレスは第１アドレスとしてアド
レス発生回路９のカウンタ２１に書き込んでいたため、
２ページ目のデータ書き込みは１ページ目印字（読み出
し）が終了するまで待たなければならなかった。そこで
前記のアドレスをビットマップメモリ６の第１アドレス
から第ｎアドレスまでの任意アドレスに設定できるよう
制御し、２ページ目の第１ラスタの第１ワードに相当す
るビットマップメモリのアドレスを第ｐ＋１アドレスに
設定することによって、１ページ目の書き込み処理にひ
きつづいて２ページ目の書き込み処理が連続して行える
ようにする。３ページ以後も同様に行う。この場合、ビ
ットマップメモリ６の容量は、最大条件の第ｎアドレス
に設定されたときを考えて、前記実施例に比べｎ−１ワ
ードを追加し、ビットマップメモリの容量をｌ・ｎ＋
（ｍ−１）ワードとしている。

この実施例によれば、印字を複数ページ行うときの連続
印字において、前ページと次ページの書き込み処理が連
続して行えるので高速印字できる。

〔発明の効果〕

以上述べたように本発明は、特に、ビットマップメモリ
の容量を前記プリンタのｍラスタより小さいｎラスタ分
とこれに（ｍ−ｎ）ワード加えた値、即ち（ｌ−１）・
ｎ＋ｍワードとし、このビットマップメモリ中の１ワー
ドを［第ｉラスタ，第ｊワード］としたとき［第ｉラス
タ，第ｊ＋１ワード］のアドレスと［第ｉ＋ｎラスタ，
第ｊワード］のアドレスとが同一になるようにビットマ
ップメモリのワードを多重に割り付け、且つ第１ラスタ
から第ｎラスタまでのビットマップメモリ領域にビット
情報を書き込んだ後上記プリンタに印刷指示し、更に、
ビット情報の読み出しと第ｎ＋１ラスタ以降のビット情
報の書き込みとを並列処理して印字するように構成した
ので、印字ドットに対応するビットマップメモリを印字
ドットに多重に割り付けてビットマップメモリをリング
バッファ方式にしながらも、ビットマップメモリを螺旋
状に構成することによってリングの境界を意識せず書き
込みおよび読み出しが行え、ソフトウエアにおいては従
来の円筒状の構成に比べアドレス補正が必要なく処理速
度を低下させることなく、またハードウエアにおいては
簡単な構成で実現できる効果がある。

【図面の簡単な説明】

第１図は本発明のラスタスキャン式プリンタ制御装置に
おけるビットマップメモリの構成図、第２図は同制御装
置全体の内部構成図、第３図は同制御装置におけるフォ
ントＲＯＭの文字フォント格納図、第４図は同制御装置
におけるＰ／Ｓ変換回路の内部構成図、第５図は同制御
装置におけるアドレス発生回路の内部構成図、第６図は
同制御装置における印字データ読み出しシーケンス図、
第７図は同制御装置の他の実施例におけるビットマップ
メモリの構成図である。 １……ＣＰＵ、２……受信ポート、３……フォントＲＯ
Ｍ、４……プログラムＲＯＭ、５……ワークＲＡＭ、６
……ビットマップメモリ、７……クロック発生回路、８
……読み出し制御回路、９……アドレス発生回路、１０
……調停回路、１１……Ｐ／Ｓ変換回路、１２……印字
要求ポート、２１……カウンタ、２２，３１……ラッ
チ、２３……加算器、２４……フリップフロップ、２５
……セレクタ、３２……シフタ、５１……アスキーコー
ド、５２……ドットクロック、５３……水平同期信号、
５４……読み出し要求信号、５５……ロード信号、５６
……ラスタ更新要求信号、５７……イネーブル信号、５
８……ビデオ信号、５９，６０……書き込み信号、６１
……読み出しアドレス、６２……メモリアドレス、６３
……メモリデータ、６４……読み出しデータ、６５……
印字要求信号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】印字ドットとビット情報が対応してビット
   並びがラスタスキャン方向と同方向で所定ビットを１ワ
   ードとするビットマップメモリを有し、ラスタスキャン
   方向にワードで用紙進行方向にｍラスタの印字可能領
   域を備えたラスタスキャン式プリンタへ、前記ビットマ
   ップメモリからビット情報を読み出して送出するラスタ
   スキャン式プリンタ制御装置において、 前記ビットマップメモリの容量を前記プリンタのｍラス
   タより小さいｎラスタ分とこれに（ｍ−ｎ）ワード加え
   た値、即ち（−１）・ｎ＋ｍワードとし、このビット
   マップメモリ中の１ワードを［第ｉラスタ，第ｊワー
   ド］としたとき［第ｉラスタ，第ｊ＋１ワード］のアド
   レスと［第ｉ＋ｎラスタ，第ｊワード］のアドレスとが
   同一になるようにビットマップメモリのワードを多重に
   割り付け、且つ第１ラスタから第ｎラスタまでのビット
   マップメモリ領域にビット情報を書き込んだ後上記プリ
   ンタに印刷指示し、更に、ビット情報の読み出しと第ｎ
   ＋１ラスタ以降のビット情報の書き込みとを並列処理し
   て印字するように構成したことを特徴とするラスタスキ
   ャン式プリンタ制御装置。
2. 【請求項２】前記特許請求の範囲第１項記載のものにお
   いて、 ビットマップメモリ容量を・ｎ＋（ｍ−１）ワードと
   し、次の印字ページの［第１ラスタ，第１ワード］に相
   当するビットマップメモリのアドレスを、印字済み前ペ
   ージの［第ｍラスタ，第１ワード］に相当するビットマ
   ップメモリのアドレスをｎで割ったときの剰余（ｐ）に
   １を加算した値で算出し、印字するように構成したこと
   を特徴とするラスタスキャン式プリンタ制御装置。