JP3337684B2 - プリンタ制御システム - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、プリンタを制御するプリンタ制御システ
ムに係わり、特にコンピュータまたはワードプロセッサ
等から供給された処理データをプリンタへ転送するため
の形式にするプリンタ制御システムに関する。

「従来の技術」 周知のごとく、言語処理システムの総合的な処理速度
は同システムを構成するプリンタにより制限を受ける。
このため、より高速処理が可能なプリンタが望まれて。
一方、各種アプリケーションプログラムが生成する各種
イメージ形式に関して柔軟性を持たせる必要もあること
も望まれている。

上記プリンタの制御システムは、慨してバスアーキテ
クチャの礎に立って考案されている。メモリ、タイマー
およびCPU等を含む個々の制御システムのほとんどは、
システムバスを介して信号の転送を行うために該バスに
結合されている。このような組み合わせは、幾つかの対
になった装置がソフトウエアの制御のもとで一つの他の
装置と通信できるという利点がある。したがって、一度
に信号の一つのグループをバスに伝えることができるア
ービタとして知られている特殊な制御装置が、マルチバ
スマスタによりバスをアクセスするために同時に生じる
要求に対して優先順位を与える。

各制御システムは最も能率的な方法でバスを用いてき
ており、事実、そのバスはセットされた一つの信号を上
述した制御システムの動作速度の上限で一度に伝えるこ
とができる。

その上限の効果は、プリンタを動かす最も決定的な部
分であるプリンタマーキングエンジンまたはプリントエ
ンジンの処理速度に関する種々の改良点を示すことによ
り明確になる。

「発明が解決しようとする課題」 ところで、上述したように従来のプリンタにあって
は、その動作速度が他の周辺装置に比べて格段に遅いの
で、上述した言語処理システムなどの各種システムの総
合的な処理速度を上げることが困難であるという問題が
あった。

この発明はこのような事情に鑑みてなされたもので、
多種多様なイメージを印刷する能力を維持しながらも、
プリンタの動作速度を低コストで向上させることができ
るプリンタ制御システムを提供すること目的としてい
る。

「課題を解決するための手段」 この発明は、イメージデータをプリンタマーキングエ
ンジンへ転送する制御を行うプリンタ制御システムにお
いて、前記プリンタ制御システムの各部を制御する主処
理部と、外部装置から印刷データを受け取るインターフ
ェイス手段と、前記主処理部と前記インターフェイス手
段との間を接続するメインバスと、第１の形式で印刷す
べきイメージを表すデータを記憶する第１のデータ記憶
手段と、前記プリンタマーキングエンジンへ転送するの
に適した第２の形式で印刷すべきイメージを表すデータ
を記憶する第２のデータ記憶手段と、前記第１の記憶手
段から前記第２の記憶手段へデータの転送を、該データ
が前記第１の形式から前記第２の形式に変換される間、
制御するデータブロック移動手段と、前記メインバスか
ら切り離され、前記第１のデータ記憶手段、前記第２の
データ記憶手段および前記データブロック移動手段を相
互に接続するセカンドバスと、前記メインバスと前記セ
コンドバスとの間を接続し、これらバス間におけるデー
タの転送を許可する信号転送手段と、前記メインバスお
よび前記セコンドバスのうちの一方に接続され、前記主
処理部により制御可能であって、前記データ移動手段の
動作を制御する命令を供給するための多数の番地指定さ
れる記憶場所を含んでいるオブジェクトコード記憶手段
とを具備することを特徴とする。

また、前記データブロック移動手段は連続するコント
ロールワードの各グループを受け取るための動作を行
う。コントロールワードの各グループは前記第１のデー
タ記憶手段から前記第２のデータ記憶手段あるいは前記
プリントマーキングエンジンへイメージデータの各ブロ
ックの転送制御を行う。

「作用」 上記構成によれば、プリンタマーキングエンジンへの
印刷データの転送がブロックセカンドバスを介してデー
タブロック移動手段により行なわれる。

したがって、基本的なシステムの速度の向上またはシ
ステムバスのサイズの拡張を行うことなく、プリンタの
処理能力が向上する。

「実施例」 以下、この発明の一実施例によるプリンタ制御システ
ムについて説明する。

テキストのページの印刷には以下に示す基本的な操作
が含まれている。

１）印刷データをホストシステム、すなわちワードプロ
セッサとして機能するコンピュータから受け取る。そし
て、この印刷データはバッファメモリに保持される。

２）プリンタコマンドコードとデータは処理される。す
なわち、解読される。そして、各印刷目的、すなわちグ
ラフィックイメージのキャラクタあるいは基本領域（el
emental area）に対してオブジェクト（目的）コードが
用意される。

３）上記オブジェクトコードは、印刷するためのイメー
ジを表すためにイメージメモリ内で自動的に組み立てら
れる。

４）イメージデータはマーキングエンジンもしくはプリ
ントエンジン（以下マーキングエンジンという）へ供給
される。

上記１）〜４）の仕事を同時に遂行するためにプリン
タを構成することにより、製造コストの節約およびプリ
ンタの処理速度を向上させることができる。

一般的に、１）と２）の仕事は、ハードウエアの補助
の制御下において３）と４）の仕事が遂行されている
間、主処理部を構成するCPU（中央処理装置）の制御下
のもとで実行される。もし、独立した能力を有するハー
ドウエア補助を使用すれば、プリンタの総合的な性能
は、各部分の処置能力によって制限されているのではな
く、システムバスあるいは特別なメモリにアクセスする
ための固有な制限によるものである。例えば、主処理部
が入力データを処理する時に、ハードウエア補助装置は
順次システムバスに対してアクセスできるまでは処理が
できない。

この発明の新規なものの一つによれば、改良されたハ
ードウエア補助装置は、ここで言うブロックムーバ（bl
ock mover）に属し、そして少なくとも１つのイメージ
メモリが各種バスから物理的に切り離されたセカンドバ
ス（以下ブロックムーババスという）に接続されてい
る。プリンタ出力装置は既にこのブロックムーババスに
接続されている。このような装置（arrangement）と共
に、この装置の主処理部は、ブロックムーバとこのブロ
ックムーバの各補助装置が同時に３）と４）の仕事を実
行している間、１）と２）の仕事の実行を制御する。

このブロックムーババスを用意することで、プリンタ
に対して基本システムの速度を上げることなく、あるい
はシステムバスのサイズを拡張することなく、処理速度
を約２倍にすることが可能になる。このように、より高
速な処理をサポートできるマーキングエンジンがサポー
トされている。さらに、与えられた仕事に対してこのシ
ステムは低い周波数のクロックで動作することができ、
より確実な動作が得られる。またさらに、このシステム
の総合的なコストは各構成要素の動作速度を向上させる
必要がないので、低く押さえることができる。

第１図はこの実施例によるプリンタ制御システム１を
備えたプリンタの構成を示すブロック図である。この図
において、２はホストI/O（Host I/O Board）基板であ
る。このホストI/O基板２には３個の標準的なRS232Cシ
リアルインタフェース3,4,5がそれぞれ設けられてい
る。各RS232Cインタフェース3,4,5はバス６を介してデ
ュアルポートラム（Dual Port SRAM）７と、I/Oファー
ムウエア（I/O Firmware）８と、このI/Oファームウエ
ア８に記憶されたプログラムによって各種制御を行う小
型のCPU（中央処理装置）９とが接続されている。10は
ベース基板（Base Board）であり、メインバス11を含む
図示のような構成になっている。すなわち、CPU（例え
ばモトローラ社の68010）12と、OSラスタフォントファ
ームウエア（OS/Raster Font Firmware）13と、システ
ムメモリ（System Memory）14と、タイマ（Timer）15
と、割り込みコントローラ（Interrrupt Controller）1
6と、プリンタ定数メモリ（Printer Parameter Memor
y）17とを有して構成されている。

上記メインバス11には、その他、アウトラインフォン
トファームウエアパッケージ（Outline Font Firmwar
e）18が接続されており、さらにまた拡張用のスロット1
9も接続されている。

20はブロックムーババスである。このブロックムーバ
バス20には、ブロックムーバ21、ラスタフォントメモリ
（Raster Font Memory）22、ラスタイメージメモリ（Ra
ster Imaging Memory）23、フォントカートリッジ（Fon
t Cartrdge）24がそれぞれ接続されている。この場合、
フォントカートリッジ24は少なくとも一つ以上設けられ
ている。ブロックムーババス20には、さらにラスタ出力
FIFO（Raster Output FIFO）メモリ25が接続されてい
る。このラスタ出力FIFOメモリ25と、このメモリ25に接
続されるシリアライザ（Serializerr、並列／直列変換
器）26を介して印刷データがマーキングエンジン27に供
給される。

上述したメインバス11とブロックムーババス20は、デ
ュアルバスアービタリフレッシャ（Dual Bus Arbiter R
efresher）28により結合されており、このデュアルバス
アービタリフレッシャ28はDRAM（ダイナミックラム）リ
フレッシュ制御部（DRAM Refresh Control）29と、ラス
タバスアービタ（Raster Bus Arbiter）30と、メインバ
スアービタ（Main Bus Arbiter）31と、リフレッシュ制
御部32および内部バスメモリタイミング制御部（Inter
−Bus/Memory Timing Control）33とを有して構成され
ている。これら各部29〜33は、各バス11,20がセットさ
れた信号の一つを一度に伝えることと、データがバス1
1,20の間をバストランシーバ（Bus Transceiver）34を
介して転送されているときに衝突しないようにするため
の特別な制御機能を行う。この場合、各部29〜33は周知
の技術により構成されており、また周知のごとく動作す
る。

一方、ブロックムーババス20にラスタイメージ拡張メ
モリ（Raster Imaging Exp.Memory）35を付加的に接続
しても良いし、BP100A36を介してローカルメモリ（Loca
l Memory）37を接続するようにしても良い。ここで、BP
100A36は、ベクトルフォーマット命令をイメージ情報に
変換するものである。また、図示のアウトラインフォン
トメモリ（Outline Font Memory）38を加えて後述する
各部とアウトラインフォントファームウエア18はアウト
ライン基板（Outline Board）39上に設けられている。

上記BP100A36は、より高いレベルでの命令により幅広
い絵の対象を創造するものである。このプリンタ制御シ
ステム１では、BP100A36は大きさと形状が指定されたキ
ャラクタの発生に使用される。アウトラインフォントメ
モリ38には絵文字を創造するための、文字の大きさ、フ
ォトサイズ、縦横比などの基本的な情報が記憶されてい
る。

さて、実際的な印刷動作と用紙送りは、操作パネル
（Operater Panel）40に含まれている適当な各構成要素
によって制御される。この操作パネル40と、外部用紙送
り部（External Paper Feeder）41と、マーキングエン
ジン27とはインタフェースを介してメインバス11に接続
されている。すなわち、操作パネル40は操作パネルイン
タフェース（Operater Panel Interface）42を介してメ
インバス11に接続され、外部用紙送り部41は用紙送りイ
ンタフェース（Paper Feeder Interface）43を介してメ
インバス11に接続されている。また、マーキングエンジ
ン27はエンジンインタフェース（Engine Interface）44
を介してメインバス11に接続されている。なお、上述し
たようにマーキングエンジン21にはシリアライザ26を介
して印刷データが供給されるようになっている。また、
各部間における信号の変換の制御と、各バス11,20の各
々の制御は周知の技術により行なわれるようになってい
る。

この発明の一つの主とする新規な特徴によれば、分離
されたブロックムーババス20がラスタ出力FIFOメモリ2
5、ブロックムーバ21、ラスタフォントメモリ22、ラス
タイメージメモリ23および各フォントカートリッジ24を
相互に連結することにある。なお、フォントカートリッ
ジ24としては、通常使用される絵文字イメージで、アル
ファベットに限られない様々な種類のグラフィックイメ
ージが書き込まれたROMが設けられている。これらの構
成により、マーキングエンジン27に使用するための適合
した形式にデータが処理される。そして、マーキングエ
ンジン27への印刷データの転送はブロックムーババス20
を介してブロックムーバ21により行なわれる。この結
果、新たな印刷データおよびコマンドを受け取るため、
データを処理するため、コンマンドを解読するため、ま
た他の各部をメインバス11に接続させる制御を行うため
にメインバス11がCPU12に対して自由になっている。

このようにして、データが表現された後、例えば印刷
するための一連のテキスト（a string of text）がバス
トランシーバ34を介して例えばシステムメモリ14から例
えばラスタフォントメモリ22へ転送される。

ブロックムーバ21は、例えばラスタイメージメモリ23
がマーキングエンジン27への転送を行うために必要とさ
れるような形でラスタイメージンメモリ23内の情報を置
き換える機能を引き継ぐ。

マーキングエンジン27は、幾つかの印刷装置の型式を
識別する。すなわち、一度に１ライン分のドットを印刷
用紙上に印刷するように作られたレーザプリンタや、印
刷用紙の搬送方向に対して水平方向にスキャンを行いな
がら複数ライン分のドットを印刷するソリッドインクプ
リンタなどのプリンタ型式を識別する。

ブロックムーバ21は、ブロック制御ワードの一群の制
御下にて、選択されたメモリ間でデータの各ブロックの
移動を行う。ブロック制御ワードはブロックムーバ21内
にストアされている。もし、幾つかのデータのブロック
が利用できるものであれば、各ブロックのためのブロッ
ク制御ワードには情報が含まれており、その情報は、こ
のシステムのメモリの一つの内で各データブロックが処
理されることが有効である間、ブロックムーバ21が各ブ
ロックのグループを次々に処理することを示している連
鎖ビットとしてのシングルディジグネイトビット（a si
ngle designated bit）の形式になっている。この連鎖
ビットは、次に移動されるデータブロックがオブジェク
トコード形式に変換されている事実に基づいてCPU12に
より以前の各ブロック制御ワードのグループに取り入れ
られる。

むしろこれらの操作は、ブロックムーババス20に接続
されたメモリ内に含まれる各ブロックに基づいて実行さ
れる。そのため、メインバス11は他の情報を転送するた
めに残される。しかしながら、ブロックムーバ21はメイ
ンバス11に接続されている各メモリ内に含まれている各
情報ブロックに基づいて処理することもできる。

構造的にブロックムーバ21は、１組みのレジスタと、
カウンタおよびゲートとから構成されており、これらは
連続するデータの各ブロックを自動的に事実上、アクセ
スすることができる機能を有し、また、適当な他の処理
をさせるように構成されている。この結果として、マー
キングエンジン27へ印刷データが転送される。

以下、上述した内容をより詳細に説明する。

ブロックムーバ21には４つのレジスタが設けられてい
る。これら４つのレジスタをそれぞれソースアドレスレ
ジスタ（SAR:Souece Address Register）、ディスティ
ネーションアドレスレジスタ（DAR:Destination Adress
Register）、オブジェクトコードレジスタ（OCR:Objec
t Code Register）、および、ビデオアドレスレジスタ
（VAR:Video Adress Register）と名付けている。各レ
ジスタの各々は、23ビット長さで構成されている。ブロ
ックムーバ21は構造上16ビットのレジスタで構成されて
いる。そして、事実、上述した各レジスタは、二つのレ
ジスタで構成された機能レジスタになっている。各16ビ
ット構造レジスタ内に含まれたデータは、ブロック制御
ワードとして扱われる。この場合、理解しやすいように
各構造レジスタを“BCW"として扱い、また、各機能レジ
スタは“レジスタ”と呼ぶ。

SARは、該当するメモリのアドレスをストアしてお
り、そのアドレスからデータが移される。一方、DRAは
該当するメモリのアドレスをストアしており、そのアド
レスにデータが移される。OCRは、ブロックムーバ21のB
CWの値を読み取るための各制御ワードが含まれているメ
モリのアドレスをストアしている。また、VARはマーキ
ングエンジン27へ読み出すデータが含まれたメモリのア
ドレスをストアしている。

これらの原理を与えた回路を第１図に示す。

SARの内容によりアドレス指定されるメモリはフォン
トメモリである。このフォントメモリは、ROMからなる
フォントカートリッジおよびDRAMまたはSRAMの一部であ
るとともに、ダウンロードフォントあるいは会社のロゴ
（logo）等のようなソースデータのストア（記憶）が割
り当てられたイメージメモリあるいはシステムメモリ14
を含んでいる。システムメモリ14は、システムソフトウ
エアが非イメージあるいはイメージ形式のデータをシス
テムメモリ14の一部からその他へ移すための一般的な適
用のために使用される。非イメージ形式データに関する
例では、ダウンロードデッドプリンタエミュレーション
コード（Down−Loaded Printer Emulation Codes）のシ
ステムメモリ14のバッファメモリ部分から同メモリ14内
の最終固定ロケーション（場所）への移動を含む。イメ
ージ形式のデータの場合は、ラスタライズされたグラフ
ィックイメージが一度だけの使用するものであれば、シ
ステムメモリ14のバッファメモリ部分からラスタイメー
ジメモリ23の最終ロケーションへ移される。あるいは、
もし、そのグラフィックイメージが、ダウンローデット
ロゴのような何度も使用するものであれば、システムメ
モリ14のバッファメモリ部分からラスタイメージメモリ
23の一時的な（temporary）ロケーションへ移される。

DARによってアドレス指定されるメモリは読み書きが
できるようにDRAMまたはSRAMが使用されている。このメ
モリはラスタイメージメモリ23のようなイメージメモリ
であり、最終のイメージを組み立てるために与えられて
いる。この最終のイメージはマーキングエンジン27ある
いはシステムメモリ14に供給される。ディステネーショ
ンメモリとしてシステムメモリ14を使用することは、上
述した通りである。

OCRによってアドレス指定されるメモリは、システム
メモリ14、イメージメモリまたはフォントメモリであ
る。システムメモリ14にオブジェクトコードをストアす
る場合、このプリンタ制御システム１のCPU12は入力デ
ータを処理してオブジェクトコードを生成する。これら
オブジェクトコードはシステムメモリ14の各部分内に接
近させてストアされる。CPU12はブロックムーバ21のOCR
にアクセスさせるために次のオブジェクトコードのアド
レスをロードする。

VARによってアドレス指定されるメモリは、現時点の
イメージデータ（Current Image Data）をストアする。
このイメージデータはマーキングエンジン27へ読み出さ
れる。第１図に示す回路においては、VARにストアされ
るアドレスは、イメージメモリ内の各ロケーションを識
別する。特にラスタイメージメモリ23内のロケーション
を識別する。

オブジェクトコードアドレスレジスタ（OCR）は、ブ
ロックムーバ21が動作するためのオブジェクトコードを
含んでいるメモリの一部分のアドレスを含む。このオブ
ジェクトコードアドレスは、オブジェクトコードワード
がアクセスされる毎に１加算される。

ここで、第２図はブロックムーバレジスタ（またはBC
W）の物理的構成を示す図である。各々はブロックムー
ブ制御ワードに対応している。他方、BCWの一つまたは
それ以上の各種部分は“レジスタ”を意味している。こ
れらは機能的なレジスタであり、これらの機能は各々の
名称によって示されている。以下、各物理的なレジスタ
は“BCW"と呼称され、また、各機能的なレジスタは、文
字が示しているその機能と最後についている“R"によっ
て呼称されるものとする。

BCW00−05は、印刷目的を示しているオブジェクトコ
ードを含む。一つの印刷目的とは印刷するための一つの
イメージ単位である。例えば、文字と記号や、あるいは
絵文字イメージの一つの長方形状の領域のことである。
BCW00−05内のオブジェクトコードには、ブロック移動
動作に必要な情報が含まれている。

以下、さらに詳細に説明する。

ブロックムーバ21は、フォントカートリッジ24または
他のソースメモリからラスタイメージメモリ23または他
のディステネーションメモリへのイメージデータの移
動、また、ラスタイメージメモリ23または他のメモリか
らマーキングエンジン27への印刷データの移動の制御を
行う。

この特有な過程においては、データであると確認され
た各イメージユニットは、ホストI/O基板２を介して接
続されたコンピュータ（外部装置）からシステムメモリ
14へ供給される。この供給はCPU12の制御下において行
なわれ、オブジェクトコードを生成するために処理され
る。生成されたオブジェクトコードはブロックムーバ21
の各レジスタにストアされる。この処理の後、ブロック
ムーバ21はデータの移動動作を行う。

例えば、もし印刷キャラクタ（Print Character）を
印刷させる場合、ブロックムーバ21は、フォントカート
リッジ24にストアされたフォントイメージを読み出し、
それをディステネーションロケーション、例えばラスタ
イメージメモリ23へ移す。

ブロックムーバ21は、他の動作として、ラスタイメー
ジメモリ23からマーキングエンジン27への各プリントヘ
ッドスキャンの対する印刷データを移動させる動作を行
う。この印刷データの形式はマーキングエンジン27の特
質による。そして、とりわけ、ドット列の数を各プリン
トヘッドスキャンが行なわれている間、印刷される。例
によって、この数は１列と16列の間である。そして、印
刷データは直列形式でマーキングエンジン27へ供給され
る。

ブロックムーバ21の基本的な機能は、方形状のイメー
ジ領域（Rectangular Image Region）を自動的に、例え
ばフォントカートリッジ24のソースロケーション（Sour
ce Location）あるいは、例えばフォントカートリッジ2
4のアドレスから、例えばラスタイメージメモリ23のデ
ィステネーションロケーション（Destination Locatio
n）に移す点にある。ブロックムーバ21は、各オブジェ
クトコードを任意に連鎖させながら各アドレス付けされ
たロケーションから該各オブジェクトコードを取り出す
機能を有している。これは実質的に割り込みが自由にな
っている。例えば、印刷する全てのページに対して自動
的にイメージを取り出す。ブロックムーバ21は、実質的
にCPU12が関与することなく、マーキングエンジン27に
対してビデオラスタイメージを出力する。

ブロックムーバ21は、BCWの幾つか、あるいは19個の
全てぉへ制御データをロードする。BCWの多くは単なる
カウンタで、残りのものは真のレジスタである。各カウ
ンタは真のレジスタが再書き込みを行うまでの間の各動
作の後に、新たな値のセットアップあるいはセットダウ
ン、あるいはカウントを行う。

BCWの幾つは、幾つかの機能的レジスタを含んでお
り、これらはブロックムーバ21がセットアップするのに
必要なバス動作の総数を減らすための相対的に広い機能
を有している。

BCW00−05は、１つの印刷目的に対するデータを含ん
でいる。BCW06と07はともにオブジェクトコードを含ん
でいるメモリ内の最初のグループのロケーションのアド
レスを含んでいるオブジェクトコードアドレスレジスタ
（OCR;Object Code Address Register）を構成する。オ
ブジェクトコードを含むメモリはシステムメモリ14であ
る。

演算サイクルにおいて、BCW06,07に含まれるアドレス
によりBCW00−05にロードされる目的コードをストアす
るメモリの番地（メモリ場所）が決まる。特別の条件下
ではこれらのレジスタにCPU12から直接ロードすること
ができる。

BCW00−05にロードされているビットが重要であるこ
とは第２図に明らかに示されている通りである。BCW04
にロードされている連鎖ビット（chaning bit、bit8）
が例えば「１」にセットされると、OCR（BCW06,07）の
ワード（word）は「１」だけ増やされる。この結果、次
のブロックがオブジェクトコードメモリからBCW00−05
へ移される。このようにCPU12の制御下で印刷目的の１
つ１つに対して連鎖ビットがセットされる。

BCW 00: このロジックコード（Logic Code）はソースデータと
最終的なイメージデータ間で１ビットづつ（bit−by−b
it）行なわれる論理演算を確認する。ここで言う論理演
算には以下の演算が含まれる。目的番地へソースデータ
を書き込む、最終（ディステネーション）データを読
む、目的番地へディステネーションデータを再度書き込
む（このことでデータは変わらない）、論理OR、AND、X
OR（排他的OR）、XNOR（排他的NOR）演算。これらの演
算はソースデータとディステネーションデータの間で実
行される。ソースデータとは関係なく、ディステネーシ
ョンワードへ論理「１」または「０」を書き込む。

レフトマスクとライトマスクはディステネーションメ
モリ中のビット位置を確認する。このビット位置のビッ
トは変更されることなく保持される。各々のマスクは最
大16ビット位置まで延長することができ、ディステネー
ションイメージ領域、つまりボックス（Box）の境界か
らスタートする。

シフトコードはソースイメージデータがディステネー
ションイメージメモリに移される時、ソースデータをど
の程度右へシフトするかを決定するコードである。ソー
スデータが規定の分だけ右へシフトされる時、ソースデ
ータの左側にできる空のビットは自動的に論理「０」に
変えられる。

BCW 01: イメージ幅レジスタ（IWR）の４つの最も重要性の低
いビットのイメージ幅の部分（断片）を明記する。この
部分は１データワードより短く、以下に述べる通りであ
る。

イメージ高さレジスタ（IHR）は、ソースデータイメ
ージボックス、つまり移動させる矩形データの高さをラ
スタの形、つまりイメージボックスを作るために必要な
プリントヘッドスキャニングパス（Print Scanning Pas
s）の数によってスタートする。例えば、マーキングエ
ンジン付きの印刷データが一時に１列のドット（点）を
印刷し、しかもそのヘッドが一つのノズルした有してい
ないとし、マーキングエンジン27の垂直方向の分解能が
300ドット／インチ（DPI）だとすると、この時、１ワー
ド12ビット長のIHRは長さ13.64インチの１ページをカバ
ーするだけの最大イメージ高さを明記することができ
る。

IHRはイメージを移動する操作をする毎にロードされ
なければならない。

BCW 02,03: IWRの９つの最も重要なビットはデータワードの数に
よって移動させる矩形イメージの幅を明記する。そのデ
ータワードの各々は文字やグラフィックイメージユニッ
トエリアを表現する16ビットから成り立っている。最小
の境界（Bounding）ボックスが次のワードまで移動な
ら、ブロックムーバ21はIWR3−０の内容からディステネ
ーションメモリに対して特別の“読み−変更−書き込
み”演算を実行するかどうかを決定する。最小境界ボッ
クスはイメージデータに境界を引く最も小さな矩形であ
る。通常、絵文字データはフォントメモリにストアさ
れ、最小境界ボックスは一瞬に左へ移され、右の残りの
部分は予め「０」にセットされる。

300DPIの垂直方向の分解能（解像度）を持つマーキン
グエンジン27のために一回に移動できる矩形イメージの
最大幅は512ワードつまり27.3インチである。

ソースアドレスレジスタ（SAR）はソースメモリにあ
るソース矩形イメージの左上コーナのアドレスを受け取
り、これをストアする。このソースメモリはフォントカ
ートリッジ24であったり、他のシステム中のメモリであ
ったりする。ソースイメージは常にワードが並んだもの
であるソースイメージをディステネーションメモリ上の
任意のビットの並んだ位置に置くことはディステネーシ
ョンアドレスレジスタ（DAR、以下に説明する）とシフ
トコードを正しく設定することでなされる。SARの内容
は各々のブロック移動操作によって変更される。したが
って、SARはブロック移動操作が実行される度に再びロ
ードされなければならない。SARはBCW02,03をアクセス
することで読み込み、書き込みができる。

BCW 04,05: BCW04のビット８は、連鎖的操作がブロックムーバ21
によって実行されるかどうかを示す連鎖ビットである。
もしこのビットがある選択値、例えば「１」だとすると
（これは次の事を示す）、次のオブジェクトコードは次
の（近接した）オブジェクトコードメモリアドレスロケ
ーションから得られる、このアドレスロケーションは前
回（最後に）BCW05の内容が得られたオブジェクトコー
ドメモリに入っているアドレスに「１」を加えたもので
ある。連鎖ビットはBCW04にアクセスしても読むことは
できない。

BCW04のビットＦは、シリンダアドレッシングがイメ
ージをディスパッチ（発送）するために使われるかどう
かを示すためにセットされる。ディステネーションアド
レスレジスタ（DAR）は、ソース矩形イメージの左上の
コーナがあるワードボンダリディステネーションアドレ
ス（Word Boundary Destination Address）をストアす
る。そして、このディステネーションメモリはラスタイ
メージメモリ23だったり、または他の任意のディステネ
ーションだったりする。ビットボンダリアライメントは
BCW00の中のシフトコードにより決定される。DARの内容
はブロック移動動作によって変更される。それ故に、こ
のレジスタはブロック移動動作が実行される度に再びロ
ードされなければならない。ブロックムーバ21はBCW05
に書き込むことでブロック移動オブジェクトコードのロ
ーディングが終了したと見なす。

BCW00−05にストアされているオブジェクトコードは
少量のデータにより選ばれ、構成される。それによって
各々のブロック移動動作のために必要なオブジェクトコ
ードをストアするのに必要なメモリを少なくすることが
できる。

BCW 06,07: これらのBCWは前で簡単に述べたが、これらBCWが次に
読まれるオブジェクトコードのグループの１番目のアド
レスがストアされるオブジェクトコードアドレスレジス
タ（OCR）を構成する。そして、読まれたオブジェクト
コードワードはBCW00−05に書き込まれる。

BCW 08: このBCWはソースメモリアドレッシングモードビット
（SXL）を持っており、さらにソースメモリ幅レジスタ
（SWR）を構成する（SWRになる）ビットSXLの値によっ
てソースメモリが番付けされる時にX/Yコーデイネイト
アドレッシングモードによるか、リニアアドレッシング
モードによるかが決まる。X/Yコーデイネイトアドレッ
シングモードが採用される場合、ソースイメージメモリ
の幅を表す数値はSWRにストアされる。一方、リニアア
ドレッシングモードが採用された場合には、SWRの内容
は意味が無くなる。もしSWRの内容がすべて「０」の場
合は、X/Yコーデイネイトアドレッシングが有効とな
り、ブロック移動動作が実行されるために同じソースア
ドレスから繰り返しデータを取りに行く。

BCW 09: このBCWはディステネーションメモリアドレッシング
モードビット（DXL）をもっており、さらにディステネ
ーションメモリ幅レジスタ（DWR）を構成する（またはD
WRになる）。ビットDXLの値によってディステネーショ
ンメモリアドレッシングモードが決まる。これは前に述
べたBCW08と同様である。DWRはディステネーションメモ
リの幅を表すデータ（数値）をストアする。この値は通
常マーキングエンジン21よって印刷される用紙の幅と同
じである。この場合、もっと狭い幅がの値セットされる
場合もある。例えば印刷されるページに十分な余白があ
る場合。

BCW08,09の内容はブロック移動動作が実行されても変
わらない。直接そこへ書き込むことによってのみ内容を
変えることができる。

BCW 0A−0F: これらBCWの内容はビデオ出力過程をする。一度の１
本のスキャンラインを書かせるシーケンスの中で、この
ビデオ出力過程によってイメージデータがマーキングエ
ンジン27へ移される。この発明に従い、システムの中で
ブロックムーバ21はセパレイトブロック移動バスの連携
によりマーキングエンジン27とハイレベルの相互作用と
CPU12を他の仕事（Task）から解放することを可能にし
た。印刷するためにホストシステムに必ず要求しなけれ
ばならないのは、ページレベルセットアップの制御だけ
である。

BCW 0A,0B: これらBCWはその時のページイメージの左上の番地を
ストアするビデオアドレスレジスタ（VAR）を構成す
る。例えば、この番地はラスタイメージングメモリの中
にあったりする。ラスタライズデータは一度に出力され
る１行の印刷ラインとして出力されたり、VARにストア
されている番地からスタートするラスタ出力FIFOにな
る。各々の印刷されるラインつまりラスタラインのため
に転送されるデータワードの数はBCWのDWRの内容によっ
て決まる。

VARは各ページが印刷される度に再びロードされなけ
ればならない。つまり、次のページのデータは最後のビ
デオアドレス＋１番地から読まれる。VARの現在の（そ
の時々の）内容はBCW0BとBCW12から読むことができる。
このことを以下に説明する。ビデオデータ出力モードに
おけるイメージメモリのアドレッシングの方法は常にリ
ニアである。

BCW 0C: このBCWは印刷動作がシンプレックス（Simplex）がデ
ュープレックス（Duplex）かを示す値、つまりビデオデ
ータ出力ビット（D/S）をもっている。さらにこのBCWは
トップオブフォームレジスタ（TFR）を構成する。このT
FRの内容はイメージデータの転送が再開する前に何本印
刷スキャンラインを飛ばす（Skip）するかを示す。この
時、用紙の送りは続行している。垂直同期信号（VSYN
C）を受け取ってからTFRの内容が読まれる。TFRは、各
ページの初めにCPU12からロードされなければならない
ダウンカウンタである。TFRはスキャンラインレジスタ
（SLR）より先にロードされなければならない（SLRにつ
いてはこれから述べる）。その理由はTFRはスキャンラ
インカウンタと同様の働きをするからである。このTFR
はVSYNCの後に水平同期信号（HSYNC）を受け取る毎にそ
のカウント値が１づつ減る。そして、TFRが「０」にな
るまで、VIDEO_EN信号はハイ（high）のままに保たれ、
ビデオすなわち印刷データの転送ができない。

BCW 0D: このBCWはSLRとともにエンドオブページ（EOP;End of
Page）ビットとエンドオブトップオブフォーム（ETF;E
nd of Top of Form）ビットをもっている。EOPとETFは
同一の条件が存在することを示すフラグを構成する。SL
Rは１ページ印刷するのに必要なライン、つまりラスタ
の数を表すデータをストアする。TFRのカウントが
「０」になった後、VSYNCが現れる。SLRの内容がTFRへ
転送されるので、TFRはこの時、スキャンラインカウン
タのような働きをする。そして、VIDEO_EN信号がロー
（Low）にセットされ、印刷データのマーキングエンジ
ン27への転送が許可される。その後、各印刷スキャニン
グラインのためのデータがマーキングエンジン27へ転送
される毎にTFRの内容は１づつ減る。TFRの内容が「０」
になった時、VIDEO_EN信号は再びハイ（High）にセット
され、印刷が無効になる。もし、印刷が有効ならば割り
込み信号が発生し、BCW12のステータスレジスタにフラ
グビットがセットされる。このことについては以下に述
べる。

SLRの内容はCPU12がBCW0Dにアクセスすることによっ
て読むことができる。CPU12はまたEOP、ETFビットも読
むことができる。

BCW 0E: このBCWはレフトマージンレジスタ（LMR;Left Margin
Register）を構成する。このLMRの内容は、その時の印
刷されているページのための最も左のデータのマーキン
グエンジン27までの伝達時間をビデオクロックパルスの
数によって示す。

LMRの内容は各プリントヘッドスキャンの開始時にHSY
NCパルスに応じてレフトマージンダウンカウンタ（LMC;
Left Margin Down Counter）にロードされる。LMCはビ
デオクロック（VCLK）によってそのカウント値が減らさ
れ、「０」になった時、印刷は無効になる。カウント値
が「０」になると、DWRはアクティブ（動作可能状態）
になり、その内容は次のスキャン幅ダウンカウンタ（SW
C）にロードされる。そして、このカウンタは印刷が実
行されている期間にVCLKによって減らされる。

LMRの内容には、ページサイズとページイメージのレ
フトマージンポジション（位置）が入っている。ブロッ
クムーバ21はさらにスキャン幅レジスタ（SWR）を構成
するBCWが含まれ、このSWRはBCW09のDWRと同じデータが
ロードされる。このように、このデータはイメージワー
ドの数を決定する。各々のワードは16ビットからなり、
マーキングエンジン27の水平方向スキャニングムーブメ
ント（Horizontal Scanning Movemnt）毎に送られる。H
SYNCを受けとる毎にLMCのカウントは少なくなるが、そ
れが「０」になると、VIDE_EN＋信号が発生し、印刷可
能状態になる。SWRの内容はVCLK信号により減少され
る。SWCへロードされる。

SWCのカウントが「０」になると、印刷は無効の状態
になる。この状態が生じた時、ビデオラスタデータの次
の列（row）がソースメモリ（例えばラスタイメージメ
モリ23）から読まれ、ラスタ出力FIFOレジスタ25へ送ら
れる。この操作を制御するために、SWCにSWRの内容が再
びロードされ、次にデータビットの正確な数が同FIFOレ
ジスタ25へ送られたか確実にするためにSWCのカウント
が１つ減られる。

BCW 0F: マーキングエンジン27に関連した回路機構は印刷され
るページの幅をスキャニングするのに必要な期間中だけ
信号VCLKを発生する。

ブロックムーバ21が受け取るVCLKパルスの数は、SW
R、DWR、LMRの内容に依存し、さらにマーキングエンジ
ン27の性質に影響されるので、十分でない場合がある。
BCW0Fは補助のビデオクロックレイトレジスタ（Video C
lock Rate Register）を構成する。このレジスタの内容
は、各々のHSYNC信号がきている間に受け取るVCLKパル
スの数が不十分な場合にカレントスキャニングラスタ
（Current Scanning Raster）の残りのデータを消すの
にプリンタの内部クロックが使われる前に必要な時間が
どれぐらいか示す。補助ビデオクロックレイトレジスタ
の制御下での補助クロックの発生はBCW0FのAUXビットの
設定によって決定される。補助ビデオクロックレイトレ
ジスタに設定される値は（ビデオクロック／ブロックム
ーバクロック）の値の整数部＋１の数に等しくならなけ
ればならない。BCW10−12はオペレーションコントロー
ルレジスタ（Operation Control Register）を構成し、
そのレジスタの内容はブロックムーバ21が理想状態にあ
る時にのみ変更される。

BCW 10: このBCWはシリンダサイズレジスタ（Cylinder Size R
egister）とシリンダメモリアドレスレジスタ（Cylinde
r Memory Address Register）を含む。シリンダサイズ
レジスタの内容が全て「０」でない時、シリンドリカル
メモリアドレッシング（Cylindrical Memory Addressin
g）は有効になり、ディステネーションとビデオメモリ
の両アドレシッングはシリンダメモリの内容に置き換え
られた高位の（High Order）アドレスビットを使って実
行される。これらのアドレッシングはシリンダメモリア
ドレスレジスタによって示されるアドレスロケーション
から始まる。この目的からシリンダメモリの読みは常に
シリダメモリサイズの倍数の番地からスタートする。シ
リンダメモリアドレスレジスタはシリンダメモリの７つ
の最も重要なアドレスビットをもっている。

シリンダメモリアドレッシングが実行される時（これ
はBCW04のビット値によって示される）、ラスタイメー
ジメモリ23の一部がシリンダメモリとして使われる。

割り当てられたラスタイメージメモリ23が印刷される
ページ全体をカバーするのに必要なメモリ量より小さい
時、比較的小さなイメージメモリを繰り返し使用しなけ
ればならない。ラスタイメージメモリ23もしくはその選
択された一部のシリンダメモリとしての働きは、ある方
法によりメモリもしくはメモリの一部への番地付け（ア
ドレッシング）を必要とする。その方法とはあたかもそ
のメモリがシリンダ状に包まれ、本質的に連続の無限の
メモリフィールド（Memory Field）を作るように機能す
るような方法である。

この方法はページメモリの一部が等分のメモリ領域
（通常は２分）に分けられ、通常使用されている“バウ
ンドバッファ（Band Buffer）”イメージメモリアプロ
ーチ（Image Memory Approach）と対称的である。ある
領域に既に準備されたイメージがマーキングエンジン27
へ出力される間に、次のイメージが第２の（次の）領域
にストアされる。発生されるイメージがメモリ領域の幅
より高位（Higher）の場合、またはイメージが２つの隣
接するメモリ領域に亘ってストアされるような場合、重
要な追加の計算期間が要求され、イメージは２度処理さ
れなければならない。このシリンドリカルメモリアドレ
ッシングアプローチ（Cylindrical Memory Addressing
Approach）はそのようなイメージ分割が起こるようなこ
とを少なくする。シリンドリカルアドレッシングのため
に、シリンダメモリアドレスレジスタの幾つかの、もし
くは全てのアドレスビットはメモリアドレスの高位のビ
ットとして使われる。このように、これらビットは番地
付け可能なメモリフィールド内におけるシリンダメモリ
の位置を定義する。この番地付け可能なメモリフィール
ドとはイメージ処理のため使用できる全てのメモリによ
って定義される。

典型的な場合、使われるシリンダメモリアドレスビッ
トはシリンダアドレスの最も高位の（Highest Order）
ビット（BCW10のビット７）から始まり、シリンダメモ
リサイズによって決まるビットの数だけ右へ移動する。
メモリサイズが大きい程ビットの数は少なくなる。メモ
リアドレスの残りはディステネーションアドレスレジス
タもしくはビデオアドレスレジスタの相当する低位（Lo
wer Order）ビットから得る。

例によって示すと、シリンダメモリサイズが128kビッ
トでメモリアドレスが21アクティブ（Active）ビットか
らなるならば、５つの高位（Higher Order）ビットはBC
Wのビット７−３になり、残りの低位ビットはDAR01−16
またはVAR01−16から得られる。256kビットのシリンダ
メモリサイズには、メモリアドレスはBCW10のビット７
−４とDAR01−17またはVAR01−17より構成される。

シリンダメモリアドレスが使われる場合には、DARとV
ARは通常さらに高位の（Higher Order）ビットへのアド
レスキャリ（Address Carry）によって維持される。CPU
12はこれらのアドレスレジスタをセットし、読むことが
できるので、小さなシリンダメモリが周期的に再利用さ
れる間のバーチャルメモリ（仮想記憶）アドレッシング
を可能にするシリンダディスタンスレジスタ（Cylinder
Distance Register）の内容が「０」の時、シリンダア
ドレッシングは無効になる。この場合、ラスタイメージ
メモリ23は“平坦”つまりシリンドリカル（Cylindrica
l）でなくなり、メモリはDARとVARの内容に従い、番地
付けされる。

シリンドリカルアドレッシングはオブジェクティブコ
ード（Objective Code）やソースイメージへのアクセス
は行わない。一方、これらの操作のためのフルワードア
ドレスフィールド（Full Word Address Field）へのア
クセスを行う。

シリンダサイズレジスタに入っている数字はシリンダ
アドレスによってマスク（Mask）され、間接的にシリン
ダメモリのサイズを示す重要なアドレスビットを示す。
シリンダディスタンスレジスタの３つのビットに入る
「０」でない値は７つの異なったシリンダメモリサイズ
を指定する。

さらにブロックムーバ21はDARの内容とシリンダアド
レスフィールド内でのVARの内容とを比較するために結
合される円も含む。その時のDARの内容に１を加えた値
がVARに入る次の値に等しい時、割り込みが発生する。
この時、この割り込みは事前に有効とされていること
は、ホストシステムに、その時のイメージディスパッチ
ングプロセス（Image Dispatching Process）がやがて
はプリントエンジンへ出力される前のイメージデータへ
新しいデータが進入する点まで進んだことを知らせる。

上記と同一のアドレスレジスタを読み、ホストCPUは
後で割り込みされたイメージデータディスパッチングを
再会するために必要なアドレスデータを集めることがで
き、他のイメージディスパッチングを続行することがで
きる。この取り決めは効率の良いイメージコンポジショ
ン（イメージ編集）能力を可能な限り小さなシリンダメ
モリを可能にする。

BCW 11: このBCWはバスへのアクセスする毎にブロックムーバ2
1が費やす割り込みされないメモリサイクルの数を決め
るバースト長レジスタ（BLR）を構成する。BLRの内容が
「０」ならば、その時存在する仕事が完了するまでブロ
ックムーバ21はバスコントロールを維持する。その仕事
が完了した時、ブロックムーバ21は例えそのバスサイク
ルの途中であっても、そのバスを放棄する。ブロックム
ーバ21による一対のメモリオペレーション、ソースメモ
リの読み１回からなるオペレーション一対、１回のディ
ステネーションメモリへの“読み−変更−書き込み”操
作が１回、いずれかがなされる毎にBLRは１つづつ減ら
される。

ビデオデータの各ラスタがマーキングエンジン27へ移
動されるのと同じようにブロックムーバ21がラスタイメ
ージメモリを読み、変更し、“ZERO"を書くようにセッ
トすることができ、（それによって各ページを印刷した
後ラスタイメージメモリ23がホワイト印刷するのを防
ぐ）またはブロックムーバ21がラスタイメージメモリ23
を読み、変更し、再びストアする操作（Read−Modify−
Restore Operation）するマルチ印刷コードコントロー
ルビットMPMをBCWは持っている。

後で設定することによって同じイメージのマルチペー
ジ印刷を行うことができる。この目的のためにCPU12は
この操作をするために割り当てられたラスタイメージメ
モリ23が全てのページにストアするための十分なサイズ
をもつことを確実にするために機能する。多数ページの
印刷を終わらせるため、CPU12は最終のコピーの印刷が
完了する前にMPMに最適な値をセットする。

ストップブロックムーブ（STP;Stop Block Move）ビ
ットは、現時点でスキャングしているラインの最終にお
いて、現時点でのブロック移動動作の停止を許可するた
めにセットされる。このSTPビットは、ブロックムーバ2
1がBLRのカウント値に基づいてラスタバスを放したとき
にセットされる。もし、ブロックムーバ21の動作がその
後においても続行されるのであれば、CPU12は全てのパ
ーティネントレジスタ（Pertinent Register）の内容を
読み出し、これらを自身のメモリにストアする。CPU12
によって読まれた時、各パーティネントレジスタの内容
が既に次の段階に進められている。ブロックムーバ21の
動作が再開されたときに、このCPU12は全てのBCWの検索
されたレジスタの内容を再ロードする。STPの他のセッ
ティングにより、通常の規則にてブロック移動動作が続
行される。

ソフトウエアリセットビット（RST）は、仮に全ての
状態フラグがその非動作状態にリセットされ、全ての未
解決の割り込みや、対応するフラグビットがクリアされ
ても、直ちに今回の動作を終了させる値に設定される。

HDCデータ出力モード（HDC）ビットは、各種ソリッド
（固定）インクプリンタにより要求される特別なデータ
出力動作を促進するためにセットされる。このHDCビッ
トに１つの値が設定されると、ブロックムーバ21は、一
度に１列のドットを印刷するレーザプリンタなどのマー
キングエンジン27の要求を満たすための規則通りの動作
をする。また、このHDCに他の値がセットされると、ブ
ロックムーバ21はソリッドインクプリンタとしてのマー
キングエンジンが有している典型的な多数のノズルに見
合った方形状のブロックデータを転送するよう制御す
る。この転送を助けるために、ブロック移動動作のため
の回路の一部分と、ビデオ出力動作のための回路の一部
分が使用される。したがって、各イメージワードは、DA
Rに対する方形波イメージブロックのリード変形書き込
みゼロ動作に従い、そのイメージ出力制御信号はアドレ
スドライバに対するVARの動作を伴わず出力される。DAR
はイメージブロックを移動させるためのスタートアドレ
スをセットする。

HDCへ非同期転送を容易にするため、HSYNCにおける入
力ピンに入る信号は特別の方法で阻止される。したがっ
て、HDCビットがソリッドインクプリンタに指定される
ように設定されるとき、ブロックムーバ21はサイクルの
“変形”部分を受ける前に、DTACKライン上の“データ
認識”の主張およびHSYNCピンを介したHDC DTACKの主
張に対するチェックを行う。したがって、ソリッドイン
クプリンタのヘッドデータコントローラのメモリへのイ
メージデータのブロック移動を行う前に、以下に示す処
理が行なわれる。

BCW 11−HDCビットに適当な値が設定される。

BCW 01−IHRにブロックの高さが設定され、IWR 0−３
に０が設定される。

BCW 02−IWR 12−４にイメージの幅が設定される。ま
た、SARの内容は無視される。

BCW 04,05−DARにヘッドデータコントローラへ移動さ
せるためのイメージブロックの上部左コーナのアドレス
が設定される。また、連鎖ビットを無効にする。

BCW 05のセッテイングは、他の４つの割ブロックムー
バ21がDARにアドレスのストアが開始されるとともに、D
RAMへの“読み−変更−書き込み”動作の遂行によって
イメージをヘッドデータコントローラへ転送することに
より行なわれる。このメモリの動作は、実際的には“読
み−変更−書き込み”が「０」である。その後、ブロッ
クムーバ21はヘッドデータコントローラのFIFO_WT端子
における信号と同一の特別な信号を生成する。

BCW 11は、他に４つの割り込み可能ビットを含む。こ
の割り込み可能ビットは、ブロックムーバ21が以下に続
くイベントの一つまたはそれ以上と衝突したときに様々
な割り込みを可能にする。

ブロックムーバ21が最後のイメージラスタ出口に転送
されたとき、スキャンラインカウンタの「０」にカウン
トダウンすることによって決定されたように、ページの
最後（IEP）ビットが所定の値にセットされていても、
阻止が行なわれる。

ディスパッチコンプリート（IDC）ビットのセット
は、割り込みが発生することにより行なわれる。この割
り込みはブロックムーバ21がイメージ転送動作を完了し
たときに発生する。連鎖的ディスパッチモードが有効で
あるとき、ブロックムーバ21は、以下に示すステータス
レジスタ（BCW 12）の読み出した値に基づいてIDCがク
リアするまで連鎖的オブジェクトコードをアクセスしな
い。

連鎖状（ICH）ビットの最後は、ブロックムーバ21の
オブジェクトコードのフェッチングモードが連鎖モード
から非連鎖モードに変更される時のように該ブロックム
ーバ21が割り込みを発生させるときにセットされる。

行く先＝イメージアドレス（IDV）ビットは、現在の
行く先アドレスに「１」を加算したものが次のビデオメ
モリアドレスに等しいことが発見された時に阻止され
る。

BCW 12: このBCWは、ブロックムーバ21の状態を示すために与
えられている。また、付加的には、VARの高位（Highe
r）のビットの場所の複製を組成する。BCW12は読み出し
専用のレジスタである。そして、読み出し動作の最後に
おいて、受け付けられていない幾つかの割り込みがリセ
ットし、また付随するフラグビットがクリアされる。VA
Rの高位（Higher）のビットの読み出しは、BCW12によっ
て効果的になる。何故ならば、BCW0Aは読み出し付加で
あるからである。

BCWの残りとして、各ブロック移動フラグが含まれて
いる。これらにはVSYNC受信（VSN）ビットが含まれてい
る。このVSYNC受信ビットはブロックムーバ21がマーキ
ングエンジン27からVSYNC信号を受け取ったことを示
す。このビットはビデオデータの転送の完了した時、す
なわち、スキャンラインカウンタがカウントダウンし、
そのカウント値が「０」になったときにリセットする。

EOP、BMC、EOCおよびD/Vを意味するビットは割込み状
態フラグからなる。この割込み状態フラグは割込みを示
す。これら各ビットのそれぞれには、対応するイベント
（出来事）が行なわれたとき、BCW11のそれぞれの位置
におけるデータの値にかかわりなく、選択された値にセ
ットされる。これらのビットはステータスレジスタを読
み出すことにより、あるいはリセットすることによりク
リアされる。これらのビットは各々次のように表され
る。

EOP＝End of Page BMC＝Block Move Complete EOC＝End of Chaining D/V＝Destination＝Video Address 残りの各ビットはブロック移動状態フラグを構成す
る。しかして、VOBビットは、ブロックムーバ21がビデ
オ出力モードのときにセットされ、各スキャンラインの
動作が完了した時にてリセットされる。BMBビットは、
ブロックムーバ21が一つのブロック移動動作を行ったこ
とを示すことによりセットされ、各ブロック移動動作が
完了したときにリセットされる。

CHMビットは、ブロックムーバ21がBCW04の連鎖ビット
のセッティングが認知されたときにセットされる。ブロ
ックムーバ21は連鎖ビットがセットされていないときに
CHMをリセットする。MPTビットは、BCW11のMPMビットが
セットされていなく、ブロックムーバ21がマルチ印刷モ
ードを設定する指示がされたときにMPTはセットする。
１ページ分の印刷が完了することで、ブロックムーバ21
はMPTをリセットする。

この発明のプリンタ制御システムによれば、他に５ビ
ットのBCWアドレスレジスタが含まれている。このBCWア
ドレスレジスタはBCW00−12のアドレスが使用される。
チップセレクト信号に関連した特定の各アドレスライン
は、BCWアドレスレジスタにストアされる。交互に直接
アドレシングデータがBCWレジスタに供給される。

「発明の効果」 以上説明したようにこの発明によるプリンタ制御シス
テムは上記のごとく構成されているので、以下に示す効
果を奏でる。

基本的なシステムの速度の向上またはシステムバス
のサイズの拡張を行うことなく、プリンタの処理速度を
約２倍にすることができる。

与えられた仕事に対して低いクロック周波数で動作
するので、動作をより確実にすることができる。

プリンタ制御システムの装置の各構成要素の処理速
度を高める必要がないので、総合的な価格を低く押さえ
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるプリンタ制御システ
ムの構成を示すブロック図、第２図は第１図におけるブ
ロック移動部の物理的レジスタ構成の概念を示す図であ
る。 ２……ホストI/O基板、 10……ベース基板、 11……メインバス、 20……ブロック移動バス、 21……ブロックムーバ、 22……ラスタフォントメモリ、 23……ラスタイメージメモリ、 25……ラスタ出力FIFOメモリ、 26……シリアライザ、 27……マーキングエンジン、 28……デュアルバスアービタ・リフレッシャ、 34……バストランシーバ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 3/12

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】イメージデータをプリンタマーキングエン
   ジンへ転送する制御を行うプリンタ制御システムにおい
   て、 前記プリンタ制御システムの各部を制御する主処理部
   と、 外部装置から印刷データを受け取るインターフェイス手
   段と、 前記主処理部と前記インターフェイス手段との間を接続
   するメインバスと、 第１の形式で印刷すべきイメージを表すデータを記憶す
   る第１のデータ記憶手段と、 前記プリンタマーキングエンジンへ転送するのに適した
   第２の形式で印刷すべきイメージを表すデータを記憶す
   る第２のデータ記憶手段と、 前記第１の記憶手段から前記第２の記憶手段へデータの
   転送を、該データが前記第１の形式から前記第２の形式
   に変換される間、制御するデータブロック移動手段と、 前記メインバスから切り離され、前記第１のデータ記憶
   手段、前記第２のデータ記憶手段および前記データブロ
   ック移動手段を相互に接続するセカンドバスと、 前記メインバスと前記セコンドバスとの間を接続し、こ
   れらバス間におけるデータの転送を許可する信号転送手
   段と、 前記メインバスおよび前記セコンドバスのうちの一方に
   接続され、前記主処理部により制御可能であって、前記
   データ移動手段の動作を制御する命令を供給するための
   多数の番地指定される記憶場所を含んでいるオブジェク
   トコード記憶手段と を具備することを特徴とするプリンタ制御システム。
2. 【請求項２】前記第１、第２のデータ記憶手段は、各デ
   ータが記憶される多数の番地指定される記憶場所を有し
   ており、前記オブジェクトコード記憶手段に記憶されて
   いる各命令は、データを表しているイメージが記憶され
   ている前記第１のデータ記憶手段の最初の記憶場所の番
   地とデータを表しているイメージが記憶されている前記
   第２のデータ記憶手段の最初の記憶場所の番地とを含ん
   でいる複数の命令からなるブロックの少なくとも一つを
   含み、一方、前記主処理部は一つのブロックの命令を前
   記オブジェクトコード記憶手段から前記データブロック
   移動手段へ転送するための動作を行うことを特徴とする
   請求項１記載のプリンタ制御システム。
3. 【請求項３】前記オブジェクトコード記憶手段内に記憶
   されている命令は複数の命令を有する一つのブロックを
   複数含んでおり、また、前記各ブロックは他のブロック
   が自動的に前記データブロック移動手段に転送される前
   に予め転送された前記ブロックの処理が行われたか否か
   を示している連鎖命令を含むことを特徴とする請求項２
   記載のプリンタ制御システム。
4. 【請求項４】各ブロックには選択された多くのバイナリ
   ワードが存在し、また、前記データブロック移動手段は
   多数の第１記憶レジスタからなり、該各第１記憶レジス
   タは記憶するのに十分なビット長を有し、さらにまた該
   各第１記憶レジスタは前記ブロックの各バイナリワード
   を受け取るために連結されることを特徴とする請求項３
   記載のプリンタ制御システム。
5. 【請求項５】前記オブジェクトコード記憶手段は、近接
   する各アドレスの番地の場所における前記各ブロックの
   バイナリワードを記憶し、そして、一つのブロックのア
   ドレスは次のブロックのアドレスに続いており、一方、
   前記データブロック移動手段は、前記オブジェクトコー
   ド記憶手段に対する選択された記憶場所のアドレスを記
   憶するための他の記憶レジスタを少なくとも一つを有し
   ており、この少なくとも一つの他の記憶レジスタは、前
   記少なくとも一つの他の記憶レジスタに記憶されている
   番地を有するオブジェクトコード記憶手段の場所から前
   記各第１記憶レジスタの一つへバイナリワードの転送を
   行うために読出し可能になっていることを特徴とする請
   求項４記載のプリンタ制御システム。
6. 【請求項６】前記データブロック移動手段の前記少なく
   とも一つの他の記憶レジスタはこれに含まれている内容
   を、バイナリワードを前記オブジェクトコード記憶手段
   から各第１記憶レジスタの一つへ転送する毎にビット値
   に基づいて変更できるようになっていることを特徴とす
   る請求項５記載のプリンタ制御システム。