JPH11192752A - 記録装置 - Google Patents
記録装置Info
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- JPH11192752A JPH11192752A JP96698A JP96698A JPH11192752A JP H11192752 A JPH11192752 A JP H11192752A JP 96698 A JP96698 A JP 96698A JP 96698 A JP96698 A JP 96698A JP H11192752 A JPH11192752 A JP H11192752A
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Abstract
(57)【要約】
【課題】 シリアルスキャン型のプリンタにおいて、デ
ータ伸長が必要な場合に、データ処理の時間を大幅に短
縮し、高速の印字を行えるようにする。 【解決手段】 インターフェイス１を介して入力データ
を受信し、メモリ２内の受信バッファ３に蓄える。そし
て、コマンド解析を行った後にイメージバッファ４に格
納し、データ伸長が必要ない場合はＨＶ変換回路により
そのまま入力された主走査方向順次のデータを副走査順
次のデータにＨＶ変換し、印字データ処理回路７での処
理後に記録ヘッド８に印字データを転送する。データ伸
長が必要な場合は、上記のＨＶ変換と同時にデータ伸長
回路により副走査方向へのデータ伸長を行う。
ータ伸長が必要な場合に、データ処理の時間を大幅に短
縮し、高速の印字を行えるようにする。 【解決手段】 インターフェイス１を介して入力データ
を受信し、メモリ２内の受信バッファ３に蓄える。そし
て、コマンド解析を行った後にイメージバッファ４に格
納し、データ伸長が必要ない場合はＨＶ変換回路により
そのまま入力された主走査方向順次のデータを副走査順
次のデータにＨＶ変換し、印字データ処理回路７での処
理後に記録ヘッド８に印字データを転送する。データ伸
長が必要な場合は、上記のＨＶ変換と同時にデータ伸長
回路により副走査方向へのデータ伸長を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、記録媒体の副走査
方向（搬送方向）に複数の記録素子を持つ記録ヘッドを
走査して記録媒体に画像を形成するシリアルスキャン型
の記録装置、特に入力された主走査方向（キャリッジ走
査方向）順次のデータを副走査方向順次のデータに変換
する画像変換回路および入力されたデータに対して副走
査方向にデータを伸長するデータ伸長回路を備えた記録
装置に関するものである。
方向（搬送方向）に複数の記録素子を持つ記録ヘッドを
走査して記録媒体に画像を形成するシリアルスキャン型
の記録装置、特に入力された主走査方向（キャリッジ走
査方向）順次のデータを副走査方向順次のデータに変換
する画像変換回路および入力されたデータに対して副走
査方向にデータを伸長するデータ伸長回路を備えた記録
装置に関するものである。
【０００２】
【従来の技術】従来、プリンタ等の記録ヘッドとして
は、複数の記録素子（インク吐出ノズルや発熱素子等）
を備えたドットインパクト方式、サーマル方式、インク
ジェット方式のものがあり、これらの記録ヘッドを用い
た記録装置は、記録媒体（記録用紙等）の搬送方向と直
交する方向に記録ヘッドを走査させながら印字を行い、
１行印字を終えた段階で記録ヘッドの幅分だけ記録用紙
を搬送し、その繰返しで画像を形成するシリアルスキャ
ン方式が一般的である。その際、記録する画像データは
記録ヘッドの幅に相当するデータが順次記録ヘッドに転
送され、１画素に相当する距離を移動する度に記録素子
が駆動され、画像が形成される。
は、複数の記録素子（インク吐出ノズルや発熱素子等）
を備えたドットインパクト方式、サーマル方式、インク
ジェット方式のものがあり、これらの記録ヘッドを用い
た記録装置は、記録媒体（記録用紙等）の搬送方向と直
交する方向に記録ヘッドを走査させながら印字を行い、
１行印字を終えた段階で記録ヘッドの幅分だけ記録用紙
を搬送し、その繰返しで画像を形成するシリアルスキャ
ン方式が一般的である。その際、記録する画像データは
記録ヘッドの幅に相当するデータが順次記録ヘッドに転
送され、１画素に相当する距離を移動する度に記録素子
が駆動され、画像が形成される。
【０００３】ここで、ホストコンピュータ等から送られ
てくる記録データは、通常主走査方向順次のデータであ
るため、記録ヘッドの記録要素の数（例えばインク吐出
ノズルの数）に応じて、副走査方向順次のデータに変換
（以下ＨＶ変換という）する必要がある。
てくる記録データは、通常主走査方向順次のデータであ
るため、記録ヘッドの記録要素の数（例えばインク吐出
ノズルの数）に応じて、副走査方向順次のデータに変換
（以下ＨＶ変換という）する必要がある。
【０００４】一方、入力データに対する副走査方向のデ
ータ伸長は、上記ＨＶ変換前の画像データに対して行う
方法と、上記ＨＶ変換後の画像データに対して行う方法
とがある。
ータ伸長は、上記ＨＶ変換前の画像データに対して行う
方法と、上記ＨＶ変換後の画像データに対して行う方法
とがある。
【０００５】図８は従来のシリアルプリンタ装置におけ
る上記のＨＶ変換から副走査方向のデータ伸長までの画
像データ変換を行う回路の構成を示すブロック図であ
り、ＨＶ変換前またはＨＶ変換後にデータ伸長を行う回
路の構成を示している。
る上記のＨＶ変換から副走査方向のデータ伸長までの画
像データ変換を行う回路の構成を示すブロック図であ
り、ＨＶ変換前またはＨＶ変換後にデータ伸長を行う回
路の構成を示している。
【０００６】この回路においては、不図示のホストコン
ピュータ等からのインターフェイス（Ｉ／Ｆ）５１を介
して入力データを受信する。受信したデータは、ＤＲＡ
Ｍ等のメモリ５２領域内の受信バッファ５３に蓄えられ
る。受信バッファ５３は、数ｋ〜数十ｋバイトの容量を
持っており、この受信バッファ５３に蓄えられた記録デ
ータは、コマンド解析が行われてからイメージバッファ
５４に保持される。
ピュータ等からのインターフェイス（Ｉ／Ｆ）５１を介
して入力データを受信する。受信したデータは、ＤＲＡ
Ｍ等のメモリ５２領域内の受信バッファ５３に蓄えられ
る。受信バッファ５３は、数ｋ〜数十ｋバイトの容量を
持っており、この受信バッファ５３に蓄えられた記録デ
ータは、コマンド解析が行われてからイメージバッファ
５４に保持される。
【０００７】そして、イメージバッファ５４に蓄えられ
た印字データに対して、データ伸長回路５７により副走
査方向にデータ伸長する。このようなデータ伸長を行っ
た後のイメージバッファ５４に蓄えられたデータは主走
査方向順次のデータであるため、イメージバッファ５４
に記録ヘッドの幅分のラスタデータ（主走査方向順次の
ラインデータ）が蓄えられたところで、ＨＶ変換回路５
６を起動してＨＶ変換を行い、ＨＶ変換後のデータをイ
メージバッファ５４に書き戻す。
た印字データに対して、データ伸長回路５７により副走
査方向にデータ伸長する。このようなデータ伸長を行っ
た後のイメージバッファ５４に蓄えられたデータは主走
査方向順次のデータであるため、イメージバッファ５４
に記録ヘッドの幅分のラスタデータ（主走査方向順次の
ラインデータ）が蓄えられたところで、ＨＶ変換回路５
６を起動してＨＶ変換を行い、ＨＶ変換後のデータをイ
メージバッファ５４に書き戻す。
【０００８】このようにして、記録ヘッドの１走査分に
相当する量のＨＶ変換したデータを蓄えた後、再度イメ
ージバッファ５４から記録ヘッドの各記録素子に対応し
た印字データを読み出し、印字データ処理回路５８によ
りマルチパス印字に対応したマスクをかける等の印字デ
ータ処理を行い、記録ヘッド５９に実際の印字データを
転送する。
相当する量のＨＶ変換したデータを蓄えた後、再度イメ
ージバッファ５４から記録ヘッドの各記録素子に対応し
た印字データを読み出し、印字データ処理回路５８によ
りマルチパス印字に対応したマスクをかける等の印字デ
ータ処理を行い、記録ヘッド５９に実際の印字データを
転送する。
【０００９】ところで、上記ＨＶ変換の方法として例え
ば特開昭６３−２００６７４号公報に示されているよう
に、ＨＶ変換するデータを蓄えるために記録ヘッド１バ
ンドスキャン分の特別なメモリを持ち、逐次変換で高速
に行うようにしたものが提案されている。また、この方
式では回路規模が大きくなるために、ＨＶ変換のデータ
設定はＭＰＵが行い、変換自体はハードウェアが行うよ
うな方法も提案されている。この方法は、主に図９に示
すようにＭＰＵが介在して行う方法と、図１０に示すよ
うにＭＰＵを介在せずにダイレクト・メモリ・アクセス
（ＤＭＡ）によって行う方法の２通りがある。
ば特開昭６３−２００６７４号公報に示されているよう
に、ＨＶ変換するデータを蓄えるために記録ヘッド１バ
ンドスキャン分の特別なメモリを持ち、逐次変換で高速
に行うようにしたものが提案されている。また、この方
式では回路規模が大きくなるために、ＨＶ変換のデータ
設定はＭＰＵが行い、変換自体はハードウェアが行うよ
うな方法も提案されている。この方法は、主に図９に示
すようにＭＰＵが介在して行う方法と、図１０に示すよ
うにＭＰＵを介在せずにダイレクト・メモリ・アクセス
（ＤＭＡ）によって行う方法の２通りがある。
【００１０】図９は上記のＭＰＵが介在してＨＶ変換を
行う場合の従来のＨＶ変換回路の構成を示すブロック図
である。
行う場合の従来のＨＶ変換回路の構成を示すブロック図
である。
【００１１】図９の回路において、ＭＰＵ３０１の外部
制御信号線には画像データを蓄える記憶装置としてのＤ
ＲＡＭ３０２とＨＶ変換レジスタ３０３が接続されてい
る。例えば、ＤＲＡＭ３０２として２５６ｋ×１６ビッ
ト（４Ｍビット）構成のものを用いた場合、ＭＰＵ３０
１のアドレスバス上に＄ｘ０００００番地から＄ｘ７Ｆ
ＦＦＦ番地（「＄」は１６進数を、ｘは任意の１６進数
１桁を表す）までの領域が割り当てられるが、その＄ｘ
番地を例えば＄Ｄとなるようにするには、ＤＲＡＭアド
レスデコード回路３０４をアドレスバスの上位５ビット
（Ａ２３〜Ａ１９）が“１１０１０”となるタイミング
を検出する回路として構成し、ＤＲＡＭ制御回路３０５
と、Ｒｏｗ，Ｃｏｌｕｍｎアドレスデコード回路３０６
と、ＭＰＵ３０１のデータバスとをＤＲＡＭ３０２に接
続することにより、ＭＰＵ３０１はＤＲＡＭ３０２をア
クセスすることができる。
制御信号線には画像データを蓄える記憶装置としてのＤ
ＲＡＭ３０２とＨＶ変換レジスタ３０３が接続されてい
る。例えば、ＤＲＡＭ３０２として２５６ｋ×１６ビッ
ト（４Ｍビット）構成のものを用いた場合、ＭＰＵ３０
１のアドレスバス上に＄ｘ０００００番地から＄ｘ７Ｆ
ＦＦＦ番地（「＄」は１６進数を、ｘは任意の１６進数
１桁を表す）までの領域が割り当てられるが、その＄ｘ
番地を例えば＄Ｄとなるようにするには、ＤＲＡＭアド
レスデコード回路３０４をアドレスバスの上位５ビット
（Ａ２３〜Ａ１９）が“１１０１０”となるタイミング
を検出する回路として構成し、ＤＲＡＭ制御回路３０５
と、Ｒｏｗ，Ｃｏｌｕｍｎアドレスデコード回路３０６
と、ＭＰＵ３０１のデータバスとをＤＲＡＭ３０２に接
続することにより、ＭＰＵ３０１はＤＲＡＭ３０２をア
クセスすることができる。
【００１２】上記ＤＲＡＭ制御回路３０５は、ＤＡＲＡ
Ｍアドレスデコード回路３０４が検出したタイミング信
号とＭＰＵ３０１の制御信号；例えば、システムロック
ＣＬＫ、アドレスストローブＡＳ＊、リード／ライト信
号ＲＤ／ＷＲ＊からＤＲＡＭ制御信号；ＲＡＳ＊、ＣＡ
Ｓ＊、ＯＥ＊、ＵＷＥ＊、ＬＷＥ＊を生成する。Ｒｏ
ｗ，Ｃｏｌｕｍｎアドレスデコード回路３０６は、Ｒｏ
ｗアドレス，Ｃｏｌｕｍｎアドレス切替えタイミングを
ＤＲＡＭ制御回路３０５から受けてＭＰＵ３０１のアド
レスバス上のアドレスをＤＲＡＭ３０２のアドレスに変
換する。
Ｍアドレスデコード回路３０４が検出したタイミング信
号とＭＰＵ３０１の制御信号；例えば、システムロック
ＣＬＫ、アドレスストローブＡＳ＊、リード／ライト信
号ＲＤ／ＷＲ＊からＤＲＡＭ制御信号；ＲＡＳ＊、ＣＡ
Ｓ＊、ＯＥ＊、ＵＷＥ＊、ＬＷＥ＊を生成する。Ｒｏ
ｗ，Ｃｏｌｕｍｎアドレスデコード回路３０６は、Ｒｏ
ｗアドレス，Ｃｏｌｕｍｎアドレス切替えタイミングを
ＤＲＡＭ制御回路３０５から受けてＭＰＵ３０１のアド
レスバス上のアドレスをＤＲＡＭ３０２のアドレスに変
換する。
【００１３】また、ＨＶ変換レジスタ３０３へのＭＰＵ
３０１のアクセスは、ＨＶ変換ライトレジスタアドレス
デコード回路３０７とＨＶ変換リードレジスタアドレス
デコード回路３０８により可能となる。
３０１のアクセスは、ＨＶ変換ライトレジスタアドレス
デコード回路３０７とＨＶ変換リードレジスタアドレス
デコード回路３０８により可能となる。
【００１４】ＨＶ変換ライトレジスタアドレスデコード
回路３０７は、ＨＶ変換ライトレジスタアドレス、例え
ば図１０に示すように＄ＦＦ００００番地〜＄ＦＦ００
１Ｆ番地の１６ワード分の領域を割り当てた場合、ＭＰ
Ｕのアドレスバスの上位１９ビット（Ａ２３〜Ａ５）が
“１１１１１１１１０００００００００００”の時発生
するタイミング信号と、ＭＰＵのライト動作を示す信号
ＷＲ＊とでＨＶ変換ライトレジスタにＭＰＵ３０１のデ
ータバス上のデータをラッチする信号を生成出力する。
回路３０７は、ＨＶ変換ライトレジスタアドレス、例え
ば図１０に示すように＄ＦＦ００００番地〜＄ＦＦ００
１Ｆ番地の１６ワード分の領域を割り当てた場合、ＭＰ
Ｕのアドレスバスの上位１９ビット（Ａ２３〜Ａ５）が
“１１１１１１１１０００００００００００”の時発生
するタイミング信号と、ＭＰＵのライト動作を示す信号
ＷＲ＊とでＨＶ変換ライトレジスタにＭＰＵ３０１のデ
ータバス上のデータをラッチする信号を生成出力する。
【００１５】また、ＨＶ変換リードレジスタアドレスデ
コード回路３０８は、ＨＶ変換リードレジスタアドレ
ス、例えば図１０に示すように＄ＦＦ００２０番地〜＄
ＦＦ００３Ｆ番地の１６ワード分の領域を割り当てた場
合、ＭＰＵのアドレスバスが“１１１１１１１１０００
００００００１”の時発生するタイミング信号と、ＭＰ
Ｕのリード動作を示す信号ＲＤとでＨＶ変換リードレジ
スタに書かれたデータをＭＰＵ３０１のデータバス上に
出力する信号を生成出力する。
コード回路３０８は、ＨＶ変換リードレジスタアドレ
ス、例えば図１０に示すように＄ＦＦ００２０番地〜＄
ＦＦ００３Ｆ番地の１６ワード分の領域を割り当てた場
合、ＭＰＵのアドレスバスが“１１１１１１１１０００
００００００１”の時発生するタイミング信号と、ＭＰ
Ｕのリード動作を示す信号ＲＤとでＨＶ変換リードレジ
スタに書かれたデータをＭＰＵ３０１のデータバス上に
出力する信号を生成出力する。
【００１６】図１１は上記ＨＶ変換レジスタの構成を示
す図であり、ここでは１６ビット（主走査方向）×１６
ビット（副走査方向）のＨＶ変換を例に説明する。
す図であり、ここでは１６ビット（主走査方向）×１６
ビット（副走査方向）のＨＶ変換を例に説明する。
【００１７】ＨＶ変換ライトレジスタは１６ビット長の
ラッチ回路１６個で構成され、ＭＰＵ３０１がワード単
位で１６回書き込みを行うことで１６×１６＝２５６ビ
ットのデータが保持される。そして、ＨＶ変換レジスタ
に対応したアドレスからＭＰＵ３０１がデータを読み込
み、保持された２５６ビットのデータの中から、例えば
＄ＦＦ００２０アドレスをリードした場合、各ライトレ
ジスタの最上位に保持されたデータが選択されてＭＰＵ
３０１のデータバスに出力され、＄ＦＦ００３Ｆアドレ
スをリードした場合は、各ライトレジスタの最下位に保
持されたデータが選択されてＭＰＵ３０１のデータバス
に出力される。このように、ＨＶ変換するデータを１６
ワード分書き込み、その後レジスタから１６ワード分の
データを読み出すことで、ＨＶ変換を行える。通常、Ｈ
Ｖ変換するデータはＤＲＡＭ３０２に蓄えられており、
ＨＶ変換後のデータもＤＲＡＭ３０２に蓄えられること
になる。
ラッチ回路１６個で構成され、ＭＰＵ３０１がワード単
位で１６回書き込みを行うことで１６×１６＝２５６ビ
ットのデータが保持される。そして、ＨＶ変換レジスタ
に対応したアドレスからＭＰＵ３０１がデータを読み込
み、保持された２５６ビットのデータの中から、例えば
＄ＦＦ００２０アドレスをリードした場合、各ライトレ
ジスタの最上位に保持されたデータが選択されてＭＰＵ
３０１のデータバスに出力され、＄ＦＦ００３Ｆアドレ
スをリードした場合は、各ライトレジスタの最下位に保
持されたデータが選択されてＭＰＵ３０１のデータバス
に出力される。このように、ＨＶ変換するデータを１６
ワード分書き込み、その後レジスタから１６ワード分の
データを読み出すことで、ＨＶ変換を行える。通常、Ｈ
Ｖ変換するデータはＤＲＡＭ３０２に蓄えられており、
ＨＶ変換後のデータもＤＲＡＭ３０２に蓄えられること
になる。
【００１８】次に、図１０〜図１３を用いて従来のＤＭ
ＡによりＨＶ変換について説明する。
ＡによりＨＶ変換について説明する。
【００１９】図１０は従来のＤＭＡによってＨＶ変換を
行う場合のＨＶ変換回路の構成を示すブロック図であ
る。図１１は前述のようにＨＶ変換レジスタによるＨＶ
変換動作の概略を示し、図１２は従来のＤＭＡによりＨ
Ｖ変換ライトレジスタへのライトタイミングを示す図で
ある。また図１３はＤＭＡによりＨＶ変換リードレジス
タのリードタイミングを示す図である。
行う場合のＨＶ変換回路の構成を示すブロック図であ
る。図１１は前述のようにＨＶ変換レジスタによるＨＶ
変換動作の概略を示し、図１２は従来のＤＭＡによりＨ
Ｖ変換ライトレジスタへのライトタイミングを示す図で
ある。また図１３はＤＭＡによりＨＶ変換リードレジス
タのリードタイミングを示す図である。
【００２０】ＨＶ変換すべき主走査方向順次のデータが
ＤＲＡＭに蓄えられたところで、図１０に示すようなＨ
Ｖ変換回路が起動され、ＨＶ変換を行う。ＤＭＡスター
トアドレスレジスタ４０１には、ＤＲＡＭ領域上のＤＭ
Ａ開始アドレスが格納されている。そして、ＤＭＡアド
レスコントローラ４０２はアクセスしたいＤＭＡアドレ
スを生成し、ＤＲＡＭ制御のための信号を発生する後述
のＲｏｗ・Ｃｌｏｕｍｎアドレスデコード回路４０３や
ＤＲＡＭ制御信号発生回路４０４、ライトカウンタ４０
６、リードカウンタ４０７に所定のタイミング信号を与
える。
ＤＲＡＭに蓄えられたところで、図１０に示すようなＨ
Ｖ変換回路が起動され、ＨＶ変換を行う。ＤＭＡスター
トアドレスレジスタ４０１には、ＤＲＡＭ領域上のＤＭ
Ａ開始アドレスが格納されている。そして、ＤＭＡアド
レスコントローラ４０２はアクセスしたいＤＭＡアドレ
スを生成し、ＤＲＡＭ制御のための信号を発生する後述
のＲｏｗ・Ｃｌｏｕｍｎアドレスデコード回路４０３や
ＤＲＡＭ制御信号発生回路４０４、ライトカウンタ４０
６、リードカウンタ４０７に所定のタイミング信号を与
える。
【００２１】Ｒｏｗ・Ｃｏｌｕｍｎアドレスデコード回
路４０３はＤＭＡアドレスコントローラ４０２から与え
られるＤＭＡアドレスをＲｏｗアドレス、Ｃｏｌｕｍｎ
アドレスに切替えてＤＲＡＭアドレスに変換する。ＤＲ
ＡＭ制御信号発生回路４０４はＤＲＡＭ制御信号ＲＡＳ
＊、ＣＡＳ＊、ＯＥ＊、ＵＷＥ＊、ＬＷＥ＊を生成す
る。ライトカウンタ４０６はアクセスするＨＶ変換ライ
トレジスタの位置を表すカウンタ、リードカウンタ４０
６はアクセスするＨＶ変換リードレジスタの位置を表す
カウンタである。
路４０３はＤＭＡアドレスコントローラ４０２から与え
られるＤＭＡアドレスをＲｏｗアドレス、Ｃｏｌｕｍｎ
アドレスに切替えてＤＲＡＭアドレスに変換する。ＤＲ
ＡＭ制御信号発生回路４０４はＤＲＡＭ制御信号ＲＡＳ
＊、ＣＡＳ＊、ＯＥ＊、ＵＷＥ＊、ＬＷＥ＊を生成す
る。ライトカウンタ４０６はアクセスするＨＶ変換ライ
トレジスタの位置を表すカウンタ、リードカウンタ４０
６はアクセスするＨＶ変換リードレジスタの位置を表す
カウンタである。
【００２２】ＨＶ変換レジスタ制御信号発生回路４０８
はライトカウンタ４０６、リードカウンタ４０７のカウ
ンタ値に基づいて、ＨＶ変換レジスタ制御信号を発生す
る。ＨＶ変換レジスタ４０９は主走査方向順次の１６ビ
ットのデータを格納するＨＶ変換ライトレジスタＷＲ０
〜ＷＲ１５とＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５
に格納された１６×１６ビット分のデータを副走査方向
順次のデータに変換して読み出すＨＶ変換リードレジス
タＲＤ０〜ＲＤ１５で構成されている。
はライトカウンタ４０６、リードカウンタ４０７のカウ
ンタ値に基づいて、ＨＶ変換レジスタ制御信号を発生す
る。ＨＶ変換レジスタ４０９は主走査方向順次の１６ビ
ットのデータを格納するＨＶ変換ライトレジスタＷＲ０
〜ＷＲ１５とＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５
に格納された１６×１６ビット分のデータを副走査方向
順次のデータに変換して読み出すＨＶ変換リードレジス
タＲＤ０〜ＲＤ１５で構成されている。
【００２３】また、ＨＶ変換回路は、ＨＶＷＲＴＲＧ信
号によりＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５へ主
走査方向順次のデータの書き込みを行うライトシーケン
スを開始する。ＨＶＷＲＴＲＧ信号によりＤＭＡスター
トアドレスレジスタ４０１からＤＭＡアドレスコントロ
ーラ４０２にＤＭＡスタートアドレス（図１１では＄Ｄ
０００００）がロードされ、ＤＭＡアドレスコントロー
ラ４０２はＲｏｗ・Ｃｌｏｕｍｎアドレスデコード回路
４０３へＤＭＡアドレスを出力する。
号によりＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５へ主
走査方向順次のデータの書き込みを行うライトシーケン
スを開始する。ＨＶＷＲＴＲＧ信号によりＤＭＡスター
トアドレスレジスタ４０１からＤＭＡアドレスコントロ
ーラ４０２にＤＭＡスタートアドレス（図１１では＄Ｄ
０００００）がロードされ、ＤＭＡアドレスコントロー
ラ４０２はＲｏｗ・Ｃｌｏｕｍｎアドレスデコード回路
４０３へＤＭＡアドレスを出力する。
【００２４】ＤＲＡＭ制御信号発生回路４０４は、ＤＭ
Ａアドレスコントローラ４０２より与えられる所定のタ
イミング信号を基に、ＲＡＳ＊、ＣＡＳ＊、ＣＡＳ＊、
ＯＥ＊信号をＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回
路４０３は与えられたＤＭＡアドレスを基にＲｏｗアド
レス、Ｃｏｌｕｍｎアドレスデコード回路４０３は与え
られたＤＭＡアドレスを基にＲｏｗアドレス、Ｃｏｌｕ
ｍｎアドレスをＤＲＡＭ４０５へ出力する。
Ａアドレスコントローラ４０２より与えられる所定のタ
イミング信号を基に、ＲＡＳ＊、ＣＡＳ＊、ＣＡＳ＊、
ＯＥ＊信号をＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回
路４０３は与えられたＤＭＡアドレスを基にＲｏｗアド
レス、Ｃｏｌｕｍｎアドレスデコード回路４０３は与え
られたＤＭＡアドレスを基にＲｏｗアドレス、Ｃｏｌｕ
ｍｎアドレスをＤＲＡＭ４０５へ出力する。
【００２５】一方、ＤＭＡアドレスコントローラ４０２
はライトカウンタ４０６をインクリメントし、ＨＶ変換
レジスタ制御信号発生回路４０８はライトカウンタ４０
６の値により所定のＨＶ変換ライトレジスタの書き込み
許可信号ＨＶＷＥ＊をイネーブルにする。ＤＲＡＭ４０
５から出力されるデータは上記ＨＶＷＥ＊信号により所
定のＨＶ変換ライトレジスタに書き込まれる。その後、
ＤＭＡアドレスコントローラ４０２はＤＭＡアドレスを
インクリメントし（図１１では＄Ｄ００００２にな
る）、次のＤＭＡアドレスをＲｏｗ・Ｃｏｌｕｍｎアド
レスデコード回路４０３へ出力する。またライトカウン
タ４０６をインクリメントし、カウンタ値に応じたＨＶ
ＷＥ＊信号をイネーブルにする。
はライトカウンタ４０６をインクリメントし、ＨＶ変換
レジスタ制御信号発生回路４０８はライトカウンタ４０
６の値により所定のＨＶ変換ライトレジスタの書き込み
許可信号ＨＶＷＥ＊をイネーブルにする。ＤＲＡＭ４０
５から出力されるデータは上記ＨＶＷＥ＊信号により所
定のＨＶ変換ライトレジスタに書き込まれる。その後、
ＤＭＡアドレスコントローラ４０２はＤＭＡアドレスを
インクリメントし（図１１では＄Ｄ００００２にな
る）、次のＤＭＡアドレスをＲｏｗ・Ｃｏｌｕｍｎアド
レスデコード回路４０３へ出力する。またライトカウン
タ４０６をインクリメントし、カウンタ値に応じたＨＶ
ＷＥ＊信号をイネーブルにする。
【００２６】このような動作を繰り返し、ＨＶ変換ライ
トレジスタＷＲ０〜ＷＲ１５に対して主走査方向順次の
データの書き込みを行い、書き込みがすべて終了したと
ころでＨＶＷＲＥＮＤ信号を発生してライトシーケンス
を終了する。
トレジスタＷＲ０〜ＷＲ１５に対して主走査方向順次の
データの書き込みを行い、書き込みがすべて終了したと
ころでＨＶＷＲＥＮＤ信号を発生してライトシーケンス
を終了する。
【００２７】上記ライトシーケンスが終了した後、ＨＶ
ＲＤＴＲＧ信号によりＨＶ変換ライトレジスタＷＲ０〜
ＷＲ１５に格納された１６×１６ビット分のデータをＨ
Ｖ変換リードレジスタＲＤ０〜ＲＤ１５から副走査方向
順次のデータとして読み出すリードシーケンスを開始す
る。ＨＶＲＤＴＲＧ信号によりＤＭＡスタートアドレス
レジスタ４０１からＤＭＡアドレスコントローラ４０２
にＤＭＡスタートアドレスがロードされ、ＤＭＡアドレ
スコントローラ４０２はＲｏｍ・Ｃｏｌｕｍｎアドレス
デコード回路４０３へＤＭＡアドレスを出力する。
ＲＤＴＲＧ信号によりＨＶ変換ライトレジスタＷＲ０〜
ＷＲ１５に格納された１６×１６ビット分のデータをＨ
Ｖ変換リードレジスタＲＤ０〜ＲＤ１５から副走査方向
順次のデータとして読み出すリードシーケンスを開始す
る。ＨＶＲＤＴＲＧ信号によりＤＭＡスタートアドレス
レジスタ４０１からＤＭＡアドレスコントローラ４０２
にＤＭＡスタートアドレスがロードされ、ＤＭＡアドレ
スコントローラ４０２はＲｏｍ・Ｃｏｌｕｍｎアドレス
デコード回路４０３へＤＭＡアドレスを出力する。
【００２８】この例では、上記ライトシーケンスで主走
査方向順次のデータを読み出したＤＲＡＭ領域と同じ領
域にＨＶ変換後のデータを書き戻すようになっている
（図１１参照）ので、ここでのＤＭＡリードスタートア
ドレスはＤＭＡライトスタートアドレスに等しく、＄Ｄ
０００００である。ＤＲＡＭ制御信号発生回路４０４
は、ＤＭＡアドレスコントローラ４０２より与えられる
所定のタイミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＵＷ
Ｅ＊、ＬＷＥ＊信号を、Ｒｏｗ・Ｃｏｌｕｍｎアドレス
デコード回路４０３は与えられたＤＭＡアドレスを基に
Ｒｏｗアドレス、ＣｏｌｕｍｎアドレスをＤＲＡＭ４０
５へ出力する。
査方向順次のデータを読み出したＤＲＡＭ領域と同じ領
域にＨＶ変換後のデータを書き戻すようになっている
（図１１参照）ので、ここでのＤＭＡリードスタートア
ドレスはＤＭＡライトスタートアドレスに等しく、＄Ｄ
０００００である。ＤＲＡＭ制御信号発生回路４０４
は、ＤＭＡアドレスコントローラ４０２より与えられる
所定のタイミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＵＷ
Ｅ＊、ＬＷＥ＊信号を、Ｒｏｗ・Ｃｏｌｕｍｎアドレス
デコード回路４０３は与えられたＤＭＡアドレスを基に
Ｒｏｗアドレス、ＣｏｌｕｍｎアドレスをＤＲＡＭ４０
５へ出力する。
【００２９】一方、ＤＭＡアドレスコントローラ４０２
はリードカウンタ４０６をインクリメントし、ＨＶ変換
レジスタ制御信号発生回路４０８はリードカウンタ４０
６の値により所定のＨＶ変換リードレジスタのデータ読
み出し信号ＨＶＯＥ＊をイネーブルにする。読み出し信
号ＨＶＯＥ＊により選択されたＨＶ変換リードレジスタ
から出力されるデータは上記ＤＲＡＭ制御信号によりＤ
ＲＡＭに書き込まれる。その後、ＤＭＡアドレスコント
ローラ４０２はＤＭＡアドレスをインクリメントし（図
１１では＄Ｄ００００２になる）、次のＤＭＡアドレス
をＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路４０３へ
出力する。また、リードカウンタ４０６をインクリメン
トし、カウンタ値に応じたＨＶＯＥ＊信号をイネーブル
にする。
はリードカウンタ４０６をインクリメントし、ＨＶ変換
レジスタ制御信号発生回路４０８はリードカウンタ４０
６の値により所定のＨＶ変換リードレジスタのデータ読
み出し信号ＨＶＯＥ＊をイネーブルにする。読み出し信
号ＨＶＯＥ＊により選択されたＨＶ変換リードレジスタ
から出力されるデータは上記ＤＲＡＭ制御信号によりＤ
ＲＡＭに書き込まれる。その後、ＤＭＡアドレスコント
ローラ４０２はＤＭＡアドレスをインクリメントし（図
１１では＄Ｄ００００２になる）、次のＤＭＡアドレス
をＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路４０３へ
出力する。また、リードカウンタ４０６をインクリメン
トし、カウンタ値に応じたＨＶＯＥ＊信号をイネーブル
にする。
【００３０】このような動作を繰り返し、ＨＶ変換リー
ドレジスタＲＤ０〜ＲＤ１５から副走査方向順次に変換
されたデータの読み出しを行い、読み出しがすべて終了
したところでＨＶＲＤＥＮＤ信号を発生してリードシー
ケンスを終了する。また、リードシーケンスを終了した
ところでＤＭＡスタートアドレスレジスタ４０１に次の
ＨＶ変換ブロックのＤＭＡスタートアドレス（図１１で
は＄Ｄ０００２０）を書き込む。
ドレジスタＲＤ０〜ＲＤ１５から副走査方向順次に変換
されたデータの読み出しを行い、読み出しがすべて終了
したところでＨＶＲＤＥＮＤ信号を発生してリードシー
ケンスを終了する。また、リードシーケンスを終了した
ところでＤＭＡスタートアドレスレジスタ４０１に次の
ＨＶ変換ブロックのＤＭＡスタートアドレス（図１１で
は＄Ｄ０００２０）を書き込む。
【００３１】以上のようなライトシーケンスとリードシ
ーケンスの繰り返しにより、主走査方向順次のデータを
副走査順次のデータに変換するＨＶ変換を実現してい
る。
ーケンスの繰り返しにより、主走査方向順次のデータを
副走査順次のデータに変換するＨＶ変換を実現してい
る。
【００３２】
【発明が解決しようとする課題】ところで、上記のよう
な従来の記録装置にあっては、副走査方向にデータを伸
長する必要がある場合、ＨＶ変換前またはＨＶ変換後に
データ伸長回路によってイメージバッファからデータを
読み出して、伸長後に再びデータを書き戻すという動作
が生じる。したがって、データ伸長が必要な場合、デー
タ伸長にかかる時間分だけ通常よりもデータの処理時間
が長くなってしまい、データ伸長の動作が高速な印字動
作を阻害する要因となってる。
な従来の記録装置にあっては、副走査方向にデータを伸
長する必要がある場合、ＨＶ変換前またはＨＶ変換後に
データ伸長回路によってイメージバッファからデータを
読み出して、伸長後に再びデータを書き戻すという動作
が生じる。したがって、データ伸長が必要な場合、デー
タ伸長にかかる時間分だけ通常よりもデータの処理時間
が長くなってしまい、データ伸長の動作が高速な印字動
作を阻害する要因となってる。
【００３３】本発明は、上記のような問題点を改善する
ものであり、入力されたデータに対してデータ伸長が必
要な場合、副走査方向にデータを伸長し、主走査方向順
次のデータを副走査方向順次のデータに変換した印字デ
ータをイメージバッファに書き込むまでのデータ処理時
間を短縮することができ、トータルスループットが向上
した記録装置を提供することを目的としている。
ものであり、入力されたデータに対してデータ伸長が必
要な場合、副走査方向にデータを伸長し、主走査方向順
次のデータを副走査方向順次のデータに変換した印字デ
ータをイメージバッファに書き込むまでのデータ処理時
間を短縮することができ、トータルスループットが向上
した記録装置を提供することを目的としている。
【００３４】
【課題を解決するための手段】本発明に係る記録装置
は、次のように構成したものである。
は、次のように構成したものである。
【００３５】（１）記録媒体の搬送方向である副走査方
向に配列された複数の記録素子を有する記録ヘッドを前
記搬送方向とは垂直の方向である主走査方向に走査して
データを記録するシリアルスキャン型の記録装置であっ
て、入力された主走査方向順次のデータを副走査方向順
次のデータに変換する画像変換回路と、入力された主走
査方向順次のデータおよび前記変換回路によって副走査
方向順次に変換されたデータを蓄えるメモリ手段と、該
メモリ手段に蓄えられた主走査方向順次のデータの一部
を読み出して一時格納する書き込みレジスタ群と、該書
き込みレジスタ群に保持されている画像データを９０°
回転して読み出しを行う読み出しレジスタ群と、該書き
込みレジスタ群および読み出しレジスタ群に対する書き
込み信号と読み出し信号を発生する制御信号発生回路
と、前記書き込みレジスタ群のうち複数のレジスタに同
時にデータを書き込む書き込み信号発生回路とを備え、
前記制御信号発生回路の信号により前記書き込みレジス
タ群と前記読み出しレジスタ群に読み書きし、主走査方
向順次の画像データを副走査方向順次の画像データに変
換すると同時に副走査方向へのデータ伸長を行うように
した。
向に配列された複数の記録素子を有する記録ヘッドを前
記搬送方向とは垂直の方向である主走査方向に走査して
データを記録するシリアルスキャン型の記録装置であっ
て、入力された主走査方向順次のデータを副走査方向順
次のデータに変換する画像変換回路と、入力された主走
査方向順次のデータおよび前記変換回路によって副走査
方向順次に変換されたデータを蓄えるメモリ手段と、該
メモリ手段に蓄えられた主走査方向順次のデータの一部
を読み出して一時格納する書き込みレジスタ群と、該書
き込みレジスタ群に保持されている画像データを９０°
回転して読み出しを行う読み出しレジスタ群と、該書き
込みレジスタ群および読み出しレジスタ群に対する書き
込み信号と読み出し信号を発生する制御信号発生回路
と、前記書き込みレジスタ群のうち複数のレジスタに同
時にデータを書き込む書き込み信号発生回路とを備え、
前記制御信号発生回路の信号により前記書き込みレジス
タ群と前記読み出しレジスタ群に読み書きし、主走査方
向順次の画像データを副走査方向順次の画像データに変
換すると同時に副走査方向へのデータ伸長を行うように
した。
【００３６】（２）前記（１）の構成において、書き込
み信号発生回路の書き込み信号により、書き込みレジス
タ群のうち隣り合う複数のレジスタに同時にデータを書
き込むと同時に副走査方向へのデータ伸長を行うように
した。
み信号発生回路の書き込み信号により、書き込みレジス
タ群のうち隣り合う複数のレジスタに同時にデータを書
き込むと同時に副走査方向へのデータ伸長を行うように
した。
【００３７】（３）前記（２）の構成において、書き込
みレジスタ群および読み出しレジスタ群は所定サイズの
２次元マトリクス構造の画素マトリクスであって、該マ
トリクス毎に画像データ変換を行うようにした。
みレジスタ群および読み出しレジスタ群は所定サイズの
２次元マトリクス構造の画素マトリクスであって、該マ
トリクス毎に画像データ変換を行うようにした。
【００３８】（４）記録媒体の搬送方向である副走査方
向に配列された複数の記録素子を有する記録ヘッドを前
記搬送方向とは垂直の方向である主走査方向に走査して
データを記録するシリアルスキャン型の記録装置であっ
て、入力された主走査方向順次のデータを副走査方向順
次のデータに変換する画像変換回路と、入力された主走
査方向順次のデータおよび前記変換回路によって副走査
方向順次に変換されたデータを蓄えるメモリ手段と、該
メモリ手段に蓄えられた主走査方向順次のデータの一部
を読み出して一時格納する書き込みレジスタ群と、該書
き込みレジスタ群に保持されている画像データを９０°
回転して読み出しを行う読み出しレジスタ群と、該書き
込みレジスタ群および読み出しレジスタ群に対する書き
込み信号と読み出し信号を発生する制御信号発生回路
と、前記読み出しレジスタ群からの読み出しデータを副
走査方向に伸長するデータ伸長回路と、前記メモリ手段
に書き込む画像データを選択するデータセレクタとを備
え、前記制御信号発生回路の信号により前記書き込みレ
ジスタ群と前記読み出しレジスタ群に読み書きし、主走
査方向順次の画像データを副走査方向順次の画像データ
に変換すると同時に副走査方向へのデータの伸長を行う
ようにした。
向に配列された複数の記録素子を有する記録ヘッドを前
記搬送方向とは垂直の方向である主走査方向に走査して
データを記録するシリアルスキャン型の記録装置であっ
て、入力された主走査方向順次のデータを副走査方向順
次のデータに変換する画像変換回路と、入力された主走
査方向順次のデータおよび前記変換回路によって副走査
方向順次に変換されたデータを蓄えるメモリ手段と、該
メモリ手段に蓄えられた主走査方向順次のデータの一部
を読み出して一時格納する書き込みレジスタ群と、該書
き込みレジスタ群に保持されている画像データを９０°
回転して読み出しを行う読み出しレジスタ群と、該書き
込みレジスタ群および読み出しレジスタ群に対する書き
込み信号と読み出し信号を発生する制御信号発生回路
と、前記読み出しレジスタ群からの読み出しデータを副
走査方向に伸長するデータ伸長回路と、前記メモリ手段
に書き込む画像データを選択するデータセレクタとを備
え、前記制御信号発生回路の信号により前記書き込みレ
ジスタ群と前記読み出しレジスタ群に読み書きし、主走
査方向順次の画像データを副走査方向順次の画像データ
に変換すると同時に副走査方向へのデータの伸長を行う
ようにした。
【００３９】（５）前記（４）の構成において、読み出
しレジスタ群からデータを読み出すと同時に副走査方向
へのデータ伸長を行うようにした。
しレジスタ群からデータを読み出すと同時に副走査方向
へのデータ伸長を行うようにした。
【００４０】（６）前記（５）の構成において、データ
セレクタは副走査方向に伸長を行った画像データの上位
データまたは下位データを選択するデータセレクタとし
た。
セレクタは副走査方向に伸長を行った画像データの上位
データまたは下位データを選択するデータセレクタとし
た。
【００４１】（７）前記（６）の構成において、書き込
みレジスタ群および読み出しレジスタ群は所定サイズの
２次元マトリクス構造の画素マトリクスであって、該マ
トリクス毎に画像データ変換を行うようにした。
みレジスタ群および読み出しレジスタ群は所定サイズの
２次元マトリクス構造の画素マトリクスであって、該マ
トリクス毎に画像データ変換を行うようにした。
【００４２】
【発明の実施の形態】以下、図面を参照して本発明を実
施例により具体的に説明する。ここでは、シリアルプリ
ンタ装置を例として、本発明におけるＨＶ変換から副走
査方向のデータ伸長までの画像データ変換について説明
する。
施例により具体的に説明する。ここでは、シリアルプリ
ンタ装置を例として、本発明におけるＨＶ変換から副走
査方向のデータ伸長までの画像データ変換について説明
する。
【００４３】［一実施例］図１は本発明の一実施例にお
いてデータ伸長とＨＶ変換とを同時に行う回路の構成を
示すブロック図である。この回路においては、不図示の
ホストコンピュータ等からインターフェイス（Ｉ／Ｆ）
１を介して入力データを受信する。受信したデータは、
ＤＲＡＭ等のメモリ２領域内の受信バッファ３に蓄えら
れる。受信バッファ３は、数ｋ〜数十ｋバイトの容量を
持っており、この受信バッファ３に蓄えられた記録デー
タは、コマンド解析が行われてからイメージバッファ４
に保持される。
いてデータ伸長とＨＶ変換とを同時に行う回路の構成を
示すブロック図である。この回路においては、不図示の
ホストコンピュータ等からインターフェイス（Ｉ／Ｆ）
１を介して入力データを受信する。受信したデータは、
ＤＲＡＭ等のメモリ２領域内の受信バッファ３に蓄えら
れる。受信バッファ３は、数ｋ〜数十ｋバイトの容量を
持っており、この受信バッファ３に蓄えられた記録デー
タは、コマンド解析が行われてからイメージバッファ４
に保持される。
【００４４】このとき、副走査方向にデータ伸長の必要
がない場合は、前述の従来例のようなＨＶ変換を行い、
イメージバッファ４にＨＶ変換後のデータを書き戻す。
データ伸長が必要な場合は、ＨＶ変換＋データ伸長回路
６によってデータ伸長とＨＶ変換を同時に行い、イメー
ジバッファ４に変換後のデータを書き戻す。
がない場合は、前述の従来例のようなＨＶ変換を行い、
イメージバッファ４にＨＶ変換後のデータを書き戻す。
データ伸長が必要な場合は、ＨＶ変換＋データ伸長回路
６によってデータ伸長とＨＶ変換を同時に行い、イメー
ジバッファ４に変換後のデータを書き戻す。
【００４５】上記モードは、図２に示すＥＸＴＥＮＤ信
号によって書き替えられる。例えば、ＥＸＴＥＮＤ信号
がＬ（Ｌｏｗ）の時はデータ伸長を行わないモード、Ｈ
（Ｈｉｇｈ）の時はデータ伸長を行うモードして、それ
ぞれのモードに対応した動作を行う。
号によって書き替えられる。例えば、ＥＸＴＥＮＤ信号
がＬ（Ｌｏｗ）の時はデータ伸長を行わないモード、Ｈ
（Ｈｉｇｈ）の時はデータ伸長を行うモードして、それ
ぞれのモードに対応した動作を行う。
【００４６】このようにして、記録ヘッドの１走査分に
相当する量のＨＶ変換されたデータが蓄えられた後、再
度イメージバファ１４から記録ヘッドの各記録素子に対
応した印字データを読み出し、印字データ処理回路４に
よりマルチパス印字に対応したマスクを書ける等の印字
データ処理を行って、記録ヘッド８に実際の印紙データ
を転送する。
相当する量のＨＶ変換されたデータが蓄えられた後、再
度イメージバファ１４から記録ヘッドの各記録素子に対
応した印字データを読み出し、印字データ処理回路４に
よりマルチパス印字に対応したマスクを書ける等の印字
データ処理を行って、記録ヘッド８に実際の印紙データ
を転送する。
【００４７】次に、図２〜図４及び図１３を用いて本実
施例におけるＨＶ変換＋データ伸長回路６の詳細につい
て説明する。図２は本実施例におけるＤＭＡによってＨ
Ｖ変換を行う場合のＨＶ変換回路の構成を示すブロック
図、図３は本実施例におけるＨＶレジスタによるＨＶ変
換動作の概略を示す図、図４は本実施例におけるＤＭＡ
によるＨＶ変換レジスタへのライトタイミングを示す図
である。また図１３はＤＭＡによりＨＶ変換リードレジ
スタのリードタイミングを示す図であり、図２に示す本
実施例のＨＶ変換回路は以下のような構成から成る。
施例におけるＨＶ変換＋データ伸長回路６の詳細につい
て説明する。図２は本実施例におけるＤＭＡによってＨ
Ｖ変換を行う場合のＨＶ変換回路の構成を示すブロック
図、図３は本実施例におけるＨＶレジスタによるＨＶ変
換動作の概略を示す図、図４は本実施例におけるＤＭＡ
によるＨＶ変換レジスタへのライトタイミングを示す図
である。また図１３はＤＭＡによりＨＶ変換リードレジ
スタのリードタイミングを示す図であり、図２に示す本
実施例のＨＶ変換回路は以下のような構成から成る。
【００４８】図２のＤＭＡスタートアドレスレジスタ１
０１には、ＤＲＡＭ１０５領域上のＤＭＡ開始アドレス
が格納されている。ＤＭＡアドレスコントローラ１０２
は、アクセスしたいＤＭＡアドレスを生成し、ＤＲＡＭ
制御のための信号を発生する後述のＲｏｗ・Ｃｏｌｕｍ
ｎアドレスデコード回路１０３やＤＲＡＭ制御信号発生
回路１０４、またライトカウンタ１０６、リードカウン
タ１０７に所定のタイミング信号を与える。
０１には、ＤＲＡＭ１０５領域上のＤＭＡ開始アドレス
が格納されている。ＤＭＡアドレスコントローラ１０２
は、アクセスしたいＤＭＡアドレスを生成し、ＤＲＡＭ
制御のための信号を発生する後述のＲｏｗ・Ｃｏｌｕｍ
ｎアドレスデコード回路１０３やＤＲＡＭ制御信号発生
回路１０４、またライトカウンタ１０６、リードカウン
タ１０７に所定のタイミング信号を与える。
【００４９】Ｒｏｗ・Ｃｌｏｕｍｎアドレスデコード回
路１０３は、ＤＭＡアドレスコントローラ１０２から与
えられるＤＭＡアドレスＲｏｗアドレス、Ｃｏｌｕｍｎ
アドレスに切替えてＤＲＡＭアドレスに変換する。ＤＲ
ＡＭ制御信号発生回路１０４は、ＤＲＡＭ制御信号ＲＡ
Ｓ＊、ＣＡＳ＊、ＯＥ＊、ＵＷＥ＊、ＬＷＥ＊を生成す
る。ライトカウンタ１０６は、アクセスするＨＶ変換ラ
イトレジスタの位置を表すカウンタ、リードカウンタ１
０６はアクセスするＨＶ変換リードの位置を表すカウン
タである。
路１０３は、ＤＭＡアドレスコントローラ１０２から与
えられるＤＭＡアドレスＲｏｗアドレス、Ｃｏｌｕｍｎ
アドレスに切替えてＤＲＡＭアドレスに変換する。ＤＲ
ＡＭ制御信号発生回路１０４は、ＤＲＡＭ制御信号ＲＡ
Ｓ＊、ＣＡＳ＊、ＯＥ＊、ＵＷＥ＊、ＬＷＥ＊を生成す
る。ライトカウンタ１０６は、アクセスするＨＶ変換ラ
イトレジスタの位置を表すカウンタ、リードカウンタ１
０６はアクセスするＨＶ変換リードの位置を表すカウン
タである。
【００５０】ＨＶ変換レジスタ制御信号発生回路１０８
は、ライトカウンタ１０６、リードカウンタ１０７のカ
ウンタ値に基づいてＨＶ変換レジスタ制御信号を発生す
る。ＨＶ変換レジスタ１０９は、主走査方向順次の１６
ビットのデータを格納ＨＶ変換ライトレジスタＷＲ０〜
ＷＲ１５とＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５に
格納された１６×１６ビット分のデータを副走査方向順
次のデータに変換して読み出すＨＶ変換リードレジスタ
ＲＤ０〜ＲＤ１５で構成されている。
は、ライトカウンタ１０６、リードカウンタ１０７のカ
ウンタ値に基づいてＨＶ変換レジスタ制御信号を発生す
る。ＨＶ変換レジスタ１０９は、主走査方向順次の１６
ビットのデータを格納ＨＶ変換ライトレジスタＷＲ０〜
ＷＲ１５とＨＶ変換ライトレジスタＷＲ０〜ＷＲ１５に
格納された１６×１６ビット分のデータを副走査方向順
次のデータに変換して読み出すＨＶ変換リードレジスタ
ＲＤ０〜ＲＤ１５で構成されている。
【００５１】また、ＨＶ変換ライトレジスタＷＲ０〜Ｗ
Ｒ１５への書き込み許可信号はＨＶＷＥＯ＊〜ＨＶＷＥ
１５＊、ＨＶ変換リードレジスタＲＤ０〜ＲＤ１５の読
み出し信号はＨＶＯＥ０＊〜ＨＶＯＥ１５＊にそれぞれ
対応している。
Ｒ１５への書き込み許可信号はＨＶＷＥＯ＊〜ＨＶＷＥ
１５＊、ＨＶ変換リードレジスタＲＤ０〜ＲＤ１５の読
み出し信号はＨＶＯＥ０＊〜ＨＶＯＥ１５＊にそれぞれ
対応している。
【００５２】本実施例では、イメージバッファ４をＤＲ
ＡＭ１０５として２５６ｋワード×１６ビット（４Ｍビ
ット）構成のものを用い、＄Ｄ０００００番地から＄Ｄ
７ＦＦＦＦ番地（「＄」は１６進数を表す）までの領域
が割り当てられている。データ伸長が必要な場合は、入
力された画像データをＤＲＡＭ１０５に１ワードおきに
格納する。図３では＄Ｄ０００００番地から１ワードお
きに蓄えられている。
ＡＭ１０５として２５６ｋワード×１６ビット（４Ｍビ
ット）構成のものを用い、＄Ｄ０００００番地から＄Ｄ
７ＦＦＦＦ番地（「＄」は１６進数を表す）までの領域
が割り当てられている。データ伸長が必要な場合は、入
力された画像データをＤＲＡＭ１０５に１ワードおきに
格納する。図３では＄Ｄ０００００番地から１ワードお
きに蓄えられている。
【００５３】そして、ＨＶ変換すべき主走査方向順次の
データがＤＲＡＭ１０５に蓄えられてたところで、上記
のＨＶ変換回路が起動され、ＨＶ変換及び副走査方向へ
のデータ伸長が行われている。
データがＤＲＡＭ１０５に蓄えられてたところで、上記
のＨＶ変換回路が起動され、ＨＶ変換及び副走査方向へ
のデータ伸長が行われている。
【００５４】図２のＨＶＷＲＴＲＧ信号によりＨＶ変換
ライトレジスタＷＲ０〜ＷＲ１５へ主走査方向順次のデ
ータの書き込みを行うライトシーケンスを開始する。こ
のとき、ＨＶＷＲＴＲＧ信号によりＤＭＡスタートアド
レスレジスタ１０１からＤＭＡアドレスコントローラ１
０２にＤＭＡスタートアドレス（図３では＄Ｄ００００
０）がロードされ、ＤＭＡアドレスコントローラ１０２
はＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路１０３へ
ＤＭＡアドレスを出力する。
ライトレジスタＷＲ０〜ＷＲ１５へ主走査方向順次のデ
ータの書き込みを行うライトシーケンスを開始する。こ
のとき、ＨＶＷＲＴＲＧ信号によりＤＭＡスタートアド
レスレジスタ１０１からＤＭＡアドレスコントローラ１
０２にＤＭＡスタートアドレス（図３では＄Ｄ００００
０）がロードされ、ＤＭＡアドレスコントローラ１０２
はＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路１０３へ
ＤＭＡアドレスを出力する。
【００５５】ＤＲＡＭ制御信号発生回路１０４は、ＤＭ
Ａアドレスコントローラ１０２より与えられる所定のタ
イミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＯＥ＊信号
を、またＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路１
０３は与えられたＤＭＡアドレスを基にＲｏｗアドレ
ス、ＣｏｌｕｍｎアドレスをＤＲＡＭ１０５へ出力す
る。
Ａアドレスコントローラ１０２より与えられる所定のタ
イミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＯＥ＊信号
を、またＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路１
０３は与えられたＤＭＡアドレスを基にＲｏｗアドレ
ス、ＣｏｌｕｍｎアドレスをＤＲＡＭ１０５へ出力す
る。
【００５６】一方、ＤＭＡアドレスコントローラ１０２
はライトカウンタ１０６をインクリメントし、ＨＶ変換
レジスタ制御信号発生回路１０８はライトカウンタ１０
６の値により所定のＨＶ変換ライトレジスタの書き込み
許可信号ＨＶＷＥ＊をイネーブルにする。ＤＲＡＭ１０
５から出力されるデータは上記ＨＶＷＥ＊信号により所
定のＨＶ変換ライトレジスタに書き込まれる。
はライトカウンタ１０６をインクリメントし、ＨＶ変換
レジスタ制御信号発生回路１０８はライトカウンタ１０
６の値により所定のＨＶ変換ライトレジスタの書き込み
許可信号ＨＶＷＥ＊をイネーブルにする。ＤＲＡＭ１０
５から出力されるデータは上記ＨＶＷＥ＊信号により所
定のＨＶ変換ライトレジスタに書き込まれる。
【００５７】すなわち、ＤＲＡＭ１０５の＄Ｄ００００
０番地に格納されているデータ伸長すべき有効なデータ
を読み出し、ライトカウンタ１０６の値によりＨＶＷＥ
０＊、ＨＶＷＥ１＊を同時にイネーブルにすることでＨ
Ｖ変換ライトレジスタＷＲ０、ＷＲ１に同じデータを書
き込む。その後、ＤＭＡアドレスコントローラ１０２は
ＤＭＡアドレスをインクリメントし（図３では＄Ｄ００
００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃｏｌ
ｕｍｎアドレスデコード回路１０３へ出力する。また、
ライトカウンタ１０６をインクリメントする。
０番地に格納されているデータ伸長すべき有効なデータ
を読み出し、ライトカウンタ１０６の値によりＨＶＷＥ
０＊、ＨＶＷＥ１＊を同時にイネーブルにすることでＨ
Ｖ変換ライトレジスタＷＲ０、ＷＲ１に同じデータを書
き込む。その後、ＤＭＡアドレスコントローラ１０２は
ＤＭＡアドレスをインクリメントし（図３では＄Ｄ００
００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃｏｌ
ｕｍｎアドレスデコード回路１０３へ出力する。また、
ライトカウンタ１０６をインクリメントする。
【００５８】ここで、ＤＲＡＭ１０５の＄Ｄ００００２
番地に格納されているデータは有効なデータではないの
で、ＨＶＷＲ＊はすべてディセーブルにする。したがっ
て、ＤＲＡＭ１０５から出力されるデータはＨＶ変換ラ
イトレジスタに書き込まれない。このように、ＤＲＡＭ
１０５に格納されている有効なデータを読み出すとき
は、２つのＨＶＷＲ＊信号をイネーブルにして、ＤＲＡ
Ｍ１０５の読み出しデータをＨＶ変換ライトレジスタに
書き込み、ＤＲＡＭ１０５に格納されている有効でない
データを読み出すときは、ＨＶＷＲ＊信号をすべてディ
セーブルにしてＨＶ変換ライトレジスタにデータを書き
込まない。副走査方向へのデータ伸長は、この時２つの
ＨＶ変換ライトレジスタに同じデータを書き込むことで
実現している。
番地に格納されているデータは有効なデータではないの
で、ＨＶＷＲ＊はすべてディセーブルにする。したがっ
て、ＤＲＡＭ１０５から出力されるデータはＨＶ変換ラ
イトレジスタに書き込まれない。このように、ＤＲＡＭ
１０５に格納されている有効なデータを読み出すとき
は、２つのＨＶＷＲ＊信号をイネーブルにして、ＤＲＡ
Ｍ１０５の読み出しデータをＨＶ変換ライトレジスタに
書き込み、ＤＲＡＭ１０５に格納されている有効でない
データを読み出すときは、ＨＶＷＲ＊信号をすべてディ
セーブルにしてＨＶ変換ライトレジスタにデータを書き
込まない。副走査方向へのデータ伸長は、この時２つの
ＨＶ変換ライトレジスタに同じデータを書き込むことで
実現している。
【００５９】以上のような動作を繰り返し、ＨＶ変換ラ
イトレジスタＷＲ０〜ＷＲ１５に対して主走査方向順次
のデータの書き込みを行い、書き込みがすべて終了した
ところでＨＶＷＲＥＮＤ信号を発生してライトシーケン
スを終了する。
イトレジスタＷＲ０〜ＷＲ１５に対して主走査方向順次
のデータの書き込みを行い、書き込みがすべて終了した
ところでＨＶＷＲＥＮＤ信号を発生してライトシーケン
スを終了する。
【００６０】上記ライトシーケンスが終了した後、ＨＶ
ＲＤＴＲＧ信号によりＨＶ変換ライトレジスタＷＲ０〜
ＷＲ１５に格納された１６×１６ビット分のデータをＨ
Ｖ変換リードレジスタＲＤ０〜ＲＤ１５から副走査方向
順次のデータとして読み出すリードシーケンスを開始す
る。このとき、ＨＶＲＤＴＲＧ信号によりＤＭＡスター
トアドレスレジスタ１０１からＤＭＡアドレスコントロ
ーラ１０２にＤＭＡスタートアドレスがロードされ、Ｄ
ＭＡアドレスコントローラ１０２はＲｏｗ・Ｃｏｌｕｍ
ｎアドレスデコード回路１０３へＤＭＡアドレスを出力
する。
ＲＤＴＲＧ信号によりＨＶ変換ライトレジスタＷＲ０〜
ＷＲ１５に格納された１６×１６ビット分のデータをＨ
Ｖ変換リードレジスタＲＤ０〜ＲＤ１５から副走査方向
順次のデータとして読み出すリードシーケンスを開始す
る。このとき、ＨＶＲＤＴＲＧ信号によりＤＭＡスター
トアドレスレジスタ１０１からＤＭＡアドレスコントロ
ーラ１０２にＤＭＡスタートアドレスがロードされ、Ｄ
ＭＡアドレスコントローラ１０２はＲｏｗ・Ｃｏｌｕｍ
ｎアドレスデコード回路１０３へＤＭＡアドレスを出力
する。
【００６１】本例では、上記のライトシーケンスで主走
査方向順次のデータを読み出したＤＲＡＭ領域と同じ領
域ＨＶ変換後のデータを書き戻すようにしてある（図３
参照）ので、ここでのＤＭＡリードスタートアドレスは
ＤＭＡライトスタートアドレスに等しく、＄Ｄ００００
０である。
査方向順次のデータを読み出したＤＲＡＭ領域と同じ領
域ＨＶ変換後のデータを書き戻すようにしてある（図３
参照）ので、ここでのＤＭＡリードスタートアドレスは
ＤＭＡライトスタートアドレスに等しく、＄Ｄ００００
０である。
【００６２】ＤＲＡＭ制御信号発生回路１０４は、ＤＭ
Ａアドレスコントローラ１０２より与えられる所定のタ
イミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＵＷＥ＊、Ｌ
ＷＥ＊信号を、Ｒｏｗ・Ｃｏｌｕｍｎアドレスデコード
回路１０３は与えられたＤＭＡアドレスを基にＲｏｗア
ドレス、ＣｏｌｕｍｎアドレスをＤＲＡＭ８０５へ出力
する。
Ａアドレスコントローラ１０２より与えられる所定のタ
イミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＵＷＥ＊、Ｌ
ＷＥ＊信号を、Ｒｏｗ・Ｃｏｌｕｍｎアドレスデコード
回路１０３は与えられたＤＭＡアドレスを基にＲｏｗア
ドレス、ＣｏｌｕｍｎアドレスをＤＲＡＭ８０５へ出力
する。
【００６３】一方、ＤＭＡアドレスコントローラ１０２
はリードカウンタ１０６をインクリメントし、ＨＶ変換
レジスタ制御信号発生回路１０８はリードカウンタ１０
６の値により所定のＨＶ変換リードレジスタのデータ読
み出し信号ＨＶＯＥ＊をイネーブルにする。読み出し信
号ＨＶＯＥ＊により選択されたＨＶ変換リードレジスタ
から出力されるデータは、上記ＤＲＡＭ制御信号により
ＤＲＡＭ１０５に書き込まれる。
はリードカウンタ１０６をインクリメントし、ＨＶ変換
レジスタ制御信号発生回路１０８はリードカウンタ１０
６の値により所定のＨＶ変換リードレジスタのデータ読
み出し信号ＨＶＯＥ＊をイネーブルにする。読み出し信
号ＨＶＯＥ＊により選択されたＨＶ変換リードレジスタ
から出力されるデータは、上記ＤＲＡＭ制御信号により
ＤＲＡＭ１０５に書き込まれる。
【００６４】その後、ＤＭＡアドレスコントローラ１０
２はＤＭＡアドレスをインクリメントし（図３では＄Ｄ
００００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃ
ｏｌｕｍｎアドレスデコード回路１０３へ出力する。ま
た、リードカウンタ１０６をインクリメントし、カウン
タ値に応じたＨＶＯＥ＊信号をイネーブルにする。
２はＤＭＡアドレスをインクリメントし（図３では＄Ｄ
００００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃ
ｏｌｕｍｎアドレスデコード回路１０３へ出力する。ま
た、リードカウンタ１０６をインクリメントし、カウン
タ値に応じたＨＶＯＥ＊信号をイネーブルにする。
【００６５】このような動作を繰り返し、ＨＶ変換リー
ドレジスタＲＤ０〜ＲＤ１５から副走査方向順次に変換
されたデータの読み出しを行い、読み出しがすべて終了
したところでＨＶＲＤＥＮＤ信号を発生してリードシー
ケンスを終了する。また、リードシーケンスを終了した
ところでＤＭＡスタートアドレスレジスタ１０１に次の
ＨＶ変換ブロックのＤＭＡスタートアドレス（図３では
＄Ｄ０００２０）を書き込む。
ドレジスタＲＤ０〜ＲＤ１５から副走査方向順次に変換
されたデータの読み出しを行い、読み出しがすべて終了
したところでＨＶＲＤＥＮＤ信号を発生してリードシー
ケンスを終了する。また、リードシーケンスを終了した
ところでＤＭＡスタートアドレスレジスタ１０１に次の
ＨＶ変換ブロックのＤＭＡスタートアドレス（図３では
＄Ｄ０００２０）を書き込む。
【００６６】以上のようなライトシーケンスとリードシ
ーケンスの繰り返しにより、副走査方向へのデータ伸長
と主走査方向順次のデータを副走査順次のデータに変換
するＨＶ変換を同時に行うことを実現している。
ーケンスの繰り返しにより、副走査方向へのデータ伸長
と主走査方向順次のデータを副走査順次のデータに変換
するＨＶ変換を同時に行うことを実現している。
【００６７】したがって、従来のＨＶ変換回路の構成に
小規模の変更を加えることにより、入力されたデータに
対してデータ伸長が必要な場合、従来データ伸長単独で
行っていたところを副走査方向へのデータ伸長と主走査
方向順次のデータを副走査方向順次のデータに変換する
ＨＶ変換とを同時に行うことでデータの処理時間を短縮
し、トータル的な記録速度の向上に寄与する。
小規模の変更を加えることにより、入力されたデータに
対してデータ伸長が必要な場合、従来データ伸長単独で
行っていたところを副走査方向へのデータ伸長と主走査
方向順次のデータを副走査方向順次のデータに変換する
ＨＶ変換とを同時に行うことでデータの処理時間を短縮
し、トータル的な記録速度の向上に寄与する。
【００６８】なお、上記実施例ではデータ伸長に関して
副走査方向経２倍に伸長する形態を取っていたが、ＨＶ
変換前のデータをＤＲＡＭ１０５に格納する際にデータ
の配置の仕方や同時にデータを書き込むＨＶ変換ライト
レジスタの数を変更することで、４倍、８倍のデータ伸
長も容易に実現できる。また、ＨＶ変換前のデータを蓄
えるＤＲＡＭ領域とＨＶ変換後のデータを書き戻すＤＲ
ＡＭ領域は別の領域としてもよい。また、ＤＲＡＭ１０
５からのデータの読み出し及びデータの書き込みを高速
ページモードを用いて行うことで、データの処理時間を
更に短縮することができる。
副走査方向経２倍に伸長する形態を取っていたが、ＨＶ
変換前のデータをＤＲＡＭ１０５に格納する際にデータ
の配置の仕方や同時にデータを書き込むＨＶ変換ライト
レジスタの数を変更することで、４倍、８倍のデータ伸
長も容易に実現できる。また、ＨＶ変換前のデータを蓄
えるＤＲＡＭ領域とＨＶ変換後のデータを書き戻すＤＲ
ＡＭ領域は別の領域としてもよい。また、ＤＲＡＭ１０
５からのデータの読み出し及びデータの書き込みを高速
ページモードを用いて行うことで、データの処理時間を
更に短縮することができる。
【００６９】［他の実施例］上述の実施例においては、
ＤＲＡＭから読み出したデータを隣り合う複数のＨＶ変
換ライトレジスタに書き込むことで副走査方向へのデー
タ伸長を実現していたが、本実施例はＨＶ変換リードレ
ジスタからＨＶ変換されたデータを読み出すときに副走
査方向にデータを伸長するようにしている。
ＤＲＡＭから読み出したデータを隣り合う複数のＨＶ変
換ライトレジスタに書き込むことで副走査方向へのデー
タ伸長を実現していたが、本実施例はＨＶ変換リードレ
ジスタからＨＶ変換されたデータを読み出すときに副走
査方向にデータを伸長するようにしている。
【００７０】図５は本実施例におけるＨＶ変換回路の構
成示すブロック図である。また、図６は本実施例におけ
るＨＶ変換レジスタによるＨＶ変換動作の概略を示す
図、図７は本実施例におけるＤＭＡによりＨＶ変換リー
ドレジスタからのリードタイミングを示す図である。
成示すブロック図である。また、図６は本実施例におけ
るＨＶ変換レジスタによるＨＶ変換動作の概略を示す
図、図７は本実施例におけるＤＭＡによりＨＶ変換リー
ドレジスタからのリードタイミングを示す図である。
【００７１】図５の２０１〜２０９の符号は図２の１０
１〜１０９に対応しているので、ここでの説明は省略す
る。データ伸長回路２１０は、ＨＶ変換リードレジスタ
からデータを読み出し、ＤＲＡＭ２０５に書き戻すとき
に副走査方向にデータを伸長する。
１〜１０９に対応しているので、ここでの説明は省略す
る。データ伸長回路２１０は、ＨＶ変換リードレジスタ
からデータを読み出し、ＤＲＡＭ２０５に書き戻すとき
に副走査方向にデータを伸長する。
【００７２】本実施例では、入力された画像データ１６
ビット（主走査方向）×１６ビット（副走査方向）を図
１のＨＶ変換＋データ伸長回路６を通して１６ビット
（主走査方向）×３２ビット（副走査方向）に、すなわ
ち副走査方向に２倍に変換するものである。
ビット（主走査方向）×１６ビット（副走査方向）を図
１のＨＶ変換＋データ伸長回路６を通して１６ビット
（主走査方向）×３２ビット（副走査方向）に、すなわ
ち副走査方向に２倍に変換するものである。
【００７３】また本実施例では、イメージバッファ４を
ＤＲＡＭ２０５として２５６ｋワード×１６ビット（４
Ｍビット）構成のものを用い、ＭＰＵのアドレスバスの
アドレスバス上に＄Ｄ０００００番地から＄Ｄ７ＦＦＦ
Ｆ番地（「＄」は１６進数を表す）までの領域が割り当
てられている。データ伸長が必要な場合、入力された画
像データ１６×１６ビット分をＤＲＡＭ１１０５に格納
し、ＨＶ変換およびデータ伸長されたデータを書き戻す
ために１６×１６ビット分の領域を空けて、次のブロッ
クの有効データを蓄えるようにしている。
ＤＲＡＭ２０５として２５６ｋワード×１６ビット（４
Ｍビット）構成のものを用い、ＭＰＵのアドレスバスの
アドレスバス上に＄Ｄ０００００番地から＄Ｄ７ＦＦＦ
Ｆ番地（「＄」は１６進数を表す）までの領域が割り当
てられている。データ伸長が必要な場合、入力された画
像データ１６×１６ビット分をＤＲＡＭ１１０５に格納
し、ＨＶ変換およびデータ伸長されたデータを書き戻す
ために１６×１６ビット分の領域を空けて、次のブロッ
クの有効データを蓄えるようにしている。
【００７４】図６では＄Ｄ０００００番地から＄Ｄ００
０１Ｅ番地まで主走査方向順次の有効なデータが蓄えら
れ、＄Ｄ０００２０番地から＄Ｄ０００３Ｅまでを空け
て、次のブロックの有効データが＄Ｄ０００４０番地か
ら蓄えられている。ＨＶ変換すべき主走査方向順次のデ
ータがＤＲＡＭ２０５に蓄えられたところで、上記のＨ
Ｖ変換回路が起動され、ＨＶ変換および副走査方向への
データ伸長が行われる。
０１Ｅ番地まで主走査方向順次の有効なデータが蓄えら
れ、＄Ｄ０００２０番地から＄Ｄ０００３Ｅまでを空け
て、次のブロックの有効データが＄Ｄ０００４０番地か
ら蓄えられている。ＨＶ変換すべき主走査方向順次のデ
ータがＤＲＡＭ２０５に蓄えられたところで、上記のＨ
Ｖ変換回路が起動され、ＨＶ変換および副走査方向への
データ伸長が行われる。
【００７５】図５のＨＶＷＲＴＲＧ信号によりＨＶ変換
ライトレジスタＷＲ０〜ＷＲ１５へ主走査方向順次のデ
ータの書き込みを行うライトシーケンスを開始する。Ｈ
ＶＷＲＴＲＧ信号によりＤＭＡスタートアドレスレジス
タ２０１からＤＭＡアドレスコントローラ２０２にＤＭ
Ａスタートアドレス（図６では＄Ｄ０００００）がロー
ドされ、ＤＭＡアドレスコントローラ２０２はＲｏｗ・
Ｃｏｌｕｍｎアドレスデコード回路２０３へＤＭＡアド
レスを出力する。
ライトレジスタＷＲ０〜ＷＲ１５へ主走査方向順次のデ
ータの書き込みを行うライトシーケンスを開始する。Ｈ
ＶＷＲＴＲＧ信号によりＤＭＡスタートアドレスレジス
タ２０１からＤＭＡアドレスコントローラ２０２にＤＭ
Ａスタートアドレス（図６では＄Ｄ０００００）がロー
ドされ、ＤＭＡアドレスコントローラ２０２はＲｏｗ・
Ｃｏｌｕｍｎアドレスデコード回路２０３へＤＭＡアド
レスを出力する。
【００７６】ＤＲＡＭ制御信号発生回路２０４は、ＤＭ
Ａアドレスコントローラ２０２より与えられる所定のタ
イミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＯＥ＊信号を
またＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路２０３
は与えられたＤＭＡアドレスを基にＲｏｗアドレス、Ｃ
ｏｌｕｍｎアドレスをＤＲＡＭ２０５へ出力する。
Ａアドレスコントローラ２０２より与えられる所定のタ
イミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＯＥ＊信号を
またＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回路２０３
は与えられたＤＭＡアドレスを基にＲｏｗアドレス、Ｃ
ｏｌｕｍｎアドレスをＤＲＡＭ２０５へ出力する。
【００７７】一方、ＤＭＡアドレスコントローラ２０２
はライトカウンタ２０６をインクリメントし、ＨＶ変換
レジスタ制御信号発生回路２０８はライトカウンタ２０
６の値により所定のＨＶ変換ライトレジスタの書き込み
許可信号ＨＶＷＥ＊をイネーブルにする。ＤＲＡＭ２０
５から出力されるデータは上記のＨＶＷＥ＊信号により
所定のＨＶ変換ライトレジスタに書き込まれる。
はライトカウンタ２０６をインクリメントし、ＨＶ変換
レジスタ制御信号発生回路２０８はライトカウンタ２０
６の値により所定のＨＶ変換ライトレジスタの書き込み
許可信号ＨＶＷＥ＊をイネーブルにする。ＤＲＡＭ２０
５から出力されるデータは上記のＨＶＷＥ＊信号により
所定のＨＶ変換ライトレジスタに書き込まれる。
【００７８】その後、ＤＭＡアドレスコントローラ２０
２はＤＭＡアドレスをインリメントし（図６では＄Ｄ０
０００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃｌ
ｏｕｍｎアドレスデコード回路２０３へ出力する。ま
た、ライトカウンタ２０６をインクリメントする。
２はＤＭＡアドレスをインリメントし（図６では＄Ｄ０
０００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃｌ
ｏｕｍｎアドレスデコード回路２０３へ出力する。ま
た、ライトカウンタ２０６をインクリメントする。
【００７９】このような動作を繰り返し、ＨＶ変換ライ
トレジスタＷＲ０〜ＷＲ１５に対して主走査方向順次の
データ書き込みを行い、書き込みすべて終了したところ
でＨＶＷＲＥＮＤ信号を発生してライトシーケンスを終
了する。
トレジスタＷＲ０〜ＷＲ１５に対して主走査方向順次の
データ書き込みを行い、書き込みすべて終了したところ
でＨＶＷＲＥＮＤ信号を発生してライトシーケンスを終
了する。
【００８０】上記ライトシーケンスが終了した後、ＨＶ
ＲＤＴＲＧ信号によりＨＶ変換ライトレジスタＷＲ０〜
ＷＲ１５に格納された１６×１６ビット分のデータをＨ
Ｖ変換リードレジスタＲＤ０〜ＲＤ１５から副走査方向
順次のデータとして読み出すリードシーケンスを開始す
る。
ＲＤＴＲＧ信号によりＨＶ変換ライトレジスタＷＲ０〜
ＷＲ１５に格納された１６×１６ビット分のデータをＨ
Ｖ変換リードレジスタＲＤ０〜ＲＤ１５から副走査方向
順次のデータとして読み出すリードシーケンスを開始す
る。
【００８１】このとき、ＨＶＲＤＴＲＧ信号によりＤＭ
Ａスタートアドレスレジスタ２０１からＤＭＡアドレス
コントローラ２０２にＤＭＡスタートアドレスがロード
され、ＤＭＡアドレスコントローラ２０２はＲｏｗ・Ｃ
ｏｌｕｍｎアドレスデコード回路２０３へＤＭＡアドレ
スを出力する。
Ａスタートアドレスレジスタ２０１からＤＭＡアドレス
コントローラ２０２にＤＭＡスタートアドレスがロード
され、ＤＭＡアドレスコントローラ２０２はＲｏｗ・Ｃ
ｏｌｕｍｎアドレスデコード回路２０３へＤＭＡアドレ
スを出力する。
【００８２】本実施例では、上記のライトシーケンスで
主走査方向順次のデータを読み出したＤＲＡＭ領域と同
じ領域にＨＶ変換後のデータを書き戻すようにしている
（図６参照）ので、ここでのＤＭＡリードスタートアド
レスはＤＭＡライトスタートアドレスに等しく、＄Ｄ０
００００である。
主走査方向順次のデータを読み出したＤＲＡＭ領域と同
じ領域にＨＶ変換後のデータを書き戻すようにしている
（図６参照）ので、ここでのＤＭＡリードスタートアド
レスはＤＭＡライトスタートアドレスに等しく、＄Ｄ０
００００である。
【００８３】ＤＲＡＭ制御信号発生回路２０４は、ＤＭ
Ａアドレスコントローラ２０２より与えられる所定のタ
イミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＵＷＥ＊、Ｌ
ＷＥ＊信号を、Ｒｏｗ・Ｃｏｌｕｍｎアドレスデコード
回路２０３は与えられたＤＭＡアドレスを基にＲｏｗア
ドレス、ＣｏｌｕｍｎアドレスをＤＲＡＭ２０５へ出力
する。
Ａアドレスコントローラ２０２より与えられる所定のタ
イミング信号を基にＲＡＳ＊、ＣＡＳ＊、ＵＷＥ＊、Ｌ
ＷＥ＊信号を、Ｒｏｗ・Ｃｏｌｕｍｎアドレスデコード
回路２０３は与えられたＤＭＡアドレスを基にＲｏｗア
ドレス、ＣｏｌｕｍｎアドレスをＤＲＡＭ２０５へ出力
する。
【００８４】一方、ＤＭＡアドレスコントローラ２０２
はリードカウンタ２０６をインクリメントし、ＨＶ変換
レジスタ制御信号発生回路２０８はリードカウンタ２０
６の値により所定のＨＶ変換リードレジスタのデータ読
み出し信号ＨＶＯＥ＊をイネーブルにする。
はリードカウンタ２０６をインクリメントし、ＨＶ変換
レジスタ制御信号発生回路２０８はリードカウンタ２０
６の値により所定のＨＶ変換リードレジスタのデータ読
み出し信号ＨＶＯＥ＊をイネーブルにする。
【００８５】すなわち、まずＨＶＯＥ０＊をイネーブル
にし、ＨＶ変化リードレジスタＲＤ０からデータを読み
出し、上位８ビットと下位８ビットに分けてラッチす
る。そして、それぞれラッチしたデータを２倍に伸長
し、１６ビットデータとする。上位のデータと下位のデ
ータはＵＰ／ＬＯ＊信号によりセレクとされてＤＲＡＭ
２０５へ出力される。
にし、ＨＶ変化リードレジスタＲＤ０からデータを読み
出し、上位８ビットと下位８ビットに分けてラッチす
る。そして、それぞれラッチしたデータを２倍に伸長
し、１６ビットデータとする。上位のデータと下位のデ
ータはＵＰ／ＬＯ＊信号によりセレクとされてＤＲＡＭ
２０５へ出力される。
【００８６】したがって、まずＵＰ／ＬＯ＊信号をＨに
してＨＶ変換レジスタＲＤ０の上位のデータのセレクト
し、ＤＲＡＭ２０５の＄Ｄ０００００番地にデータを書
き込む。その後、ＤＭＡアドレスコントローラ２０２は
ＤＭＡアドレスをインクリメントし（図６では＄Ｄ００
００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃｏｌ
ｕｍｎアドレスデコード回路２０３へ出力する。
してＨＶ変換レジスタＲＤ０の上位のデータのセレクト
し、ＤＲＡＭ２０５の＄Ｄ０００００番地にデータを書
き込む。その後、ＤＭＡアドレスコントローラ２０２は
ＤＭＡアドレスをインクリメントし（図６では＄Ｄ００
００２になる）、次のＤＭＡアドレスをＲｏｗ・Ｃｏｌ
ｕｍｎアドレスデコード回路２０３へ出力する。
【００８７】しかし、リードカウンタ２０６はインクリ
メントせず、ＨＶＯＥ０＊をイネーブルにしたままにす
る。ここで、ＵＰ／ＬＯ＊信号をローにしてＨＶ変換リ
ードレジスタＲＤ０の下位のデータのセレクトし、ＤＲ
ＡＭ２０５の＄Ｄ００００２番地にデータを書き込む。
ＲＤ０のデータの書き込みが終ったところで、ＤＭＡア
ドレスコントローラ２０２はＤＭＡアドレスをインクリ
メントし（図６では＄Ｄ００００４になる）、次のＤＭ
ＡアドレスをＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回
路１１０３へ出力する。また、リードカウンタ２０６を
インクリメントし、ＨＶＯＥ１＊信号をイネーブルにす
る。ＨＶ変換リードレジスタＲＤ１のデータについてＲ
Ｄ０と同様の動作を行う。
メントせず、ＨＶＯＥ０＊をイネーブルにしたままにす
る。ここで、ＵＰ／ＬＯ＊信号をローにしてＨＶ変換リ
ードレジスタＲＤ０の下位のデータのセレクトし、ＤＲ
ＡＭ２０５の＄Ｄ００００２番地にデータを書き込む。
ＲＤ０のデータの書き込みが終ったところで、ＤＭＡア
ドレスコントローラ２０２はＤＭＡアドレスをインクリ
メントし（図６では＄Ｄ００００４になる）、次のＤＭ
ＡアドレスをＲｏｗ・Ｃｏｌｕｍｎアドレスデコード回
路１１０３へ出力する。また、リードカウンタ２０６を
インクリメントし、ＨＶＯＥ１＊信号をイネーブルにす
る。ＨＶ変換リードレジスタＲＤ１のデータについてＲ
Ｄ０と同様の動作を行う。
【００８８】このような動作を繰り返し、ＨＶ変換リー
ドレジスタＲＤ０〜ＲＤ１５から副走査方向順次に変換
されたデータの読み出しを行い、読み出しがすべて終了
したところでＨＶＲＤＥＮＤ信号を発生してリードシー
ケンスを終了する。また、リードシーケンスを終了した
ところでＤＭＡスタートアドレスレジスタ２０１に次の
ＨＶ変換ブロックのＤＭＡスタートアドレス図６では＄
Ｄ０００４０）を書き込む。このように本実施例におい
ては、ＨＶ変換リードレジスタからＨＶ変換後のデータ
を読み出すときに副走査のデータを伸長を行っている。
したがって、以上のようなライトシーケンスとリードシ
ーケンスの繰り返しにより副走査方向へのデータ伸長と
主走査方向順次のデータを副走査順次のデータに変換す
るＨＶ変換を同時に行うことを実現している。
ドレジスタＲＤ０〜ＲＤ１５から副走査方向順次に変換
されたデータの読み出しを行い、読み出しがすべて終了
したところでＨＶＲＤＥＮＤ信号を発生してリードシー
ケンスを終了する。また、リードシーケンスを終了した
ところでＤＭＡスタートアドレスレジスタ２０１に次の
ＨＶ変換ブロックのＤＭＡスタートアドレス図６では＄
Ｄ０００４０）を書き込む。このように本実施例におい
ては、ＨＶ変換リードレジスタからＨＶ変換後のデータ
を読み出すときに副走査のデータを伸長を行っている。
したがって、以上のようなライトシーケンスとリードシ
ーケンスの繰り返しにより副走査方向へのデータ伸長と
主走査方向順次のデータを副走査順次のデータに変換す
るＨＶ変換を同時に行うことを実現している。
【００８９】
【発明の効果】以上説明したように、本発明によれば、
副走査方向に複数の記録素子を有する記録ヘッドを走査
して記録媒体に画像を形成するシリアルスキャン型の記
録装置において、従来のＨＶ変換回路の構成に小規模の
変更を加えることにより、入力されたデータに対してデ
ータ伸長を行う場合、副走査方向へのデータ伸長と主走
査方向順次のデータを副走査方向順次のデータに変換す
るＨＶ変換とを同時に行うことで、データの処理時間を
大幅に短縮でき、高速の印字を行うことができる。
副走査方向に複数の記録素子を有する記録ヘッドを走査
して記録媒体に画像を形成するシリアルスキャン型の記
録装置において、従来のＨＶ変換回路の構成に小規模の
変更を加えることにより、入力されたデータに対してデ
ータ伸長を行う場合、副走査方向へのデータ伸長と主走
査方向順次のデータを副走査方向順次のデータに変換す
るＨＶ変換とを同時に行うことで、データの処理時間を
大幅に短縮でき、高速の印字を行うことができる。
【図１】 本発明におけるデータ伸長とＨＶ変換とを同
時に行う回路の構成を示すブロック図
時に行う回路の構成を示すブロック図
【図２】 本発明の一実施例におけるＤＭＡによってＨ
Ｖ変換を行う場合のＨＶ変換回路の構成を示すブロック
図
Ｖ変換を行う場合のＨＶ変換回路の構成を示すブロック
図
【図３】 本発明の一実施例におけるＨＶ変換レジスタ
によるＨＶ変換動作の概略を示す説明図
によるＨＶ変換動作の概略を示す説明図
【図４】 本発明の一実施例におけるＤＭＡによりＨＶ
変換ライトレジスタへのライトタイミングを示す図
変換ライトレジスタへのライトタイミングを示す図
【図５】 本発明の他の実施例におけるＨＶ変換回路の
構成を示すブロック図
構成を示すブロック図
【図６】 本発明の他の実施例におけるＨＶ変換レジス
タによるＨＶ変換動作の概略を示す説明図
タによるＨＶ変換動作の概略を示す説明図
【図７】 本発明の他の実施例におけるＤＭＡによるＨ
Ｖ変換リードレジスタからのリードタミングを示す図
Ｖ変換リードレジスタからのリードタミングを示す図
【図８】 従来のＨＶ変換前またはＨＶ変換後にデータ
伸長を行う回路の構成を示すブロック図
伸長を行う回路の構成を示すブロック図
【図９】 従来のＭＰＵが介在してＨＶ変換を行う場合
のＨＶ変換回路の構成を示すブロック図
のＨＶ変換回路の構成を示すブロック図
【図１０】 従来のＤＭＡによってＨＶ変換を行う場合
のＨＶ変換回路の構成を示すブロック図
のＨＶ変換回路の構成を示すブロック図
【図１１】 ＨＶ変換レジスタによるＨＶ変換動作の概
略を示す説明図
略を示す説明図
【図１２】 従来のＤＭＡによるＨＶ変換ライトレジス
タへのライトタイミングを示す図
タへのライトタイミングを示す図
【図１３】 ＤＭＡによるＨＶ変換リードレジスタのリ
ードタイミングを示す図
ードタイミングを示す図
１ インターフェイス ２ メモリ ３ 受信バッファ ４ イメージハッファ ５ ゲートアレイ ６ ＨＶ変換回路＋データ伸長回路 ７ 印字データ処理回路 ８ 記録ヘッド １０１ ＤＭＡスタートアドレスレジスタ １０２ ＤＭＡアドレスコントローラ １０３ Ｒｏｗ、Ｃｏｌｕｍｎアドレスデコード回路 １０４ ＤＲＡＭ制御信号発生回路 １０５ ＤＲＡＭ １０６ ライトカウンタ １０７ リードカウンタ １０８ ＨＶ変換レジスタ制御信号発生回路 ２０１ ＤＭＡスタートアドレスレジスタ ２０２ ＤＭＡアドレスコントローラ ２０３ Ｒｏｗ、Ｃｏｌｕｍｎアドレスデコード回路 ２０４ ＤＲＡＭ制御信号発生回路 ２０５ ＤＲＡＭ ２０６ ライトカウンタ ２０７ リードカウンタ ２０８ ＨＶ変換レジスタ制御信号発生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塚田 伸幸 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (7)
- 【請求項１】 記録媒体の搬送方向である副走査方向に
配列された複数の記録素子を有する記録ヘッドを前記搬
送方向とは垂直の方向である主走査方向に走査してデー
タを記録するシリアルスキャン型の記録装置であって、
入力された主走査方向順次のデータを副走査方向順次の
データに変換する画像変換回路と、入力された主走査方
向順次のデータおよび前記変換回路によって副走査方向
順次に変換されたデータを蓄えるメモリ手段と、該メモ
リ手段に蓄えられた主走査方向順次のデータの一部を読
み出して一時格納する書き込みレジスタ群と、該書き込
みレジスタ群に保持されている画像データを９０°回転
して読み出しを行う読み出しレジスタ群と、該書き込み
レジスタ群および読み出しレジスタ群に対する書き込み
信号と読み出し信号を発生する制御信号発生回路と、前
記書き込みレジスタ群のうち複数のレジスタに同時にデ
ータを書き込む書き込み信号発生回路とを備え、前記制
御信号発生回路の信号により前記書き込みレジスタ群と
前記読み出しレジスタ群に読み書きし、主走査方向順次
の画像データを副走査方向順次の画像データに変換する
と同時に副走査方向へのデータ伸長を行うことを特徴と
する記録装置。 - 【請求項２】 前記書き込み信号発生回路の書き込み信
号により、前記書き込みレジスタ群のうち隣り合う複数
のレジスタに同時にデータを書き込むと同時に副走査方
向へのデータ伸長を行うことを特徴とする請求項１に記
載の記録装置。 - 【請求項３】 前記書き込みレジスタ群および前記読み
出しレジスタ群は所定サイズの２次元マトリクス構造の
画素マトリクスであって、該マトリクス毎に画像データ
変換を行うことを特徴とする請求項２に記載の記録装
置。 - 【請求項４】 記録媒体の搬送方向である副走査方向に
配列された複数の記録素子を有する記録ヘッドを前記搬
送方向とは垂直の方向である主走査方向に走査してデー
タを記録するシリアルスキャン型の記録装置であって、
入力された主走査方向順次のデータを副走査方向順次の
データに変換する画像変換回路と、入力された主走査方
向順次のデータおよび前記変換回路によって副走査方向
順次に変換されたデータを蓄えるメモリ手段と、該メモ
リ手段に蓄えられた主走査方向順次のデータの一部を読
み出して一時格納する書き込みレジスタ群と、該書き込
みレジスタ群に保持されている画像データを９０°回転
して読み出しを行う読み出しレジスタ群と、該書き込み
レジスタ群および読み出しレジスタ群に対する書き込み
信号と読み出し信号を発生する制御信号発生回路と、前
記読み出しレジスタ群からの読み出しデータを副走査方
向に伸長するデータ伸長回路と、前記メモリ手段に書き
込む画像データを選択するデータセレクタとを備え、前
記制御信号発生回路の信号により前記書き込みレジスタ
群と前記読み出しレジスタ群に読み書きし、主走査方向
順次の画像データを副走査方向順次の画像データに変換
すると同時に副走査方向へのデータの伸長を行うことを
特徴とする記録装置。 - 【請求項５】 前記読み出しレジスタ群からデータを読
み出すと同時に副走査方向へのデータ伸長を行うことを
特徴とする請求項４に記載の記録装置。 - 【請求項６】 前記データセレクタは副走査方向に伸長
を行った画像データの上位データまたは下位データを選
択するデータセレクタであることを特徴とする請求項５
に記載の記録装置。 - 【請求項７】 前記書き込みレジスタ群および前記読み
出しレジスタ群は所定サイズの２次元マトリクス構造の
画素マトリクスであって、該マトリクス毎に画像データ
変換を行うことを特徴とする請求項６に記載の記録装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP96698A JP3706726B2 (ja) | 1998-01-06 | 1998-01-06 | 記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP96698A JP3706726B2 (ja) | 1998-01-06 | 1998-01-06 | 記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11192752A true JPH11192752A (ja) | 1999-07-21 |
| JP3706726B2 JP3706726B2 (ja) | 2005-10-19 |
Family
ID=11488386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP96698A Expired - Fee Related JP3706726B2 (ja) | 1998-01-06 | 1998-01-06 | 記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3706726B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006218765A (ja) * | 2005-02-10 | 2006-08-24 | Seiko Epson Corp | 印刷装置及び印刷方法 |
-
1998
- 1998-01-06 JP JP96698A patent/JP3706726B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006218765A (ja) * | 2005-02-10 | 2006-08-24 | Seiko Epson Corp | 印刷装置及び印刷方法 |
| JP4595578B2 (ja) * | 2005-02-10 | 2010-12-08 | セイコーエプソン株式会社 | 印刷装置及び印刷方法 |
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| Publication number | Publication date |
|---|---|
| JP3706726B2 (ja) | 2005-10-19 |
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