JP2002007206A - メモリ制御装置及び画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 同一複数の入力ライン及び出力ラインを有
し、バーストモードを有するメモリを、有効ラインの数
を入出力データ量に応じて変更して用いる際のアクセス
制御を行うメモリ制御装置において、入出力データ量の
変動が生じてもアクセス時間の遅延を生じないメモリ制
御装置を提供すること。 【解決手段】 メモリにアクセスするアドレスのインク
リメント数を、データの入出力ライン数と同数にしてア
ドレスを生成して、入出力データ量に応じて、メモリの
所定アドレス領域におけるアドレスの使用間隔が変わる
ようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばデジタル複
写機やプリンタ等の画像処理装置において、画像データ
を一時記憶するページメモリ等のメモリに対するインタ
ーフェース制御を行なうメモリ制御装置及びそれを用い
た画像処理装置に関する。

【０００２】

【従来の技術】デジタル複写機やプリンタにおいて、レ
ーザーやＬＥＤ等の書き込み素子を駆動する為の駆動手
段の動作タイミングと、スキャナーあるいはプリントサ
ーバーからの画像データの送出タイミングとのバッファ
手段として、画像データを一時記憶する為にページメモ
リが利用されている。

【０００３】このページメモリとしてはＤＲＡＭが一般
的に利用され、なかでもＳＤＲＡＭ（シンクロナスＤＲ
ＡＭ）は、クロック同期による耐ノイズ性はもとより、
特に１コマンドで連続した複数アドレスにアクセスでき
るバーストモードを備えていることにより、ページメモ
リに適している。

【０００４】即ち、バーストモードを利用した場合、複
数の入力ラインから同時に送出されてくる複数ラインの
入力画像データを所定画素数ずつパラレル変換して、バ
ーストモードで順に指定されるアドレスに格納し、複数
ラインの記憶動作が可能となる。

【０００５】このようなバーストモードを利用して、複
数ラインのうち何本を有効ラインにするかによって、副
走査方向に対する画素密度（画素精細度）が異なる画像
データをＳＤＲＡＭに対してアクセスする装置がある。
即ち、その装置が２ライン構成であるとすると、副走査
方向の画素密度が１２００ＤＰＩと６００ＤＰＩの２種
類の画素密度の画像データを入力する際、１２００ＤＰ
Ｉ画像に対しては２ラインずつ入力し、６００ＤＰＩ画
像に対しては、１ラインずつ片ライン入力だけ有効ライ
ンとすれば、画素密度に応じたアクセスが可能となる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ようなＳＤＲＡＭを用いた画像データのアクセスにおい
て、副走査方行の画素密度が異なる画像データを記憶す
る場合、例えば、既に記憶済みの低い画素密度の画像デ
ータが連続したアドレスに隙間無く格納されている状態
で、低い画素密度の画像データと同じ先頭アドレスの設
定で、高い画素密度の画像データを書き込もうとする
と、高い画素密度の画像データの書き込みアドレスの方
が、低い画素密度の画像データの読み出しアドレスに対
して、密度の倍率分速くインクリメントしていく為、高
い画素密度の画像データの書き込みアドレスが、低い画
素密度の画像データの読み出しアドレスに追いついて、
読み出す前の低い画素密度の画像データを上書きしない
ような処置を施さなくてはならない。例えば、高い画素
密度の画像データの書き込みタイミングを低い画素密度
の画像データの読み出しタイミングに対して遅らせた
り、あるいは、高い画素密度の画像データの書き込みの
先頭アドレスの設定を低い画素密度の画像データの書き
込みの先頭アドレスに対してずらすといった対策をしな
ければならない。

【０００７】これにより、書き込みタイミングの遅延に
よる画像データのアクセススピードの低下による画像形
成スピードの低下や画素密度に応じて先頭アドレスの設
定を代える手段が必要となってしまう。

【０００８】本発明はこのような従来技術の問題点に鑑
みなされたものであり、その目的は、同一複数の入力ラ
イン及び出力ラインを有し、バーストモードを有するメ
モリを、有効ラインの数を入出力データ量に応じて変更
して用いる際のアクセス制御を行うメモリ制御装置にお
いて、入出力データ量の変動が生じてもアクセス時間の
遅延を生じないメモリ制御装置を提供することにある。

【０００９】また、本発明の別の目的は、同一複数の入
力ライン及び出力ラインを有し、バーストモードを有す
るメモリを、有効ラインの数を入出力データ量に応じて
変更して用いる際のアクセス制御を行うメモリ制御装置
において、入出力データ量の変動が生じてもアクセス時
間の遅延を生じないメモリ制御装置を用いた画像処理装
置を提供することにある。

【００１０】

【課題を解決するための手段】すなわち、本発明の要旨
は、同一複数の入力ライン及び出力ラインを有し、１コ
マンドによって、同一複数分のアドレスに対してアクセ
ス可能なモードを有するメモリのアクセス制御を行うメ
モリ制御装置であって、入力ライン及び出力のうち、有
効ラインとして使用するものの数を単位時間当たりの入
力／出力データ量に応じて変更する手段と、メモリの読
み出し／書き込みアドレスを、同一複数に等しい増分で
インクリメントするアドレス生成手段とを有することを
特徴とするメモリ制御装置に存する。

【００１１】また、本発明の別の要旨は、複数の入力ラ
インと、この入力ラインと同数の出力ラインとを有し、
１回のライトコマンドにより複数ライン数分のデータを
連続した複数ライン数分のアドレスに書込み可能で、且
つ１回のリードコマンドにより複数のライン数分のデー
タを連続した複数のライン数分のアドレスから読み出し
可能なモードを有するメモリを制御するメモリ制御装置
において、メモリの書き込みアドレスデータを複数の入
力ライン数と同数分インクリメントするライトアドレス
生成部と、メモリの読み出しアドレスデータを複数の入
力ライン数と同数分インクリメントするリードアドレス
生成部と、複数の入力ラインと同数で、これら複数の入
力ラインからの入力データをシリアル／パラレル変換す
るレジスタを有し、パラレル変換された入力ラインと同
数のデータをメモリの連続したアドレスへの書き込みタ
イミングに合わせて各々切り替えて出力するシリアル／
パラレル変換部と、複数の出力ラインと同数で、メモリ
からの連続したアドレスのデータ読み出しタイミングに
合わせて切り替えられてデータラッチを行なうレジスタ
を有し、これらのレジスタにラッチされたデータをパラ
レル／シリアル変換して、複数の出力ラインに其々のシ
リアルデータを送出するパラレル／シリアル変換部とを
備えたことを特徴とするメモリ制御装置に存する。

【００１２】また、本発明の別の要旨は、２つの入力ラ
インと、２つの出力ラインとを有し、１回のライトコマ
ンドにより、２つのデータを連続した２つのアドレスに
書込み可能で、且つ１回のリードコマンドにより、２つ
のデータを連続した２つのアドレスから読み出し可能な
モードを有するメモリを制御するメモリ制御装置におい
て、メモリの書き込みアドレスデータを２インクリメン
トするライトアドレス生成部と、メモリの読み出しアド
レスデータを２インクリメントするリードアドレス生成
部と、２つの入力ラインからの入力データをシリアル／
パラレル変換する２つのレジスタを有し、パラレル変換
された２つのデータをメモリの連続したアドレスへの書
き込みタイミングに合わせて各々切り替えて出力するシ
リアル／パラレル変換部と、メモリからの連続したアド
レスのデータ読み出しタイミングに合わせて切り替えら
れてデータラッチを行なう２つのレジスタを有し、これ
らのレジスタにラッチされたデータをパラレル／シリア
ル変換して、２つの出力ラインにシリアル変換されたデ
ータを送出するパラレル／シリアル変換部とを備えたこ
とを特徴とするメモリ制御装置に存する。

【００１３】また、本発明の別の要旨は、２つの入力ラ
インと、２つの出力ラインとを有し、１回のライトコマ
ンドにより、２つのデータを連続した２つのアドレスに
書込み可能で、且つ１回のリードコマンドにより、２つ
のデータを連続した２つのアドレスから読み出し可能な
モードを有するメモリを制御するメモリ制御装置におい
て、メモリの書き込みアドレスデータを２インクリメン
トするライトアドレス生成部と、メモリの読み出しアド
レスデータを２インクリメントするリードアドレス生成
部と、２つの入力ラインからの隣接した２ライン又は、
１つの有効ラインと１つの無効ラインの計２ラインの入
力データをシリアル／パラレル変換する２つのレジスタ
を有し、シリアル／パラレル変換された２つの入力デー
タをメモリの連続したアドレスへの書き込みタイミング
に合わせて各々切り替えて出力するシリアル／パラレル
変換部と、メモリから出力される連続したアドレスのデ
ータが、隣接した２ラインのデータの場合は、読み出し
タイミングに合わせて切り替えられてデータラッチを行
ない、メモリから出力される連続したアドレスのデータ
が、１つが有効データで１つが無効データの場合は、有
効データのみのラッチをおこなう２つのレジスタを持
ち、これらのレジスタにラッチされたデータをパラレル
／シリアル変換して、２つの出力ラインにシリアル変換
されたシリアルデータを送出するパラレル／シリアル変
換部とを備えたことを特徴とするメモリ制御装置に存す
る。

【００１４】また、本発明の別の要旨は、２つの入力ラ
インと、２つの出力ラインとを有し、１回のライトコマ
ンドにより、２つのデータを連続した２つのアドレスに
書込み可能で、且つ１回のリードコマンドにより、２つ
のデータを連続した２つのアドレスから読み出し可能な
モードを有するメモリを制御するメモリ制御装置におい
て、メモリの書き込みアドレスデータを２インクリメン
トするライトアドレス生成部と、メモリの読み出しアド
レスデータを２インクリメントするリードアドレス生成
部と、２つの入力ラインから隣接した２ラインのデータ
が入力される場合は、各々のラインをシリアル／パラレ
ル変換し、２つの入力ラインのうち１つラインからは有
効データが入力され、もう１つのラインからは無効デー
タが入力される場合は、無効データを有効データに置換
し、有効データのみをシリアル／パラレル変換する２つ
のレジスタを有し、シリアル／パラレル変換された２つ
の入力データをメモリの連続したアドレスへの書き込み
タイミングに合わせて各々切り替えて出力するシリアル
／パラレル変換部と、メモリからの連続したアドレスの
データ読み出しタイミングに合わせて切り替えられてデ
ータラッチを行なう２つのレジスタを有し、これらのレ
ジスタにラッチされたデータをパラレル／シリアル変換
して、２つの出力ラインにシリアル変換されたデータを
送出するパラレル／シリアル変換部とを備えたことを特
徴とするメモリ制御装置に存する。

【００１５】また、本発明の別の要旨は、２つの入力ラ
インと、２つの出力ラインとを有し、１回のライトコマ
ンドにより、２つのデータを連続した２つのアドレスに
書込み可能で、且つ１回のリードコマンドにより、２つ
のデータを連続した２つのアドレスから読み出し可能な
モードを有するメモリを制御するメモリ制御装置におい
て、メモリの書き込みアドレスデータを２インクリメン
トするライトアドレス生成部と、メモリの読み出しアド
レスデータを２インクリメントするリードアドレス生成
部と、２つの入力ラインから隣接した２ラインのデータ
が入力される場合は、各々のラインをシリアル／パラレ
ル変換し、２つの入力ラインのうち１つラインからは有
効データが入力され、もう１つのラインからは無効デー
タが入力される場合は、シリアル／パラレル変換された
２つのデータのうち有効データのパラレルデータのみを
メモリの連続したアドレスへの書き込みタイミングに合
わせて連続して出力するシリアル／パラレル変換部と、
メモリからの連続したアドレスのデータ読み出しタイミ
ングに合わせて切り替えられてデータラッチを行なう２
つのレジスタを有し、これらのレジスタにラッチされた
データをパラレル／シリアル変換して、２つの出力ライ
ンにシリアル変換されたデータを送出するパラレル／シ
リアル変換部とを備えたことを特徴とするメモリ制御装
置に存する。

【００１６】また、本発明の別の要旨は、本発明のメモ
リ制御装置を用いた画像処理装置に存する。

【００１７】

【発明の実施の形態】［第１の実施形態］以下、図面を
参照して本発明の実施形態を説明する。図１は、本実施
形態に係るＳＤＲＡＭ制御装置（以下、単にシステムと
呼ぶ）の構成を示す。本実施形態においては、カラー画
像形成用のＹ（イエロー）、Ｍ（マゼンタ）、Ｃ（シア
ン）、ＢＫ（ブラック）４色のトナーに対応する印字パ
ターンを、書き込み素子を駆動して感光体に形成する為
に２値化された画像データのアクセスを例にとって説明
する。

【００１８】また、本実施形態におけるシステムは、各
色毎に２本の入力ラインを持ち、副走査方向の画素密度
が高い場合は、偶数ライン（０ライン）、奇数ライン
（１ライン）双方から画像データが入力され、画素密度
が低い場合は、偶数ラインのみから有効な画像データが
入力されてくるものとする。即ち、低密度画素と高密度
画素との画素密度比（倍率）は２倍となる。

【００１９】又、図中のＳＤＲＡＭ１１の容量は、６４
Ｍｂｙｔｅ（１Ｍｂｙｔｅ＝１０２４Ｋｂｙｔｅ、１Ｋ
ｂｙｔｅ＝１０２４ｂｉｔ）とする。従って、１ワード
６４ビット換算で、８３８８６０８（０ｈ〜７ＦＦＦＦ
Ｆｈ）個のアドレスを有する。又、ＳＤＲＡＭのバース
ト長（１コマンドにつき連続して設定されるアドレス
数）は、２に設定されているものとする。さらに、説明
の中の各ブロックは、ＳＤＲＡＭとシステム間の双方向
バッファ以外は、全てシステムクロックラインが接続さ
れているものとする。

【００２０】（構成）図１において、１は時分割制御部
で、リセット解除のシステムの状態の時間帯を分割制御
するブロックであり、６ビットのカウンタを内蔵し、リ
セット解除後、そのカウンタがシステムクロックの立ち
上がりに同期してインクリメントしていき０〜６３のカ
ウントを繰り返す。このカウンタの上位３ビットが信号
ＳＴＥＰとして、又、下位３ビットが信号Ｔとして出力
される。従って、ＳＴＥＰは、８クロック幅の０〜７の
カウントを繰り返し、Ｔはクロックに同期して０〜７の
カウントを繰り返す。

【００２１】２はモード制御部で、時分割制御部１の信
号ＳＴＥＰに基づいて、ＳＤＲＡＭ１１に対するＹ、
Ｍ、Ｃ、ＢＫ各色の読み出しのリクエスト信号であるＹ
ＲＥＱ、ＭＲＥＱ、ＣＲＥＱ、ＢＫＲＥＱおよび、イネ
ーブル信号生成部３からの書き込みイネーブル信号ＷＥ
Ｎに従って、システムの状態を決定し、４ビットの信号
ＭＯＤＥを出力する。

【００２２】３はイネーブル信号生成部で、ＨＳＹＮＣ
（水平同期信号）とＶＥＮ（画像イネーブル）に従っ
て、シリアル／パラレル変換のイネーブル信号ＳＰＥＮ
及びＷＥＮを出力する。又、ＹＲＥＱ、ＭＲＥＱ、ＣＲ
ＥＱ、ＢＫＲＥＱに従ってＳＤＲＡＭ１１から読み出さ
れた各色のパラレルデータに対するラッチイネーブル
と、それらのデータをシリアル変換する際のカウンタの
リセットを行なうＹＰＳＥＮ＿Ｌ、ＭＰＳＥＮ＿Ｌ、Ｃ
ＰＳＥＮ＿Ｌ、ＢＫＰＳＥＮ＿Ｌ、ＹＰＳＥＮ＿Ｈ、Ｍ
ＰＳＥＮ＿Ｈ、ＣＰＳＥＮ＿Ｈ、ＢＫＰＳＥＮ＿Ｈを出
力する。

【００２３】４は各色の書き込みアドレスを生成するラ
イトアドレス生成部で、ＣＰＵ（図示していない）から
のライン入力によって設定されるスタートアドレスを先
頭アドレスとして、２ずつインクリメントしていく２６
ビットの書き込みアドレスを生成する。

【００２４】５は各色の読み出しアドレスを生成するリ
ードアドレス生成部で、ライトアドレス生成部４と同様
に図示しないＣＰＵからのライン入力によって設定され
るスタートアドレスを先頭アドレスとして、２インクリ
メントしていく２６ビットのアドレスを生成する。

【００２５】６はローアドレス・コラムアドレス生成部
で、ライトアドレス生成部４及びリードアドレス生成部
５から送出されてくる２６ビットアドレスの下位２３ビ
ットを基にＳＤＲＡＭ１１に出力するバンクアドレス、
ローアドレス、コラムアドレスを生成する。バンクアド
レスには下位２３ビットのアドレスデータのうち、２２
ビット目から２１ビット目（以下、２２：２１の様に表
記）が配信され、ローアドレスにはアドレスデータの配
列（２０：９）が配信され、コラムアドレスにはアドレ
スデータの配列（８：０）が配信される。また、ローア
ドレス、コラムアドレスは、１２ビットの信号ラインＡ
へ、タイミングを切り替えて送出される。

【００２６】７はコマンド信号生成部で、モード制御部
２から送出される信号ＭＯＤＥと、ライトアドレス生成
部４及びリードアドレス生成部５から送出されるアドレ
スデータの配列（２５：２３）に基づいて、ＳＤＲＡＭ
１１へのコマンド信号であるＣＳ、ＲＡＳ、ＣＡＳ、Ｗ
Ｅ及び双方向バッファ１０の方向制御信号ＤＩＲを生成
し出力する。

【００２７】８はシリアル／パラレル変換部で、ＹＩＮ
０、ＹＩＮ１、ＭＩＮ０、ＭＩＮ１、ＣＩＮ０、ＣＩＮ
１、ＢＫＩＮ０、ＢＫＩＮ１端子からシリアルに送出さ
れてくる各色の画像入力を６４ビットのパラレルデータ
に変換し、ＤＯＵＴとして出力する。

【００２８】９はパラレル／シリアル変換部で、ＤＩＮ
ラインから入力される６４ビットのパラレルデータをシ
リアルデータに変換し、ＹＯＵＴ０、ＹＯＵＴ１、ＭＯ
ＵＴ０、ＭＯＵＴ１、ＣＯＵＴ０、ＣＯＵＴ１、ＢＫＯ
ＵＴ０、ＢＫＯＵＴ１端子に出力する。

【００２９】１０は６４ビット構成の双方向バッファ
で、シリアル／パラレル変換部８からのＤＯＵＴ出力
を、コマンド信号生成部７の送出する信号ＤＩＲがＨレ
ベルのときにＤＱラインに出力し、信号ＤＩＲがＬレベ
ルのときは、ＤＱラインから送出されるＳＤＲＡＭ１１
からの出力をＤＩＮラインに送出する。

【００３０】（動作）次に、本実施形態のシステムの動
作について説明する。初めに、システムの巨視的な動作
について説明する。信号ＳＴＥＰを基準にして、ＭＯＤ
Ｅ、各色の書き込みのパラレルデータ、アドレスが設定
される様子を図２に示すタイミングチャートを参照しな
がら説明する。図２において、リセット解除後、時分割
制御部１が既にカウントを繰り返している状態であり、
その信号ＳＴＥＰを基準として、説明をすすめる。尚、
システムクロック及び時分割制御部１が出力する信号Ｔ
に関しては、記述を省略する。尚、各信号の動作はすべ
てシステムクロックの立ち上がり基準とする。

【００３１】システムリセット解除後、時刻ｔ０のＨＳ
ＹＮＣの立ち上がりを基準として、画像入力端子ＹＩＮ
０、ＹＩＮ１、ＭＩＮ０、ＭＩＮ１、ＣＩＮ０、ＣＩＮ
１、ＢＫＩＮ０、ＢＫＩＮ１から画像入力データがシリ
アル入力されてくる。これらのデータは、シリアル／パ
ラレル変換部８に内蔵されている（図示しない）シフト
レジスタに各色各ライン毎に格納されていき、６３クロ
ック目で立ち下がり、６４クロック目で立ち上がる、イ
ネーブル信号生成部３より出力されるＳＰＥＮがＬレベ
ルのときに、同じくシリアル／パラレル変換部８に内蔵
されている（図示しない）６４ビットのレジスタに其々
パラレルデータＹＳＰＤ０、ＹＳＰＤ１、ＭＳＰＤ０、
ＭＳＰＤ１、ＣＳＰＤ０、ＣＳＰＤ１、ＢＫＳＰＤ０、
ＢＫＳＰＤ１としてラッチされる（時刻ｔａ１）。

【００３２】その後、６４クロック毎の信号ＳＰＥＮの
Ｌレベルに対応して、前記パラレルデータは書き換えら
れていく（時刻ｔａ２、ｔａ３）。これらのパラレルデ
ータは、信号ＳＴＥＰとＴが７（”１１１”）のとき
に、６４クロック毎にＹＳＰＤ０はＹＳＰ０に、ＹＳＰ
Ｄ１はＹＳＰ１に、ＭＳＰＤ０はＭＳＰ０に、ＭＳＰＤ
１はＭＳＰ１に、ＣＳＰＤ０はＣＳＰ０に、ＣＳＰＤ１
はＣＳＰ１に、ＢＫＳＰＤ０はＢＫＳＰ０に、ＢＫＳＰ
Ｄ１はＢＫＳＰ１に、其々ラッチされる（時刻ｔｂ１、
ｔｂ２）。

【００３３】そして、シリアル／パラレル変換部８にお
いて、信号ＳＴＥＰが０または１のときは、書き込みの
プリデータとして、ＤＯＵＴ０にはＹＳＰ０が、ＤＯＵ
Ｔ１にはＹＳＰ１が、選択される。又、信号ＳＴＥＰが
２（”０１０”）または３（”０１１”）のときは、書
き込みのプリデータとして、ＤＯＵＴ０にはＭＳＰ０
が、ＤＯＵＴ１にはＭＳＰ１が、選択される。

【００３４】又、信号ＳＴＥＰが４（”１００”）また
は５（”１０１”）のときは、書き込みのプリデータと
して、ＤＯＵＴ０にはＣＳＰ０が、ＤＯＵＴ１にはＣＳ
Ｐ１が、選択される。又、信号ＳＴＥＰが６（”１１
０”）または７（”１１１”）のときは、書き込みのプ
リデータとして、ＤＯＵＴ０にはＢＫＳＰ０が、ＤＯＵ
Ｔ１にはＢＫＳＰ１が、選択される。

【００３５】次にモード制御部２における、信号ＭＯＤ
Ｅの設定について説明する。読み出しに関しては、書き
込み素子（レーザ）の駆動装置（図示せず）から送出さ
れてくる信号ＹＲＥＱ、ＭＲＥＱ、ＣＲＥＱ、ＢＫＲＥ
Ｑのレベルを検知して次のように設定する。信号ＹＲＥ
ＱがＨレベルで信号ＳＴＥＰが０のとき、Ｙデータの読
み出しモードＹＲとなり、信号ＭＲＥＱがＨレベルで信
号ＳＴＥＰが２のとき、Ｍデータの読み出しモードＭＲ
となり、信号ＣＲＥＱが信号ＳＴＥＰが４のとき、Ｃデ
ータの読み出しモードＣＲとなり、信号ＢＫＲＥＱがＨ
レベルで信号ＳＴＥＰが６のとき、ＢＫデータの読み出
しモードＢＫＲとなる。

【００３６】書き込みに関しては、書き込みイネーブル
信号ＷＥＮのレベルを検知して設定するが、まず、イネ
ーブル信号生成部３におけるＷＥＮが生成される過程を
図２を用いて説明する。イネーブル信号生成部３におい
て、主走査のイネーブル信号ＨＥＮが生成され、ＨＥＮ
は時刻ｔａ１で立ち下がり、その後、主走査の画素数に
相当するクロック周期の間Ｌレベルを維持し、その後再
び立ち上がる。

【００３７】そして、このＨＥＮは、副走査のイネーブ
ル信号ＶＥＮがＬレベルで、信号ＳＴＥＰとＴが共に７
のときに書き込みイネーブル信号ＷＥＮとしてラッチさ
れる。そして、書き込みイネーブル信号ＷＥＮがＬレベ
ルで、信号ＳＴＥＰが１のとき、Ｙデータの書き込みモ
ードＹＷとなり、信号ＳＴＥＰが３のとき、Ｍデータの
書き込みモードＭＷとなり、信号ＳＴＥＰが５のとき、
Ｃデータの書き込みモードＣＷとなり、信号ＳＴＥＰが
７のとき、ＢＫデータの書き込みモードＢＫＷとなる。

【００３８】尚、各モードにおける信号ＭＯＤＥ（３：
０）の値は、ＹＲ＝０、ＹＷ＝１、ＭＲ＝２、ＭＷ＝
３、ＣＲ＝４、ＣＷ＝５、ＢＫＲ＝６、ＢＫＷ＝７とな
る。又、信号ＭＯＤＥの残りの８からＦまでの値は、例
えばＣＰＵからＳＤＲＡＭ１１へのアクセスのモード値
やＳＤＲＡＭ１１のリフレッシュのモード値として、割
り当てられる。

【００３９】次に、アドレスの生成とそのタイミングに
ついて説明する。ライトアドレス生成部４において生成
される書き込みアドレスに関しては、信号ＭＯＤＥがＹ
Ｗ（１）で、Ｔが７のとき、Ｙデータに対する書き込み
アドレスＹＷＡＤが２インクリメントし、信号ＭＯＤＥ
がＭＷ（３）で、Ｔが７のとき、Ｍデータに対する書き
込みアドレスＭＷＡＤが２インクリメントし、信号ＭＯ
ＤＥがＣＷ（５）で、Ｔが７のとき、Ｃデータに対する
書き込みアドレスＣＷＡＤが２インクリメントし、信号
ＭＯＤＥがＢＫＷ（７）で、Ｔが７のとき、ＢＫデータ
に対する書き込みアドレスＢＫＷＡＤが２インクリメン
トする。

【００４０】スタートアドレスはＹＷＡＤ＝０Ｈ、ＭＷ
ＡＤ＝２０００００Ｈ、ＣＷＡＤ＝４０００００Ｈ、Ｂ
ＫＷＡＤ＝６０００００Ｈに設定されており、図２に示
すようにインクリメントしていく。

【００４１】リードアドレス生成部５において生成され
る読み出しアドレスに関しては、信号ＭＯＤＥがＹＲ
（０）で、Ｔが７のとき、Ｙデータに対する読み出しア
ドレスＹＲＡＤが２インクリメントし、信号ＭＯＤＥが
ＭＲ（２）で、Ｔが７のとき、Ｍデータに対する読み出
しアドレスＭＲＡＤが２インクリメントし、信号ＭＯＤ
ＥがＣＲ（４）で、Ｔが７のとき、Ｃデータに対する読
み出しアドレスＣＲＡＤが２インクリメントし、信号Ｍ
ＯＤＥがＢＫＲ（６）で、Ｔが７のとき、ＢＫデータに
対する読み出しアドレスＢＫＲＡＤが２インクリメント
する。スタートアドレスは書き込みアドレスと同様に設
定されており、同様のインクリメントをしていく。

【００４２】次に、書き込みモード、読み出しモードに
おけるシステムとＳＤＲＡＭとのインターフェース部分
における信号の詳細なタイミングを図３に示すタイミン
グチャートを参照しながら説明していく。初めに、信号
ＭＯＤＥが読み出しモード（チャート上ではＲ＿ＭＯＤ
Ｅとして表記）ＹＲ、ＭＲ、ＣＲ、ＢＫＲであるときの
各信号のタイミングについて説明する。

【００４３】時刻ｔ０でローアドレス・コラムアドレス
生成部６より読み出しアドレスの配列（２２：２１）が
バンクセレクト信号ＢＡとして出力される。ＳＤＲＡＭ
１１内部では、このバンクセレクト信号ＢＡの値を基に
４つのバンクのうちの１つが選択され、この値はモード
が切り替わるまで維持される。

【００４４】次に、コマンド信号生成部７において制御
される信号ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ、ＤＩＲのう
ち、ＣＳとＲＡＳが時刻ｔ１でＴ＝２を検知して立ち下
がる。ＣＳは、図１におけるＳＤＲＡＭ１１を選択する
か否かの判断をする信号であり、読み出しアドレスが図
１のＳＤＲＡＭ１１のアドレス領域内であるかどうかを
アドレスの上位３ビット（２５：２３）を検知して判断
する。図１のＳＤＲＡＭの最大アドレスは７ＦＦＦＦＦ
ｈなので、アドレスの上位３ビットがすべて０のときの
み立ち下がる。

【００４５】又時刻ｔ１において、ローアドレス・コラ
ムアドレス生成部６の出力信号Ａ（１１：０）から、読
み出しアドレスの配列（２０：９）がローアドレスとし
て出力される。時刻ｔ２のクロックの立ち上がりで、Ｓ
ＤＲＡＭ１１はコマンド信号生成部７からの制御信号Ｃ
Ｓ＝Ｌ、ＲＡＳ＝Ｌ、ＣＡＳ＝Ｈ、ＷＥ＝Ｈの状態をア
クティブコマンドとして入力し、又、ローアドレスを入
力する。

【００４６】この時、同時にコマンド信号生成部７はＴ
＝３を検知し、ＲＡＳ信号を立ち上げてＣＡＳ信号を立
ち下げ、ローアドレス・コラムアドレス生成部６の出力
信号Ａからは読み出しアドレスの配列（８：０）がコラ
ムアドレスとして出力される。尚、コラムアドレス出力
時のＡの上位３ビット（１１：９）からはＬレベルが出
力される。

【００４７】時刻ｔ３のクロックの立ち上がりで、ＳＤ
ＲＡＭ１１はコマンド信号生成部７からの制御信号ＣＳ
＝Ｌ、ＲＡＳ＝Ｈ、ＣＡＳ＝Ｌ、ＷＥ＝Ｈの状態をリー
ドコマンドとして入力し、又、コラムアドレスを入力す
る。この時、同時にコマンド信号生成部７はＴ＝４を検
知し、ＣＳ信号及びＣＡＳ信号を立ち上げる。この時点
で、所定の読み出しアドレスが決まり、ＳＤＲＡＭ１１
は読み出し動作を遂行するが、ＳＤＲＡＭ１１はバース
ト長２のバーストモードに設定されている為、決定され
たアドレス（第１アドレス）を１インクリメントしたア
ドレス（第２アドレス）のデータも連続して出力する。

【００４８】又、今ＣＡＳレイテンシ（ＣＬ：リードコ
マンド設定後外部装置がデータを取り込めるクロック
数）を３に設定しているとすると、ＳＤＲＡＭ１１は時
刻ｔ４で第１アドレスのデータＲＤ０を、時刻ｔ５で第
２アドレスのデータＲＤ１を出力する。これらのデータ
は、双方向バッファ１０を介してパラレル／シリアル変
換部９にＤＩＮとして入力される。

【００４９】パラレル／シリアル変換部９において、こ
れらデータのラッチタイミングを制御する為、イネーブ
ル信号生成部３はＴ＝６、Ｔ＝７を検知して１クロック
幅ずつラッチイネーブル信号（Ｙ、Ｍ、Ｃ、ＢＫ）ＰＳ
ＥＮ＿Ｌ、（Ｙ、Ｍ、Ｃ、ＢＫ）ＰＳＥＮ＿Ｈ、をパラ
レル／シリアル変換部９に対して出力する。そして、Ｐ
ＳＥＮ＿ＬがＬレベルのとき、パラレル／シリアル変換
部９の色モードに対応したレジスタ０にＲＤ０がラッチ
され、ＰＳＥＮ＿ＨがＬレベルのとき同じく色モードに
対応したもう１つのレジスタ１にＲＤ１がラッチされ
る。

【００５０】又、この２種類のイネーブル信号は、パラ
レル／シリアル変換部９に内蔵されているパラレル／シ
リアル変換用のカウンタ（図示せず）のリセット信号も
兼ねている。このカウンタは各色に対し信号ＰＳＥＮ＿
Ｌでリセットされるものと信号ＰＳＥＮ＿Ｈでリセット
されるものの２つがあり、計８個が存在する。いずれも
６４クロック周期でリセットされるので、０から６３ま
でのカウントを繰り返す。そして、これらのカウンタの
値を基にしてパラレル／シリアル変換部９内部のラッチ
レジスタの所定のビットデータが選択されてシリアルデ
ータが送出される。

【００５１】この際、レジスタ０のリードデータＲＤ０
は、ＰＳＥＮ＿Ｌでリセットされるカウンタの値を基
に、ＹＯＵＴ０、ＭＯＵＴ０、ＣＯＵＴ０、ＢＫＯＵＴ
０のいずれか色モードに対応した端子に送出され、リー
ドデータＲＤ１は、ＰＳＥＮ＿Ｈでリセットされるカウ
ンタの値を基に、ＹＯＵＴ１、ＭＯＵＴ１、ＣＯＵＴ
１、ＢＫＯＵＴ１のいずれか色モードに対応した端子に
送出されていく。

【００５２】次に、ＭＯＤＥが書き込みモード（チャー
ト上ではＷ＿ＭＯＤＥとして表記）ＹＷ、ＭＷ、ＣＷ、
ＢＫＷであるときの各信号のタイミングについて説明す
る。書き込みモードのコマンド信号は、図中の時刻ｔ６
でＷＥが１クロック分Ｌレベルとなる以外は、時分割制
御部１のＴに対して読み出しモードと同じ動作となり、
ローアドレス・コラムアドレス生成部６のＡ出力からの
ローアドレス、コラムアドレスの出力タイミングもＴに
対して読み出しモードと同一となる。

【００５３】そして、書き込みモード時のＳＤＲＡＭ１
１へのデータの出力タイミングは、Ｔ＝３を検知して時
刻ｔ６で図１に示した偶数入力ラインのシリアル／パラ
レル変換後のデータＤＯＵＴ０がＤＯＵＴとして出力さ
れ、Ｔ＝４を検知して時刻ｔ７で図１に示した奇数入力
ラインのシリアル／パラレル変換後のデータＤＯＵＴ１
がＤＯＵＴとして出力される。この時、コマンド信号生
成部７から双方向バッファ１０に入力される双方向制御
信号ＤＩＲはＴ＝３からＴ＝６の期間Ｈレベルになって
いる為、ＤＯＵＴはそのままＤＱとしてＳＤＲＡＭ１１
に入力され、時刻ｔ７でバーストモードの第１アドレス
にＤＯＵＴ０が、時刻ｔ８でバーストモードの第２アド
レスにＤＯＵＴ１が、それぞれ書込まれる。

【００５４】以上の動作に従ってＳＤＲＡＭ１１への画
像データのアクセスが遂行されるわけだが、その結果と
して、Ｙ画像の入力ラインデータがＳＤＲＡＭの各アド
レスに書込まれたときの状態を図４に示す。

【００５５】図４の（ａ）では、副走査方向の画素密度
が低い画像データが入力されてくる時のＹ画像入力端子
ＹＩＮ０、ＹＩＮ１の入力データと、その６４画素毎に
パラレル変換されたデータが書込まれるＳＤＲＡＭ１１
のアドレスを示している。ＹＩＮ０の入力データを６４
画素毎にまとめて、ＬＤＰＩ＿０、ＬＤＰＩ＿１・・・
と表している。又、副走査方向の画素密度が低い場合、
奇数入力端子からは、無効データが入力されてくる為、
Ｘと表記してある。図に示すように有効ライン（ＹＩＮ
０）のデータがＳＤＲＡＭの偶数アドレスに１アドレス
おきに書込まれていく。

【００５６】図４の（ｂ）では、副走査方向の画素密度
が高い画像データが入力されてくる時のＹ画像入力端子
ＹＩＮ０、ＹＩＮ１の入力データと、その６４画素毎に
パラレル変換されたデータが書込まれるＳＤＲＡＭのア
ドレスを示している。ＹＩＮ０の入力データを６４画素
毎にまとめて、ＨＤＰＩ＿００、ＨＤＰＩ＿０１・・・
と表している。又、ＹＩＮ１の入力データを６４画素毎
にまとめて、ＨＤＰＩ＿１０、ＨＤＰＩ＿１１・・・と
表している。図に示すように偶数ライン（ＹＩＮ０）の
データはＳＤＲＡＭの偶数アドレスに、奇数ライン（Ｙ
ＩＮ１）のデータはＳＤＲＡＭの奇数アドレスに、アド
レス領域を埋め尽くす形式でデータが書込まれていく。

【００５７】図５は、図４（ａ）で示した副走査方向の
画素密度が低い画素密度の画像データが既にかきこまれ
ている状態において、図２のタイミングチャートに示し
たタイミングで読み出し信号（ＹＲＥＱ）が入力され
て、低い画素密度の画像データが読み出され、且つ、書
き込み信号（ＷＥＮ）も図２のタイミングチャートに示
したタイミングで入力されて、図４（ｂ）で示した副走
査方向の画素密度が高い画像データが書込まれていく過
程を示しており、それが、アドレスの５番地まで遂行さ
れている状態である。

【００５８】図に示すように、バースト長（２）に応じ
て２アドレスずつ低い画素密度の有効データがＹＯＵＴ
０ラインに、無効データがＹＯＵＴ１読み出された直ぐ
後、高い画素密度の両ラインのデータが書込まれ、低い
画素密度のデータを高い画素密度のデータが上書きする
こと無くアクセスが遂行される。

【００５９】

【他の実施形態】上述した本実施形態のシステムでは、
副走査方向の画素密度が低い場合に存在する無効データ
も有効データと同様に書き込み素子駆動装置に送出され
る構成として説明しているが、ＳＤＲＡＭから連続して
読み出される無効データを含むデータのうち有効データ
だけを複数のすべてのパラレル／シリアル変換用レジス
タにラッチし、複数の有効データのシリアルデータを書
き込み素子のドライブ装置に送出する構成や、無効ライ
ンを含む複数の画像入力をパラレル変換したデータのう
ち有効ラインデータだけを連続して書き込みデータとし
て出力する構成や、入力ラインデータをシリアル／パラ
レル変換する前に無効ラインのデータを有効ラインに置
換する構成としてもよいことは言うまでもない。

【００６０】なお、本発明は、複数の機器（例えばホス
トコンピュータ、インタフェイス機器、リーダ、プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機、ファクシミリ装置
など）に適用してもよい。

【００６１】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体（または記録媒体）を、システムあるい
は装置に供給し、そのシステムあるいは装置のコンピュ
ータ（またはCPUやMPU）が記憶媒体に格納されたプログ
ラムコードを読み出し実行することによっても、達成さ
れることは言うまでもない。この場合、記憶媒体から読
み出されたプログラムコード自体が前述した実施形態の
機能を実現することになり、そのプログラムコードを記
憶した記憶媒体は本発明を構成することになる。また、
コンピュータが読み出したプログラムコードを実行する
ことにより、前述した実施形態の機能が実現されるだけ
でなく、そのプログラムコードの指示に基づき、コンピ
ュータ上で稼働しているオペレーティングシステム(OS)
などが実際の処理の一部または全部を行い、その処理に
よって前述した実施形態の機能が実現される場合も含ま
れることは言うまでもない。

【００６２】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。

【００６３】

【発明の効果】以上説明したように本発明によれば、複
数の入力ラインをもち、そのうちのいずれかを有効デー
タラインとして使用することにより、データ密度が低い
データと高いデータを混在して扱うメモリ制御装置にお
いて、データ密度が高い場合も低い場合もアドレスを同
じ速さでインクリメントしていくので、先に書込まれて
いるデータを後から書込まれるデータが上書きすること
無く、メモリに対しほぼ同時に読み出し書き込みのアク
セスを遂行することができるので、読み出し開始時刻と
書き込み開始時刻との間隔をほとんどあける必要がな
い。よって、データ処理の高速性を失うこと無くメモリ
アクセス制御を行なえる。

【図面の簡単な説明】

【図１】本発明の実施形態にかかるＳＤＲＡＭ制御装置
の構成例を示すブロック図である。

【図２】本発明の実施形態にかかるＳＤＲＡＭ制御装置
の巨視的な動作を示すタイミングチャートである。

【図３】本発明の実施形態にかかるＳＤＲＡＭ制御装置
とＳＤＲＡＭとのインターフェース部分の信号の動作を
示すタイミングチャートである。

【図４】画像入力のラインデータとその格納先アドレス
の対応を示す図である。

【図５】副走査方向の画素密度が低い画像データが読み
出されながら、副走査方向の画素密度が高い画像データ
書込まれていく時のＳＤＲＡＭのデータ格納状態を示す
図である。

【符号の説明】

１ 時分割制御部 ２ モード制御部 ３ イネーブル信号生成部 ４ ライトアドレス生成部 ５ リードアドレス生成部 ６ ローアドレス・コラムアドレス生成部 ７ コマンド信号生成部 ８ シリアル／パラレル変換部 ９ パラレル／シリアル変換部 １０ 双方向バッファ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 同一複数の入力ライン及び出力ラインを
   有し、１コマンドによって、前記同一複数分のアドレス
   に対してアクセス可能なモードを有するメモリのアクセ
   ス制御を行うメモリ制御装置であって、 前記入力ライン及び出力のうち、有効ラインとして使用
   するものの数を単位時間当たりの入力／出力データ量に
   応じて変更する手段と、 前記メモリの読み出し／書き込みアドレスを、前記同一
   複数に等しい増分でインクリメントするアドレス生成手
   段とを有することを特徴とするメモリ制御装置。
2. 【請求項２】 複数の入力ラインと、この入力ラインと
   同数の出力ラインとを有し、１回のライトコマンドによ
   り前記複数ライン数分のデータを連続した前記複数ライ
   ン数分のアドレスに書込み可能で、且つ１回のリードコ
   マンドにより前記複数のライン数分のデータを連続した
   前記複数のライン数分のアドレスから読み出し可能なモ
   ードを有するメモリを制御するメモリ制御装置におい
   て、 前記メモリの書き込みアドレスデータを前記複数の入力
   ライン数と同数分インクリメントするライトアドレス生
   成部と、 前記メモリの読み出しアドレスデータを前記複数の入力
   ライン数と同数分インクリメントするリードアドレス生
   成部と、 前記複数の入力ラインと同数で、これら複数の入力ライ
   ンからの入力データをシリアル／パラレル変換するレジ
   スタを有し、パラレル変換された入力ラインと同数のデ
   ータを前記メモリの連続したアドレスへの書き込みタイ
   ミングに合わせて各々切り替えて出力するシリアル／パ
   ラレル変換部と、 前記複数の出力ラインと同数で、前記メモリからの連続
   したアドレスのデータ読み出しタイミングに合わせて切
   り替えられてデータラッチを行なうレジスタを有し、こ
   れらのレジスタにラッチされたデータをパラレル／シリ
   アル変換して、前記複数の出力ラインに其々のシリアル
   データを送出するパラレル／シリアル変換部とを備えた
   ことを特徴とするメモリ制御装置。
3. 【請求項３】 ２つの入力ラインと、２つの出力ライン
   とを有し、 １回のライトコマンドにより、２つのデータを連続した
   ２つのアドレスに書込み可能で、且つ１回のリードコマ
   ンドにより、２つのデータを連続した２つのアドレスか
   ら読み出し可能なモードを有するメモリを制御するメモ
   リ制御装置において、 前記メモリの書き込みアドレスデータを２インクリメン
   トするライトアドレス生成部と、 前記メモリの読み出しアドレスデータを２インクリメン
   トするリードアドレス生成部と、 前記２つの入力ラインからの入力データをシリアル／パ
   ラレル変換する２つのレジスタを有し、パラレル変換さ
   れた２つのデータを前記メモリの連続したアドレスへの
   書き込みタイミングに合わせて各々切り替えて出力する
   シリアル／パラレル変換部と、 前記メモリからの連続したアドレスのデータ読み出しタ
   イミングに合わせて切り替えられてデータラッチを行な
   う２つのレジスタを有し、これらのレジスタにラッチさ
   れたデータをパラレル／シリアル変換して、前記２つの
   出力ラインにシリアル変換されたデータを送出するパラ
   レル／シリアル変換部とを備えたことを特徴とするメモ
   リ制御装置。
4. 【請求項４】 ２つの入力ラインと、２つの出力ライン
   とを有し、 １回のライトコマンドにより、２つのデータを連続した
   ２つのアドレスに書込み可能で、且つ１回のリードコマ
   ンドにより、２つのデータを連続した２つのアドレスか
   ら読み出し可能なモードを有するメモリを制御するメモ
   リ制御装置において、 前記メモリの書き込みアドレスデータを２インクリメン
   トするライトアドレス生成部と、 前記メモリの読み出しアドレスデータを２インクリメン
   トするリードアドレス生成部と、 前記２つの入力ラインからの隣接した２ライン又は、１
   つの有効ラインと１つの無効ラインの計２ラインの入力
   データをシリアル／パラレル変換する２つのレジスタを
   有し、前記シリアル／パラレル変換された２つの入力デ
   ータを前記メモリの連続したアドレスへの書き込みタイ
   ミングに合わせて各々切り替えて出力するシリアル／パ
   ラレル変換部と、 前記メモリから出力される連続したアドレスのデータ
   が、前記隣接した２ラインのデータの場合は、読み出し
   タイミングに合わせて切り替えられてデータラッチを行
   ない、前記メモリから出力される連続したアドレスのデ
   ータが、１つが有効データで１つが無効データの場合
   は、有効データのみのラッチをおこなう２つのレジスタ
   を持ち、これらのレジスタにラッチされたデータをパラ
   レル／シリアル変換して、前記２つの出力ラインにシリ
   アル変換されたシリアルデータを送出するパラレル／シ
   リアル変換部とを備えたことを特徴とするメモリ制御装
   置。
5. 【請求項５】 ２つの入力ラインと、２つの出力ライン
   とを有し、 １回のライトコマンドにより、２つのデータを連続した
   ２つのアドレスに書込み可能で、且つ１回のリードコマ
   ンドにより、２つのデータを連続した２つのアドレスか
   ら読み出し可能なモードを有するメモリを制御するメモ
   リ制御装置において、 前記メモリの書き込みアドレスデータを２インクリメン
   トするライトアドレス生成部と、 前記メモリの読み出しアドレスデータを２インクリメン
   トするリードアドレス生成部と、 前記２つの入力ラインから隣接した２ラインのデータが
   入力される場合は、各々のラインをシリアル／パラレル
   変換し、前記２つの入力ラインのうち１つラインからは
   有効データが入力され、もう１つのラインからは無効デ
   ータが入力される場合は、無効データを有効データに置
   換し、有効データのみをシリアル／パラレル変換する２
   つのレジスタを有し、前記シリアル／パラレル変換され
   た２つの入力データをメモリの連続したアドレスへの書
   き込みタイミングに合わせて各々切り替えて出力するシ
   リアル／パラレル変換部と、 前記メモリからの連続したアドレスのデータ読み出しタ
   イミングに合わせて切り替えられてデータラッチを行な
   う２つのレジスタを有し、これらのレジスタにラッチさ
   れたデータをパラレル／シリアル変換して、前記２つの
   出力ラインにシリアル変換されたデータを送出するパラ
   レル／シリアル変換部とを備えたことを特徴とするメモ
   リ制御装置。
6. 【請求項６】 ２つの入力ラインと、２つの出力ライン
   とを有し、 １回のライトコマンドにより、２つのデータを連続した
   ２つのアドレスに書込み可能で、且つ１回のリードコマ
   ンドにより、２つのデータを連続した２つのアドレスか
   ら読み出し可能なモードを有するメモリを制御するメモ
   リ制御装置において、 前記メモリの書き込みアドレスデータを２インクリメン
   トするライトアドレス生成部と、 前記メモリの読み出しアドレスデータを２インクリメン
   トするリードアドレス生成部と、 前記２つの入力ラインから隣接した２ラインのデータが
   入力される場合は、各々のラインをシリアル／パラレル
   変換し、前記２つの入力ラインのうち１つラインからは
   有効データが入力され、もう１つのラインからは無効デ
   ータが入力される場合は、前記シリアル／パラレル変換
   された２つのデータのうち有効データのパラレルデータ
   のみを前記メモリの連続したアドレスへの書き込みタイ
   ミングに合わせて連続して出力するシリアル／パラレル
   変換部と、 前記メモリからの連続したアドレスのデータ読み出しタ
   イミングに合わせて切り替えられてデータラッチを行な
   う２つのレジスタを有し、これらのレジスタにラッチさ
   れたデータをパラレル／シリアル変換して、前記２つの
   出力ラインにシリアル変換されたデータを送出するパラ
   レル／シリアル変換部とを備えたことを特徴とするメモ
   リ制御装置。
7. 【請求項７】 請求項１乃至請求６のいずれか１項に記
   載のメモリ制御装置を用いた画像処理装置。