JPH05274249A - データ転送処理装置 - Google Patents
データ転送処理装置Info
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- JPH05274249A JPH05274249A JP4158404A JP15840492A JPH05274249A JP H05274249 A JPH05274249 A JP H05274249A JP 4158404 A JP4158404 A JP 4158404A JP 15840492 A JP15840492 A JP 15840492A JP H05274249 A JPH05274249 A JP H05274249A
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Abstract
(57)【要約】
【目的】本発明は、データ転送処理装置に関し、ホスト
装置からページメモリおよび出力装置、画像出力装置へ
のデータ、画像データのＤＭＡデータ転送処理を複数の
ＤＭＡチャネルにより格納アドレスを確認して一定のＤ
ＭＡ転送動作をシーケンシャルに繰り返し実行して、低
コストで画像データのスムージング処理等に対応するデ
ータ転送処理装置を提供することを目的とする。 【構成】ＤＭＡＣ部40では、複数のＤＭＡチャネルの優
先順位をサイクリックにあるいはある規則に従い切り換
え、各ＤＭＡチャネルに割り当てられた機能によりＤＭ
Ａデータ転送処理を制御する。各ＤＭＡチャネルは、Ｄ
ＲＥＱ（データリクエスト）の発生を監視し、該当する
ＤＲＥＱがアサートされている場合、かつ該当する優先
順位になったときにデータ転送を行う。また、走査デー
タを要求するタイミングは、ＤＭＡチャネルの位相とず
れるため、ＤＭＡサイクルを強制的に変更させる構成と
する。
装置からページメモリおよび出力装置、画像出力装置へ
のデータ、画像データのＤＭＡデータ転送処理を複数の
ＤＭＡチャネルにより格納アドレスを確認して一定のＤ
ＭＡ転送動作をシーケンシャルに繰り返し実行して、低
コストで画像データのスムージング処理等に対応するデ
ータ転送処理装置を提供することを目的とする。 【構成】ＤＭＡＣ部40では、複数のＤＭＡチャネルの優
先順位をサイクリックにあるいはある規則に従い切り換
え、各ＤＭＡチャネルに割り当てられた機能によりＤＭ
Ａデータ転送処理を制御する。各ＤＭＡチャネルは、Ｄ
ＲＥＱ（データリクエスト）の発生を監視し、該当する
ＤＲＥＱがアサートされている場合、かつ該当する優先
順位になったときにデータ転送を行う。また、走査デー
タを要求するタイミングは、ＤＭＡチャネルの位相とず
れるため、ＤＭＡサイクルを強制的に変更させる構成と
する。
Description
【０００１】
【産業上の利用分野】本発明はデータ転送処理装置に関
し、特に、ホスト装置と該ホスト装置の周辺装置との間
でＤＭＡデータ転送処理を実行するデータ転送処理装置
に関する。
し、特に、ホスト装置と該ホスト装置の周辺装置との間
でＤＭＡデータ転送処理を実行するデータ転送処理装置
に関する。
【０００２】
【従来の技術】従来のデータ転送処理装置としては、例
えば、ＤＭＡ転送制御装置があり、図32に示すように、
レーザプリンタ１内に設けられたＤＭＡ転送制御用のス
レイブＣＰＵ３とＰＲＯＭ４がある。このレーザープリ
ンタ１では、図外のホスト装置との間で制御信号や画像
データの授受を制御するハンドシェイクロジック（以
下、ＨＳＬという）２と、ＨＳＬ２を介して入力される
画像データをＰＲＯＭ（Programmable Read Only Memo-
ry）４に格納されたＤＭＡ処理プログラムに従ってロー
カルなページメモリ５へのＤＭＡ転送及びページメモリ
５からレーザーダイオード同期部（以下、ＬＤＳ部とい
う）６にＤＭＡ転送するＤＭＡデータ転送処理を制御す
るスレイブＣＰＵ（Central Processing Unit ）３と、
ＤＭＡ処理プログラムを格納するＰＲＯＭ４と、ＤＲＡ
Ｍ（Dynamic Random Accesss Memory ）により構成され
るページメモリ５と、ページメモリ５からＤＭＡ転送さ
れる画像データをスムージング処理するためにアドレス
を再構成するＳＲＡＭ（Static Random Accesss Memor
y）７が接続されて画像データをレーザードライバ８の
動作に同期させて出力するＬＤＳ部６と、ＬＤＳ部６か
ら入力される画像データによりレーザーダイオード９を
所定のスキャンタイミングにより駆動制御して図外の静
電ドラム等に静電潜像を描画するレーザードライバ８に
より構成されている。また、10は、レーザーダイオード
９の走査区間を検出するラインシンク検出部を示してい
る。
えば、ＤＭＡ転送制御装置があり、図32に示すように、
レーザプリンタ１内に設けられたＤＭＡ転送制御用のス
レイブＣＰＵ３とＰＲＯＭ４がある。このレーザープリ
ンタ１では、図外のホスト装置との間で制御信号や画像
データの授受を制御するハンドシェイクロジック（以
下、ＨＳＬという）２と、ＨＳＬ２を介して入力される
画像データをＰＲＯＭ（Programmable Read Only Memo-
ry）４に格納されたＤＭＡ処理プログラムに従ってロー
カルなページメモリ５へのＤＭＡ転送及びページメモリ
５からレーザーダイオード同期部（以下、ＬＤＳ部とい
う）６にＤＭＡ転送するＤＭＡデータ転送処理を制御す
るスレイブＣＰＵ（Central Processing Unit ）３と、
ＤＭＡ処理プログラムを格納するＰＲＯＭ４と、ＤＲＡ
Ｍ（Dynamic Random Accesss Memory ）により構成され
るページメモリ５と、ページメモリ５からＤＭＡ転送さ
れる画像データをスムージング処理するためにアドレス
を再構成するＳＲＡＭ（Static Random Accesss Memor
y）７が接続されて画像データをレーザードライバ８の
動作に同期させて出力するＬＤＳ部６と、ＬＤＳ部６か
ら入力される画像データによりレーザーダイオード９を
所定のスキャンタイミングにより駆動制御して図外の静
電ドラム等に静電潜像を描画するレーザードライバ８に
より構成されている。また、10は、レーザーダイオード
９の走査区間を検出するラインシンク検出部を示してい
る。
【０００３】この図において、ＤＭＡ転送制御部として
のスレイブＣＰＵ３とＰＲＯＭ４による制御では、図外
のホスト装置側のスキャナ等で１ラインづつ読み取って
転送される画像データが１ラインづつページメモリ５内
の先頭アドレスから順次アドレス領域が加算されて格納
され、ページメモリ５からＬＤＳ部６への画像データの
ＤＭＡ転送に際しては、画像データのスムージングを処
理を行うため、注目画素データと該注目画素の周辺画素
データを含む所定エリアの複数ライン分の画素データが
一回のＤＭＡデータ転送処理によりページメモリ５から
ＬＤＳ部６に転送されている。
のスレイブＣＰＵ３とＰＲＯＭ４による制御では、図外
のホスト装置側のスキャナ等で１ラインづつ読み取って
転送される画像データが１ラインづつページメモリ５内
の先頭アドレスから順次アドレス領域が加算されて格納
され、ページメモリ５からＬＤＳ部６への画像データの
ＤＭＡ転送に際しては、画像データのスムージングを処
理を行うため、注目画素データと該注目画素の周辺画素
データを含む所定エリアの複数ライン分の画素データが
一回のＤＭＡデータ転送処理によりページメモリ５から
ＬＤＳ部６に転送されている。
【０００４】このページメモリ５への画素データの格納
に際しては、読み取られる原稿画像の走査方向のサイ
ズ、すなわち原稿幅が、Ａ４幅、Ｂ４幅等によって格納
されるアドレス領域の区切りが変更され、ページメモリ
５からＬＤＳ部６に転送される所定エリアの複数の画素
データのアドレスが飛び飛びとなるため、ＬＤＳ部６へ
のＤＭＡデータ転送では、画素データのアドレスをＳＲ
ＡＭ７内で再構成させてからレーザードライバ８へ出力
させている。
に際しては、読み取られる原稿画像の走査方向のサイ
ズ、すなわち原稿幅が、Ａ４幅、Ｂ４幅等によって格納
されるアドレス領域の区切りが変更され、ページメモリ
５からＬＤＳ部６に転送される所定エリアの複数の画素
データのアドレスが飛び飛びとなるため、ＬＤＳ部６へ
のＤＭＡデータ転送では、画素データのアドレスをＳＲ
ＡＭ７内で再構成させてからレーザードライバ８へ出力
させている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のスムージング処理を行うレーザープリンタ内
のＤＭＡ転送制御部にあっては、注目画素データを含む
所定エリアの画素データをページメモリ５からＬＤＳ部
６にＤＭＡ転送するに際して、ページメモリ５内で格納
されるときのアドレス領域が飛び飛びとなってアドレス
の再構成をＳＲＡＭ７で行う必要があったため、ＤＭＡ
データ転送制御が複雑となり、スレイブＣＰＵやＳＲＡ
Ｍも設ける必要があるため、ＤＭＡ転送制御部及び周辺
の回路構成を高価なものとし、レーザープリンタ１等の
画像出力装置のコストアップの原因となっていた。
うな従来のスムージング処理を行うレーザープリンタ内
のＤＭＡ転送制御部にあっては、注目画素データを含む
所定エリアの画素データをページメモリ５からＬＤＳ部
６にＤＭＡ転送するに際して、ページメモリ５内で格納
されるときのアドレス領域が飛び飛びとなってアドレス
の再構成をＳＲＡＭ７で行う必要があったため、ＤＭＡ
データ転送制御が複雑となり、スレイブＣＰＵやＳＲＡ
Ｍも設ける必要があるため、ＤＭＡ転送制御部及び周辺
の回路構成を高価なものとし、レーザープリンタ１等の
画像出力装置のコストアップの原因となっていた。
【０００６】そこで本発明は、ホスト装置からページメ
モリへのＤＭＡデータ転送処理およびページメモリから
出力装置あるいは画像出力装置へのデータあるいは画像
データのＤＭＡデータ転送処理を複数のＤＭＡ処理に係
る機能を設定したＤＭＡチャネルにより格納アドレスを
確認しつつ一定のＤＭＡ転送動作をシーケンシャルに繰
り返し実行して高価なＣＰＵやＳＲＡＭを不要とし、低
コストで画像データのスムージング処理等の各種データ
転送に対応するデータ転送処理装置を提供することを目
的とする。
モリへのＤＭＡデータ転送処理およびページメモリから
出力装置あるいは画像出力装置へのデータあるいは画像
データのＤＭＡデータ転送処理を複数のＤＭＡ処理に係
る機能を設定したＤＭＡチャネルにより格納アドレスを
確認しつつ一定のＤＭＡ転送動作をシーケンシャルに繰
り返し実行して高価なＣＰＵやＳＲＡＭを不要とし、低
コストで画像データのスムージング処理等の各種データ
転送に対応するデータ転送処理装置を提供することを目
的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
ＣＰＵやＤＭＡ制御部等を内蔵し、ＣＰＵあるいはＤＭ
Ａ制御部がデータバスの専有権を確保して各種周辺装置
のデータ処理能力に応じて該各周辺装置へのデータの各
種ＤＭＡ転送処理要求を出力するホスト装置と、該ホス
ト装置の周辺装置としてホスト装置から出力さるデータ
を一時的に格納するページメモリと、該ホスト装置の周
辺装置としてページメモリから転送されるデータにより
所定のデータ処理を実行して出力する出力装置と、を備
えたデータ処理システムの該ホスト装置とページメモリ
および出力装置との間に接続され、ホスト装置からの各
種ＤＭＡ転送処理要求とともに出力されるデータのペー
ジメモリへのＤＭＡデータ転送処理およびページメモリ
から出力装置へのＤＭＡデータ転送処理を実行するデー
タ転送処理装置であって、複数のＤＭＡチャネルを有
し、該ＤＭＡチャネル毎にＤＭＡデータ転送処理に係る
各種機能を設定し、前記各種ＤＭＡ転送処理要求に応じ
て各ＤＭＡチャネルを所定の優先順位タイミングに基づ
いてサイクリックに制御し、所定時間内に所定アドレス
数分のデータの前記ホスト装置からページメモリへのＤ
ＭＡデータ転送処理および該ページメモリから前記出力
装置へのＤＭＡデータ転送処理をシーケンシャルに繰り
返し実行するＤＭＡ制御手段を設け、ホスト装置からペ
ージメモリへのＤＭＡデータ転送処理に際して、前記Ｃ
ＰＵあるいはＤＭＡ制御部がデータバスの専有権を確保
したときは、ＣＰＵによるデータ転送タイミングあるい
はＤＭＡ制御部によるデータ転送タイミングに基づいて
該シーケンシャルなＤＭＡデータ転送処理を実行し、該
ホスト装置とページメモリ間のＤＭＡデータ転送処理に
続いて該ページメモリから出力装置へのシーケンシャル
なＤＭＡデータ転送処理を実行することを特徴とし、請
求項２記載の発明は、ＣＰＵやＤＭＡ制御部等を内蔵
し、ＣＰＵあるいはＤＭＡ制御部がデータバスの専有権
を確保して各種周辺装置のデータ処理能力に応じて該各
周辺装置へのデータの各種ＤＭＡ転送処理要求を出力す
るホスト装置と、該ホスト装置の周辺装置としてホスト
装置から出力さるデータを一時的に格納するページメモ
リと、該ホスト装置の周辺装置としてページメモリから
転送されるデータにより所定のデータ処理を実行して出
力する出力装置と、を備えたデータ処理システムの該ホ
スト装置とページメモリおよび出力装置との間に接続さ
れ、ホスト装置からの各種ＤＭＡ転送処理要求とともに
出力されるデータのページメモリへのＤＭＡデータ転送
処理およびページメモリから出力装置へのＤＭＡデータ
転送処理を実行するデータ転送処理装置であって、複数
のＤＭＡチャネルを有し、該ＤＭＡチャネル毎にＤＭＡ
データ転送処理に係る各種機能を設定し、前記各種ＤＭ
Ａ転送処理要求に応じて各ＤＭＡチャネルを所定の優先
順位タイミングに基づいてサイクリックに制御し、所定
時間内に所定アドレス数分のデータの前記ホスト装置か
らページメモリへのＤＭＡデータ転送処理および該ペー
ジメモリから前記出力装置へのＤＭＡデータ転送処理を
シーケンシャルに繰り返し実行するＤＭＡ制御手段を設
け、ページメモリとしてＤＲＡＭを用いた場合は、該複
数のＤＭＡチャネルのうち１チャネル分を該ＤＲＡＭを
リフレッシュするリフレッシュタイミング制御用に割り
当てたことを特徴とし、請求項３記載の発明は、ＣＰＵ
やＤＭＡ制御部等を内蔵し、ＣＰＵあるいはＤＭＡ制御
部がデータバスの専有権を確保して各種周辺装置のデー
タ処理能力に応じて該各周辺装置への画像データの各種
ＤＭＡ転送処理要求を出力するホスト装置と、該ホスト
装置の周辺装置としてホスト装置から出力さる画像デー
タを一時的に格納するページメモリと、該ホスト装置の
周辺装置としてページメモリから転送される画像データ
により所定の画像処理を実行する画像出力装置と、を備
えたデータ処理システムの該ホスト装置とページメモリ
および画像出力装置との間に接続され、ホスト装置から
の各種ＤＭＡ転送処理要求とともに出力される画像デー
タのページメモリへのＤＭＡデータ転送処理およびペー
ジメモリから出力装置へのＤＭＡデータ転送処理を実行
するデータ転送処理装置であって、複数のＤＭＡチャネ
ルを有し、該ＤＭＡチャネル毎にＤＭＡデータ転送処理
に係る各種機能を設定し、前記各種ＤＭＡ転送処理要求
に応じて各ＤＭＡチャネルを所定の優先順位タイミング
に基づいてサイクリックに制御し、所定時間内に所定ア
ドレス数分の画像データの前記ホスト装置からページメ
モリへのＤＭＡデータ転送処理および該ページメモリか
ら前記出力装置へのＤＭＡデータ転送処理をシーケンシ
ャルに繰り返し実行するＤＭＡ制御手段を設け、該複数
のＤＭＡチャネルのうち少なくとも１チャネル分をペー
ジメモリから画像出力装置へ画像データを転送するため
のデータ転送用チャネルとして割り当て、該シーケンシ
ャルなＤＭＡデータ転送処理に際して該データ転送用チ
ャネルに連続して画像データを転送することを特徴と
し、請求項４記載の発明は、ＣＰＵやＤＭＡ制御部等を
内蔵し、ＣＰＵあるいはＤＭＡ制御部がデータバスの専
有権を確保して各種周辺装置のデータ処理能力に応じて
該各周辺装置への画像データの各種ＤＭＡ転送処理要求
を出力するホスト装置と、該ホスト装置の周辺装置とし
てホスト装置から出力さる画像データを一時的に格納す
るページメモリと、該ホスト装置の周辺装置としてペー
ジメモリから転送される画像データにより所定の画像処
理を実行する画像出力装置と、を備えたデータ処理シス
テムの該ホスト装置とページメモリおよび画像出力装置
との間に接続され、ホスト装置からの各種ＤＭＡ転送処
理要求とともに出力される画像データのページメモリへ
のＤＭＡデータ転送処理およびページメモリから出力装
置へのＤＭＡデータ転送処理を実行するデータ転送処理
装置であって、前記ホスト装置に、ページメモリに格納
する画像データのメモリ容量の上限値を設定するメモリ
容量設定手段を設け、複数のＤＭＡチャネルを有し、該
ＤＭＡチャネル毎にＤＭＡデータ転送処理に係る各種機
能を設定し、前記各種ＤＭＡ転送処理要求に応じて各Ｄ
ＭＡチャネルを所定の優先順位タイミングに基づいてサ
イクリックに制御し、所定時間内に所定アドレス数分の
画像データの前記ホスト装置からページメモリへのＤＭ
Ａデータ転送処理および該ページメモリから前記出力装
置へのＤＭＡデータ転送処理をシーケンシャルに繰り返
し実行するＤＭＡ制御手段と、ＤＭＡ制御手段によりホ
スト装置からページメモリに転送中の画像データ容量が
メモリ容量設定手段により設定されたメモリ容量上限値
に相当するメモリアドレスに達したかどうかを検出する
上限アドレス検出手段と、を設け、該ホスト装置からペ
ージメモリに転送中の画像データ容量がメモリ容量設定
手段により設定されたメモリ容量上限値に相当するメモ
リアドレスに達したとき、データ転送を行うＤＭＡチャ
ネルにおけるデータ転送アドレスを初期値に再設定する
ことを特徴とし、請求項５記載の発明は、ＣＰＵやＤＭ
Ａ制御部等を内蔵し、ＣＰＵあるいはＤＭＡ制御部がデ
ータバスの専有権を確保して各種周辺装置のデータ処理
能力に応じて該各周辺装置への画像データの各種ＤＭＡ
転送処理要求を出力するホスト装置と、該ホスト装置の
周辺装置としてホスト装置から出力さる画像データを一
時的に格納するページメモリと、該ホスト装置の周辺装
置としてページメモリから転送される画像データにより
所定の画像処理を実行する画像出力装置と、を備えたデ
ータ処理システムの該ホスト装置とページメモリおよび
画像出力装置との間に接続され、ホスト装置からの各種
ＤＭＡ転送処理要求とともに出力される画像データのペ
ージメモリへのＤＭＡデータ転送処理およびページメモ
リから出力装置へのＤＭＡデータ転送処理を実行するデ
ータ転送処理装置であって、前記ホスト装置に、ページ
メモリに格納する画像データのメモリ容量の上限値を設
定するメモリ容量設定手段を設け、複数のＤＭＡチャネ
ルを有し、該ＤＭＡチャネル毎にＤＭＡデータ転送処理
に係る各種機能を設定し、前記各種ＤＭＡ転送処理要求
に応じて各ＤＭＡチャネルを所定の優先順位タイミング
に基づいてサイクリックに制御し、所定時間内に所定ア
ドレス数分の画像データの前記ホスト装置からページメ
モリへのＤＭＡデータ転送処理および該ページメモリか
ら前記出力装置へのＤＭＡデータ転送処理をシーケンシ
ャルに繰り返し実行するＤＭＡ制御手段と、該シーケン
シャルなＤＭＡデータ転送処理を繰り返し実行して複数
の所定アドレス数分の画像データをページメモリに連続
して格納するに際し、前回のＤＭＡデータ転送処理によ
り転送されて格納された複数画像データ分のページメモ
リ内のアドレス値を参照アドレス値として記憶し、今回
のＤＭＡデータ転送処理により転送される所定アドレス
数分の画像データのアドレス値に該参照アドレス値を加
算するアドレス加算手段と、を設け、該前回ＤＭＡデー
タ転送処理により記憶した参照アドレス値を加算して今
回のＤＭＡデータ転送処理によりページメモリに格納す
る画像データのアドレス値を決定し、該加算したアドレ
ス値がメモリ容量設定手段により設定されたメモリ容量
上限値に相当するメモリアドレスに達したときは、前回
画像データが格納された初期アドレス値に“１”を加算
したアドレス値を参照アドレス値として加算してページ
メモリに格納する画像データのアドレス値を決定すると
ともに、該アドレス加算処理により決定されたアドレス
値に基づいて前記ページメモリから画像出力装置へのＤ
ＭＡデータ転送処理を実行することを特徴とし、請求項
６記載の発明は、ＣＰＵやＤＭＡ制御部等を内蔵し、Ｃ
ＰＵあるいはＤＭＡ制御部がデータバスの専有権を確保
して各種周辺装置のデータ処理能力に応じて該各周辺装
置へのデータの各種ＤＭＡ転送処理要求を出力するホス
ト装置と、該ホスト装置の周辺装置としてホスト装置か
ら出力さるデータを一時的に格納するページメモリと、
該ホスト装置の周辺装置としてページメモリから転送さ
れるデータにより所定のデータ処理を実行して出力する
出力装置と、を備えたデータ処理システムの該ホスト装
置とページメモリおよび出力装置との間に接続され、ホ
スト装置からの各種ＤＭＡ転送処理要求とともに出力さ
れるデータのページメモリへのＤＭＡデータ転送処理お
よびページメモリから出力装置へのＤＭＡデータ転送処
理を実行するデータ転送処理装置であって、複数のＤＭ
Ａチャネルを有し、該ＤＭＡチャネル毎にＤＭＡデータ
転送処理に係る各種機能を設定し、前記各種ＤＭＡ転送
処理要求に応じて各ＤＭＡチャネルを所定の優先順位タ
イミングに基づいてサイクリックに制御し、所定時間内
に所定アドレス数分のデータの前記ホスト装置からペー
ジメモリへのＤＭＡデータ転送処理および該ページメモ
リから前記出力装置へのＤＭＡデータ転送処理をシーケ
ンシャルに繰り返し実行するＤＭＡ制御手段と、該出力
装置のデータ出力タイミングが該ＤＭＡデータ転送処理
タイミングと異なるとき、ＤＭＡデータ転送処理タイミ
ングをデータ出力タイミングに同期させるようにＤＭＡ
制御手段における各ＤＭＡチャネルの優先順位タイミン
グを変更する優先順位変更手段と、を設け、出力装置の
データ出力タイミングに基づいてホスト装置からページ
メモリへのＤＭＡデータ転送処理タイミングおよびペー
ジメモリから出力装置へのＤＭＡデータ転送処理タイミ
ングを変更することを特徴としている。
ＣＰＵやＤＭＡ制御部等を内蔵し、ＣＰＵあるいはＤＭ
Ａ制御部がデータバスの専有権を確保して各種周辺装置
のデータ処理能力に応じて該各周辺装置へのデータの各
種ＤＭＡ転送処理要求を出力するホスト装置と、該ホス
ト装置の周辺装置としてホスト装置から出力さるデータ
を一時的に格納するページメモリと、該ホスト装置の周
辺装置としてページメモリから転送されるデータにより
所定のデータ処理を実行して出力する出力装置と、を備
えたデータ処理システムの該ホスト装置とページメモリ
および出力装置との間に接続され、ホスト装置からの各
種ＤＭＡ転送処理要求とともに出力されるデータのペー
ジメモリへのＤＭＡデータ転送処理およびページメモリ
から出力装置へのＤＭＡデータ転送処理を実行するデー
タ転送処理装置であって、複数のＤＭＡチャネルを有
し、該ＤＭＡチャネル毎にＤＭＡデータ転送処理に係る
各種機能を設定し、前記各種ＤＭＡ転送処理要求に応じ
て各ＤＭＡチャネルを所定の優先順位タイミングに基づ
いてサイクリックに制御し、所定時間内に所定アドレス
数分のデータの前記ホスト装置からページメモリへのＤ
ＭＡデータ転送処理および該ページメモリから前記出力
装置へのＤＭＡデータ転送処理をシーケンシャルに繰り
返し実行するＤＭＡ制御手段を設け、ホスト装置からペ
ージメモリへのＤＭＡデータ転送処理に際して、前記Ｃ
ＰＵあるいはＤＭＡ制御部がデータバスの専有権を確保
したときは、ＣＰＵによるデータ転送タイミングあるい
はＤＭＡ制御部によるデータ転送タイミングに基づいて
該シーケンシャルなＤＭＡデータ転送処理を実行し、該
ホスト装置とページメモリ間のＤＭＡデータ転送処理に
続いて該ページメモリから出力装置へのシーケンシャル
なＤＭＡデータ転送処理を実行することを特徴とし、請
求項２記載の発明は、ＣＰＵやＤＭＡ制御部等を内蔵
し、ＣＰＵあるいはＤＭＡ制御部がデータバスの専有権
を確保して各種周辺装置のデータ処理能力に応じて該各
周辺装置へのデータの各種ＤＭＡ転送処理要求を出力す
るホスト装置と、該ホスト装置の周辺装置としてホスト
装置から出力さるデータを一時的に格納するページメモ
リと、該ホスト装置の周辺装置としてページメモリから
転送されるデータにより所定のデータ処理を実行して出
力する出力装置と、を備えたデータ処理システムの該ホ
スト装置とページメモリおよび出力装置との間に接続さ
れ、ホスト装置からの各種ＤＭＡ転送処理要求とともに
出力されるデータのページメモリへのＤＭＡデータ転送
処理およびページメモリから出力装置へのＤＭＡデータ
転送処理を実行するデータ転送処理装置であって、複数
のＤＭＡチャネルを有し、該ＤＭＡチャネル毎にＤＭＡ
データ転送処理に係る各種機能を設定し、前記各種ＤＭ
Ａ転送処理要求に応じて各ＤＭＡチャネルを所定の優先
順位タイミングに基づいてサイクリックに制御し、所定
時間内に所定アドレス数分のデータの前記ホスト装置か
らページメモリへのＤＭＡデータ転送処理および該ペー
ジメモリから前記出力装置へのＤＭＡデータ転送処理を
シーケンシャルに繰り返し実行するＤＭＡ制御手段を設
け、ページメモリとしてＤＲＡＭを用いた場合は、該複
数のＤＭＡチャネルのうち１チャネル分を該ＤＲＡＭを
リフレッシュするリフレッシュタイミング制御用に割り
当てたことを特徴とし、請求項３記載の発明は、ＣＰＵ
やＤＭＡ制御部等を内蔵し、ＣＰＵあるいはＤＭＡ制御
部がデータバスの専有権を確保して各種周辺装置のデー
タ処理能力に応じて該各周辺装置への画像データの各種
ＤＭＡ転送処理要求を出力するホスト装置と、該ホスト
装置の周辺装置としてホスト装置から出力さる画像デー
タを一時的に格納するページメモリと、該ホスト装置の
周辺装置としてページメモリから転送される画像データ
により所定の画像処理を実行する画像出力装置と、を備
えたデータ処理システムの該ホスト装置とページメモリ
および画像出力装置との間に接続され、ホスト装置から
の各種ＤＭＡ転送処理要求とともに出力される画像デー
タのページメモリへのＤＭＡデータ転送処理およびペー
ジメモリから出力装置へのＤＭＡデータ転送処理を実行
するデータ転送処理装置であって、複数のＤＭＡチャネ
ルを有し、該ＤＭＡチャネル毎にＤＭＡデータ転送処理
に係る各種機能を設定し、前記各種ＤＭＡ転送処理要求
に応じて各ＤＭＡチャネルを所定の優先順位タイミング
に基づいてサイクリックに制御し、所定時間内に所定ア
ドレス数分の画像データの前記ホスト装置からページメ
モリへのＤＭＡデータ転送処理および該ページメモリか
ら前記出力装置へのＤＭＡデータ転送処理をシーケンシ
ャルに繰り返し実行するＤＭＡ制御手段を設け、該複数
のＤＭＡチャネルのうち少なくとも１チャネル分をペー
ジメモリから画像出力装置へ画像データを転送するため
のデータ転送用チャネルとして割り当て、該シーケンシ
ャルなＤＭＡデータ転送処理に際して該データ転送用チ
ャネルに連続して画像データを転送することを特徴と
し、請求項４記載の発明は、ＣＰＵやＤＭＡ制御部等を
内蔵し、ＣＰＵあるいはＤＭＡ制御部がデータバスの専
有権を確保して各種周辺装置のデータ処理能力に応じて
該各周辺装置への画像データの各種ＤＭＡ転送処理要求
を出力するホスト装置と、該ホスト装置の周辺装置とし
てホスト装置から出力さる画像データを一時的に格納す
るページメモリと、該ホスト装置の周辺装置としてペー
ジメモリから転送される画像データにより所定の画像処
理を実行する画像出力装置と、を備えたデータ処理シス
テムの該ホスト装置とページメモリおよび画像出力装置
との間に接続され、ホスト装置からの各種ＤＭＡ転送処
理要求とともに出力される画像データのページメモリへ
のＤＭＡデータ転送処理およびページメモリから出力装
置へのＤＭＡデータ転送処理を実行するデータ転送処理
装置であって、前記ホスト装置に、ページメモリに格納
する画像データのメモリ容量の上限値を設定するメモリ
容量設定手段を設け、複数のＤＭＡチャネルを有し、該
ＤＭＡチャネル毎にＤＭＡデータ転送処理に係る各種機
能を設定し、前記各種ＤＭＡ転送処理要求に応じて各Ｄ
ＭＡチャネルを所定の優先順位タイミングに基づいてサ
イクリックに制御し、所定時間内に所定アドレス数分の
画像データの前記ホスト装置からページメモリへのＤＭ
Ａデータ転送処理および該ページメモリから前記出力装
置へのＤＭＡデータ転送処理をシーケンシャルに繰り返
し実行するＤＭＡ制御手段と、ＤＭＡ制御手段によりホ
スト装置からページメモリに転送中の画像データ容量が
メモリ容量設定手段により設定されたメモリ容量上限値
に相当するメモリアドレスに達したかどうかを検出する
上限アドレス検出手段と、を設け、該ホスト装置からペ
ージメモリに転送中の画像データ容量がメモリ容量設定
手段により設定されたメモリ容量上限値に相当するメモ
リアドレスに達したとき、データ転送を行うＤＭＡチャ
ネルにおけるデータ転送アドレスを初期値に再設定する
ことを特徴とし、請求項５記載の発明は、ＣＰＵやＤＭ
Ａ制御部等を内蔵し、ＣＰＵあるいはＤＭＡ制御部がデ
ータバスの専有権を確保して各種周辺装置のデータ処理
能力に応じて該各周辺装置への画像データの各種ＤＭＡ
転送処理要求を出力するホスト装置と、該ホスト装置の
周辺装置としてホスト装置から出力さる画像データを一
時的に格納するページメモリと、該ホスト装置の周辺装
置としてページメモリから転送される画像データにより
所定の画像処理を実行する画像出力装置と、を備えたデ
ータ処理システムの該ホスト装置とページメモリおよび
画像出力装置との間に接続され、ホスト装置からの各種
ＤＭＡ転送処理要求とともに出力される画像データのペ
ージメモリへのＤＭＡデータ転送処理およびページメモ
リから出力装置へのＤＭＡデータ転送処理を実行するデ
ータ転送処理装置であって、前記ホスト装置に、ページ
メモリに格納する画像データのメモリ容量の上限値を設
定するメモリ容量設定手段を設け、複数のＤＭＡチャネ
ルを有し、該ＤＭＡチャネル毎にＤＭＡデータ転送処理
に係る各種機能を設定し、前記各種ＤＭＡ転送処理要求
に応じて各ＤＭＡチャネルを所定の優先順位タイミング
に基づいてサイクリックに制御し、所定時間内に所定ア
ドレス数分の画像データの前記ホスト装置からページメ
モリへのＤＭＡデータ転送処理および該ページメモリか
ら前記出力装置へのＤＭＡデータ転送処理をシーケンシ
ャルに繰り返し実行するＤＭＡ制御手段と、該シーケン
シャルなＤＭＡデータ転送処理を繰り返し実行して複数
の所定アドレス数分の画像データをページメモリに連続
して格納するに際し、前回のＤＭＡデータ転送処理によ
り転送されて格納された複数画像データ分のページメモ
リ内のアドレス値を参照アドレス値として記憶し、今回
のＤＭＡデータ転送処理により転送される所定アドレス
数分の画像データのアドレス値に該参照アドレス値を加
算するアドレス加算手段と、を設け、該前回ＤＭＡデー
タ転送処理により記憶した参照アドレス値を加算して今
回のＤＭＡデータ転送処理によりページメモリに格納す
る画像データのアドレス値を決定し、該加算したアドレ
ス値がメモリ容量設定手段により設定されたメモリ容量
上限値に相当するメモリアドレスに達したときは、前回
画像データが格納された初期アドレス値に“１”を加算
したアドレス値を参照アドレス値として加算してページ
メモリに格納する画像データのアドレス値を決定すると
ともに、該アドレス加算処理により決定されたアドレス
値に基づいて前記ページメモリから画像出力装置へのＤ
ＭＡデータ転送処理を実行することを特徴とし、請求項
６記載の発明は、ＣＰＵやＤＭＡ制御部等を内蔵し、Ｃ
ＰＵあるいはＤＭＡ制御部がデータバスの専有権を確保
して各種周辺装置のデータ処理能力に応じて該各周辺装
置へのデータの各種ＤＭＡ転送処理要求を出力するホス
ト装置と、該ホスト装置の周辺装置としてホスト装置か
ら出力さるデータを一時的に格納するページメモリと、
該ホスト装置の周辺装置としてページメモリから転送さ
れるデータにより所定のデータ処理を実行して出力する
出力装置と、を備えたデータ処理システムの該ホスト装
置とページメモリおよび出力装置との間に接続され、ホ
スト装置からの各種ＤＭＡ転送処理要求とともに出力さ
れるデータのページメモリへのＤＭＡデータ転送処理お
よびページメモリから出力装置へのＤＭＡデータ転送処
理を実行するデータ転送処理装置であって、複数のＤＭ
Ａチャネルを有し、該ＤＭＡチャネル毎にＤＭＡデータ
転送処理に係る各種機能を設定し、前記各種ＤＭＡ転送
処理要求に応じて各ＤＭＡチャネルを所定の優先順位タ
イミングに基づいてサイクリックに制御し、所定時間内
に所定アドレス数分のデータの前記ホスト装置からペー
ジメモリへのＤＭＡデータ転送処理および該ページメモ
リから前記出力装置へのＤＭＡデータ転送処理をシーケ
ンシャルに繰り返し実行するＤＭＡ制御手段と、該出力
装置のデータ出力タイミングが該ＤＭＡデータ転送処理
タイミングと異なるとき、ＤＭＡデータ転送処理タイミ
ングをデータ出力タイミングに同期させるようにＤＭＡ
制御手段における各ＤＭＡチャネルの優先順位タイミン
グを変更する優先順位変更手段と、を設け、出力装置の
データ出力タイミングに基づいてホスト装置からページ
メモリへのＤＭＡデータ転送処理タイミングおよびペー
ジメモリから出力装置へのＤＭＡデータ転送処理タイミ
ングを変更することを特徴としている。
【０００８】請求項７記載の発明は、請求項１記載のデ
ータ転送処理装置において、データ転送を行う１つ以上
の周辺装置をページメモリ同様にＤＭＡ制御部のバスア
ドレス上にマッピングするとともに、これらの周辺装置
に対してＣＰＵ命令によるアクセスを行うＤＭＡ転送チ
ャネルを設定し、前記ＣＰＵ命令によるアドレスを格納
するアドレス格納部と、同じくＣＰＵ命令によるデータ
を格納するデータ格納部と、を設け、前記ＤＭＡ転送チ
ャネルを介し前記アドレス格納部に格納されているアド
レスに従って周辺装置とデータ格納部間でデータを転送
することを特徴とする。
ータ転送処理装置において、データ転送を行う１つ以上
の周辺装置をページメモリ同様にＤＭＡ制御部のバスア
ドレス上にマッピングするとともに、これらの周辺装置
に対してＣＰＵ命令によるアクセスを行うＤＭＡ転送チ
ャネルを設定し、前記ＣＰＵ命令によるアドレスを格納
するアドレス格納部と、同じくＣＰＵ命令によるデータ
を格納するデータ格納部と、を設け、前記ＤＭＡ転送チ
ャネルを介し前記アドレス格納部に格納されているアド
レスに従って周辺装置とデータ格納部間でデータを転送
することを特徴とする。
【０００９】また、請求項８記載の発明は、請求項７記
載のデータ転送処理装置において、ＣＰＵ命令による周
辺装置へのアクセス開始から終了まで該ＣＰＵを一時停
止状態にするホルト・インストラクションを発生する一
時停止制御部を備えたことを特徴とする。
載のデータ転送処理装置において、ＣＰＵ命令による周
辺装置へのアクセス開始から終了まで該ＣＰＵを一時停
止状態にするホルト・インストラクションを発生する一
時停止制御部を備えたことを特徴とする。
【００１０】また、請求項９記載の発明は、請求項８記
載のデータ転送処理装置において、各ＤＭＡ転送チャネ
ル毎にウェイト時間の設定値を記憶するウェイト設定値
記憶部と、記憶されているウェイト設定値を当該チャネ
ルの動作タイミングに合わせて切り替えるセレクタと、
切り替えられたウェイト設定値に従ってウェイト時間を
計時するウェイト時間計時部と、を設け、計時されたウ
ェイト時間に従って当該チャネルの動作タイミングを延
長することを特徴とする。
載のデータ転送処理装置において、各ＤＭＡ転送チャネ
ル毎にウェイト時間の設定値を記憶するウェイト設定値
記憶部と、記憶されているウェイト設定値を当該チャネ
ルの動作タイミングに合わせて切り替えるセレクタと、
切り替えられたウェイト設定値に従ってウェイト時間を
計時するウェイト時間計時部と、を設け、計時されたウ
ェイト時間に従って当該チャネルの動作タイミングを延
長することを特徴とする。
【００１１】
【作用】請求項１記載の発明では、データ処理システム
のホスト装置とページメモリおよび出力装置との間に接
続され、ホスト装置からの各種ＤＭＡ転送処理要求とと
もに出力されるデータのページメモリへのＤＭＡデータ
転送処理およびページメモリから出力装置へのＤＭＡデ
ータ転送処理を実行するデータ転送処理装置であって、
複数のＤＭＡチャネルを有し、該ＤＭＡチャネル毎にＤ
ＭＡデータ転送処理に係る各種機能を設定し、ホスト装
置からの各種ＤＭＡ転送処理要求に応じて各ＤＭＡチャ
ネルを所定の優先順位タイミングに基づいてサイクリッ
クに制御し、所定時間内に所定アドレス数分のデータの
ホスト装置からページメモリへのＤＭＡデータ転送処理
および該ページメモリから出力装置へのＤＭＡデータ転
送処理をシーケンシャルに繰り返し実行するＤＭＡ制御
手段が設けられ、ホスト装置からページメモリへのＤＭ
Ａデータ転送処理に際して、ホスト装置内のＣＰＵある
いはＤＭＡ制御部でデータバスの専有権が確保されたと
きは、ＣＰＵによるデータ転送タイミングあるいはＤＭ
Ａ制御部によるデータ転送タイミングに基づいて該シー
ケンシャルなＤＭＡデータ転送処理が実行され、該ホス
ト装置とページメモリ間のＤＭＡデータ転送処理に続い
て該ページメモリから出力装置へのシーケンシャルなＤ
ＭＡデータ転送処理が実行される。
のホスト装置とページメモリおよび出力装置との間に接
続され、ホスト装置からの各種ＤＭＡ転送処理要求とと
もに出力されるデータのページメモリへのＤＭＡデータ
転送処理およびページメモリから出力装置へのＤＭＡデ
ータ転送処理を実行するデータ転送処理装置であって、
複数のＤＭＡチャネルを有し、該ＤＭＡチャネル毎にＤ
ＭＡデータ転送処理に係る各種機能を設定し、ホスト装
置からの各種ＤＭＡ転送処理要求に応じて各ＤＭＡチャ
ネルを所定の優先順位タイミングに基づいてサイクリッ
クに制御し、所定時間内に所定アドレス数分のデータの
ホスト装置からページメモリへのＤＭＡデータ転送処理
および該ページメモリから出力装置へのＤＭＡデータ転
送処理をシーケンシャルに繰り返し実行するＤＭＡ制御
手段が設けられ、ホスト装置からページメモリへのＤＭ
Ａデータ転送処理に際して、ホスト装置内のＣＰＵある
いはＤＭＡ制御部でデータバスの専有権が確保されたと
きは、ＣＰＵによるデータ転送タイミングあるいはＤＭ
Ａ制御部によるデータ転送タイミングに基づいて該シー
ケンシャルなＤＭＡデータ転送処理が実行され、該ホス
ト装置とページメモリ間のＤＭＡデータ転送処理に続い
て該ページメモリから出力装置へのシーケンシャルなＤ
ＭＡデータ転送処理が実行される。
【００１２】したがって、周辺装置としてのページメモ
リのメモリ空間をより有効に活用することができ、ＤＭ
Ａ転送制御用のＣＰＵとアドレス再構成用のメモリを不
要にすることができ、低コストで画像データのスムージ
ング処理等の各種画像データの転送処理に対応するデー
タ転送処理装置を提供することができる。請求項２記載
の発明では、データ処理システムのホスト装置とページ
メモリおよび出力装置との間に接続され、ホスト装置か
らの各種ＤＭＡ転送処理要求とともに出力されるデータ
のページメモリへのＤＭＡデータ転送処理およびページ
メモリから出力装置へのＤＭＡデータ転送処理を実行す
るデータ転送処理装置であって、複数のＤＭＡチャネル
を有し、該ＤＭＡチャネル毎にＤＭＡデータ転送処理に
係る各種機能を設定し、ホスト装置からの各種ＤＭＡ転
送処理要求に応じて各ＤＭＡチャネルを所定の優先順位
タイミングに基づいてサイクリックに制御し、所定時間
内に所定アドレス数分のデータのホスト装置からページ
メモリへのＤＭＡデータ転送処理および該ページメモリ
から出力装置へのＤＭＡデータ転送処理をシーケンシャ
ルに繰り返し実行するＤＭＡ制御手段が設けられ、ペー
ジメモリとしてＤＲＡＭが用いられた場合は、該複数の
ＤＭＡチャネルのうち１チャネル分が該ＤＲＡＭをリフ
レッシュするリフレッシュタイミング制御用に割り当て
られる。
リのメモリ空間をより有効に活用することができ、ＤＭ
Ａ転送制御用のＣＰＵとアドレス再構成用のメモリを不
要にすることができ、低コストで画像データのスムージ
ング処理等の各種画像データの転送処理に対応するデー
タ転送処理装置を提供することができる。請求項２記載
の発明では、データ処理システムのホスト装置とページ
メモリおよび出力装置との間に接続され、ホスト装置か
らの各種ＤＭＡ転送処理要求とともに出力されるデータ
のページメモリへのＤＭＡデータ転送処理およびページ
メモリから出力装置へのＤＭＡデータ転送処理を実行す
るデータ転送処理装置であって、複数のＤＭＡチャネル
を有し、該ＤＭＡチャネル毎にＤＭＡデータ転送処理に
係る各種機能を設定し、ホスト装置からの各種ＤＭＡ転
送処理要求に応じて各ＤＭＡチャネルを所定の優先順位
タイミングに基づいてサイクリックに制御し、所定時間
内に所定アドレス数分のデータのホスト装置からページ
メモリへのＤＭＡデータ転送処理および該ページメモリ
から出力装置へのＤＭＡデータ転送処理をシーケンシャ
ルに繰り返し実行するＤＭＡ制御手段が設けられ、ペー
ジメモリとしてＤＲＡＭが用いられた場合は、該複数の
ＤＭＡチャネルのうち１チャネル分が該ＤＲＡＭをリフ
レッシュするリフレッシュタイミング制御用に割り当て
られる。
【００１３】したがって、ページメモリとして安価なＤ
ＲＡＭを用いた場合でもＤＭＡデータ転送処理を確実に
実行することができ、より低コストで画像データのスム
ージング処理等の各種画像データの転送処理に対応する
データ転送処理装置を提供することができる。請求項３
記載の発明では、データ処理システムのホスト装置とペ
ージメモリおよび画像出力装置との間に接続され、ホス
ト装置からの各種ＤＭＡ転送処理要求とともに出力され
る画像データのページメモリへのＤＭＡデータ転送処理
およびページメモリから出力装置へのＤＭＡデータ転送
処理を実行するデータ転送処理装置であって、複数のＤ
ＭＡチャネルを有し、該ＤＭＡチャネル毎にＤＭＡデー
タ転送処理に係る各種機能を設定し、ホスト装置からの
各種ＤＭＡ転送処理要求に応じて各ＤＭＡチャネルを所
定の優先順位タイミングに基づいてサイクリックに制御
し、所定時間内に所定アドレス数分の画像データのホス
ト装置からページメモリへのＤＭＡデータ転送処理およ
び該ページメモリから出力装置へのＤＭＡデータ転送処
理をシーケンシャルに繰り返し実行するＤＭＡ制御手段
が設けられ、該複数のＤＭＡチャネルのうち少なくとも
１チャネル分がページメモリから画像出力装置へ画像デ
ータを転送するためのデータ転送用チャネルとして割り
当てられ、該シーケンシャルなＤＭＡデータ転送処理に
際して該データ転送用チャネルに連続して画像データが
転送される。
ＲＡＭを用いた場合でもＤＭＡデータ転送処理を確実に
実行することができ、より低コストで画像データのスム
ージング処理等の各種画像データの転送処理に対応する
データ転送処理装置を提供することができる。請求項３
記載の発明では、データ処理システムのホスト装置とペ
ージメモリおよび画像出力装置との間に接続され、ホス
ト装置からの各種ＤＭＡ転送処理要求とともに出力され
る画像データのページメモリへのＤＭＡデータ転送処理
およびページメモリから出力装置へのＤＭＡデータ転送
処理を実行するデータ転送処理装置であって、複数のＤ
ＭＡチャネルを有し、該ＤＭＡチャネル毎にＤＭＡデー
タ転送処理に係る各種機能を設定し、ホスト装置からの
各種ＤＭＡ転送処理要求に応じて各ＤＭＡチャネルを所
定の優先順位タイミングに基づいてサイクリックに制御
し、所定時間内に所定アドレス数分の画像データのホス
ト装置からページメモリへのＤＭＡデータ転送処理およ
び該ページメモリから出力装置へのＤＭＡデータ転送処
理をシーケンシャルに繰り返し実行するＤＭＡ制御手段
が設けられ、該複数のＤＭＡチャネルのうち少なくとも
１チャネル分がページメモリから画像出力装置へ画像デ
ータを転送するためのデータ転送用チャネルとして割り
当てられ、該シーケンシャルなＤＭＡデータ転送処理に
際して該データ転送用チャネルに連続して画像データが
転送される。
【００１４】したがって、周辺装置としてのページメモ
リのメモリ空間をより有効に活用することができ、ＤＭ
Ａ転送制御用のＣＰＵとアドレス再構成用のメモリを不
要にすることができ、低コストで各種画像データの転送
処理に対応するデータ転送処理装置を提供することがで
きる。請求項４記載の発明では、データ処理システムの
ホスト装置とページメモリおよび画像出力装置との間に
接続され、ホスト装置からの各種ＤＭＡ転送処理要求と
ともに出力される画像データのページメモリへのＤＭＡ
データ転送処理およびページメモリから出力装置へのＤ
ＭＡデータ転送処理を実行するデータ転送処理装置であ
って、ホスト装置に、ページメモリに格納する画像デー
タのメモリ容量の上限値を設定するメモリ容量設定手段
が設けられ、複数のＤＭＡチャネルを有し、該ＤＭＡチ
ャネル毎にＤＭＡデータ転送処理に係る各種機能を設定
し、ホスト装置からの各種ＤＭＡ転送処理要求に応じて
各ＤＭＡチャネルを所定の優先順位タイミングに基づい
てサイクリックに制御し、所定時間内に所定アドレス数
分の画像データのホスト装置からページメモリへのＤＭ
Ａデータ転送処理および該ページメモリから出力装置へ
のＤＭＡデータ転送処理をシーケンシャルに繰り返し実
行するＤＭＡ制御手段と、ＤＭＡ制御手段によりホスト
装置からページメモリに転送中の画像データ容量がメモ
リ容量設定手段により設定されたメモリ容量上限値に相
当するメモリアドレスに達したかどうかを検出する上限
アドレス検出手段と、が設けられ、該ホスト装置からペ
ージメモリに転送中の画像データ容量がメモリ容量設定
手段により設定されたメモリ容量上限値に相当するメモ
リアドレスに達したとき、データ転送を行うＤＭＡチャ
ネルにおけるデータ転送アドレスが初期値に再設定され
る。
リのメモリ空間をより有効に活用することができ、ＤＭ
Ａ転送制御用のＣＰＵとアドレス再構成用のメモリを不
要にすることができ、低コストで各種画像データの転送
処理に対応するデータ転送処理装置を提供することがで
きる。請求項４記載の発明では、データ処理システムの
ホスト装置とページメモリおよび画像出力装置との間に
接続され、ホスト装置からの各種ＤＭＡ転送処理要求と
ともに出力される画像データのページメモリへのＤＭＡ
データ転送処理およびページメモリから出力装置へのＤ
ＭＡデータ転送処理を実行するデータ転送処理装置であ
って、ホスト装置に、ページメモリに格納する画像デー
タのメモリ容量の上限値を設定するメモリ容量設定手段
が設けられ、複数のＤＭＡチャネルを有し、該ＤＭＡチ
ャネル毎にＤＭＡデータ転送処理に係る各種機能を設定
し、ホスト装置からの各種ＤＭＡ転送処理要求に応じて
各ＤＭＡチャネルを所定の優先順位タイミングに基づい
てサイクリックに制御し、所定時間内に所定アドレス数
分の画像データのホスト装置からページメモリへのＤＭ
Ａデータ転送処理および該ページメモリから出力装置へ
のＤＭＡデータ転送処理をシーケンシャルに繰り返し実
行するＤＭＡ制御手段と、ＤＭＡ制御手段によりホスト
装置からページメモリに転送中の画像データ容量がメモ
リ容量設定手段により設定されたメモリ容量上限値に相
当するメモリアドレスに達したかどうかを検出する上限
アドレス検出手段と、が設けられ、該ホスト装置からペ
ージメモリに転送中の画像データ容量がメモリ容量設定
手段により設定されたメモリ容量上限値に相当するメモ
リアドレスに達したとき、データ転送を行うＤＭＡチャ
ネルにおけるデータ転送アドレスが初期値に再設定され
る。
【００１５】したがって、ページメモリから画像出力装
置へのＤＭＡデータ転送処理に際してアドレスの管理を
不要にすることができるとともに、周辺装置としてのペ
ージメモリのメモリ空間をより有効に活用することがで
き、ＤＭＡ転送制御用のＣＰＵとアドレス再構成用のメ
モリを不要にすることができ、低コストで画像データの
スムージング処理等の各種画像データの転送処理に対応
するデータ転送処理装置を提供することができる。
置へのＤＭＡデータ転送処理に際してアドレスの管理を
不要にすることができるとともに、周辺装置としてのペ
ージメモリのメモリ空間をより有効に活用することがで
き、ＤＭＡ転送制御用のＣＰＵとアドレス再構成用のメ
モリを不要にすることができ、低コストで画像データの
スムージング処理等の各種画像データの転送処理に対応
するデータ転送処理装置を提供することができる。
【００１６】請求項５記載の発明では、データ処理シス
テムのホスト装置とページメモリおよび画像出力装置と
の間に接続され、ホスト装置からの各種ＤＭＡ転送処理
要求とともに出力される画像データのページメモリへの
ＤＭＡデータ転送処理およびページメモリから出力装置
へのＤＭＡデータ転送処理を実行するデータ転送処理装
置であって、ホスト装置に、ページメモリに格納する画
像データのメモリ容量の上限値を設定するメモリ容量設
定手段が設けられ、複数のＤＭＡチャネルを有し、該Ｄ
ＭＡチャネル毎にＤＭＡデータ転送処理に係る各種機能
を設定し、ホスト装置からの各種ＤＭＡ転送処理要求に
応じて各ＤＭＡチャネルを所定の優先順位タイミングに
基づいてサイクリックに制御し、所定時間内に所定アド
レス数分の画像データのホスト装置からページメモリへ
のＤＭＡデータ転送処理および該ページメモリから出力
装置へのＤＭＡデータ転送処理をシーケンシャルに繰り
返し実行するＤＭＡ制御手段と、該シーケンシャルなＤ
ＭＡデータ転送処理を繰り返し実行して複数の所定アド
レス数分の画像データをページメモリに連続して格納す
るに際し、前回のＤＭＡデータ転送処理により転送され
て格納された複数画像データ分のページメモリ内のアド
レス値を参照アドレス値として記憶し、今回のＤＭＡデ
ータ転送処理により転送される所定アドレス数分の画像
データのアドレス値に該参照アドレス値を加算するアド
レス加算手段と、が設けられ、該前回ＤＭＡデータ転送
処理により記憶した参照アドレス値が加算されて今回の
ＤＭＡデータ転送処理によりページメモリに格納する画
像データのアドレス値が決定され、該加算したアドレス
値がメモリ容量設定手段により設定されたメモリ容量上
限値に相当するメモリアドレスに達したときは、前回画
像データが格納された初期アドレス値に“１”を加算し
たアドレス値が参照アドレス値として加算されてページ
メモリに格納する画像データのアドレス値が決定される
とともに、該アドレス加算処理により決定されたアドレ
ス値に基づいてページメモリから画像出力装置へのＤＭ
Ａデータ転送処理が実行される。
テムのホスト装置とページメモリおよび画像出力装置と
の間に接続され、ホスト装置からの各種ＤＭＡ転送処理
要求とともに出力される画像データのページメモリへの
ＤＭＡデータ転送処理およびページメモリから出力装置
へのＤＭＡデータ転送処理を実行するデータ転送処理装
置であって、ホスト装置に、ページメモリに格納する画
像データのメモリ容量の上限値を設定するメモリ容量設
定手段が設けられ、複数のＤＭＡチャネルを有し、該Ｄ
ＭＡチャネル毎にＤＭＡデータ転送処理に係る各種機能
を設定し、ホスト装置からの各種ＤＭＡ転送処理要求に
応じて各ＤＭＡチャネルを所定の優先順位タイミングに
基づいてサイクリックに制御し、所定時間内に所定アド
レス数分の画像データのホスト装置からページメモリへ
のＤＭＡデータ転送処理および該ページメモリから出力
装置へのＤＭＡデータ転送処理をシーケンシャルに繰り
返し実行するＤＭＡ制御手段と、該シーケンシャルなＤ
ＭＡデータ転送処理を繰り返し実行して複数の所定アド
レス数分の画像データをページメモリに連続して格納す
るに際し、前回のＤＭＡデータ転送処理により転送され
て格納された複数画像データ分のページメモリ内のアド
レス値を参照アドレス値として記憶し、今回のＤＭＡデ
ータ転送処理により転送される所定アドレス数分の画像
データのアドレス値に該参照アドレス値を加算するアド
レス加算手段と、が設けられ、該前回ＤＭＡデータ転送
処理により記憶した参照アドレス値が加算されて今回の
ＤＭＡデータ転送処理によりページメモリに格納する画
像データのアドレス値が決定され、該加算したアドレス
値がメモリ容量設定手段により設定されたメモリ容量上
限値に相当するメモリアドレスに達したときは、前回画
像データが格納された初期アドレス値に“１”を加算し
たアドレス値が参照アドレス値として加算されてページ
メモリに格納する画像データのアドレス値が決定される
とともに、該アドレス加算処理により決定されたアドレ
ス値に基づいてページメモリから画像出力装置へのＤＭ
Ａデータ転送処理が実行される。
【００１７】したがって、ページメモリから画像出力装
置へのＤＭＡデータ転送処理に際してアドレスの管理を
不要にすることができるとともに、周辺装置としてのペ
ージメモリのメモリ空間をより有効に活用することがで
き、ＤＭＡ転送制御用のＣＰＵとアドレス再構成用のメ
モリを不要にすることができ、低コストで画像データの
スムージング処理等の各種画像データの転送処理に対応
するデータ転送処理装置を提供することができる。
置へのＤＭＡデータ転送処理に際してアドレスの管理を
不要にすることができるとともに、周辺装置としてのペ
ージメモリのメモリ空間をより有効に活用することがで
き、ＤＭＡ転送制御用のＣＰＵとアドレス再構成用のメ
モリを不要にすることができ、低コストで画像データの
スムージング処理等の各種画像データの転送処理に対応
するデータ転送処理装置を提供することができる。
【００１８】請求項６記載の発明では、データ処理シス
テムのホスト装置とページメモリおよび出力装置との間
に接続され、ホスト装置からの各種ＤＭＡ転送処理要求
とともに出力されるデータのページメモリへのＤＭＡデ
ータ転送処理およびページメモリから出力装置へのＤＭ
Ａデータ転送処理を実行するデータ転送処理装置であっ
て、複数のＤＭＡチャネルを有し、該ＤＭＡチャネル毎
にＤＭＡデータ転送処理に係る各種機能を設定し、ホス
ト装置からの各種ＤＭＡ転送処理要求に応じて各ＤＭＡ
チャネルを所定の優先順位タイミングに基づいてサイク
リックに制御し、所定時間内に所定アドレス数分のデー
タのホスト装置からページメモリへのＤＭＡデータ転送
処理および該ページメモリから出力装置へのＤＭＡデー
タ転送処理をシーケンシャルに繰り返し実行するＤＭＡ
制御手段と、該出力装置のデータ出力タイミングが該Ｄ
ＭＡデータ転送処理タイミングと異なるとき、ＤＭＡデ
ータ転送処理タイミングをデータ出力タイミングに同期
させるようにＤＭＡ制御手段における各ＤＭＡチャネル
の優先順位タイミングを変更する優先順位変更手段と、
が設けられ、出力装置のデータ出力タイミングに基づい
てホスト装置からページメモリへのＤＭＡデータ転送処
理タイミングおよびページメモリから出力装置へのＤＭ
Ａデータ転送処理タイミングが変更される。
テムのホスト装置とページメモリおよび出力装置との間
に接続され、ホスト装置からの各種ＤＭＡ転送処理要求
とともに出力されるデータのページメモリへのＤＭＡデ
ータ転送処理およびページメモリから出力装置へのＤＭ
Ａデータ転送処理を実行するデータ転送処理装置であっ
て、複数のＤＭＡチャネルを有し、該ＤＭＡチャネル毎
にＤＭＡデータ転送処理に係る各種機能を設定し、ホス
ト装置からの各種ＤＭＡ転送処理要求に応じて各ＤＭＡ
チャネルを所定の優先順位タイミングに基づいてサイク
リックに制御し、所定時間内に所定アドレス数分のデー
タのホスト装置からページメモリへのＤＭＡデータ転送
処理および該ページメモリから出力装置へのＤＭＡデー
タ転送処理をシーケンシャルに繰り返し実行するＤＭＡ
制御手段と、該出力装置のデータ出力タイミングが該Ｄ
ＭＡデータ転送処理タイミングと異なるとき、ＤＭＡデ
ータ転送処理タイミングをデータ出力タイミングに同期
させるようにＤＭＡ制御手段における各ＤＭＡチャネル
の優先順位タイミングを変更する優先順位変更手段と、
が設けられ、出力装置のデータ出力タイミングに基づい
てホスト装置からページメモリへのＤＭＡデータ転送処
理タイミングおよびページメモリから出力装置へのＤＭ
Ａデータ転送処理タイミングが変更される。
【００１９】したがって、画像出力装置に同期して画像
データのＤＭＡデータ転送処理を実行することができる
とともに、周辺装置としてのページメモリのメモリ空間
をより有効に活用することができ、ＤＭＡ転送制御用の
ＣＰＵとアドレス再構成用のメモリを不要にすることが
でき、低コストで画像データのスムージング処理等の各
種画像データの転送処理に対応するデータ転送処理装置
を提供することができる。
データのＤＭＡデータ転送処理を実行することができる
とともに、周辺装置としてのページメモリのメモリ空間
をより有効に活用することができ、ＤＭＡ転送制御用の
ＣＰＵとアドレス再構成用のメモリを不要にすることが
でき、低コストで画像データのスムージング処理等の各
種画像データの転送処理に対応するデータ転送処理装置
を提供することができる。
【００２０】請求項７記載の発明では、データ転送を行
う１つ以上の周辺装置をページメモリ同様にＤＭＡ制御
部のバスアドレス上にマッピングするとともに、これら
の周辺装置に対してＣＰＵ命令によるアクセスを行うＤ
ＭＡ転送チャネルを設定し、前記ＣＰＵ命令によるアド
レスを格納するアドレス格納部と、同じくＣＰＵ命令に
よるデータを格納するデータ格納部と、を設け、前記Ｄ
ＭＡ転送チャネルを介し前記アドレス格納部に格納され
ているアドレスに従って周辺装置とデータ格納部間でデ
ータを転送する。
う１つ以上の周辺装置をページメモリ同様にＤＭＡ制御
部のバスアドレス上にマッピングするとともに、これら
の周辺装置に対してＣＰＵ命令によるアクセスを行うＤ
ＭＡ転送チャネルを設定し、前記ＣＰＵ命令によるアド
レスを格納するアドレス格納部と、同じくＣＰＵ命令に
よるデータを格納するデータ格納部と、を設け、前記Ｄ
ＭＡ転送チャネルを介し前記アドレス格納部に格納され
ているアドレスに従って周辺装置とデータ格納部間でデ
ータを転送する。
【００２１】したがって、周辺装置に対するＣＰＵから
のバス配線が不要となりＤＭＡ制御部のみのバス配線で
済むため、ＰＣＢ（プリント板）の配線面積増大を抑制
でき、また周辺装置のピン数を増やすことなく高速なデ
ータ転送が実行される。また、請求項８記載の発明で
は、ＣＰＵ命令による周辺装置へのアクセス開始から終
了まで、一時停止制御部によりホルト・インストラクシ
ョンを発生し、ＣＰＵを一時停止状態にする。
のバス配線が不要となりＤＭＡ制御部のみのバス配線で
済むため、ＰＣＢ（プリント板）の配線面積増大を抑制
でき、また周辺装置のピン数を増やすことなく高速なデ
ータ転送が実行される。また、請求項８記載の発明で
は、ＣＰＵ命令による周辺装置へのアクセス開始から終
了まで、一時停止制御部によりホルト・インストラクシ
ョンを発生し、ＣＰＵを一時停止状態にする。
【００２２】したがって、ソフト的なウェイトサイクル
を待たずにＤＭＡ転送終了時点で直ちにＣＰＵを復帰さ
せることができ、ＣＰＵは自らがウェイトしたことを認
識していないため、プログラムとしては通常の直接Ｉ／
Ｏアクセスとして処理でき、プログラムに頼るウェイト
処理の負担を軽減することができる。また、請求項９記
載の発明では、ウェイト設定値記憶部に各ＤＭＡ転送チ
ャネル毎のウェイト時間の設定値を記憶し、記憶されて
いるウェイト設定値をセレクタにより当該チャネルの動
作タイミングに合わせて切り替えて、このウェイト設定
値に従ってウェイト時間計時部によりウェイト時間を計
時し、計時されたウェイト時間に従って当該チャネルの
動作タイミングを延長する。
を待たずにＤＭＡ転送終了時点で直ちにＣＰＵを復帰さ
せることができ、ＣＰＵは自らがウェイトしたことを認
識していないため、プログラムとしては通常の直接Ｉ／
Ｏアクセスとして処理でき、プログラムに頼るウェイト
処理の負担を軽減することができる。また、請求項９記
載の発明では、ウェイト設定値記憶部に各ＤＭＡ転送チ
ャネル毎のウェイト時間の設定値を記憶し、記憶されて
いるウェイト設定値をセレクタにより当該チャネルの動
作タイミングに合わせて切り替えて、このウェイト設定
値に従ってウェイト時間計時部によりウェイト時間を計
時し、計時されたウェイト時間に従って当該チャネルの
動作タイミングを延長する。
【００２３】したがって、チャネル毎に最適なウェイト
を設定でき、低速なデバイスが高速なＤＭＡバス上に存
在してもスピードダウンを最小限に押さえることが可能
になる。
を設定でき、低速なデバイスが高速なＤＭＡバス上に存
在してもスピードダウンを最小限に押さえることが可能
になる。
【００２４】
【実施例】以下、本発明を実施例に基づいて具体的に説
明する。図１〜図23は、請求項１〜６記載のデータ転送
処理装置を適用したレーザープリンタの一実施例を示す
図である。まず、本実施例のレーザープリンタ内のＤＭ
Ａデータ転送処理における各種条件設定について説明す
る。
明する。図１〜図23は、請求項１〜６記載のデータ転送
処理装置を適用したレーザープリンタの一実施例を示す
図である。まず、本実施例のレーザープリンタ内のＤＭ
Ａデータ転送処理における各種条件設定について説明す
る。
【００２５】ＤＭＡチャネル数は、８チャネル（ＣＨ０
〜ＣＨ７）とし、描画時の画像密度は３モード用意さ
れ、ＳＴＤ（８×３．８５本／ミリメートル）、ＤＴＬ
（８×７．７本／ミリメートル）、ＳＳＦ（８×１５．
４本／ミリメートル）とし、スムージング用参照データ
ウインドウの大きさは、ＳＴＤモード横３縦４ビットと
し、スムージング処理された画素の大きさ（本実施例に
おける出力可能画素密度）は、８×１５．４本／ミリメ
ートルとする。また、本実施例では、ＤＭＡチャネルＣ
Ｈ７は、予備のチャネルとして機能は割り当てられな
い。
〜ＣＨ７）とし、描画時の画像密度は３モード用意さ
れ、ＳＴＤ（８×３．８５本／ミリメートル）、ＤＴＬ
（８×７．７本／ミリメートル）、ＳＳＦ（８×１５．
４本／ミリメートル）とし、スムージング用参照データ
ウインドウの大きさは、ＳＴＤモード横３縦４ビットと
し、スムージング処理された画素の大きさ（本実施例に
おける出力可能画素密度）は、８×１５．４本／ミリメ
ートルとする。また、本実施例では、ＤＭＡチャネルＣ
Ｈ７は、予備のチャネルとして機能は割り当てられな
い。
【００２６】なお、画情報は１ライン毎に処理される
が、この１ラインの意味が、ファクシミリ装置等で用い
られる用に副走査幅によらない場合と、ポリゴンミラー
の偏光による副走査幅の一定なライン形成の場合の２通
りが考えられる。本実施例では、両者を区別するため以
降の説明において、前者を１ライン、後者を１スキャン
あるいは１走査と表現する。例えば、ホスト装置からペ
ージメモリへの画情報の転送は１ライン毎、ページメモ
リからＬＤ変調用データ走査タイミング制御部への画情
報の転送は１スキャン毎となる。また、レーザープリン
タとしては、後述するが、偏光用にポリゴンモータを用
いたレーザーダイオード（以下、ＬＤという）により感
光体に光書き込み処理を行うものを使用する。
が、この１ラインの意味が、ファクシミリ装置等で用い
られる用に副走査幅によらない場合と、ポリゴンミラー
の偏光による副走査幅の一定なライン形成の場合の２通
りが考えられる。本実施例では、両者を区別するため以
降の説明において、前者を１ライン、後者を１スキャン
あるいは１走査と表現する。例えば、ホスト装置からペ
ージメモリへの画情報の転送は１ライン毎、ページメモ
リからＬＤ変調用データ走査タイミング制御部への画情
報の転送は１スキャン毎となる。また、レーザープリン
タとしては、後述するが、偏光用にポリゴンモータを用
いたレーザーダイオード（以下、ＬＤという）により感
光体に光書き込み処理を行うものを使用する。
【００２７】図１〜図４は、レーザープリンタ内の要部
ブロック構成図であり、図１は、ホスト装置11との間で
画像データの転送に伴うバス制御部としてのＩ／Ｆ機能
を有するＨＩＦ部20のブロック構成図、図２は、装置全
体の動作タイミングを制御する基本クロック及びシフト
クロックを生成するクロック生成部と、１ライン毎にポ
リゴンミラーにより偏光されて走査する画像データ列の
出力タイミングを制御するＬＤ変調データ走査タイミン
グ制御部としての機能を有するＬＤＳ部30のブロック構
成図、図３は、ホスト装置11から後述するページメモリ
への画像データのＤＭＡデータ転送処理およびページメ
モリから後述するスムージング処理部60への画像データ
のＤＭＡデータ転送処理を制御するＤＭＡＣ部40のブロ
ック構成図、図４は、ページメモリからＤＭＡ転送され
る画像データのスムージング処理を制御するスムージン
グ処理部60のブロック構成図である。
ブロック構成図であり、図１は、ホスト装置11との間で
画像データの転送に伴うバス制御部としてのＩ／Ｆ機能
を有するＨＩＦ部20のブロック構成図、図２は、装置全
体の動作タイミングを制御する基本クロック及びシフト
クロックを生成するクロック生成部と、１ライン毎にポ
リゴンミラーにより偏光されて走査する画像データ列の
出力タイミングを制御するＬＤ変調データ走査タイミン
グ制御部としての機能を有するＬＤＳ部30のブロック構
成図、図３は、ホスト装置11から後述するページメモリ
への画像データのＤＭＡデータ転送処理およびページメ
モリから後述するスムージング処理部60への画像データ
のＤＭＡデータ転送処理を制御するＤＭＡＣ部40のブロ
ック構成図、図４は、ページメモリからＤＭＡ転送され
る画像データのスムージング処理を制御するスムージン
グ処理部60のブロック構成図である。
【００２８】図１において、ホスト装置11として、ＣＰ
Ｕ12、メモリ13、ＤＭＡＣ（ＤＭＡ制御部）14、入出力
ポート15、スキャナ16、ＮＣＵ（網制御部）17及びＤＣ
Ｒ（符号化・復号化部）18等から構成されたファクシミ
リ装置を示しており、本実施例のＨＩＦ部20とは、アド
レスバス、データバス及びコントロールバスを介して接
続される。ホスト装置11は、ＣＰＵ12のデータバスとし
て８ビットのものを想定しており、アドレス空間はバン
ク切り換え等により必要に応じて拡大することが可能な
構成とし、画情報を蓄積するメモリ13と、高速に画情報
を転送するためのＤＭＡＣ14を有し、ＣＰＵ12は、周辺
機器としてスキャナ16、ＮＣＵ17及び本実施例のレーザ
ープリンタ等を制御するためのＩ／Ｏを有している。ま
た、図３において、ホスト装置11の周辺装置としてＤＭ
ＡＣ部40を介してページメモリ19が接続されており、ペ
ージメモリ19は、ＤＲＡＭ（Dynamic Random Accesss M
e-mory）により構成されている。
Ｕ12、メモリ13、ＤＭＡＣ（ＤＭＡ制御部）14、入出力
ポート15、スキャナ16、ＮＣＵ（網制御部）17及びＤＣ
Ｒ（符号化・復号化部）18等から構成されたファクシミ
リ装置を示しており、本実施例のＨＩＦ部20とは、アド
レスバス、データバス及びコントロールバスを介して接
続される。ホスト装置11は、ＣＰＵ12のデータバスとし
て８ビットのものを想定しており、アドレス空間はバン
ク切り換え等により必要に応じて拡大することが可能な
構成とし、画情報を蓄積するメモリ13と、高速に画情報
を転送するためのＤＭＡＣ14を有し、ＣＰＵ12は、周辺
機器としてスキャナ16、ＮＣＵ17及び本実施例のレーザ
ープリンタ等を制御するためのＩ／Ｏを有している。ま
た、図３において、ホスト装置11の周辺装置としてＤＭ
ＡＣ部40を介してページメモリ19が接続されており、ペ
ージメモリ19は、ＤＲＡＭ（Dynamic Random Accesss M
e-mory）により構成されている。
【００２９】ＨＩＦ部20は、アドレスデコーダ21、ハン
ドシェイクロジック22、フラグリセットレジスタ23、Ｐ
ＤＭＡＲレジスタ24、ＤＭＡＣサイクルカウンタ25及び
ＤＭＡ要求処理部26から構成されており、ホスト装置11
のＣＰＵ12の周辺装置として動作するためのコマンド情
報、ステータス情報、割り込み情報、画情報転送の授受
を制御し、画情報データのページメモリ19への転送は、
ホスト装置11側のＤＭＡＣ14により本実施例のＤＭＡＣ
部40のＤＭＡチャネルを介して行われる。
ドシェイクロジック22、フラグリセットレジスタ23、Ｐ
ＤＭＡＲレジスタ24、ＤＭＡＣサイクルカウンタ25及び
ＤＭＡ要求処理部26から構成されており、ホスト装置11
のＣＰＵ12の周辺装置として動作するためのコマンド情
報、ステータス情報、割り込み情報、画情報転送の授受
を制御し、画情報データのページメモリ19への転送は、
ホスト装置11側のＤＭＡＣ14により本実施例のＤＭＡＣ
部40のＤＭＡチャネルを介して行われる。
【００３０】アドレスデコーダ21は、ホスト装置11から
入力されるアドレスデータとコマンド信号に基づいてＤ
ＭＡＣ部40内の各レジスタへＣＳ（チップセレクト）信
号とＷＲ（書き込み）信号を出力する。ハンドシェイク
ロジック22は、後述するＤＭＡチャネルＣＨ５の動作に
伴う画像データの授受をホスト装置11との間で行う。
入力されるアドレスデータとコマンド信号に基づいてＤ
ＭＡＣ部40内の各レジスタへＣＳ（チップセレクト）信
号とＷＲ（書き込み）信号を出力する。ハンドシェイク
ロジック22は、後述するＤＭＡチャネルＣＨ５の動作に
伴う画像データの授受をホスト装置11との間で行う。
【００３１】フラグリセットレジスタ23は、ホスト装置
11とページメモリ19間のＤＭＡデータ転送回数を認識せ
ずに常に次の画像データのデータリクエスト信号ＤＲＥ
Ｑを出力させるためホスト側のＤＭＡの１ラインあるい
は１ページの処理が終了するとＤＲＥＱを強制的にリセ
ットするＤＲＱＲＳＴ（DMA CPU-PM Line End DreqRese
t ）信号を出力するとともに、１ラインの処理設定が終
了して画像データの出力（書き込み）動作を開始し、次
のラインセットが可能になると次のラインの設定要求を
示す割り込み信号をリセットするＩＮＴＲＳＴ（DMA PM
-LDS Line E-nd Interrupt Reset）信号を出力する。
11とページメモリ19間のＤＭＡデータ転送回数を認識せ
ずに常に次の画像データのデータリクエスト信号ＤＲＥ
Ｑを出力させるためホスト側のＤＭＡの１ラインあるい
は１ページの処理が終了するとＤＲＥＱを強制的にリセ
ットするＤＲＱＲＳＴ（DMA CPU-PM Line End DreqRese
t ）信号を出力するとともに、１ラインの処理設定が終
了して画像データの出力（書き込み）動作を開始し、次
のラインセットが可能になると次のラインの設定要求を
示す割り込み信号をリセットするＩＮＴＲＳＴ（DMA PM
-LDS Line E-nd Interrupt Reset）信号を出力する。
【００３２】ＰＤＭＡＲ（ページメモリＤＭＡリードア
ドレス）レジスタ24は、ページメモリ19からＬＤＳ部30
へ送出する画像データの先頭アドレスを設定し、ＤＭＡ
Ｃサイクルカウンタ25は、クロックジェネレータ31から
入力されるマスタクロックＣＬＫＭとライン走査データ
転送処理部37から入力される位相合わせ用ロード信号に
よりＤＭＡサイクルの管理及び１走査毎の書き込みタイ
ミングに合わせてページメモリ19からの画像データの読
み出しが行われるように、ある値にリロード可能な８進
カウンタによりＤＭＡチャネルの動作状況を出力する。
ドレス）レジスタ24は、ページメモリ19からＬＤＳ部30
へ送出する画像データの先頭アドレスを設定し、ＤＭＡ
Ｃサイクルカウンタ25は、クロックジェネレータ31から
入力されるマスタクロックＣＬＫＭとライン走査データ
転送処理部37から入力される位相合わせ用ロード信号に
よりＤＭＡサイクルの管理及び１走査毎の書き込みタイ
ミングに合わせてページメモリ19からの画像データの読
み出しが行われるように、ある値にリロード可能な８進
カウンタによりＤＭＡチャネルの動作状況を出力する。
【００３３】ＤＭＡ要求処理部26は、ＤＭＡ動作に必要
な各種ストローブ信号あるいはデータの転送方向を決定
するバス切り換え信号を出力するために、チャネル動作
要求でそのチャネルのＤＲＥＱがセットされた後、その
チャネルが動作するカウント値になるとアサートし、動
作が終了するとゲートするチャネル動作状態信号を出力
する部分と、その動作状態信号を受けてクロックジェネ
レータ31で生成される基本クロックの１／６４の周期で
常に出力されているストローブ信号をゲートする構成を
有する。また、ＤＭＡ要求処理部26から出力されるバス
切り換え信号またはホストＣＰＵ12からの制御信号によ
りＤＭＡＣ部40内のインバータＩＶ３〜６が制御されて
ＤＭＡＣ部40内のデータバスに出力する画情報データの
方向が切り換えられる。
な各種ストローブ信号あるいはデータの転送方向を決定
するバス切り換え信号を出力するために、チャネル動作
要求でそのチャネルのＤＲＥＱがセットされた後、その
チャネルが動作するカウント値になるとアサートし、動
作が終了するとゲートするチャネル動作状態信号を出力
する部分と、その動作状態信号を受けてクロックジェネ
レータ31で生成される基本クロックの１／６４の周期で
常に出力されているストローブ信号をゲートする構成を
有する。また、ＤＭＡ要求処理部26から出力されるバス
切り換え信号またはホストＣＰＵ12からの制御信号によ
りＤＭＡＣ部40内のインバータＩＶ３〜６が制御されて
ＤＭＡＣ部40内のデータバスに出力する画情報データの
方向が切り換えられる。
【００３４】次いで、図２において、ＬＤＳ部30は、ク
ロックジェネレータ31、ラインシンク検出部32、ＬＤ変
調クロック選択部33、ＳＴＤＡＴＡレジスタ34、主走査
カウンタ35、カウンタデコード部36、ライン走査データ
転送処理部37及び制御コマンドモードセットレジスタ38
から構成されており、ＬＤＳ部30では、１ライン毎にポ
リゴンモータにより偏光されて走査する画情報のデータ
列を出力するタイミングを制御する。具体的には、画情
報のデータ列を出力する際のパラレル／シリアル（以
下、Ｐ／Ｓという）変換、書き込み開始位置の設定、１
ラインのデータ幅（１ラインの画素数）の設定及び同期
検出処理等を行う。
ロックジェネレータ31、ラインシンク検出部32、ＬＤ変
調クロック選択部33、ＳＴＤＡＴＡレジスタ34、主走査
カウンタ35、カウンタデコード部36、ライン走査データ
転送処理部37及び制御コマンドモードセットレジスタ38
から構成されており、ＬＤＳ部30では、１ライン毎にポ
リゴンモータにより偏光されて走査する画情報のデータ
列を出力するタイミングを制御する。具体的には、画情
報のデータ列を出力する際のパラレル／シリアル（以
下、Ｐ／Ｓという）変換、書き込み開始位置の設定、１
ラインのデータ幅（１ラインの画素数）の設定及び同期
検出処理等を行う。
【００３５】本実施例では、偏光用にポリゴンモータを
用いたレーザープリンタであるため、１ラインの走査開
始タイミングは、強制発光させたレーザー光をポリゴン
モータの回転により偏光し、ある走査開始位置より手前
の走査線上に置かれた受光素子で検出することにより同
期信号を生成することで得られる。この同期信号は、Ｄ
ＭＡデータ転送動作のタイミングとは非同期であるた
め、主走査の変調クロックの位相をずらして副数個用意
し各ライン毎に同期信号に近い位相のクロックを選択し
て当該ラインの走査を行うためのタイミング制御もＬＤ
Ｓ部30で行う。
用いたレーザープリンタであるため、１ラインの走査開
始タイミングは、強制発光させたレーザー光をポリゴン
モータの回転により偏光し、ある走査開始位置より手前
の走査線上に置かれた受光素子で検出することにより同
期信号を生成することで得られる。この同期信号は、Ｄ
ＭＡデータ転送動作のタイミングとは非同期であるた
め、主走査の変調クロックの位相をずらして副数個用意
し各ライン毎に同期信号に近い位相のクロックを選択し
て当該ラインの走査を行うためのタイミング制御もＬＤ
Ｓ部30で行う。
【００３６】また、同期信号はＤＭＡサイクルとスピー
ドは等しいが位相がずれるため、シリアルデータの出力
開始タイミングに合わせて、ＤＭＡの読み出しチャネル
が動作するようにＤＭＡチャネルの動作する優先順位を
強制的に変更する制御もＬＤＳ部30で行う。したがっ
て、ＬＤＳ部30は、優先順位変更手段としての機能を有
する。
ドは等しいが位相がずれるため、シリアルデータの出力
開始タイミングに合わせて、ＤＭＡの読み出しチャネル
が動作するようにＤＭＡチャネルの動作する優先順位を
強制的に変更する制御もＬＤＳ部30で行う。したがっ
て、ＬＤＳ部30は、優先順位変更手段としての機能を有
する。
【００３７】クロックジェネレータ31は、レーザープリ
ンタ内の内部回路及びＬＤ変調用タイミング信号発生部
としての機能を有し、レーザープリンタ内の基本クロッ
クを発生し、基本クロックは、走査を行う際の最小画素
スキャン時間をベースに設定され、この場合、感光体面
上で一画素に相当する１／１６ミリメートルを走査する
時間に相当する。また、この走査に使用されるクロック
は上記同期信号に基づいて生成されるため、主走査の走
査位置のバラツキを最小にするための位相のずれた複数
のクロック信号ＣＬＫＡ０〜７を生成して選択可能とし
ている。具体的には、人間の目には画素の主走査方向の
ずれが認識可能な範囲は、画素の幅の１／６以下といわ
れているため、本実施例では、π／４づつずれた８本の
クロック信号ＣＬＫＡ０〜７を生成し、このクロック信
号ＣＬＫＡ０〜７をＬＤ変調クロック選択部33で選択し
て使用することにより１／８づつずれたシフトクロック
としている。また、基本クロックは、このシフトクロッ
クの４倍の周期のものを用い、さらに、ＤＭＡ動作クロ
ックは、基本クロックの１／８の周波数でＤＭＡ１チャ
ネルの処理を行う。本実施例では、８チャネルのＤＭＡ
チャネルＣＨ０〜７を有しているため、基本クロックの
１／６４の周期で１回のＤＭＡサイクルのサービスが行
われる。したがって、ページメモリ19や周辺ロジックへ
のアクセスは１ＤＭＡチャネル単位で行われ、そのアク
セスに必要なストローブ信号は、基本クロックを分周あ
るいはゲートすることにより生成される。
ンタ内の内部回路及びＬＤ変調用タイミング信号発生部
としての機能を有し、レーザープリンタ内の基本クロッ
クを発生し、基本クロックは、走査を行う際の最小画素
スキャン時間をベースに設定され、この場合、感光体面
上で一画素に相当する１／１６ミリメートルを走査する
時間に相当する。また、この走査に使用されるクロック
は上記同期信号に基づいて生成されるため、主走査の走
査位置のバラツキを最小にするための位相のずれた複数
のクロック信号ＣＬＫＡ０〜７を生成して選択可能とし
ている。具体的には、人間の目には画素の主走査方向の
ずれが認識可能な範囲は、画素の幅の１／６以下といわ
れているため、本実施例では、π／４づつずれた８本の
クロック信号ＣＬＫＡ０〜７を生成し、このクロック信
号ＣＬＫＡ０〜７をＬＤ変調クロック選択部33で選択し
て使用することにより１／８づつずれたシフトクロック
としている。また、基本クロックは、このシフトクロッ
クの４倍の周期のものを用い、さらに、ＤＭＡ動作クロ
ックは、基本クロックの１／８の周波数でＤＭＡ１チャ
ネルの処理を行う。本実施例では、８チャネルのＤＭＡ
チャネルＣＨ０〜７を有しているため、基本クロックの
１／６４の周期で１回のＤＭＡサイクルのサービスが行
われる。したがって、ページメモリ19や周辺ロジックへ
のアクセスは１ＤＭＡチャネル単位で行われ、そのアク
セスに必要なストローブ信号は、基本クロックを分周あ
るいはゲートすることにより生成される。
【００３８】ラインシンク検出部32は、後述するＬＤか
ら偏光出力されるレーザー光を検出してラインシンク信
号を出力する。ＬＤ変調クロック選択部33は、クロック
ジェネレータ31で生成された８相の走査用クロックをラ
インシンク入力後、初めに立ち上がり変化のあった相の
クロックをその走査ＬＤ変調用のセレクトクロックＳＥ
ＬＣＬＫとして選択して出力する。
ら偏光出力されるレーザー光を検出してラインシンク信
号を出力する。ＬＤ変調クロック選択部33は、クロック
ジェネレータ31で生成された８相の走査用クロックをラ
インシンク入力後、初めに立ち上がり変化のあった相の
クロックをその走査ＬＤ変調用のセレクトクロックＳＥ
ＬＣＬＫとして選択して出力する。
【００３９】ＳＴＤＡＴＡレジスタ34では、感光体面上
で主走査方向のスキャンが行われるときに１スキャン内
が６種類のステート（領域）に分けられるとき、すなわ
ち、後述する感光体内外領域、データ領域、次ライン発
光準備領域等をステート情報として出力するため、電子
写真プロセスやその構造、書き込みサイズ、線密度等の
種々の条件によるレジスタ群（ＳＴＤＡＴＡ：SET DAT
A）により各ステートの設定値をプログラマブルに設定
可能となっている。また、このレジスタ群は、アドレス
を別々に持つことも可能であるが、同時に連続してアク
セスされる性質のものであるため、同一アドレスに割り
付け、レジスタに書き込む毎にインクリメントされる深
さ方向のステートカウンタ値をステータス情報として管
理することも可能である。その他に、動作を設定する情
報としては、インタポレーション（補完）によるスムー
ジング処理を行うか否かを設定するＩＰビット、プロセ
スの方式に応じて黒情報を得るときにＬＤを発光させる
か消光させるかを選択するネガポジセレクトビット等が
ある。
で主走査方向のスキャンが行われるときに１スキャン内
が６種類のステート（領域）に分けられるとき、すなわ
ち、後述する感光体内外領域、データ領域、次ライン発
光準備領域等をステート情報として出力するため、電子
写真プロセスやその構造、書き込みサイズ、線密度等の
種々の条件によるレジスタ群（ＳＴＤＡＴＡ：SET DAT
A）により各ステートの設定値をプログラマブルに設定
可能となっている。また、このレジスタ群は、アドレス
を別々に持つことも可能であるが、同時に連続してアク
セスされる性質のものであるため、同一アドレスに割り
付け、レジスタに書き込む毎にインクリメントされる深
さ方向のステートカウンタ値をステータス情報として管
理することも可能である。その他に、動作を設定する情
報としては、インタポレーション（補完）によるスムー
ジング処理を行うか否かを設定するＩＰビット、プロセ
スの方式に応じて黒情報を得るときにＬＤを発光させる
か消光させるかを選択するネガポジセレクトビット等が
ある。
【００４０】また、ＬＤＳ部30のステータス情報として
は、ＳＴＤＡＴＡを１アドレスに割り付けた場合、深さ
方向のアドレス情報をモニタできるビットも有する。こ
れは、ステート情報のセット値が誤セット等により狂っ
てしまった場合、同期検出用のＬＤ発光が行われずに次
の走査タイミングが得られず、ハングアップしてしまう
可能性があるため、データセットを確実に行わせるため
である。
は、ＳＴＤＡＴＡを１アドレスに割り付けた場合、深さ
方向のアドレス情報をモニタできるビットも有する。こ
れは、ステート情報のセット値が誤セット等により狂っ
てしまった場合、同期検出用のＬＤ発光が行われずに次
の走査タイミングが得られず、ハングアップしてしまう
可能性があるため、データセットを確実に行わせるため
である。
【００４１】さらに、ホスト装置11側がレーザープリン
タの動きを認識するためにアサインされるＳＴＤＡＴＡ
レジスタ34には、ＤＭＡＣ部40においてホスト側のＣＰ
Ｕ12が、間接アドレス指定によりページメモリ19へアク
セスする場合は、実際には、ＤＭＡＣ部40にあるＤＭＡ
チャネルにより転送が行われるため、実際には書き込み
や読み出し動作が完了しているか否かをモニタするビッ
トもセットされる。
タの動きを認識するためにアサインされるＳＴＤＡＴＡ
レジスタ34には、ＤＭＡＣ部40においてホスト側のＣＰ
Ｕ12が、間接アドレス指定によりページメモリ19へアク
セスする場合は、実際には、ＤＭＡＣ部40にあるＤＭＡ
チャネルにより転送が行われるため、実際には書き込み
や読み出し動作が完了しているか否かをモニタするビッ
トもセットされる。
【００４２】主走査カウント部35は、ＳＴＤＡＴＡレジ
スタにセットされた主走査の各ステートデータをＬＤ変
調クロック選択部33で選択されたシフトクロックにより
カウントアップしてカウント出力とターミネート信号を
出力し、最後のステートまでカウントアップして同期信
号を入力することにより再び次のラインの初めのステー
トデータを読み込み同様のカウントアップ動作を続け
る。
スタにセットされた主走査の各ステートデータをＬＤ変
調クロック選択部33で選択されたシフトクロックにより
カウントアップしてカウント出力とターミネート信号を
出力し、最後のステートまでカウントアップして同期信
号を入力することにより再び次のラインの初めのステー
トデータを読み込み同様のカウントアップ動作を続け
る。
【００４３】カウントデコード部36は、主走査カウント
部35から入力されるカウント値をデコードし、例えば、
データ出力のステートの８ビット前でアサートする信号
というように必要なタイミングを生成するステート情報
を出力する。ライン走査データ転送処理部37は、本実施
例のＤＭＡチャネルＣＨ０〜３に割り当てられるページ
メモリ19からＬＤＳ部30への画像データ転送時（すなわ
ち、ページメモリ19からの書き出し時）のＤＭＡアドレ
ス及びタイミングとページメモリ19とスムージング処理
部60との間のバッファ（ＤＭＡデータセットポート、セ
カンドラッチ、Ｐ／Ｓレジスタ）のバッファリングを制
御し、制御信号としては、スムージング処理部60内のＰ
／Ｓレジスタ65〜68に対してシリアルデータ出力タイミ
ングを制御するＳＩＦＴＣＫ信号及びデータロードタイ
ミングを制御するＳＩＦＴＬＤ信号等を出力する。ま
た、ライン走査データ転送処理部37では、制御コマンド
モードセットレジスタ38からＬＳ（ラインスタート）コ
マンドが出力されてスキャン動作が始まっているとき、
モードに応じてあるいは縮小指示に応じて、そのＬＳコ
マンドに対して何回目のスキャンか、１ライン目か否か
を指示する書込みモード、縮小処理の判定を行う。
部35から入力されるカウント値をデコードし、例えば、
データ出力のステートの８ビット前でアサートする信号
というように必要なタイミングを生成するステート情報
を出力する。ライン走査データ転送処理部37は、本実施
例のＤＭＡチャネルＣＨ０〜３に割り当てられるページ
メモリ19からＬＤＳ部30への画像データ転送時（すなわ
ち、ページメモリ19からの書き出し時）のＤＭＡアドレ
ス及びタイミングとページメモリ19とスムージング処理
部60との間のバッファ（ＤＭＡデータセットポート、セ
カンドラッチ、Ｐ／Ｓレジスタ）のバッファリングを制
御し、制御信号としては、スムージング処理部60内のＰ
／Ｓレジスタ65〜68に対してシリアルデータ出力タイミ
ングを制御するＳＩＦＴＣＫ信号及びデータロードタイ
ミングを制御するＳＩＦＴＬＤ信号等を出力する。ま
た、ライン走査データ転送処理部37では、制御コマンド
モードセットレジスタ38からＬＳ（ラインスタート）コ
マンドが出力されてスキャン動作が始まっているとき、
モードに応じてあるいは縮小指示に応じて、そのＬＳコ
マンドに対して何回目のスキャンか、１ライン目か否か
を指示する書込みモード、縮小処理の判定を行う。
【００４４】また、図５（ａ）〜（ｍ）に、クロック信
号ＣＬＫＡ０〜７、ラインシンク信号及びシフトクロッ
クＳＩＦＴＣＬＫ等のタイミングチャートを示す。制御
コマンドモードセットレジスタ38は、制御コマンド用レ
ジスタとモードセット用レジスタから構成され、制御コ
マンド用レジスタでは、ＬＤＳ部30内部のカウンタを初
期化し、動作可能にするＰＥ（ページプリントイネーブ
ル）信号と、ページメモリ19からのライン単位（ポリゴ
ンミラーによる走査単位ではない、上記ＳＴＤモードで
は４回走査、ＤＴＬモードでは２回走査、ＳＳＦモード
では１回走査で１ラインとしてカウントする）の起動を
行うためのＬＳ（ラインスタート）コマンドと、内部動
作を初期化するＲＳＴ（リセット）コマンドを出力す
る。また、モードセット用レジスタでは、本実施例の各
部共通のモードセットレジスタにアサインされる情報と
して、画情報線密度切り換えビット（ＳＴＤ、ＤＴＬ、
ＳＳＦの各モードを切り換える）、縮小処理ビット等が
ある。さらに、ページメモリ19の大きさに応じて使用す
るＤＲＡＭのメモリ容量が変わった場合のＲＡＳ（ペー
ジメモリ内のＲＯＷ側アドレスセット）信号のタイミン
グを切り換えるＲＡＳＳＥＬ（ＲＡＳセレクト）信号を
出力する。
号ＣＬＫＡ０〜７、ラインシンク信号及びシフトクロッ
クＳＩＦＴＣＬＫ等のタイミングチャートを示す。制御
コマンドモードセットレジスタ38は、制御コマンド用レ
ジスタとモードセット用レジスタから構成され、制御コ
マンド用レジスタでは、ＬＤＳ部30内部のカウンタを初
期化し、動作可能にするＰＥ（ページプリントイネーブ
ル）信号と、ページメモリ19からのライン単位（ポリゴ
ンミラーによる走査単位ではない、上記ＳＴＤモードで
は４回走査、ＤＴＬモードでは２回走査、ＳＳＦモード
では１回走査で１ラインとしてカウントする）の起動を
行うためのＬＳ（ラインスタート）コマンドと、内部動
作を初期化するＲＳＴ（リセット）コマンドを出力す
る。また、モードセット用レジスタでは、本実施例の各
部共通のモードセットレジスタにアサインされる情報と
して、画情報線密度切り換えビット（ＳＴＤ、ＤＴＬ、
ＳＳＦの各モードを切り換える）、縮小処理ビット等が
ある。さらに、ページメモリ19の大きさに応じて使用す
るＤＲＡＭのメモリ容量が変わった場合のＲＡＳ（ペー
ジメモリ内のＲＯＷ側アドレスセット）信号のタイミン
グを切り換えるＲＡＳＳＥＬ（ＲＡＳセレクト）信号を
出力する。
【００４５】次いで、図３において、ＤＭＡＣ部40は、
ＰＬＰＤＭＡＲレジスタ41、セレクタＡ42、セレクタＢ
43、セレクタＣ44、ＰＤＴＡＤＰレジスタ45、ＰＲＤＴ
ＡＤＰレジスタ46、ＰＣＰＵＡレジスタ47、ＰＤＭＡＷ
レジスタ48、セレクタＤ49、ＲＥＦＡＤＲレジスタ50、
ＰＭＬＭＴレジスタ51、マルチプレクサ52、フルビット
アダー53、ページメモリエリアコンパレータ54、ＰＣＰ
ＵＤＷデータセットレジスタ55、ＰＣＰＵＤＲレジスタ
56及びＤＭＡデータ転送レジスタ57から構成されてい
る。
ＰＬＰＤＭＡＲレジスタ41、セレクタＡ42、セレクタＢ
43、セレクタＣ44、ＰＤＴＡＤＰレジスタ45、ＰＲＤＴ
ＡＤＰレジスタ46、ＰＣＰＵＡレジスタ47、ＰＤＭＡＷ
レジスタ48、セレクタＤ49、ＲＥＦＡＤＲレジスタ50、
ＰＭＬＭＴレジスタ51、マルチプレクサ52、フルビット
アダー53、ページメモリエリアコンパレータ54、ＰＣＰ
ＵＤＷデータセットレジスタ55、ＰＣＰＵＤＲレジスタ
56及びＤＭＡデータ転送レジスタ57から構成されてい
る。
【００４６】ＤＭＡＣ部40では、上記従来の図32に示し
たレーザープリンタ１内のように、ＤＭＡデータ転送処
理用のスレイブＣＰＵ３を設けることなく複数のＤＭＡ
チャネルの優先順位をサイクリックにあるいはある規則
に従い切り換え、各ＤＭＡチャネルに割り当てられた機
能によりＤＭＡデータ転送処理を制御する。各ＤＭＡチ
ャネルは、ＤＲＥＱ（データリクエスト）の発生を監視
し、該当するＤＲＥＱがアサートされている場合、かつ
該当する優先順位になったときにデータ転送を行う。Ｄ
ＭＡチャネルによりアクセスするメモリ空間としては、
ページメモリ19、Ｉ／Ｏ空間としては、ホスト側ＣＰＵ
12のＤＭＡポート（ホスト側ＤＭＡＣ14→ページメモリ
19）、ＣＰＵ12の間接ページメモリアクセスポート（ホ
スト側ＣＰＵ12←→ページメモリ19）、スムージングデ
ータ作成用ラインバッファ用ポート（ページメモリ19→
スムージング処理部60：ＤＭＡチャネルとしては参照す
るライン数分）を有する。また、ＤＭＡの処理速度は、
各ＤＭＡチャネルが一回サポートされるスピードが後述
のページメモリ19から読み出される１単位のパラレルデ
ータが変調信号としてシリアル出力される時間に設定さ
れる。さらに、ＬＤＳ部30が走査データを要求するタイ
ミングは、上記同期信号の位相がＤＭＡチャネルの位相
とずれるため、ＤＭＡチャネルの優先順位をＤＭＡＣ部
40の要求によりＬＤＳ部30で強制的に変更させる構成と
することにより、常にあらゆるタイミングにおいても出
力データを保証することができる。
たレーザープリンタ１内のように、ＤＭＡデータ転送処
理用のスレイブＣＰＵ３を設けることなく複数のＤＭＡ
チャネルの優先順位をサイクリックにあるいはある規則
に従い切り換え、各ＤＭＡチャネルに割り当てられた機
能によりＤＭＡデータ転送処理を制御する。各ＤＭＡチ
ャネルは、ＤＲＥＱ（データリクエスト）の発生を監視
し、該当するＤＲＥＱがアサートされている場合、かつ
該当する優先順位になったときにデータ転送を行う。Ｄ
ＭＡチャネルによりアクセスするメモリ空間としては、
ページメモリ19、Ｉ／Ｏ空間としては、ホスト側ＣＰＵ
12のＤＭＡポート（ホスト側ＤＭＡＣ14→ページメモリ
19）、ＣＰＵ12の間接ページメモリアクセスポート（ホ
スト側ＣＰＵ12←→ページメモリ19）、スムージングデ
ータ作成用ラインバッファ用ポート（ページメモリ19→
スムージング処理部60：ＤＭＡチャネルとしては参照す
るライン数分）を有する。また、ＤＭＡの処理速度は、
各ＤＭＡチャネルが一回サポートされるスピードが後述
のページメモリ19から読み出される１単位のパラレルデ
ータが変調信号としてシリアル出力される時間に設定さ
れる。さらに、ＬＤＳ部30が走査データを要求するタイ
ミングは、上記同期信号の位相がＤＭＡチャネルの位相
とずれるため、ＤＭＡチャネルの優先順位をＤＭＡＣ部
40の要求によりＬＤＳ部30で強制的に変更させる構成と
することにより、常にあらゆるタイミングにおいても出
力データを保証することができる。
【００４７】ＰＬＰＤＭＡＲ（ページメモリＤＭＡリー
ドアドレスリロード）レジスタ41は、ＰＤＭＡＲレジス
タ24でセットされたデータを一時的に蓄積してセレクタ
Ａ42に出力する。セレクタＡ42は、ＰＤＭＡＲレジスタ
24でセットされたデータと後述するインクリメンテドア
ドレス（以下、ＩＮＣＡＤＲという）の値を選択し、ベ
ースアドレスとして出力する。
ドアドレスリロード）レジスタ41は、ＰＤＭＡＲレジス
タ24でセットされたデータを一時的に蓄積してセレクタ
Ａ42に出力する。セレクタＡ42は、ＰＤＭＡＲレジスタ
24でセットされたデータと後述するインクリメンテドア
ドレス（以下、ＩＮＣＡＤＲという）の値を選択し、ベ
ースアドレスとして出力する。
【００４８】セレクタＢ43は、ＰＣＰＵＡ（ページメモ
リＣＰＵアクセスアドレス）レジスタ47にセットするデ
ータをＣＰＵサイクルによるレジスタセットとＩＮＣＡ
ＤＲから選択する。セレクタＣ44は、ＰＤＭＡＷレジス
タ48をセットするデータをＣＰＵサイクルによるレジス
タセットとＩＮＣＡＤＲから選択する。
リＣＰＵアクセスアドレス）レジスタ47にセットするデ
ータをＣＰＵサイクルによるレジスタセットとＩＮＣＡ
ＤＲから選択する。セレクタＣ44は、ＰＤＭＡＷレジス
タ48をセットするデータをＣＰＵサイクルによるレジス
タセットとＩＮＣＡＤＲから選択する。
【００４９】ＰＤＴＡＤＰ（プロットデータアドレスポ
インタ）レジスタ45は、セレクタＡ42から入力されるベ
ースアドレスをラッチしてセレクタＤ49に出力する。Ｐ
ＲＤＴＡＤＰ（プロットレファレンスデータアドレスポ
インタ）レジスタ46は、セレクタＡ42から入力されるベ
ースアドレスにＲＥＦＡＤＲ（参照オフセットアドレ
ス）を加えたＩＮＣＡＤＲをラッチしてセレクタＤ49に
出力する（これにより、次のラインの参照アドレスを決
定する）。
インタ）レジスタ45は、セレクタＡ42から入力されるベ
ースアドレスをラッチしてセレクタＤ49に出力する。Ｐ
ＲＤＴＡＤＰ（プロットレファレンスデータアドレスポ
インタ）レジスタ46は、セレクタＡ42から入力されるベ
ースアドレスにＲＥＦＡＤＲ（参照オフセットアドレ
ス）を加えたＩＮＣＡＤＲをラッチしてセレクタＤ49に
出力する（これにより、次のラインの参照アドレスを決
定する）。
【００５０】ＰＣＰＵＡ（ページメモリＣＰＵアクセス
アドレス）レジスタ47は、ホスト装置11からページメモ
リ19へあるいはページメモリ19からホスト装置11へ画情
報を１バイト単位で単位で読み書きする際のページメモ
リ19のアドレス及び画情報データの転送方向を設定して
セレクタＤ49に出力する。ＰＤＭＡＷ（ページメモリＤ
ＭＡライトアドレス）レジスタ48は、ＰＤＭＡＲアドレ
スに対してインターポレーション（補完）用の参照ライ
ンのオフセットを設定するＲＥＦＡＤＲと、ホスト装置
11からページメモリ19へ転送する画情報の１ライン単位
のＤＭＡ転送におけるページメモリ19の先頭アドレスを
設定してセレクタＤ49に出力する。
アドレス）レジスタ47は、ホスト装置11からページメモ
リ19へあるいはページメモリ19からホスト装置11へ画情
報を１バイト単位で単位で読み書きする際のページメモ
リ19のアドレス及び画情報データの転送方向を設定して
セレクタＤ49に出力する。ＰＤＭＡＷ（ページメモリＤ
ＭＡライトアドレス）レジスタ48は、ＰＤＭＡＲアドレ
スに対してインターポレーション（補完）用の参照ライ
ンのオフセットを設定するＲＥＦＡＤＲと、ホスト装置
11からページメモリ19へ転送する画情報の１ライン単位
のＤＭＡ転送におけるページメモリ19の先頭アドレスを
設定してセレクタＤ49に出力する。
【００５１】セレクタＤ49は、ＰＤＴＡＤＰレジスタ4
5、ＰＲＤＴＡＤＰレジスタ46、ＰＣＰＵＡレジスタ47
及びＰＤＭＡＷレジスタ48の各出力を選択してマルチプ
レクサ52とフルビットアダー53に出力する。ＲＥＦＡＤ
Ｒ（参照オフセットアドレス）レジスタ50は、あらかじ
めホスト装置11から入力されるＤＭＡ処理の動作モード
を設定する情報として参照オフセットアドレスをセット
してフルビットアダー53に出力する。
5、ＰＲＤＴＡＤＰレジスタ46、ＰＣＰＵＡレジスタ47
及びＰＤＭＡＷレジスタ48の各出力を選択してマルチプ
レクサ52とフルビットアダー53に出力する。ＲＥＦＡＤ
Ｒ（参照オフセットアドレス）レジスタ50は、あらかじ
めホスト装置11から入力されるＤＭＡ処理の動作モード
を設定する情報として参照オフセットアドレスをセット
してフルビットアダー53に出力する。
【００５２】ＰＭＬＭＴ（ページメモリリミットアドレ
ス）レジスタ51は、あらかじめホスト装置11から入力さ
れるＤＭＡ処理の動作モードを設定する情報としてペー
ジメモリ19の大きさ（上限アドレス）をセットしてペー
ジメモリエリアコンパレータ54に出力する。なお、ＰＭ
ＬＭＴレジスタ51は、メモリ容量設定手段としての機能
を有する。
ス）レジスタ51は、あらかじめホスト装置11から入力さ
れるＤＭＡ処理の動作モードを設定する情報としてペー
ジメモリ19の大きさ（上限アドレス）をセットしてペー
ジメモリエリアコンパレータ54に出力する。なお、ＰＭ
ＬＭＴレジスタ51は、メモリ容量設定手段としての機能
を有する。
【００５３】マルチプレクサ52は、図６に示すように、
セレクタ52ａとＲＡＳ／ＣＡＳコントロール52ｂから構
成されて、セレクタＤ49から入力されるアドレスＡ０〜
２０データによりページメモリ内のＲＡＷアドレスとＣ
ＯＬＵＭＮアドレスを交互に選択して画情報データを格
納するアドレスを選択出力するようになっており、例え
ば、アドレスＡ０〜２０データと、ＲＡＷアドレスおよ
びＣＯＬＵＭＮアドレスの対応は、図７に示すように設
定され、セレクタ52ａにより選択出力されるアドレス
と、ＲＡＳ／ＣＡＳコントロール52ｂにより制御される
ＲＡＷアドレスとＣＯＬＵＭＮアドレスの発生書き込み
タイミングでページメモリ19に画情報データが書き込ま
れる。すなわち、ＲＡＳ／ＣＡＳコントロール52ｂで
は、上記制御コマンドモードセットレジスタ38から入力
されるＲＡＳＳＥＬ信号、ＤＭＡ要求処理部26から入力
されるＲＡＳ／ＣＡＳタイミング信号及びリフレッシュ
サイクル信号によりＲＡＷアドレスとＣＯＬＵＭＮアド
レスの発生書き込みタイミングを制御する。
セレクタ52ａとＲＡＳ／ＣＡＳコントロール52ｂから構
成されて、セレクタＤ49から入力されるアドレスＡ０〜
２０データによりページメモリ内のＲＡＷアドレスとＣ
ＯＬＵＭＮアドレスを交互に選択して画情報データを格
納するアドレスを選択出力するようになっており、例え
ば、アドレスＡ０〜２０データと、ＲＡＷアドレスおよ
びＣＯＬＵＭＮアドレスの対応は、図７に示すように設
定され、セレクタ52ａにより選択出力されるアドレス
と、ＲＡＳ／ＣＡＳコントロール52ｂにより制御される
ＲＡＷアドレスとＣＯＬＵＭＮアドレスの発生書き込み
タイミングでページメモリ19に画情報データが書き込ま
れる。すなわち、ＲＡＳ／ＣＡＳコントロール52ｂで
は、上記制御コマンドモードセットレジスタ38から入力
されるＲＡＳＳＥＬ信号、ＤＭＡ要求処理部26から入力
されるＲＡＳ／ＣＡＳタイミング信号及びリフレッシュ
サイクル信号によりＲＡＷアドレスとＣＯＬＵＭＮアド
レスの発生書き込みタイミングを制御する。
【００５４】フルビットアダー53は、図８に示すよう
に、フルビットアダー53ａ、セレクタ53ｂ及び＋１加算
器53ｃから構成され、セレクタＤ49から入力されるアド
レスにＲＥＦＡＤＲレジスタ50から入力される参照オフ
セットアドレスを参照しつつ読取原稿の原稿幅に基づく
１スキャンの画情報のデータ長分の定数を加算してその
加算結果Ｃをページメモリエリアコンパレータ54に出力
する。セレクタ53ｂは、ＳＥＬ信号によりＲＥＦＡＤＲ
レジスタ50から入力される参照オフセットアドレスに＋
１加算器53ｃから入力される＋１を加算するか否かを選
択しており、ＳＥＬ信号は、後述するページメモリエリ
アコンパレータ54で処理されるページメモリ19内の上限
アドレスの判断により出力される繰り上げ信号の有無に
より切り換えられる。フルビットアダー53は、アドレス
加算手段としての機能を有する。
に、フルビットアダー53ａ、セレクタ53ｂ及び＋１加算
器53ｃから構成され、セレクタＤ49から入力されるアド
レスにＲＥＦＡＤＲレジスタ50から入力される参照オフ
セットアドレスを参照しつつ読取原稿の原稿幅に基づく
１スキャンの画情報のデータ長分の定数を加算してその
加算結果Ｃをページメモリエリアコンパレータ54に出力
する。セレクタ53ｂは、ＳＥＬ信号によりＲＥＦＡＤＲ
レジスタ50から入力される参照オフセットアドレスに＋
１加算器53ｃから入力される＋１を加算するか否かを選
択しており、ＳＥＬ信号は、後述するページメモリエリ
アコンパレータ54で処理されるページメモリ19内の上限
アドレスの判断により出力される繰り上げ信号の有無に
より切り換えられる。フルビットアダー53は、アドレス
加算手段としての機能を有する。
【００５５】ページメモリエリアコンパレータ54は、図
９に示すように、エリアコンパレータ54ａとセレクタ54
ｂから構成され、フルビットアダー53から入力されるア
ドレスの定数加算結果とＰＭＬＭＴレジスタ51から入力
される上限アドレスとを比較し、定数加算結果が上限ア
ドレスよりも小さいときは、そのまま定数加算結果をア
ドレスフィードバックバスに出力し、定数加算結果が上
限アドレスよりも大きいときは、上限アドレス値を定数
加算結果から引いたアドレス値をＩＮＣＡＤＲとしてア
ドレスフィードバックバスに出力する。ページメモリエ
リアコンパレータ54は、上限アドレス検出手段としての
機能を有する。
９に示すように、エリアコンパレータ54ａとセレクタ54
ｂから構成され、フルビットアダー53から入力されるア
ドレスの定数加算結果とＰＭＬＭＴレジスタ51から入力
される上限アドレスとを比較し、定数加算結果が上限ア
ドレスよりも小さいときは、そのまま定数加算結果をア
ドレスフィードバックバスに出力し、定数加算結果が上
限アドレスよりも大きいときは、上限アドレス値を定数
加算結果から引いたアドレス値をＩＮＣＡＤＲとしてア
ドレスフィードバックバスに出力する。ページメモリエ
リアコンパレータ54は、上限アドレス検出手段としての
機能を有する。
【００５６】ＰＣＰＵＤＷ（ページメモリ書き込みデー
タセット）レジスタ55は、ＰＣＰＵＡレジスタ47でセッ
トされるアドレスにライトモードで書き込む場合の画情
報データをセットしてインバータＩＶ４を介してページ
メモリ19あるいはスムージング処理部60に出力する。Ｐ
ＣＰＵＤＲ（ページメモリ読み出しデータラッチ）レジ
スタ56は、ＰＣＰＵＡレジスタ47でセットされたページ
メモリ19のアドレスから読み出した画情報データをラッ
チしてインバータＩＶ３、１を介してＰＣＰＵＤＷレジ
スタ55に出力する。
タセット）レジスタ55は、ＰＣＰＵＡレジスタ47でセッ
トされるアドレスにライトモードで書き込む場合の画情
報データをセットしてインバータＩＶ４を介してページ
メモリ19あるいはスムージング処理部60に出力する。Ｐ
ＣＰＵＤＲ（ページメモリ読み出しデータラッチ）レジ
スタ56は、ＰＣＰＵＡレジスタ47でセットされたページ
メモリ19のアドレスから読み出した画情報データをラッ
チしてインバータＩＶ３、１を介してＰＣＰＵＤＷレジ
スタ55に出力する。
【００５７】ＤＭＡデータ転送レジスタ57は、データバ
スを介して転送される画情報データをスムージング処理
部60に出力する。なお、１サイクルのＤＭＡ処理におい
ては、後述するスムージング処理を行うため、ページメ
モリ19からの画情報データの読み出しが３あるいは４Ｄ
ＭＡチャネル分行われるが、これは、参照する副走査ラ
イン数により、本実施例では、３×４の参照窓内の画素
データのスムージング処理を行うものとするため、副走
査ライン数４に合わせるように、４ＤＭＡチャネル分を
データ転送チャネルとする。しかし、参照窓が変わると
副走査ライン数も変化するため、ＤＭＡＣ部40及びスム
ージング処理部60としては、あらかじめＤＭＡチャネル
数に余裕を持たせて参照窓の変化に対応させることも可
能である。
スを介して転送される画情報データをスムージング処理
部60に出力する。なお、１サイクルのＤＭＡ処理におい
ては、後述するスムージング処理を行うため、ページメ
モリ19からの画情報データの読み出しが３あるいは４Ｄ
ＭＡチャネル分行われるが、これは、参照する副走査ラ
イン数により、本実施例では、３×４の参照窓内の画素
データのスムージング処理を行うものとするため、副走
査ライン数４に合わせるように、４ＤＭＡチャネル分を
データ転送チャネルとする。しかし、参照窓が変わると
副走査ライン数も変化するため、ＤＭＡＣ部40及びスム
ージング処理部60としては、あらかじめＤＭＡチャネル
数に余裕を持たせて参照窓の変化に対応させることも可
能である。
【００５８】次いで、図４において、スムージング処理
部60は、ＤＭＡデータセットポート61〜64、Ｐ／Ｓレジ
スタ65〜68、シフトレジスタ69〜72、参照ロジック部7
3、セレクタ74及びＬＤドライバ75から構成されてお
り、ＤＭＡＣ部40から転送される画情報データの密度が
出力可能な画素密度より荒い場合、周辺の画素を参照し
てインターポレーション（補完）により可能な密度に変
換して出力する。
部60は、ＤＭＡデータセットポート61〜64、Ｐ／Ｓレジ
スタ65〜68、シフトレジスタ69〜72、参照ロジック部7
3、セレクタ74及びＬＤドライバ75から構成されてお
り、ＤＭＡＣ部40から転送される画情報データの密度が
出力可能な画素密度より荒い場合、周辺の画素を参照し
てインターポレーション（補完）により可能な密度に変
換して出力する。
【００５９】具体的には、ＤＭＡＣ部40により補完前の
画情報データが記憶されているページメモリ19から出力
される画素データ及びその周辺画素データを読み出し、
補完アルゴリズムが構成されたロジック部へ入力させ、
そのロジック部で補完された画情報データが変調データ
として出力される。すなわち、補完が行われるのは、ペ
ージメモリ19から読み出した画素データをシリアルデー
タに変換した後であり、補完したシリアル画素データの
シフトクロックは、各ライン単位で同期信号により選択
される変調クロック（ＳＩＦＴＣＫ信号）を用いる。
画情報データが記憶されているページメモリ19から出力
される画素データ及びその周辺画素データを読み出し、
補完アルゴリズムが構成されたロジック部へ入力させ、
そのロジック部で補完された画情報データが変調データ
として出力される。すなわち、補完が行われるのは、ペ
ージメモリ19から読み出した画素データをシリアルデー
タに変換した後であり、補完したシリアル画素データの
シフトクロックは、各ライン単位で同期信号により選択
される変調クロック（ＳＩＦＴＣＫ信号）を用いる。
【００６０】ＤＭＡデータセットポート61〜64は、デー
タバスを介してページメモリ19から転送される上記参照
窓に基づく４ＤＭＡチャネルＣＨ０〜３分の各ライン
（ｎ〜ｎ＋３ライン）の画素データをセットしてＰ／Ｓ
レジスタ65〜68に出力する。Ｐ／Ｓレジスタ65〜68は、
ＤＭＡデータセットポート61〜64から入力されるｎ〜ｎ
＋３ラインの画素データを上記ライン走査データ転送処
理部37から入力されるＳＩＦＴＣＬＫ信号及びＳＩＦＴ
ＬＤ信号に基づくタイミングでシリアルデータに変換し
てシフトレジスタ69〜72に出力する。
タバスを介してページメモリ19から転送される上記参照
窓に基づく４ＤＭＡチャネルＣＨ０〜３分の各ライン
（ｎ〜ｎ＋３ライン）の画素データをセットしてＰ／Ｓ
レジスタ65〜68に出力する。Ｐ／Ｓレジスタ65〜68は、
ＤＭＡデータセットポート61〜64から入力されるｎ〜ｎ
＋３ラインの画素データを上記ライン走査データ転送処
理部37から入力されるＳＩＦＴＣＬＫ信号及びＳＩＦＴ
ＬＤ信号に基づくタイミングでシリアルデータに変換し
てシフトレジスタ69〜72に出力する。
【００６１】シフトレジスタ69〜72は、Ｐ／Ｓレジスタ
65〜68から入力されるシリアル画素データを主走査幅で
切り出して参照ロジック部73に出力する。参照ロジック
部73は、補完アルゴリズムに基づいてシフトレジスタ69
〜72から入力される主走査幅の４ライン分のシリアル画
素データのうちそれぞれ注目画素部分を補完して補完し
たシリアル画素データをセレクタ74に出力する。
65〜68から入力されるシリアル画素データを主走査幅で
切り出して参照ロジック部73に出力する。参照ロジック
部73は、補完アルゴリズムに基づいてシフトレジスタ69
〜72から入力される主走査幅の４ライン分のシリアル画
素データのうちそれぞれ注目画素部分を補完して補完し
たシリアル画素データをセレクタ74に出力する。
【００６２】セレクタ74は、参照ロジック部73から入力
される補完シリアル画素データを上記ライン走査データ
転送処理部37から入力される１スキャンのステート情報
に基づいて選択して変調データ信号としてＬＤドライバ
75に出力する。ＬＤドライバ75は、セレクタ74から入力
される変調データ信号に基づいてＬＤ82を発光させる。
される補完シリアル画素データを上記ライン走査データ
転送処理部37から入力される１スキャンのステート情報
に基づいて選択して変調データ信号としてＬＤドライバ
75に出力する。ＬＤドライバ75は、セレクタ74から入力
される変調データ信号に基づいてＬＤ82を発光させる。
【００６３】なお、上記図３及び図４における太い点線
で示すデータバスは、ＤＭＡ要求処理部26からのバス方
向切換信号により制御されるインバータＩＶ１〜ＩＶ６
によりデータ転送方向が双方向に切り換えられる部分を
示している。次いで、図10により本実施例のレーザープ
リンタの光書込み部の構成を説明する。
で示すデータバスは、ＤＭＡ要求処理部26からのバス方
向切換信号により制御されるインバータＩＶ１〜ＩＶ６
によりデータ転送方向が双方向に切り換えられる部分を
示している。次いで、図10により本実施例のレーザープ
リンタの光書込み部の構成を説明する。
【００６４】図10において、光書込み部は、ポリゴンミ
ラー81を備え、ポリゴンミラー81は、図外のポリゴンモ
ータによりシステムクロックとは異なる独自のタイミン
グで図中矢印方向に回転駆動される。ポリゴンミラー81
には、ＬＤ82からレーザービームが照射され、ＬＤ82
は、上記図４に示したＬＤドライバ部75によりその駆動
が制御される。ポリゴンミラー81は、ＬＤ82から照射さ
れたレーザービームを等角速度のライン状の走査ビーム
としてｆθレンズ83方向に反射し、ｆθレンズ83は、レ
ーザービームを等速直線変換してミラー84に照射すると
ともに、受光素子85にも照射する。受光素子85として
は、例えば、ピンフォトダイオードが利用され、受光素
子85は、ポリゴンミラー81で反射された走査線の走査開
始位置に配設されて、ライン同期用のレーザービーム
（レーザー光）を検出して同期信号として図２のＬＤ変
調クロック選択部33に出力する。ミラー84は、入射光を
反射して感光体86上に照射し、感光体86は、光が照射さ
れることにより静電潜像が形成される。
ラー81を備え、ポリゴンミラー81は、図外のポリゴンモ
ータによりシステムクロックとは異なる独自のタイミン
グで図中矢印方向に回転駆動される。ポリゴンミラー81
には、ＬＤ82からレーザービームが照射され、ＬＤ82
は、上記図４に示したＬＤドライバ部75によりその駆動
が制御される。ポリゴンミラー81は、ＬＤ82から照射さ
れたレーザービームを等角速度のライン状の走査ビーム
としてｆθレンズ83方向に反射し、ｆθレンズ83は、レ
ーザービームを等速直線変換してミラー84に照射すると
ともに、受光素子85にも照射する。受光素子85として
は、例えば、ピンフォトダイオードが利用され、受光素
子85は、ポリゴンミラー81で反射された走査線の走査開
始位置に配設されて、ライン同期用のレーザービーム
（レーザー光）を検出して同期信号として図２のＬＤ変
調クロック選択部33に出力する。ミラー84は、入射光を
反射して感光体86上に照射し、感光体86は、光が照射さ
れることにより静電潜像が形成される。
【００６５】感光体86は、図外のモータにより回転駆動
され、レーザービームにより順次静電潜像が形成され
る。静電潜像の形成された感光体86には、図外の現像装
置によりトナーが付着されて現像され、トナーの付着さ
れた感光体86は、さらに回転されて、記録紙87に面する
と、図外の転写装置により感光体86に付着されたトナー
が記録紙87に転写される。トナーの転写された記録紙87
は、図外の定着部に搬送され、定着部でトナーが記録紙
87に定着される。
され、レーザービームにより順次静電潜像が形成され
る。静電潜像の形成された感光体86には、図外の現像装
置によりトナーが付着されて現像され、トナーの付着さ
れた感光体86は、さらに回転されて、記録紙87に面する
と、図外の転写装置により感光体86に付着されたトナー
が記録紙87に転写される。トナーの転写された記録紙87
は、図外の定着部に搬送され、定着部でトナーが記録紙
87に定着される。
【００６６】なお、図10において、Ａ、Ｂ、Ｃ、Ｄと表
示されている区分は、光書込み動作の各動作状態（ステ
ート）の区分分けを表示しており、この各ステートＡ〜
ステートＤでは、図11に示すように、ＬＤ82の発光およ
び消灯が行なわれ、ステートＡおよびステートＣでは、
ＬＤ82は消灯され、ステートＢおよびステートＤでは、
ＬＤ82は発光される。
示されている区分は、光書込み動作の各動作状態（ステ
ート）の区分分けを表示しており、この各ステートＡ〜
ステートＤでは、図11に示すように、ＬＤ82の発光およ
び消灯が行なわれ、ステートＡおよびステートＣでは、
ＬＤ82は消灯され、ステートＢおよびステートＤでは、
ＬＤ82は発光される。
【００６７】次に、作用を説明する。本実施例では、Ｄ
ＭＡＣ部40により複数のＤＭＡチャネルＣＨ０〜７を利
用してホスト装置11からスムージング処理部60に４ライ
ン分の画素データをＤＭＡチャネルＣＨ０〜７を所定の
優先順位でサイクリックに制御してＤＭＡ転送処理をシ
ーケンシャルに連続して実行するところにその特徴があ
り、このＤＭＡチャネルＣＨ０〜７におけるＤＭＡデー
タ転送処理についてＤＭＡチャネルＣＨ０から順に説明
する。
ＭＡＣ部40により複数のＤＭＡチャネルＣＨ０〜７を利
用してホスト装置11からスムージング処理部60に４ライ
ン分の画素データをＤＭＡチャネルＣＨ０〜７を所定の
優先順位でサイクリックに制御してＤＭＡ転送処理をシ
ーケンシャルに連続して実行するところにその特徴があ
り、このＤＭＡチャネルＣＨ０〜７におけるＤＭＡデー
タ転送処理についてＤＭＡチャネルＣＨ０から順に説明
する。
【００６８】まず、ＤＭＡチャネル０〜４におけるＤＭ
Ａ転送処理について、図12、図13に示すフローチャート
に基づいて説明する。ＤＭＡチャネルＣＨ０〜３は、ペ
ージメモリ19からスムージング処理部60のＤＭＡデータ
セットポート61〜64にｎ〜ｎ＋３ライン目の画素データ
を転送する機能を有し、ＤＭＡチャネルＣＨ０、２、３
では参照画素データを転送し、ＤＭＡチャネルＣＨ１で
は注目画素データを転送する。
Ａ転送処理について、図12、図13に示すフローチャート
に基づいて説明する。ＤＭＡチャネルＣＨ０〜３は、ペ
ージメモリ19からスムージング処理部60のＤＭＡデータ
セットポート61〜64にｎ〜ｎ＋３ライン目の画素データ
を転送する機能を有し、ＤＭＡチャネルＣＨ０、２、３
では参照画素データを転送し、ＤＭＡチャネルＣＨ１で
は注目画素データを転送する。
【００６９】各ＤＭＡチャネルＣＨ０〜３のデータ転送
要求のセット条件としては、ＤＭＡチャネルＣＨ０で
は、ＰＤＭＡＲレジスタ24にホスト装置11から読み出し
アドレスがセットされ、ＤＭＡ要求処理部26にＰＥ（ペ
ージプリントイネーブル）信号とＬＳ（ラインスター
ト）信号がセットされていることとする。ＤＭＡチャネ
ルＣＨ１〜３では、それぞれ前のＤＭＡチャネルの処理
動作に続いてシーケンシャルに行われる。
要求のセット条件としては、ＤＭＡチャネルＣＨ０で
は、ＰＤＭＡＲレジスタ24にホスト装置11から読み出し
アドレスがセットされ、ＤＭＡ要求処理部26にＰＥ（ペ
ージプリントイネーブル）信号とＬＳ（ラインスター
ト）信号がセットされていることとする。ＤＭＡチャネ
ルＣＨ１〜３では、それぞれ前のＤＭＡチャネルの処理
動作に続いてシーケンシャルに行われる。
【００７０】また、各ＤＭＡチャネルＣＨ０〜３のデー
タ転送要求のリセット条件としては、各ＤＭＡチャネル
ＣＨ０〜３ともに以下に説明するフロー終了時に自動的
にリセットされる。ＤＭＡチャネルＣＨ４は、ページメ
モリ19へのリフレッシュ動作とＰＤＴＡＤＰレジスタ45
を“＋１”動作させる機能を有し、その動作セット条件
としては、データ転送終了毎にリフレッシュ動作が行わ
れ、ＰＤＴＡＤＰレジスタ45を“＋１”する動作は、Ｄ
ＭＡチャネルＣＨ３の動作に続いて行われる。動作リセ
ット条件は、ＤＭＡチャネルＣＨ０〜３と同様である。
タ転送要求のリセット条件としては、各ＤＭＡチャネル
ＣＨ０〜３ともに以下に説明するフロー終了時に自動的
にリセットされる。ＤＭＡチャネルＣＨ４は、ページメ
モリ19へのリフレッシュ動作とＰＤＴＡＤＰレジスタ45
を“＋１”動作させる機能を有し、その動作セット条件
としては、データ転送終了毎にリフレッシュ動作が行わ
れ、ＰＤＴＡＤＰレジスタ45を“＋１”する動作は、Ｄ
ＭＡチャネルＣＨ３の動作に続いて行われる。動作リセ
ット条件は、ＤＭＡチャネルＣＨ０〜３と同様である。
【００７１】図14に示すように、ホスト装置11からＤＭ
ＡチャネルＣＨ０〜３を介して転送される１スキャン毎
の画素データは、ページメモリ19内の下位アドレスから
順に格納されており、各ラインの先頭アドレスには、ラ
イン番号が示されている。また、図15（ａ）、（ｂ）に
示すように、原稿から読み出されてページメモリ19に格
納されていく過程で上限アドレスをオーバーした場合
は、オーバーした分の画素データは、初期の下位アドレ
スに転送されて格納され、本実施例では、このような上
位アドレスオーバー時のアドレス値の初期化動作も制御
される構成となっている。さらに、図16は、本実施例の
スムージング処理における原稿上の３×４の参照窓の画
素データ範囲を示している。図12において、まず、スキ
ャンラインの初めにＰＤＭＡＲレジスタ24にホスト装置
11から読み出しアドレスがセットされると（ステップＰ
１）、ＰＬＰＤＭＡＲレジスタ41でその読み出しアドレ
スをラッチする（ステップＰ２）。次いで、セレクタＡ
42で入力Ｂを選択して読み出しアドレスをＰＤＴＡＤＰ
レジスタ45にセットし（ステップＰ３）、ＰＤＴＡＤＰ
レジスタ45でその読み出しアドレスをラッチすると（ス
テップＰ４）、ＤＭＡチャネルＣＨ０の動作フラグをセ
ットして動作を開始し（ステップＰ５）、セレクタＤ49
で入力Ａを選択して読み出しアドレスをマルチプレクサ
52とフルビットアダー53にセットする（ステップＰ
６）。次いで、マルチプレクサ52からその読み出しアド
レスをページメモリ19へ出力すると（ステップＰ７）、
フルビットアダー53で読み出しアドレスにＲＥＦＡＤＲ
レジスタ50にセットされた参照オフセットアドレス値を
加算して加算結果をページメモリエリアコンパレータ54
に出力し（ステップＰ８）、ページメモリエリアコンパ
レータ54でこの加算結果とＰＭＬＭＴレジスタ51でセッ
トされた上限アドレス値と比較してＣＨ０の比較結果ア
ドレスをアドレスフィードバックバスを介してセレクタ
Ａ〜Ｃ42〜44に出力する（ステップＰ９）。
ＡチャネルＣＨ０〜３を介して転送される１スキャン毎
の画素データは、ページメモリ19内の下位アドレスから
順に格納されており、各ラインの先頭アドレスには、ラ
イン番号が示されている。また、図15（ａ）、（ｂ）に
示すように、原稿から読み出されてページメモリ19に格
納されていく過程で上限アドレスをオーバーした場合
は、オーバーした分の画素データは、初期の下位アドレ
スに転送されて格納され、本実施例では、このような上
位アドレスオーバー時のアドレス値の初期化動作も制御
される構成となっている。さらに、図16は、本実施例の
スムージング処理における原稿上の３×４の参照窓の画
素データ範囲を示している。図12において、まず、スキ
ャンラインの初めにＰＤＭＡＲレジスタ24にホスト装置
11から読み出しアドレスがセットされると（ステップＰ
１）、ＰＬＰＤＭＡＲレジスタ41でその読み出しアドレ
スをラッチする（ステップＰ２）。次いで、セレクタＡ
42で入力Ｂを選択して読み出しアドレスをＰＤＴＡＤＰ
レジスタ45にセットし（ステップＰ３）、ＰＤＴＡＤＰ
レジスタ45でその読み出しアドレスをラッチすると（ス
テップＰ４）、ＤＭＡチャネルＣＨ０の動作フラグをセ
ットして動作を開始し（ステップＰ５）、セレクタＤ49
で入力Ａを選択して読み出しアドレスをマルチプレクサ
52とフルビットアダー53にセットする（ステップＰ
６）。次いで、マルチプレクサ52からその読み出しアド
レスをページメモリ19へ出力すると（ステップＰ７）、
フルビットアダー53で読み出しアドレスにＲＥＦＡＤＲ
レジスタ50にセットされた参照オフセットアドレス値を
加算して加算結果をページメモリエリアコンパレータ54
に出力し（ステップＰ８）、ページメモリエリアコンパ
レータ54でこの加算結果とＰＭＬＭＴレジスタ51でセッ
トされた上限アドレス値と比較してＣＨ０の比較結果ア
ドレスをアドレスフィードバックバスを介してセレクタ
Ａ〜Ｃ42〜44に出力する（ステップＰ９）。
【００７２】次いで、セレクタＡ42で入力Ａを選択して
アドレスフィードバックバスを介して入力されたＣＨ０
の比較結果アドレスをＰＲＤＴＡＤＰレジスタ46にセッ
トしてラッチすると（ステップＰ10、Ｐ11）、ＤＭＡチ
ャネルＣＨ０の動作フラグをリセットして動作を終了す
る。続いて、ＤＭＡチャネルＣＨ１の動作フラグをセッ
トして動作を開始し（ステップＰ12）、セレクタＤ49で
入力Ｂを選択してＰＲＤＴＡＤＰレジスタ46にラッチさ
れたＣＨ０の比較結果アドレスをマルチプレクサ52にセ
ットし（ステップＰ13）、マルチプレクサ52からそのＣ
Ｈ０の比較結果アドレスをページメモリ19へ出力すると
（ステップＰ14）、フルビットアダー53で比較結果アド
レスにＲＥＦＡＤＲレジスタ50にセットされた参照オフ
セットアドレス値を加算して加算結果をページメモリエ
リアコンパレータ54に出力する（ステップＰ15）。次い
で、ページメモリエリアコンパレータ54でこの加算結果
とＰＭＬＭＴレジスタ51でセットされた上限アドレス値
と比較してＣＨ１の比較結果アドレスをアドレスフィー
ドバックバスを介してセレクタＡ〜Ｃ42〜44に出力する
と（ステップＰ16）、ＤＭＡチャネルＣＨ１の動作フラ
グをリセットして動作を終了する。
アドレスフィードバックバスを介して入力されたＣＨ０
の比較結果アドレスをＰＲＤＴＡＤＰレジスタ46にセッ
トしてラッチすると（ステップＰ10、Ｐ11）、ＤＭＡチ
ャネルＣＨ０の動作フラグをリセットして動作を終了す
る。続いて、ＤＭＡチャネルＣＨ１の動作フラグをセッ
トして動作を開始し（ステップＰ12）、セレクタＤ49で
入力Ｂを選択してＰＲＤＴＡＤＰレジスタ46にラッチさ
れたＣＨ０の比較結果アドレスをマルチプレクサ52にセ
ットし（ステップＰ13）、マルチプレクサ52からそのＣ
Ｈ０の比較結果アドレスをページメモリ19へ出力すると
（ステップＰ14）、フルビットアダー53で比較結果アド
レスにＲＥＦＡＤＲレジスタ50にセットされた参照オフ
セットアドレス値を加算して加算結果をページメモリエ
リアコンパレータ54に出力する（ステップＰ15）。次い
で、ページメモリエリアコンパレータ54でこの加算結果
とＰＭＬＭＴレジスタ51でセットされた上限アドレス値
と比較してＣＨ１の比較結果アドレスをアドレスフィー
ドバックバスを介してセレクタＡ〜Ｃ42〜44に出力する
と（ステップＰ16）、ＤＭＡチャネルＣＨ１の動作フラ
グをリセットして動作を終了する。
【００７３】続いて、ＤＭＡチャネルＣＨ２の動作フラ
グをセットして動作を開始し（ステップＰ17）、アドレ
スフィードバックバスを介して入力されたＣＨ１の比較
結果アドレスをＰＲＤＴＡＤＰレジスタ46にセットして
ラッチし（ステップＰ18）、セレクタＤ49を介してＰＲ
ＤＴＡＤＰレジスタ46にラッチされたＣＨ１の比較結果
アドレスをマルチプレクサ52にセットし、マルチプレク
サ52からそのＣＨ１の比較結果アドレスをページメモリ
19へ出力する（ステップＰ19）。次いで、フルビットア
ダー53でセレクタＤ49からの比較結果アドレスに参照オ
フセットアドレス値を加算して加算結果をページメモリ
エリアコンパレータ54に出力し（ステップＰ20）、ペー
ジメモリエリアコンパレータ54でこの加算結果とＰＭＬ
ＭＴレジスタ51でセットされた上限アドレス値と比較し
てＣＨ２の比較結果アドレスをアドレスフィードバック
バスを介してセレクタＡ〜Ｃ42〜44に出力すると（ステ
ップＰ21）、ＤＭＡチャネルＣＨ２の動作フラグをリセ
ットして動作を終了する。
グをセットして動作を開始し（ステップＰ17）、アドレ
スフィードバックバスを介して入力されたＣＨ１の比較
結果アドレスをＰＲＤＴＡＤＰレジスタ46にセットして
ラッチし（ステップＰ18）、セレクタＤ49を介してＰＲ
ＤＴＡＤＰレジスタ46にラッチされたＣＨ１の比較結果
アドレスをマルチプレクサ52にセットし、マルチプレク
サ52からそのＣＨ１の比較結果アドレスをページメモリ
19へ出力する（ステップＰ19）。次いで、フルビットア
ダー53でセレクタＤ49からの比較結果アドレスに参照オ
フセットアドレス値を加算して加算結果をページメモリ
エリアコンパレータ54に出力し（ステップＰ20）、ペー
ジメモリエリアコンパレータ54でこの加算結果とＰＭＬ
ＭＴレジスタ51でセットされた上限アドレス値と比較し
てＣＨ２の比較結果アドレスをアドレスフィードバック
バスを介してセレクタＡ〜Ｃ42〜44に出力すると（ステ
ップＰ21）、ＤＭＡチャネルＣＨ２の動作フラグをリセ
ットして動作を終了する。
【００７４】続いて、ＤＭＡチャネルＣＨ３の動作フラ
グをセットして動作を開始し（ステップＰ22）、アドレ
スフィードバックバスを介して入力されたＣＨ２の比較
結果アドレスをＰＲＤＴＡＤＰレジスタ46にセットして
ラッチし（ステップＰ23）、セレクタＤ49を介してＰＲ
ＤＴＡＤＰレジスタ46にラッチされたＣＨ１の比較結果
アドレスをマルチプレクサ52にセットし、マルチプレク
サ52からそのＣＨ２の比較結果アドレスをページメモリ
19へ出力すると（ステップＰ24）、ＤＭＡチャネルＣＨ
３の動作フラグをリセットして動作を終了する。
グをセットして動作を開始し（ステップＰ22）、アドレ
スフィードバックバスを介して入力されたＣＨ２の比較
結果アドレスをＰＲＤＴＡＤＰレジスタ46にセットして
ラッチし（ステップＰ23）、セレクタＤ49を介してＰＲ
ＤＴＡＤＰレジスタ46にラッチされたＣＨ１の比較結果
アドレスをマルチプレクサ52にセットし、マルチプレク
サ52からそのＣＨ２の比較結果アドレスをページメモリ
19へ出力すると（ステップＰ24）、ＤＭＡチャネルＣＨ
３の動作フラグをリセットして動作を終了する。
【００７５】続いて、ＤＭＡチャネルＣＨ４の動作フラ
グをセットして動作を開始し、セレクタＤ49で入力Ａを
選択して読み出しアドレスをフルビットアダー53に出力
セットし、フルビットアダー53で読み出しアドレスに
“＋１”加算して加算結果をページメモリエリアコンパ
レータ54に出力する（ステップＰ26）。次いで、ページ
メモリエリアコンパレータ54でこの加算結果とＰＭＬＭ
Ｔレジスタ51でセットされた上限アドレス値と比較して
ＣＨ４の比較結果アドレスをアドレスフィードバックバ
スを介してセレクタＡ〜Ｃ42〜44に出力する（ステップ
Ｐ27）。次いで、アドレスフィードバックバスを介して
入力されたＣＨ４の比較結果アドレスをＰＲＤＴＡＤＰ
レジスタ46にセットしてラッチし（ステップＰ28）、Ｄ
ＭＡチャネルＣＨ４の動作フラグをリセットして動作を
終了する（ステップＰ29）。
グをセットして動作を開始し、セレクタＤ49で入力Ａを
選択して読み出しアドレスをフルビットアダー53に出力
セットし、フルビットアダー53で読み出しアドレスに
“＋１”加算して加算結果をページメモリエリアコンパ
レータ54に出力する（ステップＰ26）。次いで、ページ
メモリエリアコンパレータ54でこの加算結果とＰＭＬＭ
Ｔレジスタ51でセットされた上限アドレス値と比較して
ＣＨ４の比較結果アドレスをアドレスフィードバックバ
スを介してセレクタＡ〜Ｃ42〜44に出力する（ステップ
Ｐ27）。次いで、アドレスフィードバックバスを介して
入力されたＣＨ４の比較結果アドレスをＰＲＤＴＡＤＰ
レジスタ46にセットしてラッチし（ステップＰ28）、Ｄ
ＭＡチャネルＣＨ４の動作フラグをリセットして動作を
終了する（ステップＰ29）。
【００７６】以上のＤＭＡチャネルＣＨ０〜ＣＨ３によ
るＤＭＡ処理でｎ〜ｎ＋３ラインの画素データを転送す
るページメモリ19内のアドレスがシーケンシャルに転送
されて指示され、ＤＭＡチャネルＣＨ４によるＤＭＡ処
理でページメモリ19としてのＤＲＡＭのリフレッシュ処
理がＤＭＡチャネルＣＨ０〜ＣＨ３によるアドレス転送
処理に連続してシーケンシャルに実行される。
るＤＭＡ処理でｎ〜ｎ＋３ラインの画素データを転送す
るページメモリ19内のアドレスがシーケンシャルに転送
されて指示され、ＤＭＡチャネルＣＨ４によるＤＭＡ処
理でページメモリ19としてのＤＲＡＭのリフレッシュ処
理がＤＭＡチャネルＣＨ０〜ＣＨ３によるアドレス転送
処理に連続してシーケンシャルに実行される。
【００７７】次に、ＤＭＡチャネル５、６におけるＤＭ
Ａ転送処理について、図17〜図19に示すフローチャート
に基づいて説明する。ＤＭＡチャネルＣＨ５は、ホスト
装置11からページメモリ19に画素データをＤＭＡデータ
転送する際に、ＰＤＭＡＷレジスタ48にページメモリ19
の転送先アドレスをセットする機能を有し、このアドレ
スセットによりＤＲＥＱ（データリクエスト）コマンド
がセットされ、ホスト装置11側のＤＭＡＣ14により画素
データがハンドシェイクロジック22にＤＡＣＫコマンド
により書き込まれると、ＤＲＥＱコマンドはリセットさ
れる。
Ａ転送処理について、図17〜図19に示すフローチャート
に基づいて説明する。ＤＭＡチャネルＣＨ５は、ホスト
装置11からページメモリ19に画素データをＤＭＡデータ
転送する際に、ＰＤＭＡＷレジスタ48にページメモリ19
の転送先アドレスをセットする機能を有し、このアドレ
スセットによりＤＲＥＱ（データリクエスト）コマンド
がセットされ、ホスト装置11側のＤＭＡＣ14により画素
データがハンドシェイクロジック22にＤＡＣＫコマンド
により書き込まれると、ＤＲＥＱコマンドはリセットさ
れる。
【００７８】ＤＭＡチャネルＣＨ６は、ホスト装置11の
ＣＰＵ12からのＲＤ、ＷＲコマンドによるページメモリ
19へのアクセスを間接的に制御する機能を有し、ＰＣＰ
ＵＡレジスタ47へのＷＲコマンド入力とＰＣＰＵＤＷレ
ジスタ55へのＲＤコマンドのセット及びＷＲモードのフ
ラグセットにより起動される。処理終了後は、自動的に
リセットされる。
ＣＰＵ12からのＲＤ、ＷＲコマンドによるページメモリ
19へのアクセスを間接的に制御する機能を有し、ＰＣＰ
ＵＡレジスタ47へのＷＲコマンド入力とＰＣＰＵＤＷレ
ジスタ55へのＲＤコマンドのセット及びＷＲモードのフ
ラグセットにより起動される。処理終了後は、自動的に
リセットされる。
【００７９】ＤＭＡチャネルＣＨ６では、ホスト装置11
のＣＰＵ12によるページメモリ19への画素データのリー
ド、ライトを行うため、データリードする場合、ＰＣＰ
ＵＡレジスタ47にページメモリ19の読み出しアドレスが
セットされると、そのページメモリ19からリードレジス
タへのＤＭＡデータ転送処理が行われるように当該ＤＭ
ＡチャネルＣＨ６のＤＲＥＱコマンドがセットされ、そ
のＤＭＡチャネルが動作するタイミングで画素データの
ＤＭＡ転送が行われるようにページメモリ19へのリード
ストローブ信号が、ＰＣＰＵＤＲレジスタ56にラッチク
ロックが入力され、その動作終了後ＤＲＥＱコマンドが
リセットされる。
のＣＰＵ12によるページメモリ19への画素データのリー
ド、ライトを行うため、データリードする場合、ＰＣＰ
ＵＡレジスタ47にページメモリ19の読み出しアドレスが
セットされると、そのページメモリ19からリードレジス
タへのＤＭＡデータ転送処理が行われるように当該ＤＭ
ＡチャネルＣＨ６のＤＲＥＱコマンドがセットされ、そ
のＤＭＡチャネルが動作するタイミングで画素データの
ＤＭＡ転送が行われるようにページメモリ19へのリード
ストローブ信号が、ＰＣＰＵＤＲレジスタ56にラッチク
ロックが入力され、その動作終了後ＤＲＥＱコマンドが
リセットされる。
【００８０】また、データライトする場合は、書き込む
画素データがＰＣＰＵＤＷレジスタ55にあらかじめセッ
トされ、ＰＣＰＵＡレジスタ47に書き込みアドレスがセ
ットされると、ＤＲＥＱコマンドがセットされ、同様に
当該ＤＭＡチャネルＣＨ６で画素データのＤＭＡ転送処
理が行われ、ＤＲＥＱコマンドがリセットされる。図17
は、ＤＭＡＣチャネルＣＨ５におけるＤＭＡ転送処理の
フローチャートを示している。
画素データがＰＣＰＵＤＷレジスタ55にあらかじめセッ
トされ、ＰＣＰＵＡレジスタ47に書き込みアドレスがセ
ットされると、ＤＲＥＱコマンドがセットされ、同様に
当該ＤＭＡチャネルＣＨ６で画素データのＤＭＡ転送処
理が行われ、ＤＲＥＱコマンドがリセットされる。図17
は、ＤＭＡＣチャネルＣＨ５におけるＤＭＡ転送処理の
フローチャートを示している。
【００８１】図17において、ホスト装置11側のＤＭＡＣ
14から出力されるＤＡＣＫコマンドがハンドシェイクロ
ジック22に入力されると、ＤＭＡチャネルＣＨ５の動作
フラグをセットしてセレクタＣ44の入力Ｂを選択してセ
ットし（ステップＱ１）、ＰＤＭＡＷレジスタ48をセッ
トし（ステップＱ２）、ＤＭＡチャネルＣＨ５がイネー
ブルとなりＤＲＥＱコマンドをハンドシェイクロジック
22を介してホスト装置11側のＤＭＡＣ14にアサートする
（ステップＱ３）。
14から出力されるＤＡＣＫコマンドがハンドシェイクロ
ジック22に入力されると、ＤＭＡチャネルＣＨ５の動作
フラグをセットしてセレクタＣ44の入力Ｂを選択してセ
ットし（ステップＱ１）、ＰＤＭＡＷレジスタ48をセッ
トし（ステップＱ２）、ＤＭＡチャネルＣＨ５がイネー
ブルとなりＤＲＥＱコマンドをハンドシェイクロジック
22を介してホスト装置11側のＤＭＡＣ14にアサートする
（ステップＱ３）。
【００８２】次いで、ＤＭＡＣ14からデータバスに転送
される画素データをＤＭＡデータ転送レジスタ57でラッ
チして動作フラグをセットすると（ステップＱ４）、本
ＤＭＡチャネルＣＨ５の動作タイミングかどうかをチェ
ックする（ステップＱ５）。ＤＭＡチャネルＣＨ５の動
作タイミングになると、セレクタＤ49で入力Ｄを選択し
てデータバス、セレクタＣ44及びＰＤＭＡＷレジスタ48
を介してセットされた書き込みアドレスをマルチプレク
サ52及びフルビットアダー53にセットし（ステップＱ
６、Ｑ７）、フルビットアダー53で書き込みアドレスに
“＋１”加算して加算結果をページメモリエリアコンパ
レータ54に出力する（ステップＱ８）。
される画素データをＤＭＡデータ転送レジスタ57でラッ
チして動作フラグをセットすると（ステップＱ４）、本
ＤＭＡチャネルＣＨ５の動作タイミングかどうかをチェ
ックする（ステップＱ５）。ＤＭＡチャネルＣＨ５の動
作タイミングになると、セレクタＤ49で入力Ｄを選択し
てデータバス、セレクタＣ44及びＰＤＭＡＷレジスタ48
を介してセットされた書き込みアドレスをマルチプレク
サ52及びフルビットアダー53にセットし（ステップＱ
６、Ｑ７）、フルビットアダー53で書き込みアドレスに
“＋１”加算して加算結果をページメモリエリアコンパ
レータ54に出力する（ステップＱ８）。
【００８３】次いで、ページメモリエリアコンパレータ
54でこの加算結果とＰＭＬＭＴレジスタ51でセットされ
た上限アドレス値と比較し、この書き込み比較結果アド
レスをアドレスフィードバックバスを介してセレクタＡ
〜Ｃ42〜44に出力する（ステップＱ９）。次いで、セレ
クタＣ44で入力Ａを選択してアドレスフィードバックバ
スを介して入力された書き込み比較結果アドレスをセッ
トし（ステップＱ10）、本ラインサイクルの最後にＰＤ
ＭＡＷレジスタ48でセレクタＣ44にセットした書き込み
アドレスをラッチする（ステップＱ11）。次いで、次ラ
インのＤＲＥＱコマンドをハンドシェイクロジック22を
介してホスト装置11側のＤＭＡＣ14にアサートし（ステ
ップＱ12）、ＤＭＡチャネルＣＨ５の動作フラグをリセ
ットして動作を終了する（ステップＱ13）。
54でこの加算結果とＰＭＬＭＴレジスタ51でセットされ
た上限アドレス値と比較し、この書き込み比較結果アド
レスをアドレスフィードバックバスを介してセレクタＡ
〜Ｃ42〜44に出力する（ステップＱ９）。次いで、セレ
クタＣ44で入力Ａを選択してアドレスフィードバックバ
スを介して入力された書き込み比較結果アドレスをセッ
トし（ステップＱ10）、本ラインサイクルの最後にＰＤ
ＭＡＷレジスタ48でセレクタＣ44にセットした書き込み
アドレスをラッチする（ステップＱ11）。次いで、次ラ
インのＤＲＥＱコマンドをハンドシェイクロジック22を
介してホスト装置11側のＤＭＡＣ14にアサートし（ステ
ップＱ12）、ＤＭＡチャネルＣＨ５の動作フラグをリセ
ットして動作を終了する（ステップＱ13）。
【００８４】図18は、ＤＭＡチャネルＣＨ６におけるＤ
ＭＡ転送処理のホスト装置11からページメモリ19への画
素データ書き込み処理のフローチャートを示している。
図18において、ホスト装置11のＣＰＵ12からＷＲコマン
ドが出力されると（ステップＲ１）、セレクタＢ43で入
力Ｂを選択して書き込みアドレスをＰＣＰＵＡレジスタ
47にセットし（ステップＲ２）、ＰＣＰＵＤＷレジスタ
55に書き込むべき画素データをセットする（ステップＲ
３）。次いで、ＤＭＡチャネルＣＨ６の動作フラグをセ
ットし（ステップＲ４）、本ＤＭＡチャネルＣＨ６の動
作タイミングかどうかをチェックし（ステップＲ５）、
ＤＭＡチャネルＣＨ６の動作タイミングになると、セレ
クタＤ49で入力Ｃを選択してデータバス、セレクタＣ44
及びＰＤＭＡＷレジスタ48を介してセットされた書き込
みアドレスをマルチプレクサ52にセットする（ステップ
Ｒ６、Ｒ７）。次いで、データバスに接続されたインバ
ータＩＶ４を制御してＰＣＰＵＤＷレジスタ55にセット
された画素データをページメモリ19内のセットされた書
き込みアドレスに書き込み（ステップＲ８）、動作フラ
グをリセットして動作を終了する（ステップＲ９）。
ＭＡ転送処理のホスト装置11からページメモリ19への画
素データ書き込み処理のフローチャートを示している。
図18において、ホスト装置11のＣＰＵ12からＷＲコマン
ドが出力されると（ステップＲ１）、セレクタＢ43で入
力Ｂを選択して書き込みアドレスをＰＣＰＵＡレジスタ
47にセットし（ステップＲ２）、ＰＣＰＵＤＷレジスタ
55に書き込むべき画素データをセットする（ステップＲ
３）。次いで、ＤＭＡチャネルＣＨ６の動作フラグをセ
ットし（ステップＲ４）、本ＤＭＡチャネルＣＨ６の動
作タイミングかどうかをチェックし（ステップＲ５）、
ＤＭＡチャネルＣＨ６の動作タイミングになると、セレ
クタＤ49で入力Ｃを選択してデータバス、セレクタＣ44
及びＰＤＭＡＷレジスタ48を介してセットされた書き込
みアドレスをマルチプレクサ52にセットする（ステップ
Ｒ６、Ｒ７）。次いで、データバスに接続されたインバ
ータＩＶ４を制御してＰＣＰＵＤＷレジスタ55にセット
された画素データをページメモリ19内のセットされた書
き込みアドレスに書き込み（ステップＲ８）、動作フラ
グをリセットして動作を終了する（ステップＲ９）。
【００８５】図19は、ＤＭＡチャネルＣＨ６におけるＤ
ＭＡ転送処理のページメモリ19からの画素データ読み出
し処理のフローチャートを示している。図19において、
ホスト装置11のＣＰＵ12からＲＤコマンドが出力される
と（ステップＳ１）、セレクタＢ43で入力Ｂを選択して
読み出しアドレスをＰＣＰＵＡレジスタ47にセットし
（ステップＳ２）、ＤＭＡチャネルＣＨ６の動作フラグ
をセットし、本ＤＭＡチャネルＣＨ６の動作タイミング
かどうかをチェックする（ステップＳ３、Ｓ４）。ＤＭ
ＡチャネルＣＨ６の動作タイミングになると、セレクタ
Ｄ49で入力Ｃを選択してデータバス、セレクタＣ44及び
ＰＣＰＵＡレジスタ47を介してセットされた読み出しア
ドレスをマルチプレクサ52にセットする（ステップＳ
５、Ｓ６）。次いで、データバスに接続されたインバー
タＩＶ６を制御してページメモリ19内のセットされた読
み出しアドレスから画素データを読み出してＰＣＰＵＤ
Ｒレジスタ56にセットし（ステップＳ７）、動作フラグ
をリセットして動作を終了する（ステップＳ８）。
ＭＡ転送処理のページメモリ19からの画素データ読み出
し処理のフローチャートを示している。図19において、
ホスト装置11のＣＰＵ12からＲＤコマンドが出力される
と（ステップＳ１）、セレクタＢ43で入力Ｂを選択して
読み出しアドレスをＰＣＰＵＡレジスタ47にセットし
（ステップＳ２）、ＤＭＡチャネルＣＨ６の動作フラグ
をセットし、本ＤＭＡチャネルＣＨ６の動作タイミング
かどうかをチェックする（ステップＳ３、Ｓ４）。ＤＭ
ＡチャネルＣＨ６の動作タイミングになると、セレクタ
Ｄ49で入力Ｃを選択してデータバス、セレクタＣ44及び
ＰＣＰＵＡレジスタ47を介してセットされた読み出しア
ドレスをマルチプレクサ52にセットする（ステップＳ
５、Ｓ６）。次いで、データバスに接続されたインバー
タＩＶ６を制御してページメモリ19内のセットされた読
み出しアドレスから画素データを読み出してＰＣＰＵＤ
Ｒレジスタ56にセットし（ステップＳ７）、動作フラグ
をリセットして動作を終了する（ステップＳ８）。
【００８６】したがって、上記ＤＭＡチャネルＣＨ０〜
４のＤＭＡ処理に続いてＤＭＡチャネルＣＨ５、６によ
るＤＭＡ処理が行われることにより、スムージング処理
に必要な３×４の参照窓内の各ラインの画素データのホ
スト装置11のＤＭＡＣ14からページメモリ19へのＤＭＡ
転送及びページメモリ19からスムージング処理部60への
書き込み、読み出しアドレス指示を含めたＤＭＡ転送
が、従来のスレイブＣＰＵやＳＲＡＭを用いることなく
レジスタ群とマルチプレクサや加算器等の構成だけでシ
ーケンシャルに実行される。
４のＤＭＡ処理に続いてＤＭＡチャネルＣＨ５、６によ
るＤＭＡ処理が行われることにより、スムージング処理
に必要な３×４の参照窓内の各ラインの画素データのホ
スト装置11のＤＭＡＣ14からページメモリ19へのＤＭＡ
転送及びページメモリ19からスムージング処理部60への
書き込み、読み出しアドレス指示を含めたＤＭＡ転送
が、従来のスレイブＣＰＵやＳＲＡＭを用いることなく
レジスタ群とマルチプレクサや加算器等の構成だけでシ
ーケンシャルに実行される。
【００８７】以上のＤＭＡチャネルＣＨ０〜６における
ＤＭＡデータ転送処理の各部のタイミングチャートを図
20及び図21〜図23に示している。図20は、ＤＭＡＣ部40
内の主要部における各信号のタイミングチャートを示し
ており、図20（ａ）〜（ｐ）において、（ａ）は動作フ
ラグ、（ｂ）はＤＭＡ転送中タイミング、（ｃ）はマス
タクロックＣＬＫＭタイミング、（ｄ）はセレクタＡ4
2、Ｄ49の動作タイミング、（ｅ）はＰＤＴＡＤＰレジ
スタ45による読み出しアドレスのセットタイミング、
（ｆ）はセレクタＤ49からのアドレス出力タイミング、
（ｇ）はマルチプレクサ52からのＲＡＳ信号の出力タイ
ミング（但し、Ｘは負論理を示す）、（ｈ）はマルチプ
レクサ52からのＣＡＳ信号の出力タイミング、（ｉ）は
ＲＡＳ、ＣＡＳ信号の切り換えタイミンク゛、（ｊ）は
ＲＡＳ、ＣＡＳ信号により指示されるＲＯＷアドレスデ
ータとＣＡＬＵＭアドレスデータの出力タイミング、
（ｋ）はページメモリ19からのデータの読み出しタイミ
ング、（ｌ）はスムージング処理部60のＤＭＡデータセ
ットポート61〜64への画素データのラッチパルス出力タ
イミング、（ｍ）はフルビットアダー53の動作タイミン
グ、（ｎ）はページメモリエリアコンパレータ54の動作
タイミング、（ｏ）はＰＲＤＴＡＤＰレジスタ46におけ
るＩＮＣＡＤＲのラッチタイミング、（ｐ）はＰＲＤＴ
ＡＤＰレジスタ46におけるＩＮＣＡＤＲのセレクタＤ49
への出力タイミングをそれぞれ示している。
ＤＭＡデータ転送処理の各部のタイミングチャートを図
20及び図21〜図23に示している。図20は、ＤＭＡＣ部40
内の主要部における各信号のタイミングチャートを示し
ており、図20（ａ）〜（ｐ）において、（ａ）は動作フ
ラグ、（ｂ）はＤＭＡ転送中タイミング、（ｃ）はマス
タクロックＣＬＫＭタイミング、（ｄ）はセレクタＡ4
2、Ｄ49の動作タイミング、（ｅ）はＰＤＴＡＤＰレジ
スタ45による読み出しアドレスのセットタイミング、
（ｆ）はセレクタＤ49からのアドレス出力タイミング、
（ｇ）はマルチプレクサ52からのＲＡＳ信号の出力タイ
ミング（但し、Ｘは負論理を示す）、（ｈ）はマルチプ
レクサ52からのＣＡＳ信号の出力タイミング、（ｉ）は
ＲＡＳ、ＣＡＳ信号の切り換えタイミンク゛、（ｊ）は
ＲＡＳ、ＣＡＳ信号により指示されるＲＯＷアドレスデ
ータとＣＡＬＵＭアドレスデータの出力タイミング、
（ｋ）はページメモリ19からのデータの読み出しタイミ
ング、（ｌ）はスムージング処理部60のＤＭＡデータセ
ットポート61〜64への画素データのラッチパルス出力タ
イミング、（ｍ）はフルビットアダー53の動作タイミン
グ、（ｎ）はページメモリエリアコンパレータ54の動作
タイミング、（ｏ）はＰＲＤＴＡＤＰレジスタ46におけ
るＩＮＣＡＤＲのラッチタイミング、（ｐ）はＰＲＤＴ
ＡＤＰレジスタ46におけるＩＮＣＡＤＲのセレクタＤ49
への出力タイミングをそれぞれ示している。
【００８８】以上、図20（ａ）〜（ｐ）に示した各部の
動作タイミングによりホスト装置11からページメモリ19
及びスムージング処理部60への画素データのＤＭＡデー
タ転送処理がシーケンシャルに繰り返し実行される。ま
た、図21は、ページメモリ19からの上記各ＤＭＡチャネ
ルＣＨ０〜６によるＤＭＡデータ転送処理タイミングに
スムージング処理部60内のＰ／Ｓ処理タイミングが間に
合う場合のスムージング処理部60内のＤＭＡデータセッ
トポート61〜64における動作のタイミングチャートを示
しており、（ａ）はＤＭＡサイクルタイミング、（ｂ）
〜（ｅ）はＤＭＡデータセットポート61〜64の画素デー
タのラッチタイミング、（ｆ）はＤＭＡデータセットポ
ート61〜64のバッファフルＢＵＦＦＵＬタイミング、
（ｇ）はライン走査データ転送処理部37からＰ／Ｓレジ
スタ65〜68に入力される上記ＳＩＦＴＬＤ信号出力タイ
ミング、（ｈ）はライン走査データ転送処理部37からの
からＰ／Ｓレジスタ65〜68に入力される上記ＳＩＦＴＣ
Ｋ信号出力タイミングをそれぞれ示している。
動作タイミングによりホスト装置11からページメモリ19
及びスムージング処理部60への画素データのＤＭＡデー
タ転送処理がシーケンシャルに繰り返し実行される。ま
た、図21は、ページメモリ19からの上記各ＤＭＡチャネ
ルＣＨ０〜６によるＤＭＡデータ転送処理タイミングに
スムージング処理部60内のＰ／Ｓ処理タイミングが間に
合う場合のスムージング処理部60内のＤＭＡデータセッ
トポート61〜64における動作のタイミングチャートを示
しており、（ａ）はＤＭＡサイクルタイミング、（ｂ）
〜（ｅ）はＤＭＡデータセットポート61〜64の画素デー
タのラッチタイミング、（ｆ）はＤＭＡデータセットポ
ート61〜64のバッファフルＢＵＦＦＵＬタイミング、
（ｇ）はライン走査データ転送処理部37からＰ／Ｓレジ
スタ65〜68に入力される上記ＳＩＦＴＬＤ信号出力タイ
ミング、（ｈ）はライン走査データ転送処理部37からの
からＰ／Ｓレジスタ65〜68に入力される上記ＳＩＦＴＣ
Ｋ信号出力タイミングをそれぞれ示している。
【００８９】この図21（ａ）〜（ｈ）の動作タイミング
では、ＤＭＡデータセットポート61〜64の画素データの
ラッチタイミングとＰ／Ｓレジスタ65〜68の画素データ
のシリアル出力タイミングとが同期して行われ、ＤＭＡ
サイクルの変更は行われていない。ところが、上記図10
に示した光書込み部におけるポリゴンミラー81の回転に
よるレーザービームの走査タイミングは、本実施例のＤ
ＭＡチャネルＣＨ０〜６によるＤＭＡデータ転送処理タ
イミングとは非同期で行われているため、そのＤＭＡデ
ータ転送処理タイミングにスムージング処理部60内のＰ
／Ｓ処理タイミングが間に合わない場合が発生する。こ
のような場合の動作タイミングについて図22に、ＤＭＡ
サイクル（同図（ａ）〜（ｄ））と、このＤＭＡサイク
ルと位相がずれたＳＩＦＴＬＤ信号（同図（ｆ））及び
ＳＩＦＴＣＫ信号（同図（ｇ））の関係を示している。
このため、図22では、位相ずれの発生したＤＭＡサイク
ル期間は、データのＤＭＡ転送が行われず、さらに次の
ＤＭＡサイクルで位相が合ったとき、ＤＭＡ転送処理が
再開されている。
では、ＤＭＡデータセットポート61〜64の画素データの
ラッチタイミングとＰ／Ｓレジスタ65〜68の画素データ
のシリアル出力タイミングとが同期して行われ、ＤＭＡ
サイクルの変更は行われていない。ところが、上記図10
に示した光書込み部におけるポリゴンミラー81の回転に
よるレーザービームの走査タイミングは、本実施例のＤ
ＭＡチャネルＣＨ０〜６によるＤＭＡデータ転送処理タ
イミングとは非同期で行われているため、そのＤＭＡデ
ータ転送処理タイミングにスムージング処理部60内のＰ
／Ｓ処理タイミングが間に合わない場合が発生する。こ
のような場合の動作タイミングについて図22に、ＤＭＡ
サイクル（同図（ａ）〜（ｄ））と、このＤＭＡサイク
ルと位相がずれたＳＩＦＴＬＤ信号（同図（ｆ））及び
ＳＩＦＴＣＫ信号（同図（ｇ））の関係を示している。
このため、図22では、位相ずれの発生したＤＭＡサイク
ル期間は、データのＤＭＡ転送が行われず、さらに次の
ＤＭＡサイクルで位相が合ったとき、ＤＭＡ転送処理が
再開されている。
【００９０】この図22におけるＳＩＦＴＬＤ信号（同図
（ｆ））及びＳＩＦＴＣＫ信号（同図（ｇ））の位相ず
れに対処するため、本実施例では、ＤＭＡサイクルを変
更する制御を実行するが、このＤＭＡサイクル変更処理
の際の動作タイミングチャートを図23に示している。図
23では、ＤＭＡサイクル（同図（ａ））のサイクルタイ
ミングを位相ずれが発生した時点（図中のリロードで示
す）で、ＤＭＡチャネルＣＨ０、７の動作タイミングを
割り込ませてＤＭＡサイクルを変更させてＰ／Ｓレジス
タ65〜68のデータ出力タイミングに間に合わせて、画素
データの連続転送を可能にしている。
（ｆ））及びＳＩＦＴＣＫ信号（同図（ｇ））の位相ず
れに対処するため、本実施例では、ＤＭＡサイクルを変
更する制御を実行するが、このＤＭＡサイクル変更処理
の際の動作タイミングチャートを図23に示している。図
23では、ＤＭＡサイクル（同図（ａ））のサイクルタイ
ミングを位相ずれが発生した時点（図中のリロードで示
す）で、ＤＭＡチャネルＣＨ０、７の動作タイミングを
割り込ませてＤＭＡサイクルを変更させてＰ／Ｓレジス
タ65〜68のデータ出力タイミングに間に合わせて、画素
データの連続転送を可能にしている。
【００９１】したがって、ポリゴンミラー81の回転によ
るレーザービームの走査タイミングに合わせて、本実施
例のＤＭＡサイクルの優先順位を変更することができ
る。以上のように、ＤＭＡＣ部40によりホスト装置11と
ページメモリ19間のＤＭＡデータ転送処理に続いて該ペ
ージメモリからスムージング処理部60へのＤＭＡデータ
転送処理をシーケンシャルに実行しているので、周辺装
置としてのページメモリ19のメモリ空間をより有効に活
用することができ、ＤＭＡ転送制御用の高価なスレイブ
ＣＰＵとアドレス再構成用のＳＲＡＭを用いることな
く、低コストで画像データのスムージング処理等の各種
画像データの転送処理に対応するＤＭＡデータ転送処理
を実行することができる。
るレーザービームの走査タイミングに合わせて、本実施
例のＤＭＡサイクルの優先順位を変更することができ
る。以上のように、ＤＭＡＣ部40によりホスト装置11と
ページメモリ19間のＤＭＡデータ転送処理に続いて該ペ
ージメモリからスムージング処理部60へのＤＭＡデータ
転送処理をシーケンシャルに実行しているので、周辺装
置としてのページメモリ19のメモリ空間をより有効に活
用することができ、ＤＭＡ転送制御用の高価なスレイブ
ＣＰＵとアドレス再構成用のＳＲＡＭを用いることな
く、低コストで画像データのスムージング処理等の各種
画像データの転送処理に対応するＤＭＡデータ転送処理
を実行することができる。
【００９２】なお、上記実施例では、スムージング処理
を行う画素データの参照窓のサイズを３×４としたた
め、スムージング処理部60内のＤＭＡデータセットポー
ト61〜64とＰ／Ｓレジスタ65〜68を各４チャネル分設け
たが、予備の処理ラインを設けてもよく、データ処理ラ
イン数は、スムージング処理の仕様に合わせて変更可能
である。
を行う画素データの参照窓のサイズを３×４としたた
め、スムージング処理部60内のＤＭＡデータセットポー
ト61〜64とＰ／Ｓレジスタ65〜68を各４チャネル分設け
たが、予備の処理ラインを設けてもよく、データ処理ラ
イン数は、スムージング処理の仕様に合わせて変更可能
である。
【００９３】また、上記実施例では、レーザープリンタ
のスムージング処理を対象にして説明したが、その他の
画像処理システムやデータ処理システムに対しても本発
明のＤＭＡ転送処理機能が適用可能なことは勿論であ
る。図24は図１〜図23までに示したデータ転送処理装置
の主要構成図であり、バスに対して接続される周辺装置
のマッピング例が示される。
のスムージング処理を対象にして説明したが、その他の
画像処理システムやデータ処理システムに対しても本発
明のＤＭＡ転送処理機能が適用可能なことは勿論であ
る。図24は図１〜図23までに示したデータ転送処理装置
の主要構成図であり、バスに対して接続される周辺装置
のマッピング例が示される。
【００９４】図示のように、ＤＭＡデータ転送バス上に
周辺装置としてのページメモリ19をマッピングしている
が、当然データ転送を行う周辺装置としては、図示のＬ
ＤＳ部30を始めとして、スキャナ、ＤＣＲ（データ圧
縮、伸長）、ＣＣＵ（通信ユニット）などのデバイスが
存在する。これらをページメモリ19と同様にＤＭＡＣ40
のデータバス上にアサインすることにより、高速なデー
タ転送が可能になる。
周辺装置としてのページメモリ19をマッピングしている
が、当然データ転送を行う周辺装置としては、図示のＬ
ＤＳ部30を始めとして、スキャナ、ＤＣＲ（データ圧
縮、伸長）、ＣＣＵ（通信ユニット）などのデバイスが
存在する。これらをページメモリ19と同様にＤＭＡＣ40
のデータバス上にアサインすることにより、高速なデー
タ転送が可能になる。
【００９５】ところが、図示のように、ＬＤＳ部30の制
御アドレスはホスト（ＣＰＵ12）側のＩ／Ｏであるた
め、このように接続された周辺装置は、制御用のバスと
データ転送用のＤＭＡＣ40によるバスの両方が存在する
ことになる。このため、ＬＤＳ部30のように接続された
周辺装置へのデータ線、制御線の増加が見込まれ、ＰＣ
Ｂ（プリント板）の配線面積が増加する。あるいは周辺
装置がＬＳＩ化された場合のピン数が増加する。
御アドレスはホスト（ＣＰＵ12）側のＩ／Ｏであるた
め、このように接続された周辺装置は、制御用のバスと
データ転送用のＤＭＡＣ40によるバスの両方が存在する
ことになる。このため、ＬＤＳ部30のように接続された
周辺装置へのデータ線、制御線の増加が見込まれ、ＰＣ
Ｂ（プリント板）の配線面積が増加する。あるいは周辺
装置がＬＳＩ化された場合のピン数が増加する。
【００９６】そこで、ＬＤＳ部30を始めとする周辺装置
をページメモリ19と同様にＤＭＡＣ40のバスアドレス上
にマッピングし、これらの周辺装置に対してＣＰＵ12が
ＤＭＡＣ40を介して間接的にアクセスする構成を採用す
ることにより、データの高速な転送を実現した上で、配
線数の増加を抑えることができる。なお、図24おいて、
ＤＭＡＣレジスタ91は、図３に示したＤＭＡＣ40の有す
る各種レジスタ群を示し、ＬＤＳレジスタ92は、図２の
に示したＬＤＳ部30の一点鎖線枠内のレジスタ群を示
す。
をページメモリ19と同様にＤＭＡＣ40のバスアドレス上
にマッピングし、これらの周辺装置に対してＣＰＵ12が
ＤＭＡＣ40を介して間接的にアクセスする構成を採用す
ることにより、データの高速な転送を実現した上で、配
線数の増加を抑えることができる。なお、図24おいて、
ＤＭＡＣレジスタ91は、図３に示したＤＭＡＣ40の有す
る各種レジスタ群を示し、ＬＤＳレジスタ92は、図２の
に示したＬＤＳ部30の一点鎖線枠内のレジスタ群を示
す。
【００９７】図25は図24に示すＤＭＡＣの内部構成図で
あり、図26はその間接アクセス動作を示すタイミングチ
ャートである。図25において、ＤＭＡＣアドレス発生部
93は、図３の一点鎖線枠内に示す各種構成要素を含むブ
ロックであり、ＣＰＵ12によって指定されたページメモ
リ19のアドレスに、ＤＭＡＣサイクルカウンタ25によっ
て規定されるチャネルＣＨ６の動作タイミングに従って
データを書込む。
あり、図26はその間接アクセス動作を示すタイミングチ
ャートである。図25において、ＤＭＡＣアドレス発生部
93は、図３の一点鎖線枠内に示す各種構成要素を含むブ
ロックであり、ＣＰＵ12によって指定されたページメモ
リ19のアドレスに、ＤＭＡＣサイクルカウンタ25によっ
て規定されるチャネルＣＨ６の動作タイミングに従って
データを書込む。
【００９８】ここで、ＰＣＰＵＡレジスタ47は、図３に
示したページメモリ19へのＣＰＵアクセスアドレス格納
用のレジスタであり、間接ＷＲ（書込み）を行うページ
メモリ19のアドレスをセットする。実際にアドレスをセ
ットする場合、ページメモリ19は約２Ｍバイト程度ある
ので、例えばＨ、Ｍ、Ｌのように３回に分けてセットさ
れる。このため、図26のに示すように、レジスタセッ
ト用のストローブ信号が３回パルス入力される。なお、
このストローブ信号ＷＲは、図１のアドレスデコーダ21
から出力される。
示したページメモリ19へのＣＰＵアクセスアドレス格納
用のレジスタであり、間接ＷＲ（書込み）を行うページ
メモリ19のアドレスをセットする。実際にアドレスをセ
ットする場合、ページメモリ19は約２Ｍバイト程度ある
ので、例えばＨ、Ｍ、Ｌのように３回に分けてセットさ
れる。このため、図26のに示すように、レジスタセッ
ト用のストローブ信号が３回パルス入力される。なお、
このストローブ信号ＷＲは、図１のアドレスデコーダ21
から出力される。
【００９９】一方、ＰＣＰＵＤＷレジスタ55は、図３に
示したページメモリ19へのＣＰＵ書込み用データのレジ
スタであり、ＣＰＵ12からデータバスを通してダイレク
トにデータがセットされる。このＰＣＰＵＤＷレジスタ
55へのデータセットストローブ信号ＲＤは、図26のに
示すように、間接アドレスセット後に出力され、前記書
込みストローブ信号ＷＲと同様に、図１のアドレスデコ
ーダ21から出力される。
示したページメモリ19へのＣＰＵ書込み用データのレジ
スタであり、ＣＰＵ12からデータバスを通してダイレク
トにデータがセットされる。このＰＣＰＵＤＷレジスタ
55へのデータセットストローブ信号ＲＤは、図26のに
示すように、間接アドレスセット後に出力され、前記書
込みストローブ信号ＷＲと同様に、図１のアドレスデコ
ーダ21から出力される。
【０１００】また、上記ストローブ信号ＲＤは、図25に
示すように、ＦＦ１に入力されており、該ＦＦ１及びＦ
Ｆ３を経由してゲート94に入力される。ゲート94はＦＦ
３出力とＤＭＡＣサイクルカウンタ25出力（実行サイク
ルＣＨ０〜７の中のＣＨ６）を入力されて、間接Ｉ／Ｏ
のデータリクエストＤＲＱをＤＭＡＣアドレス発生部93
に出力する。ＤＭＡＣアドレス発生部93は、ＤＲＱによ
りＩＶ４のゲートをＯＮし、ＰＣＰＵＤＷレジスタ55の
データをページメモリ19に書込む。すなわち、このＣＨ
６の実行サイクルにおいては、図26のに示すように、
ＰＣＰＵＤＷレジスタ55のデータがページメモリ19に書
込まれるとともに、ＦＦ１のＱ出力がＬとなり、またＦ
Ｆ２のＱ出力がＨとなる。
示すように、ＦＦ１に入力されており、該ＦＦ１及びＦ
Ｆ３を経由してゲート94に入力される。ゲート94はＦＦ
３出力とＤＭＡＣサイクルカウンタ25出力（実行サイク
ルＣＨ０〜７の中のＣＨ６）を入力されて、間接Ｉ／Ｏ
のデータリクエストＤＲＱをＤＭＡＣアドレス発生部93
に出力する。ＤＭＡＣアドレス発生部93は、ＤＲＱによ
りＩＶ４のゲートをＯＮし、ＰＣＰＵＤＷレジスタ55の
データをページメモリ19に書込む。すなわち、このＣＨ
６の実行サイクルにおいては、図26のに示すように、
ＰＣＰＵＤＷレジスタ55のデータがページメモリ19に書
込まれるとともに、ＦＦ１のＱ出力がＬとなり、またＦ
Ｆ２のＱ出力がＨとなる。
【０１０１】ここで、ＦＦ２は、ＣＨ６の実行サイクル
すなわちデータ書込みのステータスを監視するために設
けたラッチであり、図１のアドレスデコーダ21から出力
されるステータスレジスタリードストローブ（ＲＤパル
ス）により、そのＱ出力がデータバスを介してＣＰＵ12
に取り込まれる。ＣＰＵ12は、上記ＲＤパルスの出力タ
イミングで、図26に示すように、ＦＦ２のＱ出力を監視
することにより、データ書込み状況を把握する。すなわ
ち、ＣＰＵ12は、間接アクセス開始からＦＦ２のＱ出力
を監視して、図26のに示すように、Ｑ出力が「１」の
ステータスを取り込む時点まで、ソフト的にウェイト状
態となる。なお、ＦＦ２のＱ出力をＣＰＵ12がモニタす
ることにより、Ｑ＝０の間は図26のに示す次のデータ
セットの禁止期間が認識される。そして、のデータセ
ット時のストローブＷＲの立下がりでＦＦ２のＱ出力が
リセットされ、また立上りでＦＦ１のＱ出力がＨセット
される。なお、以上のＦＦ２やＦＦ１、ＦＦ３、ゲート
94は、図１のＤＭＡ要求処理部26に含まれる。
すなわちデータ書込みのステータスを監視するために設
けたラッチであり、図１のアドレスデコーダ21から出力
されるステータスレジスタリードストローブ（ＲＤパル
ス）により、そのＱ出力がデータバスを介してＣＰＵ12
に取り込まれる。ＣＰＵ12は、上記ＲＤパルスの出力タ
イミングで、図26に示すように、ＦＦ２のＱ出力を監視
することにより、データ書込み状況を把握する。すなわ
ち、ＣＰＵ12は、間接アクセス開始からＦＦ２のＱ出力
を監視して、図26のに示すように、Ｑ出力が「１」の
ステータスを取り込む時点まで、ソフト的にウェイト状
態となる。なお、ＦＦ２のＱ出力をＣＰＵ12がモニタす
ることにより、Ｑ＝０の間は図26のに示す次のデータ
セットの禁止期間が認識される。そして、のデータセ
ット時のストローブＷＲの立下がりでＦＦ２のＱ出力が
リセットされ、また立上りでＦＦ１のＱ出力がＨセット
される。なお、以上のＦＦ２やＦＦ１、ＦＦ３、ゲート
94は、図１のＤＭＡ要求処理部26に含まれる。
【０１０２】このように、ＣＰＵ12は、間接ＷＲデータ
をセットした直後よりページメモリ19に正常に転送でき
たかどうかを、ＦＦ２のＱ出力（ステータス）によって
確認し、順次チャネルの実行サイクルに従ってデータを
繰り返し転送する。ここで、ＤＭＡサイクルとＣＰＵサ
イクルは全く非同期であり、ＤＭＡＣ40のサイクルによ
ってはＣＰＵ12がＦＦ２セットを確認するまで暫く待ち
ループを続けなければならないため、プログラムとして
も煩雑なものになる。
をセットした直後よりページメモリ19に正常に転送でき
たかどうかを、ＦＦ２のＱ出力（ステータス）によって
確認し、順次チャネルの実行サイクルに従ってデータを
繰り返し転送する。ここで、ＤＭＡサイクルとＣＰＵサ
イクルは全く非同期であり、ＤＭＡＣ40のサイクルによ
ってはＣＰＵ12がＦＦ２セットを確認するまで暫く待ち
ループを続けなければならないため、プログラムとして
も煩雑なものになる。
【０１０３】そこで、間接アクセス実行中はＤＭＡＣ40
によりＣＰＵ12をＨＡＬＴ状態にすることで、ＣＰＵ12
側のソフトの負荷を低減する構成を以下に説明する。図
27は請求項７または８記載の発明の一実施例に係るデー
タ転送処理装置を示す主要構成図である。なお、本実施
例において上述例と同一の構成については、同一符号を
付してその具体的な説明を省略する。
によりＣＰＵ12をＨＡＬＴ状態にすることで、ＣＰＵ12
側のソフトの負荷を低減する構成を以下に説明する。図
27は請求項７または８記載の発明の一実施例に係るデー
タ転送処理装置を示す主要構成図である。なお、本実施
例において上述例と同一の構成については、同一符号を
付してその具体的な説明を省略する。
【０１０４】まず、構成を説明する。図27において、ス
キャナ、ＤＣＲ、ＣＣＵなどの周辺装置101は、ＬＤＳ
部30を始めとして、ページメモリ19と同様にＤＭＡＣ40
のバスアドレス上にマッピングされる。また、これらの
周辺装置101に対してＣＰＵ命令によるアクセスを行う
ＤＭＡ転送チャネル、例えば上記ＣＨ６がＤＭＡＣ40に
設定されている。
キャナ、ＤＣＲ、ＣＣＵなどの周辺装置101は、ＬＤＳ
部30を始めとして、ページメモリ19と同様にＤＭＡＣ40
のバスアドレス上にマッピングされる。また、これらの
周辺装置101に対してＣＰＵ命令によるアクセスを行う
ＤＭＡ転送チャネル、例えば上記ＣＨ６がＤＭＡＣ40に
設定されている。
【０１０５】ＤＭＡＣレジスタ91は、図３に示した各種
レジスタ群に該当し、ＣＰＵ命令によるアドレスを格納
するアドレス格納部や、同じくＣＰＵ命令によるデータ
を格納するデータ格納部を備える。上記構成において、
本実施例のＤＭＡＣ40は、実行サイクルにおけるＤＭＡ
転送チャネルＣＨ６を介し、前記アドレス格納部に格納
されているアドレスに従って周辺装置101とデータ格納
部間でデータを転送する。
レジスタ群に該当し、ＣＰＵ命令によるアドレスを格納
するアドレス格納部や、同じくＣＰＵ命令によるデータ
を格納するデータ格納部を備える。上記構成において、
本実施例のＤＭＡＣ40は、実行サイクルにおけるＤＭＡ
転送チャネルＣＨ６を介し、前記アドレス格納部に格納
されているアドレスに従って周辺装置101とデータ格納
部間でデータを転送する。
【０１０６】また、ＤＭＡＣ40の動作中、すなわちＣＰ
Ｕ命令による周辺装置101へのアクセス開始から終了ま
で、ＣＰＵ12を一時停止状態にするウェイト信号（ホル
ト・インストラクション）がＤＭＡＣ40からＣＰＵ12に
出力される。図28は図27におけるウェイト信号発生部を
示す図であり、図中、ウェイト信号発生部は一時停止制
御部111として示される。一時停止制御部111は、ゲート
112において、間接アドレスデコーダ21から出力される
チップセレクトＣＳを、ＤＭＡサイクルカウンタ25から
出力されるＣＨ６の実行サイクル期間中に出力する。こ
の出力信号は、間接Ｉ／ＯのデータリクエストＤＲＱと
なる。
Ｕ命令による周辺装置101へのアクセス開始から終了ま
で、ＣＰＵ12を一時停止状態にするウェイト信号（ホル
ト・インストラクション）がＤＭＡＣ40からＣＰＵ12に
出力される。図28は図27におけるウェイト信号発生部を
示す図であり、図中、ウェイト信号発生部は一時停止制
御部111として示される。一時停止制御部111は、ゲート
112において、間接アドレスデコーダ21から出力される
チップセレクトＣＳを、ＤＭＡサイクルカウンタ25から
出力されるＣＨ６の実行サイクル期間中に出力する。こ
の出力信号は、間接Ｉ／ＯのデータリクエストＤＲＱと
なる。
【０１０７】一方、ＦＦ４は、前記チップセレクトＣＳ
によって信号Ｑを出力する。このＱ出力は、データリク
エストＤＲＱを入力されたＤＭＡＣアドレス発生部93が
データ転送処理を終了し、間接Ｉ／Ｏの肯定応答ＡＣＫ
がＦＦ４に入力されるまで、すなわちＣＰＵ12の周辺装
置へのアクセス開始からＤＭＡＣ40による間接アクセス
終了まで、ＣＰＵ12をＨＡＬＴ状態にするウェイト信号
（ホルト・インストラクション）として機能する。
によって信号Ｑを出力する。このＱ出力は、データリク
エストＤＲＱを入力されたＤＭＡＣアドレス発生部93が
データ転送処理を終了し、間接Ｉ／Ｏの肯定応答ＡＣＫ
がＦＦ４に入力されるまで、すなわちＣＰＵ12の周辺装
置へのアクセス開始からＤＭＡＣ40による間接アクセス
終了まで、ＣＰＵ12をＨＡＬＴ状態にするウェイト信号
（ホルト・インストラクション）として機能する。
【０１０８】次に、図27及び28に示す本実施例の作用を
説明する。まず、図27に示す本実施例において図24〜26
の実施例と異なる第１の特徴部分は、データ転送を行な
う周辺装置101をＬＤＳ部30も含めて、ページメモリ19
と同様にＤＭＡＣ40側のバスに持ってきたことである。
従って、例えばＬＤＳ部30のレジスタ92は前記実施例で
はＣＰＵ12の直接のＩ／Ｏにアサインされていたが、本
実施例ではＤＭＡＣ40のＩ／Ｏ上に存在する。他にも、
ページメモリ19だけでなくＤＭＡ転送用の汎用バッファ
としてのメモリをもＤＭＡバス上に存在させることがで
きる。これらの周辺装置19、30、101はＣＰＵ12側から
直接Ｉ／Ｏアクセスすることはできないが、ＤＭＡＣ40
のシーケンシャルなデータ転送チャネルを用いて、トラ
ンスペアラント（透過的）なＣＰＵ12によるアクセスを
実現する。
説明する。まず、図27に示す本実施例において図24〜26
の実施例と異なる第１の特徴部分は、データ転送を行な
う周辺装置101をＬＤＳ部30も含めて、ページメモリ19
と同様にＤＭＡＣ40側のバスに持ってきたことである。
従って、例えばＬＤＳ部30のレジスタ92は前記実施例で
はＣＰＵ12の直接のＩ／Ｏにアサインされていたが、本
実施例ではＤＭＡＣ40のＩ／Ｏ上に存在する。他にも、
ページメモリ19だけでなくＤＭＡ転送用の汎用バッファ
としてのメモリをもＤＭＡバス上に存在させることがで
きる。これらの周辺装置19、30、101はＣＰＵ12側から
直接Ｉ／Ｏアクセスすることはできないが、ＤＭＡＣ40
のシーケンシャルなデータ転送チャネルを用いて、トラ
ンスペアラント（透過的）なＣＰＵ12によるアクセスを
実現する。
【０１０９】このように、請求項７記載の実施例によれ
ば、周辺装置に対するＣＰＵ12からのバス配線が不要と
なりＤＭＡＣ40のみのバス配線で済むため、ＰＣＢ（プ
リント板）の配線面積増大を抑制でき、また周辺装置の
ピン数を増やすことなく高速なデータ転送を行うことが
できる。次に、図28に示す本実施例において図24〜26の
実施例と異なる第２の特徴部分は、一時停止制御部111
によりＤＭＡＣ40動作中はＣＰＵ12をＨＡＬＴ状態にす
ると云うことである。ＤＭＡＣ40の動作トリガは、ＣＰ
Ｕ12からアクセス先のアドレスが出力されることにより
与えられる。このアドレスは、間接アドレスデコーダ21
において、ＤＭＡＣ40のバス上に割り振られた周辺装置
のアドレスにデコードされる。デコードされたアドレス
は、チップセレクトＣＳとしてゲート112に出力され
る。ゲート112は、ＣＨ６の実行サイクルに同期して前
記デコードアドレスを、間接Ｉ／Ｏアクセス用ＤＲＱ信
号としてＤＭＡＣアドレス発生部93に出力する。一方、
前記デコードアドレスであるＣＳをトリガとしてＦＦ４
からは、ウェイト信号としてのＱ出力がＣＰＵ12に通知
される。ＣＰＵ12は、このウェイト信号Ｑ出力を受け
て、外部主導によりＨＡＬＴ状態に設定される。
ば、周辺装置に対するＣＰＵ12からのバス配線が不要と
なりＤＭＡＣ40のみのバス配線で済むため、ＰＣＢ（プ
リント板）の配線面積増大を抑制でき、また周辺装置の
ピン数を増やすことなく高速なデータ転送を行うことが
できる。次に、図28に示す本実施例において図24〜26の
実施例と異なる第２の特徴部分は、一時停止制御部111
によりＤＭＡＣ40動作中はＣＰＵ12をＨＡＬＴ状態にす
ると云うことである。ＤＭＡＣ40の動作トリガは、ＣＰ
Ｕ12からアクセス先のアドレスが出力されることにより
与えられる。このアドレスは、間接アドレスデコーダ21
において、ＤＭＡＣ40のバス上に割り振られた周辺装置
のアドレスにデコードされる。デコードされたアドレス
は、チップセレクトＣＳとしてゲート112に出力され
る。ゲート112は、ＣＨ６の実行サイクルに同期して前
記デコードアドレスを、間接Ｉ／Ｏアクセス用ＤＲＱ信
号としてＤＭＡＣアドレス発生部93に出力する。一方、
前記デコードアドレスであるＣＳをトリガとしてＦＦ４
からは、ウェイト信号としてのＱ出力がＣＰＵ12に通知
される。ＣＰＵ12は、このウェイト信号Ｑ出力を受け
て、外部主導によりＨＡＬＴ状態に設定される。
【０１１０】次に、図29のタイミングチャートを参照し
ながら実際の動作を詳細に説明する。図28に示す本実施
例では、ＣＰＵ12がＤＭＡＣ40上のＩ／Ｏをあたかも直
接自分のＩ／Ｏのように見做すために、ＣＰＵ12にウェ
イト信号（ホルト・インストラクション）を掛けること
により実現している。ＣＰＵ12が周辺装置をアクセスす
る場合、間接アドレスデコード21を通さないアドレス部
へのアクセスすなわち直接アクセスでは、図29（ａ）の
ように、通常通りアドレスとデータを出力し、ストロー
ブ例えばＣＰＵ12によるＷＲストローブを発生させる。
この場合、ＣＰＵ12にウェイト信号は掛からない。
ながら実際の動作を詳細に説明する。図28に示す本実施
例では、ＣＰＵ12がＤＭＡＣ40上のＩ／Ｏをあたかも直
接自分のＩ／Ｏのように見做すために、ＣＰＵ12にウェ
イト信号（ホルト・インストラクション）を掛けること
により実現している。ＣＰＵ12が周辺装置をアクセスす
る場合、間接アドレスデコード21を通さないアドレス部
へのアクセスすなわち直接アクセスでは、図29（ａ）の
ように、通常通りアドレスとデータを出力し、ストロー
ブ例えばＣＰＵ12によるＷＲストローブを発生させる。
この場合、ＣＰＵ12にウェイト信号は掛からない。
【０１１１】ところが、図29（ｂ）に示す間接アクセス
においては、ＣＰＵ12は直接自分のＩ／Ｏであると認識
して間接アドレスデコーダ21にアクセス先のアドレスを
通知する。通知を受けた間接アドレスデコーダ21はＣＳ
信号をアサートする。このＣＳ信号と、ＣＰＵ12が周辺
装置たとえばページメモリ19をアクセスするためのアド
レス確定信号（アドレスバリッド）とがＦＦ４に入力さ
れると、ウェイト信号（Ｑ出力）がアサートされる。こ
れによりＣＰＵ12はＷＡＩＴ状態になり、ＤＭＡサイク
ルカウンタが動作チャネルＣＨ６に達すると、間接Ｉ／
ＯのＤＲＱ信号がゲート112からアサートされる。この
時点で、既にアドレスとデータはそれぞれの格納部（図
27のＤＭＡＣレジスタ91）にラッチされており、この内
容のデータがＤＭＡＣ40の間接アクセス転送サイクルで
ＤＭＡバス上に発生する。ＤＭＡＣアドレス発生部93
は、この間接アクセス転送サイクルのタイミングで周辺
デバイスへのストローブ信号（間接Ｉ／Ｏの応答信号Ａ
ＣＫ）も合わせて発行し、周辺装置へのアクセスを終了
する。さらに、該ストローブ信号はＦＦ４をリセット
し、ウェイト信号を解除する。ウェイト信号が解除され
ることによりＣＰＵ12は、動作を再開する。
においては、ＣＰＵ12は直接自分のＩ／Ｏであると認識
して間接アドレスデコーダ21にアクセス先のアドレスを
通知する。通知を受けた間接アドレスデコーダ21はＣＳ
信号をアサートする。このＣＳ信号と、ＣＰＵ12が周辺
装置たとえばページメモリ19をアクセスするためのアド
レス確定信号（アドレスバリッド）とがＦＦ４に入力さ
れると、ウェイト信号（Ｑ出力）がアサートされる。こ
れによりＣＰＵ12はＷＡＩＴ状態になり、ＤＭＡサイク
ルカウンタが動作チャネルＣＨ６に達すると、間接Ｉ／
ＯのＤＲＱ信号がゲート112からアサートされる。この
時点で、既にアドレスとデータはそれぞれの格納部（図
27のＤＭＡＣレジスタ91）にラッチされており、この内
容のデータがＤＭＡＣ40の間接アクセス転送サイクルで
ＤＭＡバス上に発生する。ＤＭＡＣアドレス発生部93
は、この間接アクセス転送サイクルのタイミングで周辺
デバイスへのストローブ信号（間接Ｉ／Ｏの応答信号Ａ
ＣＫ）も合わせて発行し、周辺装置へのアクセスを終了
する。さらに、該ストローブ信号はＦＦ４をリセット
し、ウェイト信号を解除する。ウェイト信号が解除され
ることによりＣＰＵ12は、動作を再開する。
【０１１２】上記動作をページメモリ19への書込み動作
について説明すると、まずＤＭＡＣ40はホストにウェイ
ト信号をアサートし、ホストのＣＰＵ12の動作を停止さ
せる。一方、ＤＭＡＣ40には、実際に該チャネルＣＨ６
が動作するタイミングになったときに、前記ＤＭＡチャ
ネルＣＨ６のＤＲＱをアサートさせる。このＤＲＱによ
り、ホストのＣＰＵ12バス上に出力されている有効デー
タ（書込みデータ）をＤＭＡＣ40上のＤＭＡバスに該チ
ャネルＣＨ６の動作タイミングでそのまま乗せ、ＤＭＡ
Ｃ40が発生するＩ／ＯへのＡＣＫパルスにより書き込み
を行う。
について説明すると、まずＤＭＡＣ40はホストにウェイ
ト信号をアサートし、ホストのＣＰＵ12の動作を停止さ
せる。一方、ＤＭＡＣ40には、実際に該チャネルＣＨ６
が動作するタイミングになったときに、前記ＤＭＡチャ
ネルＣＨ６のＤＲＱをアサートさせる。このＤＲＱによ
り、ホストのＣＰＵ12バス上に出力されている有効デー
タ（書込みデータ）をＤＭＡＣ40上のＤＭＡバスに該チ
ャネルＣＨ６の動作タイミングでそのまま乗せ、ＤＭＡ
Ｃ40が発生するＩ／ＯへのＡＣＫパルスにより書き込み
を行う。
【０１１３】本実施例の構成は、スキャナ、ＤＣＲ、Ｃ
ＣＵを周辺装置とした場合も同様にに使用できる。ま
た、本実施例では書込みサイクルを例示して説明した
が、読込みについてもストローブ信号の種類が異なるだ
けで同様に処理できる。例えば、ページメモリ19からの
読み込み動作について説明すると、まずＣＰＵ12が指定
した読み込みアドレスをＤＭＡＣ40が認識する。ＤＭＡ
Ｃ40は、前記書込み動作の場合と同様に、ＣＰＵ12にウ
ェイト信号を送りＨＡＬＴ状態にする。その後、ＤＭＡ
Ｃ40に該チャネルＣＨ６のＤＲＥＱがアサートされるの
を待つ。チャネルＣＨ６が動作状態になると、ＤＭＡＣ
40が発生するデータＲＤストローブ信号によりＤＭＡバ
スに乗った有効データ（読み込みデータ）をバスコント
ローラ内部のラッチ（すなわち図27のＤＭＡＣレジスタ
91のデータ格納部）に取り込む。このＤＭＡサイクルが
終了しラッチのデータが確定した後、ＣＰＵ12の動作を
再開させ、ＣＰＵ12にラッチの内容を読み込む。
ＣＵを周辺装置とした場合も同様にに使用できる。ま
た、本実施例では書込みサイクルを例示して説明した
が、読込みについてもストローブ信号の種類が異なるだ
けで同様に処理できる。例えば、ページメモリ19からの
読み込み動作について説明すると、まずＣＰＵ12が指定
した読み込みアドレスをＤＭＡＣ40が認識する。ＤＭＡ
Ｃ40は、前記書込み動作の場合と同様に、ＣＰＵ12にウ
ェイト信号を送りＨＡＬＴ状態にする。その後、ＤＭＡ
Ｃ40に該チャネルＣＨ６のＤＲＥＱがアサートされるの
を待つ。チャネルＣＨ６が動作状態になると、ＤＭＡＣ
40が発生するデータＲＤストローブ信号によりＤＭＡバ
スに乗った有効データ（読み込みデータ）をバスコント
ローラ内部のラッチ（すなわち図27のＤＭＡＣレジスタ
91のデータ格納部）に取り込む。このＤＭＡサイクルが
終了しラッチのデータが確定した後、ＣＰＵ12の動作を
再開させ、ＣＰＵ12にラッチの内容を読み込む。
【０１１４】このように、請求項８記載の実施例におい
ては、ＤＭＡＣ40のアドレス上にマッピングされた１つ
以上の周辺装置19、30、101に、ＣＰＵ12から該周辺装
置へのＣＰＵ命令による間接アクセスを行なうための転
送チャネルを割り付け、データ転送処理を要求したＣＰ
Ｕ12をＤＭＡ転送処理中では一時停止状態にするウェイ
ト信号を出力するので、ソフト的なウェイトサイクル
（図26の参照）を待たずにＤＭＡ転送終了時点で直ち
にＣＰＵ12を復帰させることができ、ＣＰＵ12は自らが
ウェイトしたことを認識していないため、プログラムと
しては通常の直接Ｉ／Ｏアクセスとして処理でき、プロ
グラムに頼るウェイト処理の負担を軽減することができ
る。なお、本実施例においても、周辺装置がＣＰＵ12の
物理的な直接Ｉ／Ｏとして存在する必要がないため、ア
ドレス、データバスを共有でき、ピン数、実装面で有利
となる。
ては、ＤＭＡＣ40のアドレス上にマッピングされた１つ
以上の周辺装置19、30、101に、ＣＰＵ12から該周辺装
置へのＣＰＵ命令による間接アクセスを行なうための転
送チャネルを割り付け、データ転送処理を要求したＣＰ
Ｕ12をＤＭＡ転送処理中では一時停止状態にするウェイ
ト信号を出力するので、ソフト的なウェイトサイクル
（図26の参照）を待たずにＤＭＡ転送終了時点で直ち
にＣＰＵ12を復帰させることができ、ＣＰＵ12は自らが
ウェイトしたことを認識していないため、プログラムと
しては通常の直接Ｉ／Ｏアクセスとして処理でき、プロ
グラムに頼るウェイト処理の負担を軽減することができ
る。なお、本実施例においても、周辺装置がＣＰＵ12の
物理的な直接Ｉ／Ｏとして存在する必要がないため、ア
ドレス、データバスを共有でき、ピン数、実装面で有利
となる。
【０１１５】ところで、上記のようなデータ転送処理装
置において、ＤＭＡサイクルが高速化されると周辺デバ
イスの応答速度が問題になってくる。すなわち、デバイ
ス（周辺装置）によってはアクセスタイムが間に合わな
い場合が想定される。このため、一般的にはＣＰＵのよ
うにウェイトサイクルを挿入することが考えられる。し
かし、ＤＭＡチャネルにウェイトを入れる場合、最もア
クセスタイムの遅いデバイスに合わせてウェイトサイク
ルを設定しなければならないため、速度低下につなが
る。
置において、ＤＭＡサイクルが高速化されると周辺デバ
イスの応答速度が問題になってくる。すなわち、デバイ
ス（周辺装置）によってはアクセスタイムが間に合わな
い場合が想定される。このため、一般的にはＣＰＵのよ
うにウェイトサイクルを挿入することが考えられる。し
かし、ＤＭＡチャネルにウェイトを入れる場合、最もア
クセスタイムの遅いデバイスに合わせてウェイトサイク
ルを設定しなければならないため、速度低下につなが
る。
【０１１６】そこで、周辺装置の応答速度に合わせて転
送チャネル個々のウェイトを設定することで、ＤＭＡ転
送処理の速度低下を最小限に抑える構成を以下に説明す
る。図30は請求項９記載の発明の一実施例に係るデータ
転送処理装置を示す主要構成図であり、図31はその動作
タイミングチャートである。なお、本実施例において上
述例と同一の構成については、同一符号を付してその具
体的な説明を省略する。
送チャネル個々のウェイトを設定することで、ＤＭＡ転
送処理の速度低下を最小限に抑える構成を以下に説明す
る。図30は請求項９記載の発明の一実施例に係るデータ
転送処理装置を示す主要構成図であり、図31はその動作
タイミングチャートである。なお、本実施例において上
述例と同一の構成については、同一符号を付してその具
体的な説明を省略する。
【０１１７】まず、構成を説明する。図30において、Ｄ
ＭＡサイクルカウンタ25は、メインクロックＣＬＫＭに
よってカウントアップするサイクルカウンタ115を有
し、図31に示すように、０〜７までのカウント値をサイ
クル信号ＣＣとして出力する。サイクル信号ＣＣが７ま
でカウントアップすると、強制ロード信号によってその
カウント値はリセットされる。デコーダ116は、サイク
ルカウンタ115から出力されるサイクル信号ＣＣが０〜
７までを１チャネル当たりの実行サイクルと認識し、０
〜７までのチャネル信号ＣＨを出力する。従って、サイ
クル信号ＣＣが７カウントアップする毎に、チャネル信
号ＣＨが切り替えられる。
ＭＡサイクルカウンタ25は、メインクロックＣＬＫＭに
よってカウントアップするサイクルカウンタ115を有
し、図31に示すように、０〜７までのカウント値をサイ
クル信号ＣＣとして出力する。サイクル信号ＣＣが７ま
でカウントアップすると、強制ロード信号によってその
カウント値はリセットされる。デコーダ116は、サイク
ルカウンタ115から出力されるサイクル信号ＣＣが０〜
７までを１チャネル当たりの実行サイクルと認識し、０
〜７までのチャネル信号ＣＨを出力する。従って、サイ
クル信号ＣＣが７カウントアップする毎に、チャネル信
号ＣＨが切り替えられる。
【０１１８】ウェイト設定レジスタ117は、本実施例の
ウェイト設定記憶部として前記ＣＰＵ12上にアサインさ
れており、各ＤＭＡ転送チャネル毎にウェイト時間の設
定値（ウェイトサイクル数）を記憶する。セレクタ118
は、ウェイト設定レジスタ117に記憶されているウェイ
トサイクル数を当該チャネルの動作タイミングに合わせ
て切り替える。タイマカウンタ119は、本実施例のウェ
イト時間計時部として、前記セレクタ118により切り替
えられたウェイトサイクル数に従ってウェイト時間を計
時する。
ウェイト設定記憶部として前記ＣＰＵ12上にアサインさ
れており、各ＤＭＡ転送チャネル毎にウェイト時間の設
定値（ウェイトサイクル数）を記憶する。セレクタ118
は、ウェイト設定レジスタ117に記憶されているウェイ
トサイクル数を当該チャネルの動作タイミングに合わせ
て切り替える。タイマカウンタ119は、本実施例のウェ
イト時間計時部として、前記セレクタ118により切り替
えられたウェイトサイクル数に従ってウェイト時間を計
時する。
【０１１９】タイマカウンタ119により計時されたウェ
イト時間はサイクルカウンタ115のカウントイネーブル
ＥＣ端子に入力され、このウェイト時間がカウントアッ
プ中はサイクルカウンタ115におけるカウント動作をウ
ェイト状態にする。すなわち、図31の〜に示すよう
に、例えばサイクル信号ＣＣ５に対して、それぞれノー
ウェイト、２ウェイト、１ウェイトが掛かり、当該チャ
ネルＣＨ０、ＣＨ１、ＣＨ２の動作タイミング（実行サ
イクル）を前記ウェイト分だけ延長する。
イト時間はサイクルカウンタ115のカウントイネーブル
ＥＣ端子に入力され、このウェイト時間がカウントアッ
プ中はサイクルカウンタ115におけるカウント動作をウ
ェイト状態にする。すなわち、図31の〜に示すよう
に、例えばサイクル信号ＣＣ５に対して、それぞれノー
ウェイト、２ウェイト、１ウェイトが掛かり、当該チャ
ネルＣＨ０、ＣＨ１、ＣＨ２の動作タイミング（実行サ
イクル）を前記ウェイト分だけ延長する。
【０１２０】次に、作用を説明する。図30及び図31にお
いて、チャネルＣＨ０、１、２がそれぞれＤＭＡバス上
の異なるメモリ（ＤＲＡＭ）からデータを読み出すこと
を想定して説明する。まず、ウェイト設定レジスタ117
にウェイト数をＣＰＵ12により書き込む。例えば、各チ
ャネルのウェイト数を２ビット（無し、１、２、３）と
し、チャネル数を８チャネルとすると、２バイト分のレ
ジスタ117がアサインされることになる。ここで、チャ
ネルＣＨ０、１、２それぞれのウェイト数を、０、１、
２とレジスタ117にセットすれば、チャネル信号ＣＨ０
〜２のデコーダ116からの出力に応じて、次のチャネル
（ＣＨ１〜３）のウェイト数がセレクタ118により選ば
れ、カウンタロードのタイミングでタイマカウンタ119
にロードされる。タイマカウンタ119がカウント中、サ
イクルカウンタ115はカウントアップを止めるため、チ
ャネル毎に実行サイクルを可変できる。なお、本実施例
では、サイクル信号ＣＣ５のタイミングでウェイトを入
れるために、カウンタロードのタイミングを１サイクル
前のサイクル信号ＣＣ４に設定しているが、カウンタロ
ードのタイミングを可変することにより、任意のサイク
ル信号ＣＣ０〜７に対してウェイトを入れることができ
る。このため、ウェイト挿入のサイクル信号をチャネル
単位に選定することが可能で、必要なタイミングに応じ
てチャネル毎にウェイトを設定することができる。
いて、チャネルＣＨ０、１、２がそれぞれＤＭＡバス上
の異なるメモリ（ＤＲＡＭ）からデータを読み出すこと
を想定して説明する。まず、ウェイト設定レジスタ117
にウェイト数をＣＰＵ12により書き込む。例えば、各チ
ャネルのウェイト数を２ビット（無し、１、２、３）と
し、チャネル数を８チャネルとすると、２バイト分のレ
ジスタ117がアサインされることになる。ここで、チャ
ネルＣＨ０、１、２それぞれのウェイト数を、０、１、
２とレジスタ117にセットすれば、チャネル信号ＣＨ０
〜２のデコーダ116からの出力に応じて、次のチャネル
（ＣＨ１〜３）のウェイト数がセレクタ118により選ば
れ、カウンタロードのタイミングでタイマカウンタ119
にロードされる。タイマカウンタ119がカウント中、サ
イクルカウンタ115はカウントアップを止めるため、チ
ャネル毎に実行サイクルを可変できる。なお、本実施例
では、サイクル信号ＣＣ５のタイミングでウェイトを入
れるために、カウンタロードのタイミングを１サイクル
前のサイクル信号ＣＣ４に設定しているが、カウンタロ
ードのタイミングを可変することにより、任意のサイク
ル信号ＣＣ０〜７に対してウェイトを入れることができ
る。このため、ウェイト挿入のサイクル信号をチャネル
単位に選定することが可能で、必要なタイミングに応じ
てチャネル毎にウェイトを設定することができる。
【０１２１】図31においては、ＤＲＡＭのアクセスタイ
ムがチャネルによって異なると仮定した場合のタイミン
グを示しているが、Ｔ１、Ｔ２、Ｔ３で分かるように、
ウェイトをどのチャネルでどれだけ挿入するかを設定す
ることで有効なデータをどの時点で得ることができるか
を容易に見積もることができる。このため、見積りに合
わせてウェイト動作を行なわせることにより、周辺デバ
イスのアクセスタイムに余裕がない場合においても、確
実にデータ転送を行なうことができる。
ムがチャネルによって異なると仮定した場合のタイミン
グを示しているが、Ｔ１、Ｔ２、Ｔ３で分かるように、
ウェイトをどのチャネルでどれだけ挿入するかを設定す
ることで有効なデータをどの時点で得ることができるか
を容易に見積もることができる。このため、見積りに合
わせてウェイト動作を行なわせることにより、周辺デバ
イスのアクセスタイムに余裕がない場合においても、確
実にデータ転送を行なうことができる。
【０１２２】このように、本実施例においては、チャネ
ル毎に最適なウェイトを設定するので、低速なデバイス
が高速なＤＭＡバス上に存在してもスピードダウンを最
小限に押さえることが可能になる。
ル毎に最適なウェイトを設定するので、低速なデバイス
が高速なＤＭＡバス上に存在してもスピードダウンを最
小限に押さえることが可能になる。
【０１２３】
【発明の効果】請求項１記載の発明によれば、データ処
理システムのホスト装置とページメモリおよび出力装置
との間に接続され、ホスト装置からの各種ＤＭＡ転送処
理要求とともに出力されるデータのページメモリへのＤ
ＭＡデータ転送処理およびページメモリから出力装置へ
のＤＭＡデータ転送処理を実行するデータ転送処理装置
であって、複数のＤＭＡチャネルを有し、該ＤＭＡチャ
ネル毎にＤＭＡデータ転送処理に係る各種機能を設定
し、ホスト装置からの各種ＤＭＡ転送処理要求に応じて
各ＤＭＡチャネルを所定の優先順位タイミングに基づい
てサイクリックに制御し、所定時間内に所定アドレス数
分のデータのホスト装置からページメモリへのＤＭＡデ
ータ転送処理および該ページメモリから出力装置へのＤ
ＭＡデータ転送処理をシーケンシャルに繰り返し実行す
るＤＭＡ制御手段を設け、ホスト装置からページメモリ
へのＤＭＡデータ転送処理に際して、ホスト装置内のＣ
ＰＵあるいはＤＭＡ制御部でデータバスの専有権が確保
されたときは、ＣＰＵによるデータ転送タイミングある
いはＤＭＡ制御部によるデータ転送タイミングに基づい
て該シーケンシャルなＤＭＡデータ転送処理を実行し、
該ホスト装置とページメモリ間のＤＭＡデータ転送処理
に続いて該ページメモリから出力装置へのシーケンシャ
ルなＤＭＡデータ転送処理を実行しているので、周辺装
置としてのページメモリのメモリ空間をより有効に活用
することができ、ＤＭＡ転送制御用のＣＰＵとアドレス
再構成用のメモリを不要にすることができ、低コストで
画像データのスムージング処理等の各種画像データの転
送処理に対応するデータ転送処理装置を提供することが
できる。
理システムのホスト装置とページメモリおよび出力装置
との間に接続され、ホスト装置からの各種ＤＭＡ転送処
理要求とともに出力されるデータのページメモリへのＤ
ＭＡデータ転送処理およびページメモリから出力装置へ
のＤＭＡデータ転送処理を実行するデータ転送処理装置
であって、複数のＤＭＡチャネルを有し、該ＤＭＡチャ
ネル毎にＤＭＡデータ転送処理に係る各種機能を設定
し、ホスト装置からの各種ＤＭＡ転送処理要求に応じて
各ＤＭＡチャネルを所定の優先順位タイミングに基づい
てサイクリックに制御し、所定時間内に所定アドレス数
分のデータのホスト装置からページメモリへのＤＭＡデ
ータ転送処理および該ページメモリから出力装置へのＤ
ＭＡデータ転送処理をシーケンシャルに繰り返し実行す
るＤＭＡ制御手段を設け、ホスト装置からページメモリ
へのＤＭＡデータ転送処理に際して、ホスト装置内のＣ
ＰＵあるいはＤＭＡ制御部でデータバスの専有権が確保
されたときは、ＣＰＵによるデータ転送タイミングある
いはＤＭＡ制御部によるデータ転送タイミングに基づい
て該シーケンシャルなＤＭＡデータ転送処理を実行し、
該ホスト装置とページメモリ間のＤＭＡデータ転送処理
に続いて該ページメモリから出力装置へのシーケンシャ
ルなＤＭＡデータ転送処理を実行しているので、周辺装
置としてのページメモリのメモリ空間をより有効に活用
することができ、ＤＭＡ転送制御用のＣＰＵとアドレス
再構成用のメモリを不要にすることができ、低コストで
画像データのスムージング処理等の各種画像データの転
送処理に対応するデータ転送処理装置を提供することが
できる。
【０１２４】請求項２記載の発明によれば、データ処理
システムの該ホスト装置とページメモリおよび出力装置
との間に接続され、ホスト装置からの各種ＤＭＡ転送処
理要求とともに出力されるデータのページメモリへのＤ
ＭＡデータ転送処理およびページメモリから出力装置へ
のＤＭＡデータ転送処理を実行するデータ転送処理装置
であって、複数のＤＭＡチャネルを有し、該ＤＭＡチャ
ネル毎にＤＭＡデータ転送処理に係る各種機能を設定
し、ホスト装置からの各種ＤＭＡ転送処理要求に応じて
各ＤＭＡチャネルを所定の優先順位タイミングに基づい
てサイクリックに制御し、所定時間内に所定アドレス数
分のデータのホスト装置からページメモリへのＤＭＡデ
ータ転送処理および該ページメモリから出力装置へのＤ
ＭＡデータ転送処理をシーケンシャルに繰り返し実行す
るＤＭＡ制御手段を設け、ページメモリとしてＤＲＡＭ
が用いられた場合は、該複数のＤＭＡチャネルのうち１
チャネル分が該ＤＲＡＭをリフレッシュするリフレッシ
ュタイミング制御用に割り当てているので、ページメモ
リとして安価なＤＲＡＭを用いた場合でもＤＭＡデータ
転送処理を確実に実行することができ、より低コストで
画像データのスムージング処理等の各種画像データの転
送処理に対応するデータ転送処理装置を提供することが
できる。
システムの該ホスト装置とページメモリおよび出力装置
との間に接続され、ホスト装置からの各種ＤＭＡ転送処
理要求とともに出力されるデータのページメモリへのＤ
ＭＡデータ転送処理およびページメモリから出力装置へ
のＤＭＡデータ転送処理を実行するデータ転送処理装置
であって、複数のＤＭＡチャネルを有し、該ＤＭＡチャ
ネル毎にＤＭＡデータ転送処理に係る各種機能を設定
し、ホスト装置からの各種ＤＭＡ転送処理要求に応じて
各ＤＭＡチャネルを所定の優先順位タイミングに基づい
てサイクリックに制御し、所定時間内に所定アドレス数
分のデータのホスト装置からページメモリへのＤＭＡデ
ータ転送処理および該ページメモリから出力装置へのＤ
ＭＡデータ転送処理をシーケンシャルに繰り返し実行す
るＤＭＡ制御手段を設け、ページメモリとしてＤＲＡＭ
が用いられた場合は、該複数のＤＭＡチャネルのうち１
チャネル分が該ＤＲＡＭをリフレッシュするリフレッシ
ュタイミング制御用に割り当てているので、ページメモ
リとして安価なＤＲＡＭを用いた場合でもＤＭＡデータ
転送処理を確実に実行することができ、より低コストで
画像データのスムージング処理等の各種画像データの転
送処理に対応するデータ転送処理装置を提供することが
できる。
【０１２５】請求項３記載の発明によれば、データ処理
システムの該ホスト装置とページメモリおよび画像出力
装置との間に接続され、ホスト装置からの各種ＤＭＡ転
送処理要求とともに出力される画像データのページメモ
リへのＤＭＡデータ転送処理およびページメモリから出
力装置へのＤＭＡデータ転送処理を実行するデータ転送
処理装置であって、複数のＤＭＡチャネルを有し、該Ｄ
ＭＡチャネル毎にＤＭＡデータ転送処理に係る各種機能
を設定し、ホスト装置からの各種ＤＭＡ転送処理要求に
応じて各ＤＭＡチャネルを所定の優先順位タイミングに
基づいてサイクリックに制御し、所定時間内に所定アド
レス数分の画像データのホスト装置からページメモリへ
のＤＭＡデータ転送処理および該ページメモリから出力
装置へのＤＭＡデータ転送処理をシーケンシャルに繰り
返し実行するＤＭＡ制御手段を設け、該複数のＤＭＡチ
ャネルのうち少なくとも１チャネル分がページメモリか
ら画像出力装置へ画像データを転送するためのデータ転
送用チャネルとして割り当て、該シーケンシャルなＤＭ
Ａデータ転送処理に際して該データ転送用チャネルに連
続して画像データを転送しているので、周辺装置として
のページメモリのメモリ空間をより有効に活用すること
ができ、ＤＭＡ転送制御用のＣＰＵとアドレス再構成用
のメモリを不要にすることができ、低コストで各種画像
データの転送処理に対応するデータ転送処理装置を提供
することができる。
システムの該ホスト装置とページメモリおよび画像出力
装置との間に接続され、ホスト装置からの各種ＤＭＡ転
送処理要求とともに出力される画像データのページメモ
リへのＤＭＡデータ転送処理およびページメモリから出
力装置へのＤＭＡデータ転送処理を実行するデータ転送
処理装置であって、複数のＤＭＡチャネルを有し、該Ｄ
ＭＡチャネル毎にＤＭＡデータ転送処理に係る各種機能
を設定し、ホスト装置からの各種ＤＭＡ転送処理要求に
応じて各ＤＭＡチャネルを所定の優先順位タイミングに
基づいてサイクリックに制御し、所定時間内に所定アド
レス数分の画像データのホスト装置からページメモリへ
のＤＭＡデータ転送処理および該ページメモリから出力
装置へのＤＭＡデータ転送処理をシーケンシャルに繰り
返し実行するＤＭＡ制御手段を設け、該複数のＤＭＡチ
ャネルのうち少なくとも１チャネル分がページメモリか
ら画像出力装置へ画像データを転送するためのデータ転
送用チャネルとして割り当て、該シーケンシャルなＤＭ
Ａデータ転送処理に際して該データ転送用チャネルに連
続して画像データを転送しているので、周辺装置として
のページメモリのメモリ空間をより有効に活用すること
ができ、ＤＭＡ転送制御用のＣＰＵとアドレス再構成用
のメモリを不要にすることができ、低コストで各種画像
データの転送処理に対応するデータ転送処理装置を提供
することができる。
【０１２６】請求項４記載の発明によれば、データ処理
システムの該ホスト装置とページメモリおよび画像出力
装置との間に接続され、ホスト装置からの各種ＤＭＡ転
送処理要求とともに出力される画像データのページメモ
リへのＤＭＡデータ転送処理およびページメモリから出
力装置へのＤＭＡデータ転送処理を実行するデータ転送
処理装置であって、ホスト装置に、ページメモリに格納
する画像データのメモリ容量の上限値を設定するメモリ
容量設定手段を設け、複数のＤＭＡチャネルを有し、該
ＤＭＡチャネル毎にＤＭＡデータ転送処理に係る各種機
能を設定し、ホスト装置からの各種ＤＭＡ転送処理要求
に応じて各ＤＭＡチャネルを所定の優先順位タイミング
に基づいてサイクリックに制御し、所定時間内に所定ア
ドレス数分の画像データのホスト装置からページメモリ
へのＤＭＡデータ転送処理および該ページメモリから出
力装置へのＤＭＡデータ転送処理をシーケンシャルに繰
り返し実行するＤＭＡ制御手段と、ＤＭＡ制御手段によ
りホスト装置からページメモリに転送中の画像データ容
量がメモリ容量設定手段により設定されたメモリ容量上
限値に相当するメモリアドレスに達したかどうかを検出
する上限アドレス検出手段と、を設け、該ホスト装置か
らページメモリに転送中の画像データ容量がメモリ容量
設定手段により設定されたメモリ容量上限値に相当する
メモリアドレスに達したとき、データ転送を行うＤＭＡ
チャネルにおけるデータ転送アドレスを初期値に再設定
しているので、ページメモリから画像出力装置へのＤＭ
Ａデータ転送処理に際してアドレスの管理を不要にする
ことができるとともに、周辺装置としてのページメモリ
のメモリ空間をより有効に活用することができ、ＤＭＡ
転送制御用のＣＰＵとアドレス再構成用のメモリを不要
にすることができ、低コストで画像データのスムージン
グ処理等の各種画像データの転送処理に対応するデータ
転送処理装置を提供することができる。
システムの該ホスト装置とページメモリおよび画像出力
装置との間に接続され、ホスト装置からの各種ＤＭＡ転
送処理要求とともに出力される画像データのページメモ
リへのＤＭＡデータ転送処理およびページメモリから出
力装置へのＤＭＡデータ転送処理を実行するデータ転送
処理装置であって、ホスト装置に、ページメモリに格納
する画像データのメモリ容量の上限値を設定するメモリ
容量設定手段を設け、複数のＤＭＡチャネルを有し、該
ＤＭＡチャネル毎にＤＭＡデータ転送処理に係る各種機
能を設定し、ホスト装置からの各種ＤＭＡ転送処理要求
に応じて各ＤＭＡチャネルを所定の優先順位タイミング
に基づいてサイクリックに制御し、所定時間内に所定ア
ドレス数分の画像データのホスト装置からページメモリ
へのＤＭＡデータ転送処理および該ページメモリから出
力装置へのＤＭＡデータ転送処理をシーケンシャルに繰
り返し実行するＤＭＡ制御手段と、ＤＭＡ制御手段によ
りホスト装置からページメモリに転送中の画像データ容
量がメモリ容量設定手段により設定されたメモリ容量上
限値に相当するメモリアドレスに達したかどうかを検出
する上限アドレス検出手段と、を設け、該ホスト装置か
らページメモリに転送中の画像データ容量がメモリ容量
設定手段により設定されたメモリ容量上限値に相当する
メモリアドレスに達したとき、データ転送を行うＤＭＡ
チャネルにおけるデータ転送アドレスを初期値に再設定
しているので、ページメモリから画像出力装置へのＤＭ
Ａデータ転送処理に際してアドレスの管理を不要にする
ことができるとともに、周辺装置としてのページメモリ
のメモリ空間をより有効に活用することができ、ＤＭＡ
転送制御用のＣＰＵとアドレス再構成用のメモリを不要
にすることができ、低コストで画像データのスムージン
グ処理等の各種画像データの転送処理に対応するデータ
転送処理装置を提供することができる。
【０１２７】請求項５記載の発明によれば、データ処理
システムの該ホスト装置とページメモリおよび画像出力
装置との間に接続され、ホスト装置からの各種ＤＭＡ転
送処理要求とともに出力される画像データのページメモ
リへのＤＭＡデータ転送処理およびページメモリから出
力装置へのＤＭＡデータ転送処理を実行するデータ転送
処理装置であって、ホスト装置に、ページメモリに格納
する画像データのメモリ容量の上限値を設定するメモリ
容量設定手段を設け、複数のＤＭＡチャネルを有し、該
ＤＭＡチャネル毎にＤＭＡデータ転送処理に係る各種機
能を設定し、ホスト装置からの各種ＤＭＡ転送処理要求
に応じて各ＤＭＡチャネルを所定の優先順位タイミング
に基づいてサイクリックに制御し、所定時間内に所定ア
ドレス数分の画像データのホスト装置からページメモリ
へのＤＭＡデータ転送処理および該ページメモリから出
力装置へのＤＭＡデータ転送処理をシーケンシャルに繰
り返し実行するＤＭＡ制御手段と、該シーケンシャルな
ＤＭＡデータ転送処理を繰り返し実行して複数の所定ア
ドレス数分の画像データをページメモリに連続して格納
するに際し、前回のＤＭＡデータ転送処理により転送さ
れて格納された複数画像データ分のページメモリ内のア
ドレス値を参照アドレス値として記憶し、今回のＤＭＡ
データ転送処理により転送される所定アドレス数分の画
像データのアドレス値に該参照アドレス値を加算するア
ドレス加算手段と、を設け該前回ＤＭＡデータ転送処理
により記憶した参照アドレス値が加算されて今回のＤＭ
Ａデータ転送処理によりページメモリに格納する画像デ
ータのアドレス値を決定し、該加算したアドレス値がメ
モリ容量設定手段により設定されたメモリ容量上限値に
相当するメモリアドレスに達したときは、前回画像デー
タが格納された初期アドレス値に“１”を加算したアド
レス値を参照アドレス値として加算してページメモリに
格納する画像データのアドレス値を決定するとともに、
該アドレス加算処理により決定されたアドレス値に基づ
いてページメモリから画像出力装置へのＤＭＡデータ転
送処理を実行しているので、ページメモリから画像出力
装置へのＤＭＡデータ転送処理に際してアドレスの管理
を不要にすることができるとともに、周辺装置としての
ページメモリのメモリ空間をより有効に活用することが
でき、ＤＭＡ転送制御用のＣＰＵとアドレス再構成用の
メモリを不要にすることができ、低コストで画像データ
のスムージング処理等の各種画像データの転送処理に対
応するデータ転送処理装置を提供することができる。
システムの該ホスト装置とページメモリおよび画像出力
装置との間に接続され、ホスト装置からの各種ＤＭＡ転
送処理要求とともに出力される画像データのページメモ
リへのＤＭＡデータ転送処理およびページメモリから出
力装置へのＤＭＡデータ転送処理を実行するデータ転送
処理装置であって、ホスト装置に、ページメモリに格納
する画像データのメモリ容量の上限値を設定するメモリ
容量設定手段を設け、複数のＤＭＡチャネルを有し、該
ＤＭＡチャネル毎にＤＭＡデータ転送処理に係る各種機
能を設定し、ホスト装置からの各種ＤＭＡ転送処理要求
に応じて各ＤＭＡチャネルを所定の優先順位タイミング
に基づいてサイクリックに制御し、所定時間内に所定ア
ドレス数分の画像データのホスト装置からページメモリ
へのＤＭＡデータ転送処理および該ページメモリから出
力装置へのＤＭＡデータ転送処理をシーケンシャルに繰
り返し実行するＤＭＡ制御手段と、該シーケンシャルな
ＤＭＡデータ転送処理を繰り返し実行して複数の所定ア
ドレス数分の画像データをページメモリに連続して格納
するに際し、前回のＤＭＡデータ転送処理により転送さ
れて格納された複数画像データ分のページメモリ内のア
ドレス値を参照アドレス値として記憶し、今回のＤＭＡ
データ転送処理により転送される所定アドレス数分の画
像データのアドレス値に該参照アドレス値を加算するア
ドレス加算手段と、を設け該前回ＤＭＡデータ転送処理
により記憶した参照アドレス値が加算されて今回のＤＭ
Ａデータ転送処理によりページメモリに格納する画像デ
ータのアドレス値を決定し、該加算したアドレス値がメ
モリ容量設定手段により設定されたメモリ容量上限値に
相当するメモリアドレスに達したときは、前回画像デー
タが格納された初期アドレス値に“１”を加算したアド
レス値を参照アドレス値として加算してページメモリに
格納する画像データのアドレス値を決定するとともに、
該アドレス加算処理により決定されたアドレス値に基づ
いてページメモリから画像出力装置へのＤＭＡデータ転
送処理を実行しているので、ページメモリから画像出力
装置へのＤＭＡデータ転送処理に際してアドレスの管理
を不要にすることができるとともに、周辺装置としての
ページメモリのメモリ空間をより有効に活用することが
でき、ＤＭＡ転送制御用のＣＰＵとアドレス再構成用の
メモリを不要にすることができ、低コストで画像データ
のスムージング処理等の各種画像データの転送処理に対
応するデータ転送処理装置を提供することができる。
【０１２８】請求項６記載の発明によれば、データ処理
システムの該ホスト装置とページメモリおよび出力装置
との間に接続され、ホスト装置からの各種ＤＭＡ転送処
理要求とともに出力されるデータのページメモリへのＤ
ＭＡデータ転送処理およびページメモリから出力装置へ
のＤＭＡデータ転送処理を実行するデータ転送処理装置
であって、複数のＤＭＡチャネルを有し、該ＤＭＡチャ
ネル毎にＤＭＡデータ転送処理に係る各種機能を設定
し、ホスト装置からの各種ＤＭＡ転送処理要求に応じて
各ＤＭＡチャネルを所定の優先順位タイミングに基づい
てサイクリックに制御し、所定時間内に所定アドレス数
分のデータのホスト装置からページメモリへのＤＭＡデ
ータ転送処理および該ページメモリから出力装置へのＤ
ＭＡデータ転送処理をシーケンシャルに繰り返し実行す
るＤＭＡ制御手段と、該出力装置のデータ出力タイミン
グが該ＤＭＡデータ転送処理タイミングと異なるとき、
ＤＭＡデータ転送処理タイミングをデータ出力タイミン
グに同期させるようにＤＭＡ制御手段における各ＤＭＡ
チャネルの優先順位タイミングを変更する優先順位変更
手段と、を設け、出力装置のデータ出力タイミングに基
づいてホスト装置からページメモリへのＤＭＡデータ転
送処理タイミングおよびページメモリから出力装置への
ＤＭＡデータ転送処理タイミングを変更しているので、
画像出力装置に同期して画像データのＤＭＡデータ転送
処理を実行することができるとともに、周辺装置として
のページメモリのメモリ空間をより有効に活用すること
ができ、ＤＭＡ転送制御用のＣＰＵとアドレス再構成用
のメモリを不要にすることができ、低コストで画像デー
タのスムージング処理等の各種画像データの転送処理に
対応するデータ転送処理装置を提供することができる。
システムの該ホスト装置とページメモリおよび出力装置
との間に接続され、ホスト装置からの各種ＤＭＡ転送処
理要求とともに出力されるデータのページメモリへのＤ
ＭＡデータ転送処理およびページメモリから出力装置へ
のＤＭＡデータ転送処理を実行するデータ転送処理装置
であって、複数のＤＭＡチャネルを有し、該ＤＭＡチャ
ネル毎にＤＭＡデータ転送処理に係る各種機能を設定
し、ホスト装置からの各種ＤＭＡ転送処理要求に応じて
各ＤＭＡチャネルを所定の優先順位タイミングに基づい
てサイクリックに制御し、所定時間内に所定アドレス数
分のデータのホスト装置からページメモリへのＤＭＡデ
ータ転送処理および該ページメモリから出力装置へのＤ
ＭＡデータ転送処理をシーケンシャルに繰り返し実行す
るＤＭＡ制御手段と、該出力装置のデータ出力タイミン
グが該ＤＭＡデータ転送処理タイミングと異なるとき、
ＤＭＡデータ転送処理タイミングをデータ出力タイミン
グに同期させるようにＤＭＡ制御手段における各ＤＭＡ
チャネルの優先順位タイミングを変更する優先順位変更
手段と、を設け、出力装置のデータ出力タイミングに基
づいてホスト装置からページメモリへのＤＭＡデータ転
送処理タイミングおよびページメモリから出力装置への
ＤＭＡデータ転送処理タイミングを変更しているので、
画像出力装置に同期して画像データのＤＭＡデータ転送
処理を実行することができるとともに、周辺装置として
のページメモリのメモリ空間をより有効に活用すること
ができ、ＤＭＡ転送制御用のＣＰＵとアドレス再構成用
のメモリを不要にすることができ、低コストで画像デー
タのスムージング処理等の各種画像データの転送処理に
対応するデータ転送処理装置を提供することができる。
【０１２９】請求項７記載の発明に係るデータ転送処理
装置によれば、データ転送を行う１つ以上の周辺装置を
ページメモリ同様にＤＭＡ制御部のバスアドレス上にマ
ッピングするとともに、これらの周辺装置に対してＣＰ
Ｕ命令によるアクセスを行うＤＭＡ転送チャネルを設定
し、前記ＣＰＵ命令によるアドレスを格納するアドレス
格納部と、同じくＣＰＵ命令によるデータを格納するデ
ータ格納部と、を設け、前記ＤＭＡ転送チャネルを介し
前記アドレス格納部に格納されているアドレスに従って
周辺装置とデータ格納部間でデータを転送するので、周
辺装置に対するＣＰＵからのバス配線が不要となりＤＭ
Ａ制御部のみのバス配線で済むため、ＰＣＢ（プリント
板）の配線面積増大を抑制でき、また周辺装置のピン数
を増やすことなく高速なデータ転送が実行される。
装置によれば、データ転送を行う１つ以上の周辺装置を
ページメモリ同様にＤＭＡ制御部のバスアドレス上にマ
ッピングするとともに、これらの周辺装置に対してＣＰ
Ｕ命令によるアクセスを行うＤＭＡ転送チャネルを設定
し、前記ＣＰＵ命令によるアドレスを格納するアドレス
格納部と、同じくＣＰＵ命令によるデータを格納するデ
ータ格納部と、を設け、前記ＤＭＡ転送チャネルを介し
前記アドレス格納部に格納されているアドレスに従って
周辺装置とデータ格納部間でデータを転送するので、周
辺装置に対するＣＰＵからのバス配線が不要となりＤＭ
Ａ制御部のみのバス配線で済むため、ＰＣＢ（プリント
板）の配線面積増大を抑制でき、また周辺装置のピン数
を増やすことなく高速なデータ転送が実行される。
【０１３０】請求項８記載の発明に係るデータ転送処理
装置によれば、ＣＰＵ命令による周辺装置へのアクセス
開始から終了まで、一時停止制御部によりホルト・イン
ストラクションを発生し、ＣＰＵを一時停止状態にする
ので、ソフト的なウェイトサイクルを待たずにＤＭＡ転
送終了時点で直ちにＣＰＵを復帰させることができ、Ｃ
ＰＵは自らがウェイトしたことを認識していないため、
プログラムとしては通常の直接Ｉ／Ｏアクセスとして処
理でき、プログラムに頼るウェイト処理の負担を軽減す
ることができる。
装置によれば、ＣＰＵ命令による周辺装置へのアクセス
開始から終了まで、一時停止制御部によりホルト・イン
ストラクションを発生し、ＣＰＵを一時停止状態にする
ので、ソフト的なウェイトサイクルを待たずにＤＭＡ転
送終了時点で直ちにＣＰＵを復帰させることができ、Ｃ
ＰＵは自らがウェイトしたことを認識していないため、
プログラムとしては通常の直接Ｉ／Ｏアクセスとして処
理でき、プログラムに頼るウェイト処理の負担を軽減す
ることができる。
【０１３１】請求項９記載の発明に係るデータ転送処理
装置によれば、ウェイト設定値記憶部に各ＤＭＡ転送チ
ャネル毎のウェイト時間の設定値を記憶し、記憶されて
いるウェイト設定値をセレクタにより当該チャネルの動
作タイミングに合わせて切り替えて、このウェイト設定
値に従ってウェイト時間計時部によりウェイト時間を計
時し、計時されたウェイト時間に従って当該チャネルの
動作タイミングを延長するので、チャネル毎に最適なウ
ェイトを設定でき、低速なデバイスが高速なＤＭＡバス
上に存在してもスピードダウンを最小限に押さえること
が可能になる。
装置によれば、ウェイト設定値記憶部に各ＤＭＡ転送チ
ャネル毎のウェイト時間の設定値を記憶し、記憶されて
いるウェイト設定値をセレクタにより当該チャネルの動
作タイミングに合わせて切り替えて、このウェイト設定
値に従ってウェイト時間計時部によりウェイト時間を計
時し、計時されたウェイト時間に従って当該チャネルの
動作タイミングを延長するので、チャネル毎に最適なウ
ェイトを設定でき、低速なデバイスが高速なＤＭＡバス
上に存在してもスピードダウンを最小限に押さえること
が可能になる。
【図１】本発明によるデータ転送処理装置を適用したレ
ーザープリンタ内のＨＩＦ部のブロック構成図。
ーザープリンタ内のＨＩＦ部のブロック構成図。
【図２】本発明によるデータ転送処理装置を適用したレ
ーザープリンタ内のＬＤＳ部のブロック構成図。
ーザープリンタ内のＬＤＳ部のブロック構成図。
【図３】本発明によるデータ転送処理装置を適用したレ
ーザープリンタ内のＤＭＡＣ部のブロック構成図。
ーザープリンタ内のＤＭＡＣ部のブロック構成図。
【図４】本発明によるデータ転送処理装置を適用したレ
ーザープリンタ内のスムージング処理部のブロック構成
図。
ーザープリンタ内のスムージング処理部のブロック構成
図。
【図５】図２のクロックジェネレータから出力される各
種信号のタイミングチャート。
種信号のタイミングチャート。
【図６】図３のＤＭＡＣ部内のマルチプレクサのブロッ
ク構成図。
ク構成図。
【図７】図６のマルチプレクサで処理されるデータを示
す図。
す図。
【図８】図３のＤＭＡＣ部内のフルビットアダーのブロ
ック構成図。
ック構成図。
【図９】図３のＤＭＡＣ部内のページメモリエリアコン
パレータのブロック構成図。
パレータのブロック構成図。
【図10】本発明によるデータ転送処理装置を適用したレ
ーザープリンタ内の光書込み部の構成図。
ーザープリンタ内の光書込み部の構成図。
【図11】図10の光書込み部における処理ステートを示す
図。
図。
【図12】図３のＤＭＡＣ部のＤＭＡチャネルＣＨ０〜４
におけるＤＭＡ処理の一部を示すフローチャート。
におけるＤＭＡ処理の一部を示すフローチャート。
【図13】図11のＤＭＡ処理の続きを示すフローチャー
ト。
ト。
【図14】図３のページメモリ内の画素データの格納状態
を示す図。
を示す図。
【図15】図３のページメモリ内への原稿読み取りライン
毎の画素データの格納状態を示す図。
毎の画素データの格納状態を示す図。
【図16】本実施例のスムージング処理における原稿上の
参照窓の画素データ範囲を示す図。
参照窓の画素データ範囲を示す図。
【図17】図３のＤＭＡＣ部のＤＭＡチャネルＣＨ５にお
けるＤＭＡ処理を示すフローチャート。
けるＤＭＡ処理を示すフローチャート。
【図18】図３のＤＭＡＣ部のＤＭＡチャネルＣＨ６にお
けるＤＭＡ処理によるデータ書き込み処理を示すフロー
チャート。
けるＤＭＡ処理によるデータ書き込み処理を示すフロー
チャート。
【図19】図３のＤＭＡＣ部のＤＭＡチャネルＣＨ６にお
けるＤＭＡ処理によるデータ読み出し処理を示すフロー
チャート。
けるＤＭＡ処理によるデータ読み出し処理を示すフロー
チャート。
【図20】図３のＤＭＡＣ部内の主要部における各信号の
タイミングチャート。
タイミングチャート。
【図21】本実施例のＤＭＡサイクルタイミングと図４の
スムージング処理部内のＤＭＡデータセットポート及び
Ｐ／Ｓレジスタにおける処理動作のタイミングが同期し
たときのタイミングチャート。
スムージング処理部内のＤＭＡデータセットポート及び
Ｐ／Ｓレジスタにおける処理動作のタイミングが同期し
たときのタイミングチャート。
【図22】本実施例のＤＭＡサイクルタイミングと図４の
スムージング処理部内のＤＭＡデータセットポート及び
Ｐ／Ｓレジスタにおける処理動作のタイミングが非同期
のときのタイミングチャート。
スムージング処理部内のＤＭＡデータセットポート及び
Ｐ／Ｓレジスタにおける処理動作のタイミングが非同期
のときのタイミングチャート。
【図23】図22の非同期状態に対してＤＭＡサイクルを変
更するときのタイミングチャート。
更するときのタイミングチャート。
【図24】図１〜図23までに示したデータ転送処理装置の
主要構成図であり、バスに対して接続される周辺装置の
マッピング例が示される。
主要構成図であり、バスに対して接続される周辺装置の
マッピング例が示される。
【図25】図24に示すＤＭＡＣの内部構成図である。
【図26】図25に示すＤＭＡＣの間接アクセス動作を示す
タイミングチャートである。
タイミングチャートである。
【図27】請求項７または８記載の発明の一実施例に係る
データ転送処理装置を示す主要構成図である。
データ転送処理装置を示す主要構成図である。
【図28】図27におけるウェイト信号発生部を示す図であ
る。
る。
【図29】動作タイミングチャートであり、同図（ａ）は
ＣＰＵによる周辺装置への直接アクセス時の動作タイミ
ング、同図（ｂ）は図28のＣＰＵによる周辺装置への間
接アクセス時の動作タイミングを示す。
ＣＰＵによる周辺装置への直接アクセス時の動作タイミ
ング、同図（ｂ）は図28のＣＰＵによる周辺装置への間
接アクセス時の動作タイミングを示す。
【図30】請求項９記載の発明の一実施例に係るデータ転
送処理装置を示す主要構成図である。
送処理装置を示す主要構成図である。
【図31】図30に示すデータ転送処理装置の動作タイミン
グチャートである。
グチャートである。
【図32】従来のレーザープリンタのブロック構成図。
11 ホスト装置 12 ＣＰＵ 14 ＤＭＡＣ（ＤＭＡ制御部） 19 ページメモリ 20 ＨＩＦ部 21 アドレスデコーダ 22 ハンドシェイクロジック 23 フラグリセットレジスタ 24 ＰＤＭＡＲレジスタ 25 ＤＭＡＣサイクルカウンタ 26 ＤＭＡ要求処理部 30 ＬＤＳ部 31 クロックジェネレータ 32 ラインシンク検出部 33 ＬＤ変調クロック選択部 34 ＳＴＤＡＴＡレジスタ 35 主走査カウンタ 36 カウンタデコード部 37 ライン走査データ転送処理部 38 制御コマンドモードセットレジスタ 40 ＤＭＡＣ部 41 ＰＬＰＤＭＡＲレジスタ 42 セレクタＡ 43 セレクタＢ 44 セレクタＣ 45 ＰＤＴＡＤＰレジスタ 46 ＰＲＤＴＡＤＰレジスタ 47 ＰＣＰＵＡレジスタ 48 ＰＤＭＡＷレジスタ 49 セレクタＤ 50 ＲＥＦＡＤＲレジスタ 51 ＰＭＬＭＴレジスタ 52 マルチプレクサ 52ａ セレクタ 52ｂ ＲＡＳ／ＣＡＳコントロール 53 フルビットアダー 53ａ フルビットアダー 53ｂ セレクタ 53ｃ ＋１加算器 54 ページメモリエリアコンパレータ 54ａ エリアコンパレータ 54ｂ セレクタ 55 ＰＣＰＵＤＷデータセットレジスタ 56 ＰＣＰＵＤＲデータラッチレジスタ 57 ＤＭＡデータ転送レジスタ 60 スムージング処理部 61〜64 ＤＭＡデータセットポート 65〜68 Ｐ／Ｓレジスタ 69〜72 シフトレジスタ 73 参照ロジック部 74 セレクタ 75 ＬＤドライバ 81 ポリゴンミラー 82 ＬＤ 83 ｆθレンズ 84 ミラー 85 受光素子
Claims (9)
- 【請求項１】ＣＰＵやＤＭＡ制御部等を内蔵し、ＣＰＵ
あるいはＤＭＡ制御部がデータバスの専有権を確保して
各種周辺装置のデータ処理能力に応じて該各周辺装置へ
のデータの各種ＤＭＡ転送処理要求を出力するホスト装
置と、 該ホスト装置の周辺装置としてホスト装置から出力さる
データを一時的に格納するページメモリと、 該ホスト装置の周辺装置としてページメモリから転送さ
れるデータにより所定のデータ処理を実行して出力する
出力装置と、 を備えたデータ処理システムの該ホスト装置とページメ
モリおよび出力装置との間に接続され、ホスト装置から
の各種ＤＭＡ転送処理要求とともに出力されるデータの
ページメモリへのＤＭＡデータ転送処理およびページメ
モリから出力装置へのＤＭＡデータ転送処理を実行する
データ転送処理装置であって、 複数のＤＭＡチャネルを有し、該ＤＭＡチャネル毎にＤ
ＭＡデータ転送処理に係る各種機能を設定し、前記各種
ＤＭＡ転送処理要求に応じて各ＤＭＡチャネルを所定の
優先順位タイミングに基づいてサイクリックに制御し、
所定時間内に所定アドレス数分のデータの前記ホスト装
置からページメモリへのＤＭＡデータ転送処理および該
ページメモリから前記出力装置へのＤＭＡデータ転送処
理をシーケンシャルに繰り返し実行するＤＭＡ制御手段
を設け、 ホスト装置からページメモリへのＤＭＡデータ転送処理
に際して、前記ＣＰＵあるいはＤＭＡ制御部がデータバ
スの専有権を確保したときは、ＣＰＵによるデータ転送
タイミングあるいはＤＭＡ制御部によるデータ転送タイ
ミングに基づいて該シーケンシャルなＤＭＡデータ転送
処理を実行し、該ホスト装置とページメモリ間のＤＭＡ
データ転送処理に続いて該ページメモリから出力装置へ
のシーケンシャルなＤＭＡデータ転送処理を実行するこ
とを特徴とするデータ転送処理装置。 - 【請求項２】ＣＰＵやＤＭＡ制御部等を内蔵し、ＣＰＵ
あるいはＤＭＡ制御部がデータバスの専有権を確保して
各種周辺装置のデータ処理能力に応じて該各周辺装置へ
のデータの各種ＤＭＡ転送処理要求を出力するホスト装
置と、 該ホスト装置の周辺装置としてホスト装置から出力さる
データを一時的に格納するページメモリと、 該ホスト装置の周辺装置としてページメモリから転送さ
れるデータにより所定のデータ処理を実行して出力する
出力装置と、 を備えたデータ処理システムの該ホスト装置とページメ
モリおよび出力装置との間に接続され、ホスト装置から
の各種ＤＭＡ転送処理要求とともに出力されるデータの
ページメモリへのＤＭＡデータ転送処理およびページメ
モリから出力装置へのＤＭＡデータ転送処理を実行する
データ転送処理装置であって、 複数のＤＭＡチャネルを有し、該ＤＭＡチャネル毎にＤ
ＭＡデータ転送処理に係る各種機能を設定し、前記各種
ＤＭＡ転送処理要求に応じて各ＤＭＡチャネルを所定の
優先順位タイミングに基づいてサイクリックに制御し、
所定時間内に所定アドレス数分のデータの前記ホスト装
置からページメモリへのＤＭＡデータ転送処理および該
ページメモリから前記出力装置へのＤＭＡデータ転送処
理をシーケンシャルに繰り返し実行するＤＭＡ制御手段
を設け、 ページメモリとしてＤＲＡＭを用いた場合は、該複数の
ＤＭＡチャネルのうち１チャネル分を該ＤＲＡＭをリフ
レッシュするリフレッシュタイミング制御用に割り当て
たことを特徴とするデータ転送処理装置。 - 【請求項３】ＣＰＵやＤＭＡ制御部等を内蔵し、ＣＰＵ
あるいはＤＭＡ制御部がデータバスの専有権を確保して
各種周辺装置のデータ処理能力に応じて該各周辺装置へ
の画像データの各種ＤＭＡ転送処理要求を出力するホス
ト装置と、 該ホスト装置の周辺装置としてホスト装置から出力さる
画像データを一時的に格納するページメモリと、 該ホスト装置の周辺装置としてページメモリから転送さ
れる画像データにより所定の画像処理を実行する画像出
力装置と、 を備えたデータ処理システムの該ホスト装置とページメ
モリおよび画像出力装置との間に接続され、ホスト装置
からの各種ＤＭＡ転送処理要求とともに出力される画像
データのページメモリへのＤＭＡデータ転送処理および
ページメモリから出力装置へのＤＭＡデータ転送処理を
実行するデータ転送処理装置であって、 複数のＤＭＡチャネルを有し、該ＤＭＡチャネル毎にＤ
ＭＡデータ転送処理に係る各種機能を設定し、前記各種
ＤＭＡ転送処理要求に応じて各ＤＭＡチャネルを所定の
優先順位タイミングに基づいてサイクリックに制御し、
所定時間内に所定アドレス数分の画像データの前記ホス
ト装置からページメモリへのＤＭＡデータ転送処理およ
び該ページメモリから前記出力装置へのＤＭＡデータ転
送処理をシーケンシャルに繰り返し実行するＤＭＡ制御
手段を設け、 該複数のＤＭＡチャネルのうち少なくとも１チャネル分
をページメモリから画像出力装置へ画像データを転送す
るためのデータ転送用チャネルとして割り当て、該シー
ケンシャルなＤＭＡデータ転送処理に際して該データ転
送用チャネルに連続して画像データを転送することを特
徴とするデータ転送処理装置。 - 【請求項４】ＣＰＵやＤＭＡ制御部等を内蔵し、ＣＰＵ
あるいはＤＭＡ制御部がデータバスの専有権を確保して
各種周辺装置のデータ処理能力に応じて該各周辺装置へ
の画像データの各種ＤＭＡ転送処理要求を出力するホス
ト装置と、 該ホスト装置の周辺装置としてホスト装置から出力さる
画像データを一時的に格納するページメモリと、 該ホスト装置の周辺装置としてページメモリから転送さ
れる画像データにより所定の画像処理を実行する画像出
力装置と、 を備えたデータ処理システムの該ホスト装置とページメ
モリおよび画像出力装置との間に接続され、ホスト装置
からの各種ＤＭＡ転送処理要求とともに出力される画像
データのページメモリへのＤＭＡデータ転送処理および
ページメモリから出力装置へのＤＭＡデータ転送処理を
実行するデータ転送処理装置であって、 前記ホスト装置に、 ページメモリに格納する画像データのメモリ容量の上限
値を設定するメモリ容量設定手段を設け、 複数のＤＭＡチャネルを有し、該ＤＭＡチャネル毎にＤ
ＭＡデータ転送処理に係る各種機能を設定し、前記各種
ＤＭＡ転送処理要求に応じて各ＤＭＡチャネルを所定の
優先順位タイミングに基づいてサイクリックに制御し、
所定時間内に所定アドレス数分の画像データの前記ホス
ト装置からページメモリへのＤＭＡデータ転送処理およ
び該ページメモリから前記出力装置へのＤＭＡデータ転
送処理をシーケンシャルに繰り返し実行するＤＭＡ制御
手段と、 ＤＭＡ制御手段によりホスト装置からページメモリに転
送中の画像データ容量がメモリ容量設定手段により設定
されたメモリ容量上限値に相当するメモリアドレスに達
したかどうかを検出する上限アドレス検出手段と、 を設け、該ホスト装置からページメモリに転送中の画像
データ容量がメモリ容量設定手段により設定されたメモ
リ容量上限値に相当するメモリアドレスに達したとき、
データ転送を行うＤＭＡチャネルにおけるデータ転送ア
ドレスを初期値に再設定することを特徴とするデータ転
送処理装置。 - 【請求項５】ＣＰＵやＤＭＡ制御部等を内蔵し、ＣＰＵ
あるいはＤＭＡ制御部がデータバスの専有権を確保して
各種周辺装置のデータ処理能力に応じて該各周辺装置へ
の画像データの各種ＤＭＡ転送処理要求を出力するホス
ト装置と、 該ホスト装置の周辺装置としてホスト装置から出力さる
画像データを一時的に格納するページメモリと、 該ホスト装置の周辺装置としてページメモリから転送さ
れる画像データにより所定の画像処理を実行する画像出
力装置と、 を備えたデータ処理システムの該ホスト装置とページメ
モリおよび画像出力装置との間に接続され、ホスト装置
からの各種ＤＭＡ転送処理要求とともに出力される画像
データのページメモリへのＤＭＡデータ転送処理および
ページメモリから出力装置へのＤＭＡデータ転送処理を
実行するデータ転送処理装置であって、前記ホスト装置
に、 ページメモリに格納する画像データのメモリ容量の上限
値を設定するメモリ容量設定手段を設け、 複数のＤＭＡチャネルを有し、該ＤＭＡチャネル毎にＤ
ＭＡデータ転送処理に係る各種機能を設定し、前記各種
ＤＭＡ転送処理要求に応じて各ＤＭＡチャネルを所定の
優先順位タイミングに基づいてサイクリックに制御し、
所定時間内に所定アドレス数分の画像データの前記ホス
ト装置からページメモリへのＤＭＡデータ転送処理およ
び該ページメモリから前記出力装置へのＤＭＡデータ転
送処理をシーケンシャルに繰り返し実行するＤＭＡ制御
手段と、 該シーケンシャルなＤＭＡデータ転送処理を繰り返し実
行して複数の所定アドレス数分の画像データをページメ
モリに連続して格納するに際し、前回のＤＭＡデータ転
送処理により転送されて格納された複数画像データ分の
ページメモリ内のアドレス値を参照アドレス値として記
憶し、今回のＤＭＡデータ転送処理により転送される所
定アドレス数分の画像データのアドレス値に該参照アド
レス値を加算するアドレス加算手段と、 を設け、該前回ＤＭＡデータ転送処理により記憶した参
照アドレス値を加算して今回のＤＭＡデータ転送処理に
よりページメモリに格納する画像データのアドレス値を
決定し、該加算したアドレス値がメモリ容量設定手段に
より設定されたメモリ容量上限値に相当するメモリアド
レスに達したときは、前回画像データが格納された初期
アドレス値に“１”を加算したアドレス値を参照アドレ
ス値として加算してページメモリに格納する画像データ
のアドレス値を決定するとともに、該アドレス加算処理
により決定されたアドレス値に基づいて前記ページメモ
リから画像出力装置へのＤＭＡデータ転送処理を実行す
ることを特徴とするデータ転送処理装置。 - 【請求項６】ＣＰＵやＤＭＡ制御部等を内蔵し、ＣＰＵ
あるいはＤＭＡ制御部がデータバスの専有権を確保して
各種周辺装置のデータ処理能力に応じて該各周辺装置へ
のデータの各種ＤＭＡ転送処理要求を出力するホスト装
置と、 該ホスト装置の周辺装置としてホスト装置から出力さる
データを一時的に格納するページメモリと、 該ホスト装置の周辺装置としてページメモリから転送さ
れるデータにより所定のデータ処理を実行して出力する
出力装置と、 を備えたデータ処理システムの該ホスト装置とページメ
モリおよび出力装置との間に接続され、ホスト装置から
の各種ＤＭＡ転送処理要求とともに出力されるデータの
ページメモリへのＤＭＡデータ転送処理およびページメ
モリから出力装置へのＤＭＡデータ転送処理を実行する
データ転送処理装置であって、 複数のＤＭＡチャネルを有し、該ＤＭＡチャネル毎にＤ
ＭＡデータ転送処理に係る各種機能を設定し、前記各種
ＤＭＡ転送処理要求に応じて各ＤＭＡチャネルを所定の
優先順位タイミングに基づいてサイクリックに制御し、
所定時間内に所定アドレス数分のデータの前記ホスト装
置からページメモリへのＤＭＡデータ転送処理および該
ページメモリから前記出力装置へのＤＭＡデータ転送処
理をシーケンシャルに繰り返し実行するＤＭＡ制御手段
と、 該出力装置のデータ出力タイミングが該ＤＭＡデータ転
送処理タイミングと異なるとき、ＤＭＡデータ転送処理
タイミングをデータ出力タイミングに同期させるように
ＤＭＡ制御手段における各ＤＭＡチャネルの優先順位タ
イミングを変更する優先順位変更手段と、 を設け、出力装置のデータ出力タイミングに基づいてホ
スト装置からページメモリへのＤＭＡデータ転送処理タ
イミングおよびページメモリから出力装置へのＤＭＡデ
ータ転送処理タイミングを変更することを特徴とするデ
ータ転送処理装置。 - 【請求項７】請求項１記載のデータ転送処理装置におい
て、 データ転送を行う１つ以上の周辺装置をページメモリ同
様にＤＭＡ制御部のバスアドレス上にマッピングすると
ともに、これらの周辺装置に対してＣＰＵ命令によるア
クセスを行うＤＭＡ転送チャネルを設定し、 前記ＣＰＵ命令によるアドレスを格納するアドレス格納
部と、 同じくＣＰＵ命令によるデータを格納するデータ格納部
と、を設け、 前記ＤＭＡ転送チャネルを介し前記アドレス格納部に格
納されているアドレスに従って周辺装置とデータ格納部
間でデータを転送することを特徴とするデータ転送処理
装置。 - 【請求項８】請求項７記載のデータ転送処理装置におい
て、 ＣＰＵ命令による周辺装置へのアクセス開始から終了ま
で該ＣＰＵを一時停止状態にするホルト・インストラク
ションを発生する一時停止制御部を備えたことを特徴と
するデータ転送処理装置。 - 【請求項９】請求項８記載のデータ転送処理装置におい
て、 各ＤＭＡ転送チャネル毎にウェイト時間の設定値を記憶
するウェイト設定値記憶部と、 記憶されているウェイト設定値を当該チャネルの動作タ
イミングに合わせて切り替えるセレクタと、 切り替えられたウェイト設定値に従ってウェイト時間を
計時するウェイト時間計時部と、を設け、 計時されたウェイト時間に従って当該チャネルの動作タ
イミングを延長することを特徴とするデータ転送処理装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/981,106 US5530901A (en) | 1991-11-28 | 1992-11-24 | Data Transmission processing system having DMA channels running cyclically to execute data transmission from host to memory and from memory to processing unit successively |
| DE4239968A DE4239968A1 (en) | 1991-11-28 | 1992-11-27 | Data transmission system for host computer and peripherals - has direct memory access controller operating with interface to control transfers |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31437991 | 1991-11-28 | ||
| JP3-314379 | 1991-11-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274249A true JPH05274249A (ja) | 1993-10-22 |
Family
ID=18052639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4158404A Pending JPH05274249A (ja) | 1991-11-28 | 1992-06-18 | データ転送処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05274249A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004252983A (ja) * | 2003-02-18 | 2004-09-09 | Microsoft Corp | コプロセッサの性能を強化するシステムおよび方法 |
| JP2007069485A (ja) * | 2005-09-07 | 2007-03-22 | Canon Inc | 画像形成装置、及び画像形成方法 |
-
1992
- 1992-06-18 JP JP4158404A patent/JPH05274249A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004252983A (ja) * | 2003-02-18 | 2004-09-09 | Microsoft Corp | コプロセッサの性能を強化するシステムおよび方法 |
| JP2007069485A (ja) * | 2005-09-07 | 2007-03-22 | Canon Inc | 画像形成装置、及び画像形成方法 |
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