JP2597991B2 - 画像データ通信装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、画像データの通信を行う画像データ通信装
置に関するものである。

〔従来技術〕

従来、この種の装置、例えばフアクシミリ装置では、
画像データを記憶する画像メモリを持つ装置がある。

第３図はフアクシミリ装置等に用いられる画像メモリ
であるダイナミツクRAMにおけるアクセス競合を示した
図である。図中、107はXTALであり、DRAM制御回路の基
本クロツクをタイミングジエネレータ108に供給してい
る。タイミングジエネレータ108は周期的に信号RQSPLを
発生しており、このRQSPLによりリフレツシユ要求（REF
RQ）、書込み要求（WRRQ）、読み出し要求（RDRQ）等の
論理状態を夫々フリツプフロツプ（以下FFと略す）101,
102,103にそれぞれラツチする（以上の動作をリクエス
トサンプリングと呼ぶ）。第２図の従来例では、優先順
位をREFRQ,WRRQ,RDRQの順に固定してある。即ち、リフ
レツシユ要求REFRQが最上位であり、この要求がリクエ
ストサンプリングされるとゲート104によってWRRQが、
またゲート106及びゲート105によってRDRQが無視され
る。同様にWRRQが発生しているとRDRQが無視される。こ
の様に優先順位決定回路109は次に行なうべき処理の決
定を行うものである。

一方、リフレツシユカウンタ110はタイミングジエネ
レータ108から出力されるREFCLKにてカウント動作をし
ている。REFCLKはRQSPLと同じ周期で発生しており、リ
フレツシユカウンタ110が規定数までカウントアツプす
る（即ちリフレツシユタイム）とFF111をセツトする。
即ち、FF111の出力がリフレツシユ要求REFRQである。

第３図の例では、REFRQが最上位で固定されている為
に、他の要求がどの様な状態にあっても最優先で処理さ
れる事になる。FF101の出力REFEXは実際にリフレツシユ
を実行させる信号であり、タイミングジエネレータ108
はREFEXを受けてリフレツシユ処理をRAS,CAS,WEを変化
させる事により行う。以下、RAS,CAS,WEを総じてDRAM制
御信号と呼ぶ。113はDRAM素子からなるメモリ回路であ
る。リフレツシユ処理が終了すると、タイミングジエネ
レータ108はリフレッツシユ要求解除信号REFCLRを発生
しFF111をリセツトする。

WRCLR及びRDCLRも同様に、書き込み処理、又は読み出
し処理が実行される毎に発生され、不図示の例えばCPU
に送られ夫々の要求を解除する。逆に、優先順位上位の
要求によってその要求が受け入れられず実行処理が行わ
れなかった場合は、当然要求解除信号も発せられず要求
が継続する。

以上が第３図に示す従来例の動作説明である。確か
に、DRAMに於いてはリフレツシユは必要不可欠のもので
あり、従ってREFRQを最上位の要求とすることによって
リフレツシユを確実に行わせることができる。しかしな
がら、リフレツシユはデータ処理そのものには直接関係
が無い。そこで、リフレツシユ要求を他の要求より下位
にしたとすると、リフレツシユ要求の度にリフレツシユ
が待たされる事となり、従来の固定優先順位方式には不
向きである。

上記不都合は、例えば高速フアクシミリの画像メモ
リ、特に情報圧縮された画像情報を記憶する様な場合に
おいて、リフレツシユにより高速であるべき画像情報の
メモリ書き込みが待たされる事が多くなり、その結果装
置自体の処理速度も遅くなり深刻である。

又、従来から、大容量の記憶装置を構成する場合であ
っても、速度、ランダムアクセスができるという点が主
要な要件である記憶装置の場合はRAMを用いて構成する
のが普通である。この様な大容量の記憶装置の場合の、
必然的に消費電力も大きくなる。そこで通常、装置が稼
動していない待機状態時にはメイン電源をOFFにして待
機状態の消費電力を小さくする方法がとられている。

しかしながら、通常のRAM等の記憶素子は電源断にな
ると特殊な不揮発性RAMを除いて当然の事ながら記憶し
ている情報が消えてしまう。そこで電源系統が２通りに
する事により、消滅してしまう事が許されない重要なデ
ータやプログラム等を記憶している部分には常時ONして
いる電源系統から、その他の部分には稼動時のみONでき
る電源系統からそれぞれ電源を供給してもらうという方
法がとられていた。しかし、この為に電源回路部の構成
が複雑になり、装置全体のコスト高を招いていた。

特に近年、画像を取り扱う為の画像処理装置では全体
の規模が小きい割には大容量のメモリを有しているの
で、全体としてメモリに消費される電力の割合が大きい
ものが多い。この様な装置に於ては、電源を２系統とす
るとスペースの点で困難であるか、又は電源コスト比重
の大きなものになってしまうという欠点がある。

又、メモリ制御回路によってメモリを高速動作させて
データを転送する場合、メモリ素子の駆動を高速に行な
う必要があるがそれに伴って各駆動波形のタイミング条
件が厳しくなる。特に、データーバスの制御に関して
は、タイミングの余裕がなくなりエラーを発生しやすく
なる。

又、従来のメモリ制御装置では、アドレスをカウント
するアドレスカウンタと該アドレスカウンタのリセツト
手段と、前記アドレスカウンタのアドレスを読み出す手
段を備えているだけであった。この様な方式の回路で
は、例えば画像情報などの多量のデータを一時的に格納
する一方で、データ読み出しを行う様な使用の場合にデ
ータの破壊を防ぐ為にはアドレスカウンタ内のアドレス
を中央処理装置（以下CPUと略す）が常に監視しなが
ら、メモリがフル状態になった時にアドレスカウンタを
リセツトするか、書き込みを停止するかしかなかった。

又、未処理の画像データが格納されたメモリ領域を侵
害せずに上記の様な処理を行う場合にもCPUの監視が必
要となり、結局はCPUの仕事量を増やすことになる。こ
の為、CPUが他の本来の処理を高速に行う事できなくな
る欠点があった。

〔目的〕

本発明目的は、上述した従来例の欠点を除去するとと
もに、画像データのメモリへの書き込み、読み出しを効
率的に行う事が出来、画像データの処理を高速に行うこ
とが出来る画像データ通信装置を提供することにある。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明す
る。

第１図は本実施例のメモリ制御装置６を画像データの
伝送を高速で行うことができ、主にデジタル回線に接続
されるG4規格のフアクシミリ装置に用いた場合のシステ
ム構成を示した図である。第１図において、１はリーダ
２、プリンタ３を制御し、データ通信の制御を行う為の
コントローラである。コントローラ１は、ランレングス
コード化及び復号化を行うランレングスコーデイツク部
５、メモリ制御装置６、モデイフアイドモデイフアイド
ハフマン符号化・復号化（二次元符号化・復号化）を行
うMMR部７、データの通信制御を行う通信制御部（CCU）
８、及び上述した各部の制御を行うメイン制御部４より
構成されている。

上記構成におけるフアクシミリシステムの各部の動作
をデータの流れに基づいて説明する。

まずデータ送信の場合について説明する。

メイン制御部４はリーダ２、ランレングスコーデイツ
ク部５に読み取り開始を示す開始信号を出力する。リー
ダ２は前記開始信号に基づいて画像の読み取りを行い、
リーダ２によって読み取られた画像データはリーダ２よ
りラングスコーデイツク部５に送られランレングスコー
ド化される。ランレングスコーデイツク部５は画像デー
タを入力するとメモリ制御装置６に画像データの書き込
み要求信号を送出する。そしてランレングスコーデイツ
ク部５はメモリ制御装置６より書き込み要求確認信号を
受け取るとメモリ制御装置６にランレングスコード化し
た画像データを送出する。メモリ制御装置６は前記画像
データの書き込み要求信号を確認するとアドレスを設定
しながら画像データを１コードずつ記憶する。なおラン
レングスコーデイツク部５が前記書き込み要求信号を出
力した時メモリ制御装置６が他の動作中の場合には、リ
ーダ２による画像の読み取り、及びランレングスコーテ
イツク部５によるランレングスコード化は待機されるこ
とになる。こうして１枚分の画像データの記憶が終了す
るとランレングスコーデイツク部５よりメイン制御部４
に終了信号が出力される。次にメイン制御部４はメモリ
制御装置６に画像データの読み出し要求信号を出力す
る。メモリ制御装置６は前記読み出し要求信号を確認す
ると画像データを読み出し、メイン制御部４に送出して
メイン制御部４からMMR部７に送出する。MMR部７によっ
て画像データを符号化する。なおランレングスコード化
された画像データは１ライン分のデータの終了を示すエ
ンドライン符号と１ページ分のデータの終了を示すエン
ドページ符号がランレングスコーデイツク部５によって
付加されており、MMR部７は前記エンドライン符号とエ
ンドページ符号をもとにMMR符号化を行う。そしてMMR符
号化された画像データはMMR部７からCCU8に送られ画像
伝送される。

次に受信の場合について説明する。

回線より受信した画像データはCCU8からMMR部７に送
られ、MMR部７においてランレングスコードに復号化さ
れる。MMR部７で復号化された画像データはメイン制御
部４によってメモリ制御装置６に書き込まれるがこの時
メイン制御部４からメモリ制御装置６に書き込み要求信
号を出力される。メモリ制御装置６は前記書き込み要求
信号を確認すると画像データの書き込みを行う。メイン
制御部４はアドレスを設定しながら画像データを送出し
て、メモリ制御装置は１コードのデータづつメモリに書
き込んでいく。この時画像データにエンドライン符号、
エンドページ符号がつけられているのは無論である。メ
モリ制御装置６への書き込みが終了するとメイン制御部
４はランレングスコーデイツク５とプリンタ３とメモリ
制御装置６に開始信号を出力する。メモリ制御装置６は
メイン制御部４からの読み出し要求信号を確認すると画
像データを読み出してランレングスコーデイツク５に出
力し、ランレングスコーデイツク５は画像データをドツ
トデータに復号化してプリンタ３に出力する。このよう
にして画像データの受信記録が行われる。

第２図は第１図で示したフアクシミリシステムのメモ
リ制御装置６の周辺部を詳細に示した図である。

第２図において４−1,4−2,4−３はそれぞれメイン制
御部４を構成しているCPU,ROM/RAM,CGROM（キヤラクタ
ジエネレータ−ROM）である。

５−１はランレングスコードの出願を行うランレング
スデコーダ、５−２はランレングスコード化する為のラ
ンレングスエンコーダである。

９はランレングスデコーダ５−1,ランレングスエンコ
ーダ５−２のコマンド用ポートである。10はVBUS（第１
図データバス）とメインBUSを接続する為の双方向バス
ドライバ、CG−MMR用ポートである。

11はメモリ制御装置６にCPU4−１によって画像データ
を書き込む場合のアドレスデータをメモリ制御装置６に
入力される為のアドレスカウンタ用ポートである。

第２図のVBUSにはメモリ制御装置６とランレングスコ
ーデイツク５、の他に不図示のプリンタ３、リーダ２が
接続されている。

又、メインバスにはCPU4−1,ROM/RAM4−2,CGROM4−3,
MMR7の他に不図示のCCU8が接続されている。

メモリ制御装置６の画像データをメインバス上に読み
出す場合には、VBUSから双方向バスドライバ、CGMMR用
ポート10を介してメインバス上にデータが送られる。

ここでメモリ制御装置６について説明する。

メモリ制御装置６は異なる２種類の速度でアクセスで
きる様に構成されている。これはランレングスコーデイ
ツク５より送られてくるデータ速度は非常に高速であ
り、CPU4−１からのアクセスはあまり速度が速くない為
である。

メモリ制御装置６はランレングスコーデイツク５側と
CPU4−１側からアクセスすることができる。なおアクセ
ス要求にはリード要求とライト要求があり、これらのリ
ード要求、ライト要求に基づいてＤ−RAMへのデータの
書き込み、又は読み出しを行う。

又、Ｄ−RAMはメモリに記憶されたデータの保存を行
う為にリフレツシユ動作が必要であるが、その為にリフ
レツシユ回路が設けられており、定期的にリフレツシユ
要求が行われる。

本実施例のメモリ制御装置６では行う動作は１つであ
り、この為にリード要求、ライト要求、リフレツシユ要
求に対して優先順位決定回路が設けてある。

又、ランレングスコーデイツク５より送られてくるデ
ータを高速でメモリに格納してゆく為にメモリ制御装置
６は後述する様に高速でしかも確実にメモリへのデータ
の読み出し、書き込みが行える様に構成されている。

又、メモリ制御装置６はメモリ制御装置６自身で順次
アドレスを決定しランレングスコーデイツク５からのデ
ータをメモリに書き込む為の回路構成を持っている。

まずメモリ制御装置６の優先順位決定回路の構成につ
いて説明する。

第４図は本実施例の優先順位決定回路の概念図であ
る。図中、１つのリソース５′（資源）を複数のリクエ
スタ１′,2′,3′（アクセス手段）が共有していて、そ
のアクセス競合を優先順位決定手段４′が順位保持手段
６′内の優先順位に従って解決する。

優先順位決定手段６′は更にアクセス競合の度合を見
図らって、適宜順位変更手段７′に順位を変更させる。
順位を変更する判断の度合は例えば最下位の優先順位の
リクエスタ３′のアクセスが１度持たされた２度目も待
たされそうな場合にその順位を一時的に最上位に上げる
というものである。

本実施例の優先順位決定回路は上述した第４図の概念
図に基づくものである。

第５図はメモリ制御装置６の優先順位決定回路の構成
を示した図である。

第５図中、XTAL107,タイミングジエネレータ108,リフ
レツシユカウンタ110,FF111,メモリ回路113について第
３図の従来例と同じである。本例では、要求の優先順位
がWRRQ,RDRQ,REFRQの順であり、通常はREFRQは最下位に
位置する。その為にWRRQやRDRQはREFRQに待たされるこ
となく受けつけられその処理が行われる。従って、デー
タ処理の速度が速くなる。

しかし、WRRQやRDRQ等の上位の要求が連続して発生し
た場合にはREFRQが待たされ続けることになる。そこ
で、１度リフレツシユ要求が待たされて次のリフレツシ
ユッタイムに達してリフレツシユカウンタ110より再度
出力が発せられた時は、ゲート212により強制リフレツ
シユ要求信号REFOV/（以下、信号名の末尾に“/"が或る
時はその信号は負論理を示す）が出力される。REFOV/は
FF201及び202のCLR/端子に入力されるので、WRRQ,RDRQ
はラツチされず、それらの要求は受けつけられないこと
になる。この間、FF203はREFRQをラツチしたままである
のでリフレツシユ要求（即ちREFEX）が最優先で処理さ
れる。

ゲート213の目的は以下の理由によりある。即ち、通
常DRAM素子の中には一定単位時間内に所定の回数のリフ
レツシユを必要とするタイプの素子もある。従って、こ
のようなDRAMの場合には平均のリフレツシユ回数を減ら
す事は出来ないから、強制リフレツシユによるリフレツ
シユが終了しても、REFCLRによってFF111をリセツトさ
せないで平均規定回数のリフレツシユを確保する所にあ
る。

第６図は上記の説明をタイミングチヤート化したもの
である。図中、３回のリフレツシユタイムが発生してい
るが、最初のリフレツシユタイムは他に競合する要求が
なかったので正常にリフレツシユを終了している状態を
示している。２度目のリフレツシユタイムには他に競合
する要求があった為にFF203がセツトしてもREFEXを“1"
とできない。従って、FF111もセツトしたままで次のリ
フレツシユタイムを迎える事となる。次のリフレツシユ
タイムにはゲート212によりREFOV/が“0"となるので、
例え競合があってもFF201,FF202をクリアしてしまうの
で強制リフレツシユとなり、メモリ回路113はリフレツ
シユされる。前述したように、この強制リフレツシユに
よって発生するREFCLRによってはゲート213の為にFF111
はリセツトされないので、次のRQSPLによってFF203は再
びセツトされる。従って、次のメモリサイクルで通常の
優先順位に従って他に競合がなければリフレツシユを行
う事が出来、結果的に平均リフレツシユ回路は確保され
る。

以上説明したように上記優先順位決定回路によれば、
リフレツシユ以外のアクセス要求を優先的に行わせるこ
とと、更にはデータ処理に直接関係はないが必要なリフ
レツシユ動作を確保することの両立が簡単な回路で達成
でき、ひいてはシステム全体のスピードアツプを行うこ
とが可能である。特に、フアクシミリに於ける冗長度を
抑圧した信号を記憶する場合には冗長度抑圧処理からは
不等間隔で信号の書き込み、読み出し要求が発せられる
為、この様な要求に対してはリフレツシユ以外のアクセ
ス要求を優先的に行わせることにより効率の良いスピー
ドアツプをが図れる。

又、上記のようにメモリに限らず、資源が他のフアイ
ル装置若しくはバスラインのような場合にも、下位の優
先順位のリクエスタの順位を一時的に上げる事によりシ
ステムの効率的な運用が計れる。

次にメモリ制御装置６のVBUSからのデータの書き込
み、又はVBUSへのデータの読み出しのタイミングの回路
構成について説明する。

第７図はメモリ制御装置６のVBUSからのデータの格納
及びVBUSへのデータの読み出しを行う時のタイミングを
とる為の回路構成を示した図である。

図中、タイミングジエネレータ108はメモリ駆動、ラ
ツチ駆動及びデータバス制御に必要な基本タイミング信
号を発生させる部分である。まずタイミングジエネレー
タ108よりRQSPLなる要求サンプリング信号が発生され、
書き込み要求（WRRQ）、読み出し要求（RDRQ）及びリフ
レツシユ要求（REFRQ）は要求サンプリング回路301にラ
ツチする。209′はこれらの要求の優先度を判定し、実
際のメモリ実行要求であるWREX,RDEX,REFEXのいずれか
を出力する。タイミングジエネレータ108はこれらの信
号に従って、メモリ駆動信号（例えばRAS,CAS,WE等）を
発生し、メモリ回路113内のメモリ素子に書き込み動
作、読み出し動作、又はリフレツシユ動作を行わせる。
本実施例の特徴はこの時書き込み又は読み出し動作をメ
モリ回路113と、書き込み（WR）用ラツチ305又は読み出
し（RD）用ラツチ306との間で行うと同時に、データバ
スからWR用ラツチ305へのラツチ動作又はRD用ラツチ306
からデータバスへの読み出し動作が行われる所にある。

以下、具体的に説明する。今、WREXによって書き込み
動作が指定されている場合には、タイミングジエネレー
タ108より発生される信号はBUSはゲート310によって信
号WBUSのみ有効となる。信号WBUSによってバスドライバ
313がエネーブルされ、データバスから書き込みデータ
が取り込まれる。この後、タイミングジエネレータ108
より発生される信号STBは、ゲート312により信号WSTBの
みが有効となるが、この信号WSTBにより先の書き込みデ
ータがWR用ラツチ305にラツチされる。この間に先述の
メモリ回路113はWR用ラツチ305からの書き込み動作を同
時に行っている。

ソフト的に行う場合、書き込みの場合であればWR用ラ
ツチ105にデータがラツチされたかどうかを示すプラグ
レジスタが必要であって、このフラグレジスタを監視し
てメモリ制御回路はWR用ラツチ305への新たなデータの
ラツチ又はメモリ回路113へのデータの書き込みが行わ
れていた。本実施例ではWR用ラツチ305からメモリ回路1
13への書き込みと次の新たなデータのWR用ラツチ305へ
のラツチが一連のシーケンスで行われる為にプラグなど
は必要なく回路も簡単になるという特徴を有する。

読み出し動作についても同様であり、RDEXにて読み出
し動作が指定されている間は、ゲート309及び311によっ
て信号RBUSと信号RSTBが有効になりデータバスへ前回の
読み出しデータを載させると共に、この間にメモリ駆動
信号によってメモリ回路113が読み出し動作を開始され
ていて、信号RSTBによってこの読み出しデータがRD用ラ
ツチ306にラツチされる。

第８図は実施例の書き込み時のタイミングチヤートで
ある。信号WBUSによってバスドライバ313がエネーブル
されてWR用ラツチ305の入力にデータバス上のデータが
載ると、続けてメモリ駆動信号によってWR用ラツチ305
にラツチされている前回のデータがメモリ回路113に書
き込まれる。又、信号WSTBによって次の書き込み用デー
タがラツチされる。こうして１回のメモリアクセスでデ
ータのラツチとメモリへの書き込み動作が略同時に続け
て行われる。

以上のように、上記構成によればメモリ素子とデータ
バスの間にラツチ回路を設けても、メモリ素子駆動のシ
ーケンスとラツチ回路及びデータバスの制御シーケンス
を同一のメモリアクセス要求にて始動させることによ
り、ラツチ回路に於けるデータの授受確認動作を行う必
要性が無くなり、簡単な回路構成にてメモリの高速動作
とデータバスのタイミングの余裕を持たせることが可能
となる。

次にＤ−RAMのメモリアクセス可能な領域をダイナミ
ツクに構成していく為のメモリ制御装置６の回路構成に
ついて説明する。

第９図はメモリ回路113及びそのメモリのアクセス可
能な領域をダイナミツクに構成する為の回路図である。
図中、ライトアドレスカウンタ401はデータ書き込み時
にメモリ回路113内に指定番地にVBUS（データバス）D₀
〜D₇上の情報を格納する為にアドレスをカウントするカ
ウンタである。又、リードアドレスカウンタ402はデー
タ読み出し時にメモリ回路113の指定アドレスからデー
タを読み出す為のアドレスをカウントするカウンタであ
る。

なおVBUS（データバス）のデータは双方向バスドライ
バ10を介してメインバスに送られ、又、逆にメインバス
上のデータを双方向バスドライバ10を介してVBUS上に送
られたりする。メイン制御部４又はランレングスコーデ
イツク５（第２図参照）からは書き込み信号（以下WRと
略す）、読み出し信号（以下RDと略す）、チツプセレク
ト信号（CS₀〜CS₇）が出力される。このWR,RD,CS₀〜CS₇
の信号に基づいてメモリへのデータの格納及び読み出し
が行われ、次に第９図の個々の要素の動作について説明
する。

スタートアドレスラツチ403にアドレス値をラツチす
る条件は （ゲート404）＝WR＊（CS₀＋CS₁） となる。

ジヤンプアドレスラツチ410にアドレス値をラツチす
る条件は （ゲート120）＝WR＊CS₂ となる。スタートアドレスラツチ403にラツチされた値
をライトアドレスカウンタ401にロードする条件は （ゲート406）＝WR＊CS₀ ＋（FF111）＊（Ａ＝B121） である。第１の条件は領域の最初の設定時である。な
お、最初の領域設定はメイン制御部４により双方向バス
ドライバ10を介して行われる。第２の条件は、フリツプ
フロツプ（以下FFと略す）411がセツトされていてライ
トアドレスカウンタ401がジヤンプアドレスラツチ410の
内容と同じ値になるまでカウントアツプした時にライト
アドレスコンパレータ414の出力Ａ＝B121が“1"となっ
た時である。

次に、スタートアドレスラツチ403にラツチされた値
をリードアドレスカウンタ402にロードする条件は （ゲート407）＝WR＊CS₀ ＋（FF411）＊（Ａ＝B122） である。第１の条件は領域の最初の設定時である。第２
の条件は読み出し時にリードアドレスカウンタ402がカ
ウントアツプしてジヤンプアドレスラツチ410と等しく
なって、かつFF411がセツトしている時である。

ライトアドレスカウンタ401、リードアドレスカウン
タ402に新たなアドレス値を再ロードする事を制御するF
F411のセツト条件は （FF411←１）＝（WR＊CS₃）＊D₀ である。即ち、メイン制御部はデータバスの一部である
D₀の値を制御する事により、ライトアドレスカウンタ40
1及びリードアドレスカウンタ402が再ロード、つまり書
き込み又は読み出しのスタートアドレスが再設定された
事を制御出来るのである。

メモリ回路113に対する実際のメモリサイクルの開始
はデータリード信号、データライト信号により行われ、
書き込みの場合は （データライト信号）＝WR＊CS₄ がセレクタ408でライトアドレスカウンタ401の出力をセ
レクトしてメモリサイクルを開始すると共に、ライトア
ドレスカウンタ401を１カウントアツプする。

又、データリード信号は （データリード信号）＝RD＊CS₄ である。

第10図は、上記カウンタやラツチ、FFにプリセツトす
る為のタイミングチヤートの一例である。勿論、プリセ
ツトのタイミングつまりCS₀〜CS₃を出すタイミングは第
10図のタイミングに限定されるものではない。

第11図は書き込み時のタイミングチヤートである。先
ず、メイン制御部４はWRを“1"にしてCS₄に同期して双
方向バスドライバ10を介してD₀〜D₇にデータをのせる。
前述したようにゲート412によりCS₄とWRとでデータライ
ト信号が生成され、双方向バスドライバ10がエネーブル
されD₀〜D₇はメモリ回路113の書き込み入力となる。
又、データライト信号はセレクタ408にてライトアドレ
スカウンタ401をセレクトしてメモリ回路113にメモリサ
イクルをスタートさせ、データライト信号の立ち下がり
でライトアドレスカウンタ401をカウントアツプする。

メイン制御部４はWRを“1"にしてCS₄を送る度に第11
図のように次々とメモリ回路113にデータを書き込んで
いく。ライトアドレスカウンタ401はカウントアツプし
ていずれジヤンプアドレスラツチ410の値に近づく。第1
2図はライトアドレスカウンタ401がジヤンプアドレスラ
ツチ410に近づき更に等しくなった時に、ライトアドレ
スカウンタ401がスタートアドレスラツチ403の値（“00
00"）に再セツトされる様子を表わしている。この際以
下の２点に注意すべきである。

先ず、第１にFF411のセツト状態により上記の再セツ
トが制御される事である。従つて、FF411がリセツトさ
れていればライトアドレスカウンタ401は第12図の例で
は“0FFF"から“0000"にならずに“1000"となるという
事である。

第２に、第12図の例ではライトアドレスカウンタ401
は“0000"を再セツトされているが、第９図を見てもわ
かるようにスタートアドレスラツチ403はWR＊CS₁によっ
てラツチし直す事が出来るので、別アドレスからスター
ト出来るという事である。

メモリ読み出し時のタイミングチヤートは第12図のメ
モリ書き込みの場合と同様であるので省略するが、上記
２つの留意点に関してもメモリ読み出しについても同様
に言える事である。

第13図（ａ）FF411をセツトしている状態で第９図の
回路図にてライトアドレスカウンタ401又はリードアド
レス402が同じアドレス範囲を順回する様子を示してい
る。この範囲はスタートアドレスラツチ403及びジヤン
プアドレスラツチ410にラツチされているアドレス範囲
である。

第13図（ｂ）はライトアドレスカウンタ401又はリー
ドアドレスカウンタ402の値がジヤンプアドレスラツチ4
10の値に達してしまわないように、WR＊CS₁によってス
タートアドレスラツチ403を再セツトし直した時の様子
を表わしている。このようにすると、再スタートアドレ
スはジヤンプする事になる。尚、更にこの場合でもWR＊
CS₂のタイミングでスタートアドレスラツチ403のみなら
ずジヤンプアドレスラツチ410をも再セツトする事によ
って更に他の領域ヘジヤンプ可能である。このようにす
ると、第13図（ｂ）からもわかるようにアクセス禁止の
領域設定を可能にし、データの保護に有効である。第９
図の実施例では、書き込み用及び読み出し用のスタート
アドレスを同一のスタートアドレスラツチ403で兼用し
ているが、別々に分離して設けることも可能である。ま
た、ジヤンプアドレスラツチ410についても同様であ
る。即ち、例えば第９図の回路に更にリードスタートア
ドレスラツチ及びリードジヤンプアドレスラツチを新た
に設け、既存のスタートアドレスラツチ403及びジヤン
プアドレスラツチ410は書き込み専用（ライトスタート
アドレスラツチ403及びライトジヤンプアドレスラツチ4
10とする）とすると第13図（ｃ）に示された如く、メイ
ン制御部４はメモリへの読み出し／書き込みをオーバー
ラツプさせる事が可能になり、しかも現在読み出し中に
領域は書き込みされる事もなく、の領域で書き込みし
つつの領域で読み出してデータ処理をしの領域での
書き込みが終了すれば、読み出しはの領域終了ととも
にの領域へ移ってで書き込まれたデータをデータ処
理に付する事もできる。

更にライトアドレスカウンタ401とリードアドレスカ
ウンタ402の出力（即ちアドレス値）を読み出すインタ
ーフエース回路を設け、FF411をリセツトしておくこと
により従来と同様にメイン制御部４がアドレス値を監視
しながらの使用をも可能である。

又、上記メモリ領域の再構成に要するメイン制御部４
の負担はわずかであるので従来のアドレス監視から開始
され、CPUは他の処理に集中する事が出来、結果として
全体のスループツトが向上する。

上記説明した実施例及びその変形例のいろいろな機能
は特に画像メモリ等の適用した場合に非常に有効であ
り、これにより自由度のあるメモリ部の構成が可能であ
る。

以上の様にメイン制御装置の負担を軽くし、全体のス
ループツトを向上することができるメモリ制御装置を提
供することが出来る。

次に他の実施例としてＤ−RAM等の記憶装置の消費電
力を低く抑えることをメモリ制御装置について説明す
る。

第14図は他の実施例のメモリ制御回路の構成を示した
図である。

第14図において第３図と同一番号のものについてはあ
えて説明しない。130は制御部（以下CPUという）であっ
て、メモリ回路113内の情報の読み出し／書き込みを指
示するものである。100は本実施例のメモリ制御回路で
あって、優先順位決定回路109、タイミングジエネレー
タ108、クロツクジエネレータ107、ゲート131、リフレ
ツシユカウンタ110より成る。

優先順位決定回路109はメモリ回路113へのアクセス要
求の順位を決定するもので、具体的にはCPU130からの書
き込み要求（以下WRRQと略す）、読み出し要求（以下RD
RQと略す）、及びリフレツシユ要求（以下REFRQと略
す）のいずれかを選択して、書き込み命令信号（WRE
X）、読み出し命令（RDEX）、リフレツシユ命令信号（R
EFEX）のうちいずれか１つを出力する。

タイミングジエネレータ108は優先順位決定回路109の
出力に応じてDRAM駆動信号（RAS,CAS,WE）、並びにリフ
レツシユタイミングの基となりリフレツシユカウンタ11
0のクロツクとなるREFCLK信号を発生する。

リフレツシユカウンタ110はリフレツシユの間隔を計
算し、一定期間毎にリフレツシユ要求REFRQを発生させ
る。

一方、クロツクジェネレータ107はXTAL等の基準クロ
ツク発生源を有し、クロツクを生成してゲート131を介
してタイミングジエネレータ駆動する。ゲート131の一
方の入力はCPU130からくる信号STOPであって、このSTOP
が“1"の時はゲート131はオープンしないのでタイミン
グジエネレータはRAS,CAS,wEなどのタイミングを発生で
きない。またその時はリフレツシユ動作も停止する。メ
モリ回路113のメモリ素子が特にDRAMの場合はリフレツ
シユ動作時に最も電力を消費するので、リフレツシユ動
作の停止は消費電力の低減に役立つ。

メモリ制御回路100とメモリ回路113を搭載したメモリ
ボードが多数１つの装置内にある場合には、CPU130はリ
フレツシユ動作の必要なメモリボートのみ信号STOPを
“1"とすれば、従来のように特に電源を２系統にする事
もなく、そのメモリボードはリフレツシユ動作を行わな
いので全体として著しく消費電力は低下する。この実施
例を第15図、第16図を用いて説明する。

第15図は、メモリ制御回路100とメモリ回路113を搭載
したメモリボード140を４つ設けた場合の図である。第1
6図は、第15図の構成における制御部130の制御動作を示
したフローチヤート図である。ステツプS1において起動
かどうかの判断を行い、メモリ制御装置が起動されると
S2に進む。S2において、メモリを使用するかどうかの判
断を行い、メモリ使用であればS3に進み、STOP0〜３を
解除してS4に進む。又、S2においてメモリ使用でなけれ
ばS4に進む。ステツプS4において記憶処理を行い、S5に
進み、S5においてメモリ０使用中かどうかの判断を行
い、メモリ０使用中であればS7に進み、メモリ使用中で
なければS6に進んでSTOP0を出力しS7に進む。S7,S8,S9,
S10,S11,S12において、メモリ１、メモリ２、メモリ３
についてメモリ０と同様にメモリ使用中かどうかの判断
とメモリ使用中でなければSTOP信号を出力し、メモリ３
まで終了するとS1に再び戻る。

このように、メモリ動作の必要なメモリボードにのみ
メモリタイミングを発生させる事により消費電力を低く
抑える事ができる。

上述の実施例ではメモリ回路113にDRAM素子を使った
場合について説明したが、DRAM素子の代りにリフレツシ
ユ動作の要らないスタテイツクRAM（SRAM）であっても
消費電力低下に効果がある。実際のメモリの読み出し／
書き込みが行われなくても、クロツクが供給されていれ
ばSRAMでも消費電力は増えるからである。上述の実施例
の他に以下するものを提案する。即ち、第１図の実施例
ではクロツクの供給を停止させたが、リフレツシユカウ
ンタ110を停止させる方法、又はメモリ駆動信号（RAS,C
AS,WE）そのものをゲート回路によって停止させる方法
によってもメモリ駆動信号を停止させる事となり同様の
効果が得られる。

以上説明した様に、特殊な電源回路を用いることなく
簡単な構成にて、待機中のメモリ回路の消費電力を著し
く低減することが可能である。

以上説明した様に本実施例では画像データの通信を行
うフアクシミリシステムにメモリ制御装置を用いた例を
示したが、本実施例のメモリ制御装置はフアクシミリシ
ステムに限らず、データの格納及び読み出しを行う装置
にはすべて用いることが出来る。

本発明は上述した実施例に限らずクレームに示した範
囲で種々の変形が可能である。

〔効果〕

以上説明した様に、本発明によれば、保持手段に保持
された前記第１制御手段に対する低優先順位のアクセス
要求が所定回数受け付けられない場合、前記低優先順位
のアクセス要求を一時的に高優先順位に変更するので、
メモリへの複数のアクセス要求が一定期間競合した場
合、低優先順位のアクセス要求が全く実行されなくなる
ことを防止でき、これによって、画像データのメモリへ
の書き込みあるいは読み出しを優先させながら他のメモ
リアクセスを実行することが可能となり、画像データの
メモリへの書き込み又は読み出しを効率的に行うことが
でき、画像データの通信処理を高速に行うことが可能と
なる。

【図面の簡単な説明】

第１図はメモリ制御装置を高速の画像データ通信装置に
用いたシステム構成図である。 第２図は第１図におけるメモリ制御回路６の周辺の詳細
図である。 第３図は従来のメモリ制御装置の優先順位決定回路部を
示した図である。 第４図は本実施例における優先順位決定の基本構成を示
した図である。 第５図は本実施例のメモリ制御装置の優先順位決定回路
部を示した図である。 第６図は、第５図の回路動作を示すタイムチヤート図で
ある。 第７図はメモリ制御装置６のデータの書き込み、又は読
み出しタイミングをとる回路構成を示した図である。 第８図は第７図の回路の動作を示すタイムチヤート図で
ある。 第９図はメモリ制御装置６のメモリアクセス領域を構成
する為の回路構成を示した図である。 第10図，第11図，第12図は第９図の回路の動作を示すタ
イムチヤート図である。 第13図（ａ），（ｂ），（ｃ）はライトアドレスカウン
タ401,リードアドレスカウンタ410の動作を示した図で
ある。 第14図は他の実施例である消費電力を少なくする為の回
路構成を示した図である。 第15図は第14図で示した回路構成の応用例を示した図で
ある。 第16図は第15図の動作を示したフローチヤート図であ
る。 １はコントーラ、２はリーダ、３はプリンタ、４はメイ
ン制御部、５はランレングスコーデイツク、６はメモ
リ、７はMMR、８はCCUである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】画像データの通信を行う通信手段と、 画像データを符号化及び復号化する符号化復号化手段
   と、 画像データを記憶するためのメモリと前記メモリを制御
   する第１制御手段と、 前記第１制御手段と前記通信手段の間の画像データの送
   受を制御する第２制御手段と、 前記符号化復号化手段又は前記第２制御手段から前記第
   １制御手段に対する前記メモリへの複数種類のアクセス
   要求の優先順位を保持する保持手段と、 前記保持手段により保持された優先順位に従って、前記
   第１制御手段に対するアクセス競合を調整する調整手段
   と、 前記保持手段に保持された前記第１制御手段に対する低
   優先順位のアクセス要求が所定回数受け付けられない場
   合、前記低優先順位のアクセス要求を一時的に高優先順
   位に変更する変更手段を有することを特徴とする画像デ
   ータ通信装置。