JPS62232260A - 画像デ−タ通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、画像データの通信を行う画像データ通信装置
に関するものである。

〔従来技術〕

従来、この種の装置、例えばファクシミリ装置では、画
像データを記憶する画像メモリを持つ装置がある。

第３図はファクシミリ装置等に用いられる画像メモリで
あるダイナミックＲＡＭにおけるアクセス競合を示した
図である。図中、１０７はＸＴＡＬであり、ＤＩ？ΔＭ
制御回路の基本クロックをタイミングジェネレータ１０
８に供給している。タイミングジェネレータ１０８は周
期的に信号ＲＱＳＰＬを発生しており、このＲＱＳＰＬ
によりリフレッシュ要求（ＲＥＦＲＱ）、書込み要求（
ＷＲＲＱ）、読み出し要求（ＲＤＲＱ）等の論理状態を
夫々フリップフロップ（以下ＦＦと略す）１０１，１０
２，１０３にそれぞれラッチする（以上の動作をリクエ
ストサンプリングと呼ぶ）。第２図の従来例では、優先
順位をＲＥＦＲＱ、ＷＲＲＱ、ＲＤＲＱの順に固定しで
ある。即ち、リフレッシュ要求ＲＥＦＲＱが最」１位で
あり、この要求がリクエストサンプリングされるとゲー
ト１０４によってＷＲＲＱが、またゲー１−１０６及び
ゲート１０５によってＲＤＲＱが無視される。同様にＷ
ＲＲＱが発生しているとＲＤＲＱが無視される。この様
に優先順位決定回路１０９は次に行なうべき処理の決定
を行うものである。

一方、リフレッシュカウンタ１１０はタイミングジェネ
レータ１０８から出力されるＲ　Ｅ　Ｆ　ＣＬ　Ｋにて
カウント動作をしている。ＲＥ　Ｆ　ＣＬ　ＫはＲＱＳ
ＰＬと同じ周期で発生しており、リフレッシュカウンタ
１１０が規定数までカウントアツプする（即ちリフレッ
シュタイム）とＦＦＩＩＩをセットする。即ち、ＦＦＩ
ＩＩの出力がリフレッシュ要求ＲＥＦＲＱである。

第３図の例では、ＲＥＦＲＱが最上位で固定されている
為に、他の要求がどの様な状態にあっても最優先で処理
される事になる。ＦＦｌ０Ｉの出力ＲＥＦＥＸは実際に
リフレッシュを実行させる信号であり、タイミングジェ
ネレータ１０８はＲＥＦＥＸを受けてリフレッシュ処理
をＲＡＳ、ＣＡＳ、ＷＥを変化させる事により行う。以
下、ＲＡＳ、ＣＡＳ、ＷＥを総じてＤＲＡＭ制御信号と
呼ぶ。１１３はＤＲＡＭ素子からなるメモリ回路である
。リフレッシュ処理が終了すると、タイミングジェネレ
ータ１０８はりフレラッシュ要求解除信号ＲＥ　Ｆ　Ｃ
Ｌ　Ｒを発生しＦＦＩＩＩをリセットする。

ＷＲＣＬＲ及びＲＤＣＬＲも同様に、書き込み処理、又
は読み出し処理が実行される毎に発生され、不図示の例
えばＣＰＵに送られ夫々の要求を解除する。

逆に、優先順位上位の要求によってその要求が受は入れ
られず実行処理が行われなかった場合は、当然要求解除
信号も発せられず要求が継続する。

以上が第３図に示す従来例の動作説明である。確かに、
ＤＲＡＭに於いてはリフレッシュは必要不可欠のもので
あり、従ってＲＥＦＲＱを最上位の要求とすることによ
ってリフレッシュを確実に行わせることができる。しか
しながら、リフレッシュはデータ処理そのものには直接
関係が無い。そこで、リフレッシュ要求を他の要求より
下位にしたとすると、リフレッシュ要求の度にリフレッ
シュが待たされる事となり、従来の固定優先順位方式に
は不向きである。

上記不都合は、例えば高速ファクシミリの画像メモリ、
特に情報圧縮された画像情報を記憶する様な場合におい
て、リフレッシュにより高速であるべき画像情報のメモ
リ書き込みが待たされる事が多くなり、その結実装置自
体の処理速度も遅くなり深刻である。

又、従来から、大容量の記憶装置を構成する場合であっ
ても、速度、ランダムアクセスができるという点が主要
な要件である記憶装置の場合はＲＡＭを用いて構成する
のが普通である。この様な大容Ｉの記憶装置の場合、必
然的に消費電力も大きくなる。そこで通常、装置が稼動
していない待機状態時にはメイン電源をＯＦＦにして待
機状態の消費電力を小さくする方法がとられている。

しかしながら、通常のＲＡＭ等の記憶素子は電源断にな
ると特殊な不揮発性ＲＡＭを除いて当然の事ながら記憶
している情報が消えてしまう。そこで電源系統を２通り
にする事により、消滅してしまう事が許されない重要な
データやプログラム等を記憶している部分には常時ＯＮ
Ｌ、ている電源系統から、その他の部分には稼動時のみ
ＯＮできる電源系統からそれぞれ電源を供給してもらう
という方法がとられていた。しかし、この為に電源回路
部の構成が複雑になり、装置全体のコスト高を招いてい
た。

特に近年、画像を取り扱う為の画像処理装置では全体の
規模が小さい割には大容量のメモリを有しているので、
全体としてメモリに消費される電力の割合が大きいもの
が多い。この様な装置に於ては、電源を２系統とすると
スペースの点で困難であるか、又は電源コスト比重の大
きなものになってしまうという欠点が°ある。

又、メモリ制御回路によってメモリを高速動作させてデ
ータを転送する場合、メモリ素子の駆動を高速に行なう
必要があるがそれに伴って各駆動波形のタイミング条件
が厳しくなる。特に、データーバスの制御に関しては、
タイミングの余裕がなくなりエラーを発生しやすくなる
。

又、従来のメモリ制御装置では、アドレスをカウントす
るアドレスカウンタと該アドレスカウンタのリセット手
段と、前記アドレスカウンタのアドレスを読み出す手段
を備えているだけであった。

この様な方式の回路では、例えば画像情報などの多量の
データを一時的に格納する一方で、データ読み出しを行
う様な使用の場合にデータの破壊を防ぐ為にはアドレス
カウンタ内のアドレスを中央処理装置（以下ＣＰＵと略
す）が常に監視しながら、メモリがフル状態になった時
にアドレスカウンタをリセットするか、書き込みを停止
するかしかなかった。

又、未処理の画像データが格納されたメモリ領域を侵害
せずに上記の様な処理を行う場合にもＣＰＵの監視が必
要となり、結局はＣＰＵの仕事量を増やすことになる。

この為、ＣＰＵが他の本来の処理を高速に行う事できな
（なる欠点があった。

〔目的〕

本発明目的は、上述した従来例の欠点を除去するととも
に、画像データのメモリへの書き込み、読み出しを効率
的に行う事が出来、画像データの処理を高速に行うこと
が出来る画像データ通信装置を提供することにある。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本実施例のメモリ制御装置６を画像データの伝
送を高速で行うことができ、主にデジタル回線に接続さ
れるＧ４規格のファクシミリ装置に用いた場合のシステ
ム構成を示した図である。第１図において、ｌはリーダ
２、プリンタ３を制御し、データ通信の制御を行う為の
コントローラである。

コントローラ１は、ランレングスコード化及び復号化を
行うランレングスコープイック部５、メモリ制御装置６
、モディファイドモディファイドハフマン符号化・復号
化（二次元符号化・復号化）を行うＭＭＲ部７、データ
の通信制御を行う通信制御部（ＣＣＵ）８、及び上述し
た各部の制御を行うメイン制御部４より構成されている
。

上記構成におけるファクシミリシステムの各部の動作を
データの流れに基づいて説明する。

まずデータ送信の場合について説明する。

メイン制御部４はリーダ２、ランレングスコープイック
部５に読み取り開始を示す開始信号を出力する。リーダ
２は前記開始信号に基づいて画像の読み取りを行い、リ
ーダ２によって読み取られた画像＃−タはリーダ２より
ラングスコープイック部５に送られランレングスコード
化される。ランレングスコープイック部５は画像データ
を入力するとメモリ制御装置６に画像データの書き込み
要求信号を送出する。

そしてランレングスコープイック部５はメモリ制御装置
６より書き込み要求確認信号を受は取るとメモリ制御装
置６にランレングスコード化した画像データを送出する
。メモリ制御装置６は前記画像データの書き込み要求信
号を確認するとアドレスを設定しながら画像データを１
コードずつ記憶する。なおランレングスコープイック部
５が前記書き込み要求信号を出力した時メモリ制御装置
６が他の動作中の場合には、リーダ２による画像の読み
取り、及びランレングスコープイック部５によるランレ
ングスコード化は待機されることになる。こうして１枚
分の画像データの記憶が終了するとランレングスコープ
イック部５よりメイン制御部４に終了信号が出力される
。次にメイン制御部４はメモリ制御装置６に画像データ
の読み出し要求信号を出力する。メモリ制御装置６は前
記読み出し要求信号を確認すると画像データを読み出し
、メイン制御部４に送出してメイン制御部４からＭＭＲ
部７に送出する。ＭＭＲ部７によって画像データを符号
化する。なおランレングスコード化された画像データは
１ライン分のデータの終了を示すエンドライン符号と１
ペ一ジ分のデータの終了を示すエンドページ符号がラン
レングスコープイック部５によって付加されており、Ｍ
ＭＲ部７は前記エンドライン符号とエンドページ符号を
もとにＭＭＲ符号化を行う。そしてＭＭＲ符号化された
画像データはＭＭＲ部７からＣＣＵ３に送られ画像伝送
される。

次に受信の場合について説明する。

回線より受信した画像データはＣＣＵ３からＭＭＲ部７
に送られ、ＭＭＲ部７においてランレングスコードに復
号化される。ＭＭＲ部７で復号化された画像データはメ
イン制御部４によってメモリ制御装置６に書き込まれる
がこの時メイン制御部４からメモリ制御装置６に書き込
み要求信号が出力される。メモリ制御装置６は前記書き
込み要求信号を確認すると画像データの書き込みを行う
。メイン制御部４はアドレスを設定しながら画像データ
を送出して、メモリ制御装置は１コードのデータづつメ
モリに書き込んでいく。この時画像データにエンドライ
ン符号、エンドページ符号がつけられているのは無論で
ある。メモリ制御装置６への書き込みが終了するとメイ
ン制御部４はランレングスコープイック５とプリンタ３
とメモリ制御装置６に開始信号を出力する。メモリ制御
装置６はメイン制御部４からの読み出し要求信号を確認
すると画像データを読み出してランレングスコープイッ
ク５に出力し、ランレングスコープイック５は画像デー
タをドツトデータに復号化してプリンタ３に出力する。

このようにして画像データの受信記録が行われる。

第２図は第１図で示したファクシミリシステムのメモリ
制御装置６の周辺部を詳細に示した図である。

第２図において４−１．４−２．４−３はそれぞれメイ
ン制御部４を構成しているＣＰＵ、ＲＯＭ／ＲＡＭ。

ＣＧＲＯＭ　（キャラクタジェネレーターＲＯＭ）であ
る。

５−１はランレングスコードの出願を行うランレングス
デコーダ、５−２はランレングスコード化する為のラン
レングスエンコーダである。

９はランレングスデコーダ５−１．ランレングスエンコ
ーダ５−２のコマンド用ボートである。　１０はＶＢＵ
Ｓ　（第１図データバス）と”メインＢＵＳを接続する
為の双方向バスドライバ、ＣＧ−ＭＭＲ用ポートである
。

１１はメモリ制御装置６にＣＰＵ４−１によって画像デ
ータを書き込む場合のアドレスデータをメモリ制御装置
６に入力される為のアドレスカウンタ用ポートである。

第２図のＶＢＵＳにはメモリ制御装置６とランレングス
コープイック５、の他に不図示のプリンタ３、リーダ２
が接続されている。

又、メインバス上はＣＰＵ４−１．ＲＯＭ／ＲＡＭ４−
２．ＣＧＲＯＭ４−３．ＭＭＲ７の他に不図示のＣＣＵ
３が接続されている。

メモリ制御装置６の画像データをメインバス上に読み出
す場合には、ＶＢＵＳから双方向バスドライバ、ＣＧＭ
ＭＲ用ボートｌＯを介してメインバス上にデータが送ら
れる。

ここでメモリ制御装置６について説明する。

メモリ制御装置６は異なる２種類の速度でアクセスでき
る様に構成されている。これはランレングスコープイッ
ク５より送られてくるデータ速度は非常に高速であり、
ＣＰＵ４−１からのアクセスはあまり速度が速（ない為
である。

メモリ制御装置６はランレングスコープイック５側とＣ
ＰＵ４−１側からアクセスすることができる。

なおアクセス要求にはリード要求とライト要求があり、
これらのリード要求、ライト要求に基づいてＤ−ＲＡＭ
へのデータの書き込み、又は読み出しを行う。

又、Ｄ−ＲＡＭはメモリに記憶されたデータの保存を行
う為にリフレッシュ動作が必要であるが、その為にリフ
レッシュ回路が設けられており、定期的にリフレッシュ
要求が行われる。

本実施例のメモリ制御装置６では行う動作は１つであり
、この為にリード要求、ライト要求、リフレッシュ要求
に対して優先順位決定回路が設けである。

又、ランレングスコープイック５より送られてくるデー
タを高速でメモリに格納してゆ（為にメモリ制御装置６
は後述する様に高速でしかも確実にメモリへのデータの
読み出し、書き込みが行える様に構成されている。

又、メモリ制御装置６はメモリ制御装置６自身で順次ア
ドレスを決定しランレングスコープイック５からのデー
タをメモリに書き込む為の回路構成を持っている。

まずメモリ制御装置６の優先順位決定回路の構成につい
て説明する。

第４図は本実施例の優先順位決定回路の概念図である。

図中、１つのリソース５゛（資源）・を複数のりクエス
タｌ　−、ｌ”、３−　（アクセス手段）が共有してい
て、そのアクセス競合を優先順位決定手段４−が順位保
持手段６′内の優先順位に従って解決する。

優先順位決定手段６゛は更にアクセス競合の度合を見図
らって、適宜順位変更手段７′に順位を変更させる。順
位を変更する判断の度合は例えば最下位の優先順位のり
クエスタ３−のアクセスが１度待たされ２度目も待たさ
れそうな場合にその順位を一時的に最上位に上げるとい
うものである。

本実施例の優先順位決定回路は上述した第４図の概念図
に基づくものである。

第５図はメモリ制御装置６の優先順位決定回路の構成を
示した図である。

第５図中、ＸＴＡＬ１０７．タイミングジェネレータ１
０８、リフレッシュカウンタ１１０．ＦＦＩＩＩ、メモ
リ回路１１３について第３図の従来例と同じである。本
例では、要求の優先順位がＷＲＲＱ、ＲＤＲＱ、ＲＥＦ
ＲＱの順であり、通常はＲＥＦＲＱは最下位に位置する
。

その為にＷＲＲＱやＲＤＲＱはＲＥＦＲＱに待たされる
ことなく受けつけられその処理が行われる。従って、デ
ータ処理の速度が速くなる。

しかし、ＷＲＲＱやＲＤＲＱ等の上位の要求が連続して
発生した場合にはＲＥＦＲＱが待たされ続けることにな
る。そこで、１度リフレッシュ要求が待たされて次のリ
フレッシュツタイムに達してリフレッシュカウンタ１１
０より再度出力が発せられた時は、ゲー１−２１２によ
り強制リフレッシュ要求信号ＲＥＦＯＶ／　（以下、信
号名の末尾に“／”が成る時はその信号は負論理を示す
）が出力される。ＲＥＦＯＶ・／はＦＦ２０１及び２０
２のＣＬＲ／端子に入力されるので、ＷＲＲＱ、ＲＤＲ
Ｑはラッチされず、それらの要求は受けつけられないこ
とになる。この間、ＦＦ２０３はＲＥＦＲＱをラッチし
たままであるのでリフレッシュ要求（即ちＲＥＦＥＸ）
が最優先で処理される。

ゲート２１３の目的は以下の理由によりある。即ち、通
常ＤＲＡＭ素子の中には一定単位時間内に所定の回数の
リフレッシュを必要とするタイプの素子もある。従って
、このようなりＩ？ＡＭの場合には平均のリフレッシュ
回数を減らす事は出来ないから、強制リフレッシュによ
るリフレッシュが終了しても、ＲＥＦＣＬＲによってＦ
ＦＩＩＩをリセットさせないで平均規定回数のリフレッ
シュを確保する所にある。

第６図は上記の説明をタイミングチャート化したもので
ある。図中、３回のリフレッシュタイムが発生している
が、最初のリフレッシュタイムは他に競合する要求がな
かったので正常にリフレッシュを終了している状態を示
している。２度目のリフレッシュタイムには池に競合す
る要求があった為にＦＦ２０３がセットしてもＲＥＦＥ
Ｘを“Ｉ”とできない。従って、ＦＦＩＩＩもセットし
たままで次のリフレッシュタイムを迎える事となる。次
のリフレッシュタイムにはゲート２１２によりＲＥＦＯ
Ｖ／が“０″となるので、例え競合があってもＦＦ２０
１．ＦＦ２０２をクリアしてしまうので強制リフレッシ
ュとなり、メモリ回路１１３はリフレッシュされる。前
述したように、この強制リフレッシュによって発生する
ＲＥＦＣＬＲによってはゲート２１３の為にＦＦＩＩＩ
はリセットされないので、次のＲＱＳＰＬによってＦＦ
２０３は再びセットされる。従って、次のメモリサイク
ルで通常の優先順位に従って他に競合がなければリフレ
ッシュを行う事が出来、結果的に平均リフレッシュ回数
は確保される。

以上説明したように上記優先順位決定回路によれば、リ
フレッシュ以外のアクセス要求を優先的に行わせること
と、更にはデータ処理に直接関係はないが必要なリフレ
ッシュ動作を確保することの両立が簡単な回路で達成で
き、ひいてはシステム全体のスピードアップを行うこと
が可能である。

特に、ファクシミリに於ける冗長度を抑圧した信号を記
憶する場合には冗長度抑圧処理からは不等間隔で信号の
書き込み、読み出し要求が発せられる為、この様な要求
に対してはリフレッシュ以外のアクセス要求を優先的に
行わせることにより効率の良いスピードアップをか図れ
る。

又、上記のようにメモリに限らず、資瀬が他のファイル
装匝若しくはパスラインのような場合にも、下位の優先
順位のりクエスタの順位を一時的に上げる事によりシス
テムの効率的な運用が計れる。

次にメモリ制御装置６のＶＢＵＳからのデータの書き込
み、又はＶＤＵＳへのデータの読み出しのりイミノジの
回路構成について説明する。

第７図はメモリ制御装置６のＶＢＵＳからのデータの格
納及びＶＢＵＳへのデータの読み出しを行う時のタイミ
ングをとる為の回路構成を示した図である。

図中、タイミングジェネレータ１０８はメモリ駆動、ラ
ッチ駆動及びデータバス制御に必要な基本タイミング信
号を発生させる部分である。まずタイミングジェネレー
タ１０８よりＲＱＳＰＬなる要求サンプリング信号が発
生され、書き込み要求（ＷＲＲＱ）、読み出し要求（Ｒ
ＤＲＱ）及びリフレッシュ要求（ＲＥＦＲＱ）を要求サ
ンプリング回路３０１にラッチする。２０９゛はこれら
の要求の優先度を判定し、実際のメモリ実行要求である
ＷＲＥＸ。

ＲＤＥＸ、ＲＥＦＥＸのいずれかを出力する。タイミン
グジェネレータ１０８はこれらの信号に従って、メモリ
駆動信号（例えばＲＡＳ、ＣＡＳ、ＷＥ等）を発生し、
メモリ回路１１３内のメモリ素子に書き込み動作、読み
出し動作、又はリフレッシュ動作を行わせる。本実施例
の特徴はこの時書き込み又は読み出し動作をメモリ回路
１１３と、書き込み（ＷＲ）用ラッチ３０５又は読み出
しくＲＤ）用ラッチ３０６との間で行うと同時に、デー
タバスからＷＲ用クラッチ３０５のラッチ動作又はＲＤ
用ラッチ３０６からデータバスへの読み出し動作が行わ
れる所にある。

以下、具体的に説明する。今、ＷＲＥＸによって書き込
み動作が指定されている場合には、タイミングジェネレ
ータ１０Ｂより発生される信号ＢＵＳはゲート３１Ｏに
よって信号ＷＢＵＳのみ有効となる。

信号ＷＢＵＳによってバスドライバ３１３がエネーブル
され、データバスから書き込みデータが取り込まれる。

この後、タイミングジェネレータｌＯ８より発生される
信号ＳＴＢは、ゲート３１２により信号ＷＳＴＢのみが
有効となるが、この信号ＷＳＴＢにより先の書き込みデ
ータがＷＲ用クラッチ３０５ラッチされる。この間に先
述のメモリ回路１１３はＷＲ用クラッチ３０５らの書き
込み動作を同時に行っている。

ソフト的に行う場合、書き込みの場合であればＷＲ用ク
ラッチ１０５データがラッチされたかどうかを示すプラ
グレジスタが必要であって、このフラグレジスタを監視
してメモリ制御回路はＷＲＡＲッチ３０５への新たなデ
ータのラッチ又はメモリ回路１１３へのデータの書き込
みが行われていた。

本実施例ではＷＲ用クラッチ３０５らメモリ回路１１３
への書き込みと次の新たなデータのＷＲ用クラッチ３０
５のラッチが一連のシーケンスで行われる為にプラグな
どは必要な（回路も簡単になるという特徴を有する。

読み出し動作についても同様であり、ＲＤＥＸにて読み
出し動作が指定されている間は、ゲート３０９及び３１
１によって信号ＲＢＵＳと信号Ｒ３ＴＢが有効になりデ
ータバスへ前回の読み出しデータを載せると共に、この
間にメモリ駆動信号によってメモリ回路１１３が読み出
し動作を開始されていて、信号Ｒ３ＴＢによってこの読
み出しデータがＲＤ用ラッチ３０６にラッチされる。

第８図は実施例の書き込み時のタイミングチャートであ
る。信号ＷＢＵＳによってバスドライバ３］３がエネー
ブルされてＷＲ用クラッチ３０５入力にデータバス上の
データが載ると、続けてメモリ駆動信号によってＷＲ用
クラッチ３０５ラッチされている前回のデータがメモリ
回路１１３に書き込まれる。

又、信号ＷＳＴＢによって次の書き込み用データがラッ
チされる。こうして１回のメモリアクセスでデータのラ
ッチとメモリへの書き込み動作が略同時に続けて行われ
る。

以上のように、上記構成によればメモリ素子とデータバ
スの間にラッチ回路を設けても、メモリ素子駆動のシー
ケンスとラッチ回路及びデータバスの制御シーケンスを
同一のメモリアクセス要求にて始動させることにより、
ラッチ回路に於けるデータの授受確認動作を行う必要性
が無くなり、簡単な回路構成にてメモリの高速動作とデ
ータバスのタイミングの余裕を持たせることが可能とな
る。

次にＤ−ＲＡＭのメモリアクセス可能な領域をダイナミ
ックに構成していく為のメモリ制御装置６の回路構成に
ついて説明する。

第９図はメモリ回路１１３及びそのメモリのアクセス可
能な領域をダイナミックに構成する為の回路図である。

図中、ライトアドレスカウンタ４０１はデータ書き込み
時にメモリ回路１１３内の指定番地にＶＢＵＳ　（デー
タバス）Ｄｏ〜Ｄ７上の情報を格納する為にアドレスを
カウントするカウンタである。又、リードアドレスカウ
ンタ４０２はデータ読み出し時にメモリ回路１１３の指
定アドレスからデータを読み出す為のアドレスをカウン
トするカウンタである。

なおＶＢＵＳ　（データバス）のデータは双方向バスド
ライバ１０を介してメインバス上送られ、又、逆にメイ
ンバス上のデータを双方向バスドライバｌＯを介してＶ
ＢＵＳ上に送られたりする。メイン制御部４又はランレ
ングスコープイック５（第２図参照）からは書き込み信
号（以下ＷＲと略す）、読み出し信号（以下ＲＤと略す
）、チップセレクト信号（ＣＳ　ｏ　−ＣＳ　７　）が
出力される。このＷ　Ｒ、ＲＤ　、　ＣＳ　。

〜Ｃ３７の信号に基づいてメモリへのデータの格納及び
読み出しが行われ、次に第９図の個々の要素の動作につ
いて説明する。

スタートアドレスラッチ４０３にアドレス値をラッチす
る条件は （ゲート４０４）＝ＷＲ＊　（Ｃ５ｏ＋Ｃ３＋）となる
。

ジャンプアドレスラッチ４１０にアドレス値をラッチす
る条件は （ゲー　ト　＋２０）　　＝ＷＲ＊Ｃ５２となる。スタ
ートアドレスラッチ４０３にラッチされた値をライトア
ドレスカウンタ４０１にロードする条件は （ゲー　ト　４０６）　　＝　ＷＲ＊　Ｃ９゜＋（ＦＦ
ＩＩＩ）　＊　（Ａ＝８１２１）である。第１の条件は
領域の最初の設定時である。

なお、最初の領域設定はメイン制御部４により双方向バ
スドライバＩＯを介して行われる。第２の条件は、フリ
ップフロップ（以下ＦＦと略す）４１１がセットされて
いてライトアドレスカウンタ４０１がジャンプアドレス
ラッチ４１０の内容と同じ値になるまでカウントアツプ
した時にライトアドレスコンパレータ４１４の出力Ａ＝
Ｂ１２１が“１″　となった時である。

次に、スタートアドレスラッチ４０３にラッチされた値
をリードアドレスカウンタ４０２にロードする条件は （ゲート４０７）＝ＷＲ＊Ｃ５゜ ＋　（ＦＦ４１１）＊　（Ａ＝８１２２）である。第１
の条件は領域の最初の設定時である。

第２の条件は読み出し時にリードアドレスカウンタ４０
２がカウントアツプしてジャンプアドレスラッチ４１０
と等しくなって、かつＦＦ４１１がセットしている時で
ある。

ライトアドレスカウンタ４０１１　リードアドレスカウ
ンタ４０２に新たなアドレス値を再ロードする事を制御
するＦＦ４１１のセット条件は（ＦＦ４１１４−１）　
＝　（ＷＲ＊Ｃ３３）　＊ＤＯである。即ち、メイン制
御部はデータバスの一部であるＤｏの値を制御する事に
より、ライトアドレスカウンタ４０１及びリードアドレ
スカウンタ４０２が再ロード、つまり書き込み又は読み
出しのスタートアドレスが再設定される事を制御出来る
のである。

メモリ回路１１３に対する実際のメモリサイクルの開始
はデータリード信号、データライト信号により行われ、
書き込みの場合は （データライト信号）＝ＷＲ＊Ｃ３４ がセレクタ４０８でライトアドレスカウンタ４０１の出
力をセレクトしてメモリサイクルを開始すると共に、ラ
イトアドレスカウンタ４０１を１カウントアツプする。

又、データリード信号は （データリード信号）　＝　ＲＤ　＊　Ｃ５４である。

第１０図は、上記カウンタやラッチ、ＦＩ’にプリセッ
トする為のタイミングチャートの一例である。

勿論、プリセットのタイミングつまりＣＳ　ｏ　−ＣＳ
　３を出すタイミングは第１０図のタイミングに限定さ
れるものではない。

第１ｆ図は書き込み時のタイミングチャートである。先
ず、メイン制御部４はＷＲを“ｌ”にしてＣ３４に同期
して双方向バスドライバｌＯを介してＤｏ〜Ｄ７にデー
タをのせる。前述したようにゲート４１２によりＣ３４
とＷＲとでデータライト信号が生成され、双方向バスド
ライバＩＯがエネーブルされり。

〜Ｄ７はメモリ回路１１３の書き込み入力となる。又、
データライト信号はセレクタ４０８にてライトアドレス
カウンタ４０１をセレクトしてメモリ回路１１３にメモ
リサイクルをスタートさせ、データライト信号の立ち下
がりでライトアドレスカウンタ４０１をカウントアツプ
する。

メイン制御部４はＷＲを“１”にしてＣＳ４を送る度に
第１１図のように次々とメモリ回路１１３にデータを書
き込んでいく。ライトアドレスカウンタ４０１はカウン
トアツプしていずれジャンプアドレスラッチ４１０の値
に近づ（。第１２図はライトアドレスカウンタ４０１が
ジャンプアドレスラッチ４１０に近づき更に等しくなっ
た時に、ライトアドレスカウンタ４０１がスタートアド
レスラッチ４０３の値（“００００″）に再セットされ
る様子を表わしている。この際以下の２点に注意すべき
である。

先ず、第１にＦＦ４１１のセット状態により上記の再セ
ットが制御される事である。従って、ＦＦ４１１がリセ
ットされていればライトアドレスカウンタ４０１は第１
２図の例では“０ＦＦＦ”から”ｏｏｏｏ’にならずに
“１０００”になるという事である。

第２に、第１２図の例ではライトアドレスカウンタ４０
１は“００００”を再セットされているが、第９図を見
てもわかるようにスタートアドレスラッチ４０３はＷＲ
＊Ｃ５＋によってラッチし直す事が出来るので、別アド
レスからスタート出来るという事である。

メモリ読み出し時のタイミングチャートは第１２図のメ
モリ書き込みの場合と同様であるので省略するが、上記
２つの留意点に関してもメモリ読み出しについても同様
に言える事である。

第１３図（ａ）ＦＦ４１１をセットしている状態で第９
図の回路図にてライトアドレスカウンタ４０１又はリー
ドアドレス４０２が同じアドレス範囲を順回する様子を
示している。この範囲はスタートアドレスラッチ４０３
及びジャンプアドレスラッチ４１０にラッチされている
アドレス範囲である。

第１３図（ｂ）はライトアドレスカウンタ４０１又はリ
ードアドレスカウンタ４０２の値がジャンプアドレスラ
ッチ４１０の値に達してしまわないうちに、Ｗ　Ｒ＊　
ＣＳ　１によってスタートアドレスラッチ４０３を再セ
ットし直した時の様子を表わしている。このようにする
と、再スタートアドレスはジャンプする事になる。尚、
更にこの場合でもＷＲ＊Ｃ３２のタイミングでスタート
アドレスラッチ４０３のみならずジャンプアドレスラッ
チ４１０をも再セットする事によって更に他の領域へジ
ャンプ可能である。このようにすると、第１３図（ｂ）
からもわかるようにアクセス禁止の領域設定を可能にし
、データの保護に有効である。第９図の実施例では、書
き込み用及び読み出し用のスタートアドレスを同一のス
タートアドレスラッチ４０３で兼用しているが、別々に
分離して設けることも可能である。また、ジャンプアド
レスラッチ４１０についても同様である。

即ち、例えば第９図の回路に更にリードスタートアドレ
スラッチ及びリードジャンプアドレスラッチを新たに設
け、既存のスタートアドレスラッチ４０３及びジャンプ
アドレスラッチ４１０は書き込み専用（ライトスタート
アドレスラッチ４０３及びライトジャンプアドレスラッ
チ４１０とする）とすると第１３図（Ｃ）に示された如
く、メイン制御部４はメモリへの読み出し／書き込みを
オーバーラツプさせる事が可能になり、しかも現在読み
出し中に領域は書き込みされる事もなく、■の領域で書
き込みしつつ■の領域で読み出してデータ処理をし■の
領域での書き込みが終了すれば、読み出しは■の領域終
了とともに■の領域へ移って■で書き込まれたデータを
データ処理に付する事もできる。

更にライトアドレスカウンタ４０１とリードアドレスカ
ウンタ４０２の出力（即ちアドレス値）を読み出すイン
ターフェース回路を設け、ＦＦ４１１をリセットしてお
（ことにより従来と同様にメイン制御部４がアドレス値
を監視しながらの使用をも可能である。

又、上記メモリ領域の再構成に要するメイン制御部４の
負担はわずかであるので従来のアドレス監視から開放さ
れ、ＣＰＵは他の処理に集中する事が出来、結果として
全体のスルーブツトが向上する。

上記説明した実施例及びその変形例のいろいろな機能は
特に画像メモリ等の適用した場合に非常に有効であり、
これにより自由度のあるメモリ部の構成が可能である。

以上の様にメイン制御装置の負担を軽くし、全体のスル
ープットを向上することができるメモリ制御装置を提供
することが出来る。

次に他の実施例としてＤ−ＲＡＭ等の記憶装置の消費電
力を低く仰えることをメモリ制御装置について説明する
。

第１４図は他の実施例のメモリ制御回路の構成を示した
図である。

第１４図において第３図と同一番号のものについてはあ
えて説明しない。１３０は制御部（以下ＣＰＵという）
であって、メモリ回路１１３内の情報の読み出し／書き
込みを指示するものであ る。１００は本実施例のメモリ制御回路であって、優先
順位決定回路１０９、タイミングジェネレータ１０８、
クロックジェネレータ１０７、ゲート１３１．リフレッ
シュカウンタ１１０より成る。

優先順位決定回路１０９はメモリ回路１１３へのアクセ
ス要求の順位を決定するもので、具体的にはＣＰＵ１３
０からの書き込み要求（以下ＷＲＲＱと略す）、読み出
し要求（以下ＲＤＲＱと略す）、及びリフレッシュ要求
（以下ＲＥＦＲＱと略す）のいずれかを選択して、書き
込み命令信号（ＷＲＥＸ）、読み出し命令（ＲＤＥＸ）
、リフレッシュ命令信号（ＲＥＦＥＸ）のうちいずれか
１つを出力する。

タイミングジェネレータ１０８は優先順位決定回路１０
９の出力に応じてＤＲＡＭ駆動信号（ＲＡＳ。

ＣＡＳ、ＷＥ）、並びにリフレッシュタイミングの基と
なりリフレッシュカウンタ１１０のクロックとなるＲ　
Ｅ　Ｆ　ＣＬ　Ｋ信号を発生する。

リフレツンユカウンタ１１０はリフレッシュの間隔を計
算し、一定期間毎にリフレッシュ要求ＲＥＦＲＱを発生
させる。

一方、クロックジェネレータ１０７はＸＴＡＬ等の基準
クロック発生源を有し、クロックを生成してゲート１３
１を介してタイミングジェネレータ駆動する。ゲート１
３１の一方の入力はＣＰＵｌ３０からくる信号５ＴＯＰ
であって、この５ＴＯＰがｌ”の時はゲート１３１はオ
ープンしないのでタイミングジェネレータはＲＡＳ、Ｃ
ＡＳ、ｗＥなどのタイミングを発生できない。またその
時はリフレッシュ動作も停止する。メモリ回路１１３の
メモリ素子が特にＤＲＡＭの場合はりフレツスユ動作時
に最も電力を消費するので、リフレッシュ動作の停止は
消費電力の低減に役立つ。

メモリ制御回路１００とメモリ回路１１３を搭載したメ
モリボードが多数１つの装置内にある場合には、ＣＰＵ
１３０はリフレッシュ動作の必要なメモリポートのみ信
号５ＴＯＰをｌ’とすれば、従来のように特に電源を２
系統にする事もなく、そのメモリボードはリフレッシュ
動作を行わないので全体として著しく消費電力は低下す
る。この実施例を第１５図、第１６図を用いて説明する
。

第１５図は、メモリ制御回路ｌＯＯとメモリ回路１１３
を搭載したメモリボード１４０を４つ設けた場合の図で
ある。第１６図は、第１５図の構成における制御部１３
０の制御動作を示したフローチャート図である。ステッ
プＳ１において起動かどうかの判断を行い、メモリ制御
装置が起動されると８２に進む。

Ｓ２におシ）で、メモリを使用するかどうかの判断を行
い、メモリ使用であればＳ３に進み、５ＴＯＰＯ〜３を
解除してＳ４に進む。又、Ｓ２においてメモリ使用でな
ければＳ４に進む。ステップＳ４において記憶処理を行
い、。Ｓ５に進み、Ｓ５においてメモリ０使用中かどう
かの判断を行い、メモリ０使用中であればＳ７に進み、
メモリ使用中でなければＳ６に進んテｓ　”ｒ　ｏ　ｐ
　ｏを出力しＳ７に進む。Ｓ７．Ｓ８．Ｓ９゜ＳＩＯ，
Ｓ１１．Ｓ１２において、メモリ１１メモリ２、メモリ
３についてメモリ０と同様にメモリ使用中かどうかの判
断とメモリ使用中でなければ５ＴＯＰ信号を出力し、メ
モリ３まで終了するとＳｌに再び戻る。

このように、メモリ動作の必要なメモリボードにのみメ
モリタイミングを発生させる事により消費電力を低く抑
える事ができる。

上述の実施例ではメモリ回路１１３にＤＲＡＭ素子を使
った場合について説明したが、ＤＲＡＭ素子の代りにリ
フレッシュ動作の要らないスタテイッりＲＡＭ　（ＳＲ
ＡＭ）であっても消費電力低下に効果がある。実際のメ
モリの読み出し／書き込みが行われなくても、クロック
が供給されていればＳＲＡＭでも消費電力は増えるから
である。上述の実施例の他に以下のものを提案する。即
ち、第１図の実施例ではクロックの供給を停止させたが
、リフレッシュカウンタ１１０を停止させる方法、又は
メモリ駆動信号（ＲＡＳ、ＣＡＳ、ＷＥ）そのものをゲ
ート回路によって停止させる方法によってもメモリ駆動
信号を停止させる事となり同様の効果が得られる。

以上説明した様に、特殊な電源回路を用いることなく簡
単な構成にて、待機中のメモリ回路の消費電力を著しく
低減することが可能である。

以上説明した様に本実施例では画像データの通信を行う
ファクシミリシステムにメモリ制御装置を用いた例を示
したが、本実施例のメモリ制御装置はファクシミリシス
テムに限らず、データの格納及び読み出しを行う装置に
はすべて用いることが出来る。

本発明は上述した実施例に限らずクレームに示した範囲
で種々の変形が可能である。

〔効果〕

以上説明した様に本発明によれば符号化復号化手段或い
は、第２制御手段から画像データを記憶する為の第２制
御手段へのアクセス要求に対して保障手段が速度保障を
行うので、画像データのメモリへの書き込み或いは読み
出しを効率的に行うことが出来、画像データの通信処理
が高速に行える。

【図面の簡単な説明】

第１図はメモリ制御装置を高速の画像データ通信装置に
用いたシステム構成図である。 第２図は第１図におけるメモリ制御回路６の周辺の詳細
図である。 （ゴ 第３図の従来のメモリ制御装置の優先順位決定回路部を
示した図である。 第４図は本実施例における優先順位決定の基本構成を示
した図である。 第５図は本実施例のメモリ制御装置の優先順位決定回路
部を示した図である。 第６図は、第５図の回路動作を示すタイムチャート図で
ある。 第７図はメモリ制御装置６のデータの書き込み、又は読
み出しタイミングをとる回路構成を示した図である。 第８図は第７図の回路の動作を示すタイムチャート図で
ある。 第９図はメモリ制御装置６のメモリアクセス領域を構成
する為の回路構成を示した図である。 第１Ｏ図、第１１図、第１２図は第９図の回路の動作を
示すタイムチャート図である。 第１３図（ａ）、（ｂ）、（ｃ）はライトアドレスカウ
ンタ４０１、リードアドレスカウンタ４１０の動作を示
した図である。 第１４図は他の実施例である消費電力を少な（する為の
回路構成を示した図である。 第１５図は第１４図で示した回路構成の応用例を示した
図である。 第１６図は第１５図の動作を示したフローチャート図で
ある。 １はコントローラ、２はリーダ、３はプリンタ、４はメ
イン制御部、５はランレングスコープイック、６はメモ
リ、７はＭＭＲ，８はＣＣＵである。

Claims (1)

1. 【特許請求の範囲】 画像データの通信を行う通信手段と、 画像データを符号化及び復号化する符号化復号化手段と
   、 画像データを記憶する為のメモリとメモリを制御する第
   １制御手段と、 上記第１制御手段と上記通信手段の間の画像データの送
   受を制御する第２制御手段と、 上記符号化復号化手段或いは上記第２制御手段から上記
   第１制御手段へのアクセス要求に対して速度保障を行う
   保障手段とを有することを特徴とする画像データ通信装
   置。