JPH0991246A - バス制御装置及びその方法 - Google Patents
バス制御装置及びその方法Info
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- JPH0991246A JPH0991246A JP24460295A JP24460295A JPH0991246A JP H0991246 A JPH0991246 A JP H0991246A JP 24460295 A JP24460295 A JP 24460295A JP 24460295 A JP24460295 A JP 24460295A JP H0991246 A JPH0991246 A JP H0991246A
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- Japan
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- bus
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Abstract
(57)【要約】
【課題】ＣＰＵ等によるバスの利用を効率化する。
【解決手段】ＣＰＵ（Ａ）、ＣＰＵ（Ｂ）の各々が共通
バス１６０を介して２つのＩ／Ｏデバイスをアクセス可
能なシステムにおいて、例えば、ＣＰＵ（Ａ）がＩ／Ｏ
デバイス＃０に対するアクセス（ＡＲＥＱ０＿をロウに
する）を要求したとき、制御信号生成回路２０２は、共
通バス１６０が未使用であって、アクセス対象であるＩ
／Ｏデバイス＃０がリカバリ期間中でもない場合に、Ａ
ＥＮＢ＿をロウにしてそのアクセスを許可（１１１と１
６０を接続）する。一方、Ｉ／Ｏデバイス＃０がリカバ
リ期間中の場合には、該Ｉ／Ｏデバイスに対するアクセ
スを許可しない。また、Ｉ／Ｏデバイス＃０がリカバリ
期間中であっても、他のＩ／Ｏデバイス＃１に対するア
クセス要求に対しては、バスが未使用である限りアクセ
スを許可する。
バス１６０を介して２つのＩ／Ｏデバイスをアクセス可
能なシステムにおいて、例えば、ＣＰＵ（Ａ）がＩ／Ｏ
デバイス＃０に対するアクセス（ＡＲＥＱ０＿をロウに
する）を要求したとき、制御信号生成回路２０２は、共
通バス１６０が未使用であって、アクセス対象であるＩ
／Ｏデバイス＃０がリカバリ期間中でもない場合に、Ａ
ＥＮＢ＿をロウにしてそのアクセスを許可（１１１と１
６０を接続）する。一方、Ｉ／Ｏデバイス＃０がリカバ
リ期間中の場合には、該Ｉ／Ｏデバイスに対するアクセ
スを許可しない。また、Ｉ／Ｏデバイス＃０がリカバリ
期間中であっても、他のＩ／Ｏデバイス＃１に対するア
クセス要求に対しては、バスが未使用である限りアクセ
スを許可する。
Description
【０００１】
【発明の属する技術分野】本発明は、バス制御装置及び
その方法に係り、特にバスに接続した複数のデバイスを
アクセスする複数のアクセス媒体の調停を行うバス制御
装置及びその方法に関する。
その方法に係り、特にバスに接続した複数のデバイスを
アクセスする複数のアクセス媒体の調停を行うバス制御
装置及びその方法に関する。
【０００２】
【従来の技術】コンピュータ、通信制御装置、プリンタ
等の装置において、バスを介してデータのやり取りを主
体的に行うＣＰＵやＤＭＡＣ等の複数のアクセス媒体
（以下、単にＣＰＵという）が、複数のＩ／Ｏデバイス
を共通のリソースとして使用可能な構成とすることがあ
る。係る構成においては、各Ｉ／Ｏデバイスは共通のバ
スに接続され、各ＣＰＵからのアクセスは調停回路によ
って調停される。この調停回路は、例えば先着優先等の
所定の優先順位ロジックに基づき、共通バスへのアクセ
ス権を各ＣＰＵに対して与えることにより、各ＣＰＵを
調停している。
等の装置において、バスを介してデータのやり取りを主
体的に行うＣＰＵやＤＭＡＣ等の複数のアクセス媒体
（以下、単にＣＰＵという）が、複数のＩ／Ｏデバイス
を共通のリソースとして使用可能な構成とすることがあ
る。係る構成においては、各Ｉ／Ｏデバイスは共通のバ
スに接続され、各ＣＰＵからのアクセスは調停回路によ
って調停される。この調停回路は、例えば先着優先等の
所定の優先順位ロジックに基づき、共通バスへのアクセ
ス権を各ＣＰＵに対して与えることにより、各ＣＰＵを
調停している。
【０００３】近年、ＬＳＩの製造技術や回路設計技術が
向上により、ＣＰＵの性能は著しく向上してきた。特に
素子技術の進歩により動作周波数が向上し、アーキテク
チャの面ではパイプライン構造の導入などにより演算速
度が向上した。
向上により、ＣＰＵの性能は著しく向上してきた。特に
素子技術の進歩により動作周波数が向上し、アーキテク
チャの面ではパイプライン構造の導入などにより演算速
度が向上した。
【０００４】これにより、ＣＰＵがバスにアクセスする
能力が高まり、Ｉ／Ｏデバイスに対して高速かつ連続的
なアクセスを行うことが可能になった。
能力が高まり、Ｉ／Ｏデバイスに対して高速かつ連続的
なアクセスを行うことが可能になった。
【０００５】
【発明が解決しようとする課題】しかしながら、通信制
御ＩＣや磁気ディスク制御用ＩＣに代表されるＩ／Ｏデ
バイスは、上記のＣＰＵに比肩する機能を有さないもの
も多く、一般的にタイミング上の制約も多い。特に、長
いリカバリ時間（すなわち、デバイスをアクセスする際
に、１つのアクセスの終了後、次のアクセスを開始する
までに待たなければならない時間）を必要とするＩ／Ｏ
デバイスを使用する場合、そのＩ／Ｏデバイスによって
システム全体の処理能力を低下させることになる。
御ＩＣや磁気ディスク制御用ＩＣに代表されるＩ／Ｏデ
バイスは、上記のＣＰＵに比肩する機能を有さないもの
も多く、一般的にタイミング上の制約も多い。特に、長
いリカバリ時間（すなわち、デバイスをアクセスする際
に、１つのアクセスの終了後、次のアクセスを開始する
までに待たなければならない時間）を必要とするＩ／Ｏ
デバイスを使用する場合、そのＩ／Ｏデバイスによって
システム全体の処理能力を低下させることになる。
【０００６】すなわち、高速のＣＰＵが連続して上記の
ような長いリカバリ時間を必要とするＩ／Ｏデバイスを
アクセスする場合、２回目以降のアクセスを開始するま
でに、必要なリカバリ時間を確保しなければならい。そ
こで、従来は、このリカバリ時間は、上記のＩ／Ｏデバ
イスをアクセスしたＣＰＵがバスを利用しているものと
して扱い、他のＣＰＵに対してバスを開放しないため、
本来バスを利用しているＣＰＵが存在しないにも拘わら
ず、全てのＣＰＵがウエイト状態になるためバスの使用
効率が悪く、システム全体の処理能力の向上を妨げてい
た。
ような長いリカバリ時間を必要とするＩ／Ｏデバイスを
アクセスする場合、２回目以降のアクセスを開始するま
でに、必要なリカバリ時間を確保しなければならい。そ
こで、従来は、このリカバリ時間は、上記のＩ／Ｏデバ
イスをアクセスしたＣＰＵがバスを利用しているものと
して扱い、他のＣＰＵに対してバスを開放しないため、
本来バスを利用しているＣＰＵが存在しないにも拘わら
ず、全てのＣＰＵがウエイト状態になるためバスの使用
効率が悪く、システム全体の処理能力の向上を妨げてい
た。
【０００７】図４は、従来例における調停回路の動作を
示すタイミングチャートである。このタイミングチャー
トは、ＣＰＵ（Ａ）及びＣＰＵ（Ｂ）の２つのＣＰＵを
備えた装置の例である。ＡＲＥＱ＿は、ＣＰＵ（Ａ）が
所定のＩ／Ｏデバイスをアクセスする時にアクティブに
なるアクセス要求信号、ＡＥＮＢ＿は、ＣＰＵ（Ａ）に
バスの使用を許可するイネーブル信号である。また、Ｂ
ＲＥＱ＿は、ＣＰＵ（Ｂ）が所定のＩ／Ｏデバイスをア
クセスする時にアクティブになるアクセス要求信号、Ｂ
ＥＮＢ＿は、ＣＰＵ（Ｂ）にバスの使用を許可するイネ
ーブル信号である。また、図中のバス利用権は、いずれ
のＣＰＵがバスの利用権を有しているかを示している。
示すタイミングチャートである。このタイミングチャー
トは、ＣＰＵ（Ａ）及びＣＰＵ（Ｂ）の２つのＣＰＵを
備えた装置の例である。ＡＲＥＱ＿は、ＣＰＵ（Ａ）が
所定のＩ／Ｏデバイスをアクセスする時にアクティブに
なるアクセス要求信号、ＡＥＮＢ＿は、ＣＰＵ（Ａ）に
バスの使用を許可するイネーブル信号である。また、Ｂ
ＲＥＱ＿は、ＣＰＵ（Ｂ）が所定のＩ／Ｏデバイスをア
クセスする時にアクティブになるアクセス要求信号、Ｂ
ＥＮＢ＿は、ＣＰＵ（Ｂ）にバスの使用を許可するイネ
ーブル信号である。また、図中のバス利用権は、いずれ
のＣＰＵがバスの利用権を有しているかを示している。
【０００８】図示の如く、ＣＰＵ(Ａ）は、期間Ｔ１に
おいてＩ／Ｏデバイスにアクセスし、Ｉ／Ｏデバイスが
要求するリカバリ期間（期間Ｔ２）が経過する前に、再
びそのＩ／Ｏデバイスに対してアクセスを要求してい
る。このとき、調停回路は、実際にＩ／Ｏデバイスに対
してアクセスしていない期間Ｔ２においても、バスの利
用権をＣＰＵ（Ａ）に対して与えているため、この期間
Ｔ２において、実際にはバスが利用されていないにも拘
わらず、ＣＰＵ（Ｂ）はバスを利用することができな
い。ＣＰＵ（Ｂ）は、期間Ｔ２を経過後、ＣＰＵ（Ａ）
がＩ／Ｏデバイスのアクセスを終えるまで、如何なるＩ
／Ｏデバイスに対してもアクセスすることができない。
おいてＩ／Ｏデバイスにアクセスし、Ｉ／Ｏデバイスが
要求するリカバリ期間（期間Ｔ２）が経過する前に、再
びそのＩ／Ｏデバイスに対してアクセスを要求してい
る。このとき、調停回路は、実際にＩ／Ｏデバイスに対
してアクセスしていない期間Ｔ２においても、バスの利
用権をＣＰＵ（Ａ）に対して与えているため、この期間
Ｔ２において、実際にはバスが利用されていないにも拘
わらず、ＣＰＵ（Ｂ）はバスを利用することができな
い。ＣＰＵ（Ｂ）は、期間Ｔ２を経過後、ＣＰＵ（Ａ）
がＩ／Ｏデバイスのアクセスを終えるまで、如何なるＩ
／Ｏデバイスに対してもアクセスすることができない。
【０００９】本発明は、上記問題点に鑑みてなされたも
のであり、バスの利用を効率化することを目的とする。
のであり、バスの利用を効率化することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係るバス制御装置は、バスに接続した複数
のデバイスをアクセスする複数のアクセス媒体の調停を
行うバス制御装置であって、前記アクセス媒体からのア
クセス要求を検知するアクセス要求検知手段と、前記バ
スが使用されているか否かを判定するバス状態判定手段
と、アクセス要求に係るデバイスに対するアクセスの可
否を判定するデバイス状態判定手段と、前記バスが未使
用であり、アクセス要求に係るデバイスをアクセス可能
な場合に、該デバイスに対するアクセスを許可するアク
セス許可手段とを備えることを特徴とし、アクセス要求
があった場合に、バスが未使用であり、アクセスの対象
となるデバイスへのアクセスが禁止されていない場合に
は該アクセスを許可するため、あるデバイスに対するア
クセスが禁止されている場合に、一律に全てのデバイス
に対するアクセスを禁止することがななく、バスの利用
を効率化することができる。
め、本発明に係るバス制御装置は、バスに接続した複数
のデバイスをアクセスする複数のアクセス媒体の調停を
行うバス制御装置であって、前記アクセス媒体からのア
クセス要求を検知するアクセス要求検知手段と、前記バ
スが使用されているか否かを判定するバス状態判定手段
と、アクセス要求に係るデバイスに対するアクセスの可
否を判定するデバイス状態判定手段と、前記バスが未使
用であり、アクセス要求に係るデバイスをアクセス可能
な場合に、該デバイスに対するアクセスを許可するアク
セス許可手段とを備えることを特徴とし、アクセス要求
があった場合に、バスが未使用であり、アクセスの対象
となるデバイスへのアクセスが禁止されていない場合に
は該アクセスを許可するため、あるデバイスに対するア
クセスが禁止されている場合に、一律に全てのデバイス
に対するアクセスを禁止することがななく、バスの利用
を効率化することができる。
【００１１】本発明の好適な実施態様に従えば、例え
ば、前記デバイス状態判定手段は、アクセス要求に係る
デバイスがリカバリ期間中である場合に、該デバイスを
アクセス不能であると判定し、リカバリ期間中のデバイ
スが存在する場合のバスの利用を効率化することができ
る。
ば、前記デバイス状態判定手段は、アクセス要求に係る
デバイスがリカバリ期間中である場合に、該デバイスを
アクセス不能であると判定し、リカバリ期間中のデバイ
スが存在する場合のバスの利用を効率化することができ
る。
【００１２】また、例えば、前記デバイス状態判定手段
は、前記リカバリ期間を確保するための所定の時間を計
時する計時手段を有することが望ましい。
は、前記リカバリ期間を確保するための所定の時間を計
時する計時手段を有することが望ましい。
【００１３】また、前記アクセス許可手段は、前記バス
が未使用であり、複数の前記アクセス媒体からのアクセ
ス要求が競合した場合に、アクセス要求に係る複数のデ
バイスのうちアクセスが禁止されていないデバイスに対
するアクセスを優先的に許可することにより、アクセス
が競合した場合のバスの利用を効率化することができ
る。
が未使用であり、複数の前記アクセス媒体からのアクセ
ス要求が競合した場合に、アクセス要求に係る複数のデ
バイスのうちアクセスが禁止されていないデバイスに対
するアクセスを優先的に許可することにより、アクセス
が競合した場合のバスの利用を効率化することができ
る。
【００１４】
【発明の実施の形態】以下、添付図面に従って本発明の
実施の形態の一例を説明する。図１は、本実施の形態の
ＣＰＵシステムの概略構成例を示すブロック図である。
同図において、１１０及び１２０は夫々アクセス媒体で
あるＣＰＵ（Ａ）及び（Ｂ）であり、前述の如く、アク
セス媒体にはＤＭＡＣ等も含まれる（以下の説明におい
て同じ）。ＣＰＵ（Ａ）１１０はローカルバス１１１を
介して、またＣＰＵ（Ｂ）１２０はローカルバス１２１
を介してバス調停回路１３０に接続されている。
実施の形態の一例を説明する。図１は、本実施の形態の
ＣＰＵシステムの概略構成例を示すブロック図である。
同図において、１１０及び１２０は夫々アクセス媒体で
あるＣＰＵ（Ａ）及び（Ｂ）であり、前述の如く、アク
セス媒体にはＤＭＡＣ等も含まれる（以下の説明におい
て同じ）。ＣＰＵ（Ａ）１１０はローカルバス１１１を
介して、またＣＰＵ（Ｂ）１２０はローカルバス１２１
を介してバス調停回路１３０に接続されている。
【００１５】バス調停回路１３０は、ＣＰＵ（Ａ）１１
０及びＣＰＵ（Ｂ）１２０を調停し、いずれか一方に共
通バス１６０を利用するバス権を与える。共通バス１６
０には、Ｉ／Ｏデバイス（＃０）１４０及び（＃１）１
５０が接続されている。この実施の形態においては、少
なくともＩ／Ｏデバイス（＃０）は、バスサイクルに影
響を与える程度の長いリカバリ時間を必要とするものと
して説明する。なお、この例においては、システム中に
２つのＣＰＵが存在するものとして説明するが、本発明
はＣＰＵを複数個備えたシステムにも適用可能である。
また、Ｉ／Ｏデバイスの個数に関しても何ら限定される
ものではない。
０及びＣＰＵ（Ｂ）１２０を調停し、いずれか一方に共
通バス１６０を利用するバス権を与える。共通バス１６
０には、Ｉ／Ｏデバイス（＃０）１４０及び（＃１）１
５０が接続されている。この実施の形態においては、少
なくともＩ／Ｏデバイス（＃０）は、バスサイクルに影
響を与える程度の長いリカバリ時間を必要とするものと
して説明する。なお、この例においては、システム中に
２つのＣＰＵが存在するものとして説明するが、本発明
はＣＰＵを複数個備えたシステムにも適用可能である。
また、Ｉ／Ｏデバイスの個数に関しても何ら限定される
ものではない。
【００１６】図２は、バス調停回路１３０の詳細構成を
示すブロック図である。同図において、２１１は、ＣＰ
Ｕ（Ａ）１１０から供給されるアドレスをデコードする
デコーダであり、所定のアドレスを入力されたときに出
力をハイレベルにする。この例においては、Ｉ／Ｏデバ
イスとして１４０及び１５０の２つを想定しているた
め、２組のアドレスを検出して夫々ＮＡＮＤゲート２１
２、２１３に供給する。ＮＡＮＤゲート２１２は、ＣＰ
Ｕ（Ａ）１１０がＩ／Ｏデバイス（＃０）１４０に対す
るアクセスを要求しているときに出力ＡＲＥＱ０＿をロ
ウレベルにする（アクセス要求を検知する）。ＮＡＮＤ
ゲート２１３は、ＣＰＵ（Ａ）１１０がＩ／Ｏデバイス
（＃１）１５０に対するアクセスを要求しているときに
出力ＡＲＥＱ１＿をロウレベルにする（アクセス要求を
検知する）。１１１ｂは、ＣＰＵ（Ａ）１１０の制御信
号であり、例えばアドレスストローブ信号、データスト
ローブ信号等を用いる。なお、この制御信号１１１ｂ
は、ＣＰＵ（Ａ）１１０の態様や、システムの構成によ
り種々の信号が考えられるが、ＣＰＵ（Ａ）１１０がア
クセスを要求していることを所定の期間示す信号であれ
ば良い。
示すブロック図である。同図において、２１１は、ＣＰ
Ｕ（Ａ）１１０から供給されるアドレスをデコードする
デコーダであり、所定のアドレスを入力されたときに出
力をハイレベルにする。この例においては、Ｉ／Ｏデバ
イスとして１４０及び１５０の２つを想定しているた
め、２組のアドレスを検出して夫々ＮＡＮＤゲート２１
２、２１３に供給する。ＮＡＮＤゲート２１２は、ＣＰ
Ｕ（Ａ）１１０がＩ／Ｏデバイス（＃０）１４０に対す
るアクセスを要求しているときに出力ＡＲＥＱ０＿をロ
ウレベルにする（アクセス要求を検知する）。ＮＡＮＤ
ゲート２１３は、ＣＰＵ（Ａ）１１０がＩ／Ｏデバイス
（＃１）１５０に対するアクセスを要求しているときに
出力ＡＲＥＱ１＿をロウレベルにする（アクセス要求を
検知する）。１１１ｂは、ＣＰＵ（Ａ）１１０の制御信
号であり、例えばアドレスストローブ信号、データスト
ローブ信号等を用いる。なお、この制御信号１１１ｂ
は、ＣＰＵ（Ａ）１１０の態様や、システムの構成によ
り種々の信号が考えられるが、ＣＰＵ（Ａ）１１０がア
クセスを要求していることを所定の期間示す信号であれ
ば良い。
【００１７】２２１は、ＣＰＵ（Ｂ）１２０から供給さ
れるアドレスをデコードするデコーダであり、所定のア
ドレスを入力されたときに出力をハイレベルにする。こ
の例においては、上記のようにＩ／Ｏデバイスとして１
４０及び１５０の２つを想定しているため、２組のアド
レスを検出して夫々ＮＡＮＤゲート２２２、２２３に供
給する。ＮＡＮＤゲート２２２は、ＣＰＵ（Ｂ）１２０
がＩ／Ｏデバイス（＃０）１４０に対するアクセスを要
求しているときに出力ＢＲＥＱ０＿をロウレベルにする
（アクセス要求を検知する）。ＮＡＮＤゲート２２３
は、ＣＰＵ（Ｂ）１２０がＩ／Ｏデバイス（＃１）１５
０に対するアクセスを要求しているときに出力ＢＲＥＱ
１＿をロウレベルにする（アクセス要求を検知する）。
１２１ｂは、ＣＰＵ（Ｂ）１２０の制御信号であり、例
えばアドレスストローブ信号、データストローブ信号等
を用いる。なお、この制御信号１２１ｂは、ＣＰＵ
（Ｂ）１２０の態様や、システムの構成により種々の信
号が考えられるが、ＣＰＵ（ｂ）１２０がアクセスを要
求していることを所定の期間示す信号であれば良い。
れるアドレスをデコードするデコーダであり、所定のア
ドレスを入力されたときに出力をハイレベルにする。こ
の例においては、上記のようにＩ／Ｏデバイスとして１
４０及び１５０の２つを想定しているため、２組のアド
レスを検出して夫々ＮＡＮＤゲート２２２、２２３に供
給する。ＮＡＮＤゲート２２２は、ＣＰＵ（Ｂ）１２０
がＩ／Ｏデバイス（＃０）１４０に対するアクセスを要
求しているときに出力ＢＲＥＱ０＿をロウレベルにする
（アクセス要求を検知する）。ＮＡＮＤゲート２２３
は、ＣＰＵ（Ｂ）１２０がＩ／Ｏデバイス（＃１）１５
０に対するアクセスを要求しているときに出力ＢＲＥＱ
１＿をロウレベルにする（アクセス要求を検知する）。
１２１ｂは、ＣＰＵ（Ｂ）１２０の制御信号であり、例
えばアドレスストローブ信号、データストローブ信号等
を用いる。なお、この制御信号１２１ｂは、ＣＰＵ
（Ｂ）１２０の態様や、システムの構成により種々の信
号が考えられるが、ＣＰＵ（ｂ）１２０がアクセスを要
求していることを所定の期間示す信号であれば良い。
【００１８】また、２００はＡＲＥＱ０＿、ＡＲＥＱ１
＿、ＢＲＥＱ０＿、ＢＲＥＱ１＿に基づいてＣＰＵ
（Ａ）１１０及びＣＰＵ（Ｂ）１２０によるアクセスを
調停するバス制御回路であり、タイマ２０１、制御信号
生成回路２０２、セレクタ２０３を有する。
＿、ＢＲＥＱ０＿、ＢＲＥＱ１＿に基づいてＣＰＵ
（Ａ）１１０及びＣＰＵ（Ｂ）１２０によるアクセスを
調停するバス制御回路であり、タイマ２０１、制御信号
生成回路２０２、セレクタ２０３を有する。
【００１９】例えば、ＣＰＵ（Ａ）１１０がＩ／Ｏデバ
イス（＃０）１４０またはＩ／Ｏデバイス（＃１）１５
０をアクセスすることを要求し、ＡＲＥＱ０＿またはＡ
ＲＥＱ１＿がアクティブレベル（ロウレベル）になった
とき、制御信号生成回路２０２は、他のＣＰＵであるＣ
ＰＵ（Ｂ）１２０がＩ／Ｏデバイス（＃０）１４０また
はＩ／Ｏデバイス（＃１）１５０をアクセスしているか
否か（共通バス１６０を利用しているか否か）を判定
し、共通バス１６０が利用されておらず、アクセスの対
象となるＩ／Ｏデバイスがリカバリ期間中でなければ、
ＡＲＥＱ０＿またはＡＲＥＱ１＿に係るアクセスを許可
する。
イス（＃０）１４０またはＩ／Ｏデバイス（＃１）１５
０をアクセスすることを要求し、ＡＲＥＱ０＿またはＡ
ＲＥＱ１＿がアクティブレベル（ロウレベル）になった
とき、制御信号生成回路２０２は、他のＣＰＵであるＣ
ＰＵ（Ｂ）１２０がＩ／Ｏデバイス（＃０）１４０また
はＩ／Ｏデバイス（＃１）１５０をアクセスしているか
否か（共通バス１６０を利用しているか否か）を判定
し、共通バス１６０が利用されておらず、アクセスの対
象となるＩ／Ｏデバイスがリカバリ期間中でなければ、
ＡＲＥＱ０＿またはＡＲＥＱ１＿に係るアクセスを許可
する。
【００２０】ＣＰＵ（Ａ）１１０に対するアクセスの許
可は、ＡＥＮＢ＿をＩ／Ｏデバイス（＃０）１４０の規
格に応じた期間アクティブレベル（ロウレベル）にする
ことによって行う。ＣＰＵ（Ａ）１１０によるアクセス
の終了は、例えばＡＡＣＫ＿によってＣＰＵ(Ａ）１１
０に通知する。アクセスの終了の通知は、通知先である
ＣＰＵの態様により、例えば、ＡＡＣＫ＿がハイレベル
の時にはＣＰＵのバスサイクルにウエイトを挿入するよ
うな構成としても良い。
可は、ＡＥＮＢ＿をＩ／Ｏデバイス（＃０）１４０の規
格に応じた期間アクティブレベル（ロウレベル）にする
ことによって行う。ＣＰＵ（Ａ）１１０によるアクセス
の終了は、例えばＡＡＣＫ＿によってＣＰＵ(Ａ）１１
０に通知する。アクセスの終了の通知は、通知先である
ＣＰＵの態様により、例えば、ＡＡＣＫ＿がハイレベル
の時にはＣＰＵのバスサイクルにウエイトを挿入するよ
うな構成としても良い。
【００２１】セレクタ２０３はＡＥＮＢ＿がアクティブ
レベルの場合にはＣＰＵ（Ａ）１１０のローカルバス１
１１を共通バス１６０に接続し、一方、ＢＥＮＢ＿がア
クティブレベルの場合にはＣＰＵ（Ｂ）１２０のローカ
ルバス１２１を共通バス１６０に接続する。
レベルの場合にはＣＰＵ（Ａ）１１０のローカルバス１
１１を共通バス１６０に接続し、一方、ＢＥＮＢ＿がア
クティブレベルの場合にはＣＰＵ（Ｂ）１２０のローカ
ルバス１２１を共通バス１６０に接続する。
【００２２】前述のように、例えばＩ／Ｏデバイス（＃
０）１４０がリカバリ時間を要するデバイスであり、該
デバイスに対してアクセスがあったとすると、制御信号
生成回路２０２はタイミング信号ＳＴ＿によってタイマ
２０１を起動し、タイマ２０１のカウント値が所定のカ
ウント値に達したことをもってリカバリ時間が経過した
ことを認識する。そして、このリカバリ時間が経過する
まで、Ｉ／Ｏデバイス（＃０）１４０に対するアクセス
を禁止する。
０）１４０がリカバリ時間を要するデバイスであり、該
デバイスに対してアクセスがあったとすると、制御信号
生成回路２０２はタイミング信号ＳＴ＿によってタイマ
２０１を起動し、タイマ２０１のカウント値が所定のカ
ウント値に達したことをもってリカバリ時間が経過した
ことを認識する。そして、このリカバリ時間が経過する
まで、Ｉ／Ｏデバイス（＃０）１４０に対するアクセス
を禁止する。
【００２３】リカバリ時間が経過するまでに、他のＩ／
ＯデバイスであるＩ／Ｏデバイス（＃１）１５０に対し
てアクセス要求（ＡＲＥＱ１＿または＿、ＢＲＥＱ１
＿）があった場合には、そのアクセスを許可する。した
がって、前回アクセスされたＩ／Ｏデバイス（この場合
１４０）のリカバリ時間が経過する前であっても、他の
Ｉ／Ｏデバイス（この場合１５０）をアクセスすること
が可能になり、共通バス１６０の利用効率を上げること
ができる。
ＯデバイスであるＩ／Ｏデバイス（＃１）１５０に対し
てアクセス要求（ＡＲＥＱ１＿または＿、ＢＲＥＱ１
＿）があった場合には、そのアクセスを許可する。した
がって、前回アクセスされたＩ／Ｏデバイス（この場合
１４０）のリカバリ時間が経過する前であっても、他の
Ｉ／Ｏデバイス（この場合１５０）をアクセスすること
が可能になり、共通バス１６０の利用効率を上げること
ができる。
【００２４】次に、制御信号生成回路２０２の詳細な構
成を説明する。図３は、制御信号生成回路２０２の構成
例を示すブロック図である。バス状態判定回路３１０
は、共通バス１６０がＣＰＵ（Ａ）１１０またはＣＰＵ
（Ｂ）１２０によって使用されているか否かを判定す
る。具体的には、この例においてはバスの使用を許可す
る信号であるＡＥＮＢ＿及びＢＥＮＢ＿に基づいて判定
し、両者が共にインアクティブである場合に共通バス１
６０が未使用であると判定し、共通バス１６０を使用可
能であることを示す出力信号であるＢＵＳＥＮＢ＿をア
クティブレベルにする。この例の場合、バス状態判定回
路３１０は、例えば２入力のＮＡＮＤ回路等によって構
成することができる。
成を説明する。図３は、制御信号生成回路２０２の構成
例を示すブロック図である。バス状態判定回路３１０
は、共通バス１６０がＣＰＵ（Ａ）１１０またはＣＰＵ
（Ｂ）１２０によって使用されているか否かを判定す
る。具体的には、この例においてはバスの使用を許可す
る信号であるＡＥＮＢ＿及びＢＥＮＢ＿に基づいて判定
し、両者が共にインアクティブである場合に共通バス１
６０が未使用であると判定し、共通バス１６０を使用可
能であることを示す出力信号であるＢＵＳＥＮＢ＿をア
クティブレベルにする。この例の場合、バス状態判定回
路３１０は、例えば２入力のＮＡＮＤ回路等によって構
成することができる。
【００２５】デバイス状態判定回路３２０は、ＳＴ＿信
号によって起動されるタイマ２０１の出力信号であるＴ
Ｏがロウレベル（リカバリ期間）の時に、Ｉ／Ｏデバイ
ス（＃０）１４０に対するアクセスが可能であることを
示す信号であるＩＯＥＮＢ＿をインアクティブにし、Ｉ
／Ｏデバイス（＃０）１４０に対するアクセスを禁止す
る。なお、リカバリ時間を要するＩ／Ｏデバイスが複数
存在する場合には、いずれのＩ／Ｏデバイスがリカバリ
期間にあるかを示す信号を出力するものとする。この場
合、例えばリカバリ時間を要するＩ／Ｏ毎にタイマ２０
１を設けるなどしてリカバリ期間中のＩ／Ｏデバイスを
特定する必要がある。
号によって起動されるタイマ２０１の出力信号であるＴ
Ｏがロウレベル（リカバリ期間）の時に、Ｉ／Ｏデバイ
ス（＃０）１４０に対するアクセスが可能であることを
示す信号であるＩＯＥＮＢ＿をインアクティブにし、Ｉ
／Ｏデバイス（＃０）１４０に対するアクセスを禁止す
る。なお、リカバリ時間を要するＩ／Ｏデバイスが複数
存在する場合には、いずれのＩ／Ｏデバイスがリカバリ
期間にあるかを示す信号を出力するものとする。この場
合、例えばリカバリ時間を要するＩ／Ｏ毎にタイマ２０
１を設けるなどしてリカバリ期間中のＩ／Ｏデバイスを
特定する必要がある。
【００２６】メインコントローラ３２０は、バスが未使
用であり、アクセス要求に係るＩ／Ｏデバイスがリカバ
リ期間中でない場合、すなわちＢＵＳＥＮＢ＿及びＩＯ
ＥＮＢ＿が共にアクティブ状態デある場合に、アクセス
を要求したＣＰＵに対してアクセスを許可する。例え
ば、アクセスを要求したＣＰＵがＣＰＵ（Ａ）１１０で
あれば、ＡＥＮＢ＿をアクティブにし、アクセスを要求
したＣＰＵがＣＰＵ（Ｂ）１２０であれば、ＢＥＮＢ＿
をアクティブにする。ＡＡＣＫ＿、ＢＡＣＫ＿、ＳＴ＿
に関しては前述の通りである。
用であり、アクセス要求に係るＩ／Ｏデバイスがリカバ
リ期間中でない場合、すなわちＢＵＳＥＮＢ＿及びＩＯ
ＥＮＢ＿が共にアクティブ状態デある場合に、アクセス
を要求したＣＰＵに対してアクセスを許可する。例え
ば、アクセスを要求したＣＰＵがＣＰＵ（Ａ）１１０で
あれば、ＡＥＮＢ＿をアクティブにし、アクセスを要求
したＣＰＵがＣＰＵ（Ｂ）１２０であれば、ＢＥＮＢ＿
をアクティブにする。ＡＡＣＫ＿、ＢＡＣＫ＿、ＳＴ＿
に関しては前述の通りである。
【００２７】図４は、バス調停回路１３０の動作タイミ
ングの例を示すタイミングチャートである。このタイミ
ングチャートに示す例は、ＣＰＵ（Ａ）１１０が連続し
てＩ／Ｏデバイス（＃０）１４０にアクセスし、Ｉ／Ｏ
デバイス（＃０）１４０のリカバリ時間中に、さらにＣ
ＰＵ（Ｂ）１２０からＩ／Ｏデバイス（＃１）１５０に
対するアクセスが競合して発生した場合の例である。以
下、動作タイミング例を詳述する。
ングの例を示すタイミングチャートである。このタイミ
ングチャートに示す例は、ＣＰＵ（Ａ）１１０が連続し
てＩ／Ｏデバイス（＃０）１４０にアクセスし、Ｉ／Ｏ
デバイス（＃０）１４０のリカバリ時間中に、さらにＣ
ＰＵ（Ｂ）１２０からＩ／Ｏデバイス（＃１）１５０に
対するアクセスが競合して発生した場合の例である。以
下、動作タイミング例を詳述する。
【００２８】先ず、ＣＰＵ（Ａ）１１０は、所定のアド
レスを出力してＩ／Ｏデバイス（＃０）１４０に対して
アクセスを要求し、これに応じてデコーダ２１１及びＮ
ＡＮＤゲート２１２により、ＡＲＥＱ０＿がアクティブ
レベルに変化する（タイミングＴ３１）。このとき共通
バス１６０が利用されておらず（ＢＥＮＢ＿がインアク
ティブ）、アクセスの対象となるＩ／Ｏデバイス（＃
０）１４０がリカバリ期間中でもないため、制御信号生
成回路２０２は、ＡＥＮＢ＿をアクティブレベル（ロウ
レベル）にしてＣＰＵ（Ａ）１１０に対してアクセスを
許可する（タイミングＴ３２）。
レスを出力してＩ／Ｏデバイス（＃０）１４０に対して
アクセスを要求し、これに応じてデコーダ２１１及びＮ
ＡＮＤゲート２１２により、ＡＲＥＱ０＿がアクティブ
レベルに変化する（タイミングＴ３１）。このとき共通
バス１６０が利用されておらず（ＢＥＮＢ＿がインアク
ティブ）、アクセスの対象となるＩ／Ｏデバイス（＃
０）１４０がリカバリ期間中でもないため、制御信号生
成回路２０２は、ＡＥＮＢ＿をアクティブレベル（ロウ
レベル）にしてＣＰＵ（Ａ）１１０に対してアクセスを
許可する（タイミングＴ３２）。
【００２９】制御信号生成回路２０２は、Ｉ／Ｏデバイ
ス（＃０）１４０をアクセスするために必要な、予め定
められた時間が経過した後に、応答信号ＡＡＣＫ＿をア
クティブレベルにする（タイミングＴ３３）。ＣＰＵ
（Ａ）１１０は、ＡＡＣＫ＿に基づいてアクセスの終了
を認識し、アクセス要求を解除することによってＡＲＥ
Ｑ０＿がインアクティブになる（タイミングＴ３４）。
これを受けて制御信号生成回路２０２は、ＡＥＮＢ＿を
インアクティブにする（タイミングＴ３５）。また、Ａ
ＡＣＫ＿は、タイミングＴ３３より所定期間（例えば、
１クロック期間）アクティブにした後、再びインアクテ
ィブにする（タイミングＴ３７）。
ス（＃０）１４０をアクセスするために必要な、予め定
められた時間が経過した後に、応答信号ＡＡＣＫ＿をア
クティブレベルにする（タイミングＴ３３）。ＣＰＵ
（Ａ）１１０は、ＡＡＣＫ＿に基づいてアクセスの終了
を認識し、アクセス要求を解除することによってＡＲＥ
Ｑ０＿がインアクティブになる（タイミングＴ３４）。
これを受けて制御信号生成回路２０２は、ＡＥＮＢ＿を
インアクティブにする（タイミングＴ３５）。また、Ａ
ＡＣＫ＿は、タイミングＴ３３より所定期間（例えば、
１クロック期間）アクティブにした後、再びインアクテ
ィブにする（タイミングＴ３７）。
【００３０】ところが、前述のように、Ｉ／Ｏデバイス
（＃０）１４０は次のアクセスまでにリカバリ時間を必
要とするため、制御信号生成回路２０２は、ＡＲＥＱ０
＿の変化（タイミングＴ３４）に基づいてタイマ２０１
を起動する（タイミングＴ３６）。この例では、ＣＰＵ
（Ａ）１１０は、Ｉ／Ｏデバイス（＃０）１４０を連続
的にアクセスするため再びＡＲＥＱ０＿はアクティブに
なる（タイミングＴ３８）。このアクセス要求は、リカ
バリ時間を要求しているＩ／Ｏデバイス（＃０）１４０
に対してなされたものであるため、該アクセスはリカバ
リ時間を経過するまで（タイミングＴ４５）待たされ
る。そして、以下、１回目のアクセス（タイミングＴ３
１〜Ｔ３４）と同様の動作をする。
（＃０）１４０は次のアクセスまでにリカバリ時間を必
要とするため、制御信号生成回路２０２は、ＡＲＥＱ０
＿の変化（タイミングＴ３４）に基づいてタイマ２０１
を起動する（タイミングＴ３６）。この例では、ＣＰＵ
（Ａ）１１０は、Ｉ／Ｏデバイス（＃０）１４０を連続
的にアクセスするため再びＡＲＥＱ０＿はアクティブに
なる（タイミングＴ３８）。このアクセス要求は、リカ
バリ時間を要求しているＩ／Ｏデバイス（＃０）１４０
に対してなされたものであるため、該アクセスはリカバ
リ時間を経過するまで（タイミングＴ４５）待たされ
る。そして、以下、１回目のアクセス（タイミングＴ３
１〜Ｔ３４）と同様の動作をする。
【００３１】一方、Ｉ／Ｏデバイス（＃０）１４０のリ
カバリ時間中に、他のＩ／ＯデバイスであるＩ／Ｏデバ
イス（＃１）１５０に対するアクセスが競合して発生し
た場合（タイミングＴ３９）、この期間（タイミングＴ
３６〜Ｔ４５）は、共通バス１６０が空いている（ＡＥ
ＮＢ＿がインアクティブ）ため、制御信号生成回路２０
２は、その要求をＡＲＥＱ０＿よりも優先して許可する
（タイミングＴ４０）。そして、制御信号生成回路２０
２は、Ｉ／Ｏデバイス（＃１）１５０をアクセスするた
めに必要な、予め定められた時間が経過した後に、応答
信号ＢＡＣＫ＿をアクティブレベルにする（タイミング
Ｔ４１）。ＣＰＵ（Ｂ）１２０は、ＢＡＣＫ＿信号に基
づいてアクセスの終了を認識し、アクセス要求を解除す
ることによってＢＲＥＱ１＿がインアクティブになる
（タイミングＴ４２）。これを受けて制御信号生成回路
２０２は、ＢＥＮＢ＿をインアクティブにする（タイミ
ングＴ４３）。また、ＢＡＣＫ＿は、タイミングＴ４１
より所定期間（例えば、１クロック期間）アクティブに
した後、再びインアクティブにする（タイミングＴ４
４）。
カバリ時間中に、他のＩ／ＯデバイスであるＩ／Ｏデバ
イス（＃１）１５０に対するアクセスが競合して発生し
た場合（タイミングＴ３９）、この期間（タイミングＴ
３６〜Ｔ４５）は、共通バス１６０が空いている（ＡＥ
ＮＢ＿がインアクティブ）ため、制御信号生成回路２０
２は、その要求をＡＲＥＱ０＿よりも優先して許可する
（タイミングＴ４０）。そして、制御信号生成回路２０
２は、Ｉ／Ｏデバイス（＃１）１５０をアクセスするた
めに必要な、予め定められた時間が経過した後に、応答
信号ＢＡＣＫ＿をアクティブレベルにする（タイミング
Ｔ４１）。ＣＰＵ（Ｂ）１２０は、ＢＡＣＫ＿信号に基
づいてアクセスの終了を認識し、アクセス要求を解除す
ることによってＢＲＥＱ１＿がインアクティブになる
（タイミングＴ４２）。これを受けて制御信号生成回路
２０２は、ＢＥＮＢ＿をインアクティブにする（タイミ
ングＴ４３）。また、ＢＡＣＫ＿は、タイミングＴ４１
より所定期間（例えば、１クロック期間）アクティブに
した後、再びインアクティブにする（タイミングＴ４
４）。
【００３２】なお、このフローチャートの例は、リカバ
リ期間（タイミングＴ３６〜Ｔ４５）中にＣＰＵ（Ｂ）
１２０が、Ｉ／Ｏデバイス（＃１）１５０をアクセスす
るものであるが、ＣＰＵ（Ａ）１１０がＩ／Ｏデバイス
（＃１）１５０をアクセスすることもできる。
リ期間（タイミングＴ３６〜Ｔ４５）中にＣＰＵ（Ｂ）
１２０が、Ｉ／Ｏデバイス（＃１）１５０をアクセスす
るものであるが、ＣＰＵ（Ａ）１１０がＩ／Ｏデバイス
（＃１）１５０をアクセスすることもできる。
【００３３】また、Ｉ／Ｏデバイス（＃１）１５０は、
リカバリ時間を要しないデバイスであるものとして説明
したが、両Ｉ／Ｏデバイスがリカバリ時間を必要とする
場合にも本発明を適用可能であり、例えば、両Ｉ／Ｏデ
バイスのためのリカバリ時間を独立に計測するためにタ
イマ２０１を２組み備えることによって実現することが
できる。
リカバリ時間を要しないデバイスであるものとして説明
したが、両Ｉ／Ｏデバイスがリカバリ時間を必要とする
場合にも本発明を適用可能であり、例えば、両Ｉ／Ｏデ
バイスのためのリカバリ時間を独立に計測するためにタ
イマ２０１を２組み備えることによって実現することが
できる。
【００３４】また、上記の実施の形態においては、２つ
のＣＰＵと、２つのＩ／Ｏデバイスとを有するシステム
のバス調停回路について説明したが、本発明は複数のＣ
ＰＵと、複数のＩ／Ｏデバイスを有する場合にも適用可
能である。この場合、複数のＩ／Ｏデバイスが同時にリ
カバリ時間を要求し得る場合には、その同時にリカバリ
時間を要求し得る個数の計時手段（上記のタイマ２０１
に対応する手段）を備えることが望ましい。
のＣＰＵと、２つのＩ／Ｏデバイスとを有するシステム
のバス調停回路について説明したが、本発明は複数のＣ
ＰＵと、複数のＩ／Ｏデバイスを有する場合にも適用可
能である。この場合、複数のＩ／Ｏデバイスが同時にリ
カバリ時間を要求し得る場合には、その同時にリカバリ
時間を要求し得る個数の計時手段（上記のタイマ２０１
に対応する手段）を備えることが望ましい。
【００３５】また、上記の実施の形態においては、共通
バスに接続するデバイスをＩ／Ｏデバイスとして説明し
たが、ＲＡＭやＲＯＭ等のメモリデバイスを接続しても
よく、例えば、Ｉ／Ｏデバイスがリカバリ期間にあると
きに、その裏でメモリデバイスをアクセスすることがで
きる。
バスに接続するデバイスをＩ／Ｏデバイスとして説明し
たが、ＲＡＭやＲＯＭ等のメモリデバイスを接続しても
よく、例えば、Ｉ／Ｏデバイスがリカバリ期間にあると
きに、その裏でメモリデバイスをアクセスすることがで
きる。
【００３６】また、本発明は、複数の機器から構成され
るシステムに適用しても、１つの機器からなる装置に適
用しても良い。また、本発明はシステム或は装置にプロ
グラムを供給することによって達成される場合にも適用
できることはいうまでもない。この場合、本発明を達成
するためのソフトウェアによって表されるプログラムを
格納した記憶媒体から、該プログラムを該システム或は
装置に読み出すことによって、そのシステム或は装置
が、本発明の効果を享受することが可能となる。
るシステムに適用しても、１つの機器からなる装置に適
用しても良い。また、本発明はシステム或は装置にプロ
グラムを供給することによって達成される場合にも適用
できることはいうまでもない。この場合、本発明を達成
するためのソフトウェアによって表されるプログラムを
格納した記憶媒体から、該プログラムを該システム或は
装置に読み出すことによって、そのシステム或は装置
が、本発明の効果を享受することが可能となる。
【００３７】
【発明の効果】以上説明したように本発明によれば、ア
クセス要求があった場合に、バスが未使用であり、アク
セスの対象となるデバイスへのアクセスが禁止されてい
ない場合には該アクセスを許可するため、バスの利用を
効率化することができる。
クセス要求があった場合に、バスが未使用であり、アク
セスの対象となるデバイスへのアクセスが禁止されてい
ない場合には該アクセスを許可するため、バスの利用を
効率化することができる。
【００３８】
【図１】本実施の形態のＣＰＵシステムの概略構成例を
示すブロック図である。
示すブロック図である。
【図２】バス調停回路の詳細構成を示すブロック図であ
る。
る。
【図３】バス調停回路の動作タイミングの例を示すタイ
ミングチャートである。
ミングチャートである。
【図４】制御信号生成回路の詳細構成例を示すブロック
図である。
図である。
【図５】従来例における調停回路の動作を示すタイミン
グチャートである。
グチャートである。
Claims (8)
- 【請求項１】 バスに接続した複数のデバイスをアクセ
スする複数のアクセス媒体の調停を行うバス制御装置で
あって、 前記アクセス媒体からのアクセス要求を検知するアクセ
ス要求検知手段と、 前記バスが使用されているか否かを判定するバス状態判
定手段と、 アクセス要求に係るデバイスに対するアクセスの可否を
判定するデバイス状態判定手段と、 前記バスが未使用であり、アクセス要求に係るデバイス
をアクセス可能な場合に、該デバイスに対するアクセス
を許可するアクセス許可手段と、 を備えることを特徴とするバス制御装置。 - 【請求項２】 前記デバイス状態判定手段は、アクセス
要求に係るデバイスがリカバリ期間中である場合に、該
デバイスをアクセス不能であると判定することを特徴と
する請求項１記載のバス制御装置。 - 【請求項３】 前記デバイス状態判定手段は、前記リカ
バリ期間を確保するための所定の時間を計時する計時手
段を有することを特徴とする請求項２記載のバス制御装
置。 - 【請求項４】 前記アクセス許可手段は、前記バスが未
使用であり、複数の前記アクセス媒体からのアクセス要
求が競合した場合に、アクセス要求に係る複数のデバイ
スのうちアクセスが禁止されていないデバイスに対する
アクセスを優先的に許可することを特徴とする請求項２
または請求項３記載のバス制御装置。 - 【請求項５】 バスに接続した複数のデバイスをアクセ
スする複数のアクセス媒体の調停を行うバス制御方法で
あって、 前記アクセス媒体からのアクセス要求を検知するアクセ
ス要求検知工程と、 前記バスが使用されているか否かを判定するバス状態判
定工程と、 アクセス要求に係るデバイスに対するアクセスの可否を
判定するデバイス状態判定工程と、 前記バスが未使用であり、アクセス要求に係るデバイス
をアクセス可能な場合に、該デバイスに対するアクセス
を許可するアクセス許可工程と、 を備えることを特徴とするバス制御方法。 - 【請求項６】 前記デバイス状態判定工程は、アクセス
要求に係るデバイスがリカバリ期間中である場合に、該
デバイスをアクセス不能であると判定することを特徴と
する請求項５記載のバス制御方法。 - 【請求項７】 前記デバイス状態判定工程は、前記リカ
バリ期間を確保するための所定の時間を計時することを
特徴とする請求項６記載のバス制御方法。 - 【請求項８】 前記アクセス許可工程は、前記バスが未
使用であり、複数の前記アクセス媒体からのアクセス要
求が競合した場合に、アクセス要求に係る複数のデバイ
スのうちアクセスが禁止されていないデバイスに対する
アクセスを優先的に許可することを特徴とする請求項６
または請求項７記載のバス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24460295A JPH0991246A (ja) | 1995-09-22 | 1995-09-22 | バス制御装置及びその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24460295A JPH0991246A (ja) | 1995-09-22 | 1995-09-22 | バス制御装置及びその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991246A true JPH0991246A (ja) | 1997-04-04 |
Family
ID=17121175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24460295A Withdrawn JPH0991246A (ja) | 1995-09-22 | 1995-09-22 | バス制御装置及びその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0991246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008009962A (ja) * | 2006-06-02 | 2008-01-17 | Matsushita Electric Ind Co Ltd | リソース使用管理装置、リソース使用管理システム及びリソース使用管理装置の制御方法 |
-
1995
- 1995-09-22 JP JP24460295A patent/JPH0991246A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008009962A (ja) * | 2006-06-02 | 2008-01-17 | Matsushita Electric Ind Co Ltd | リソース使用管理装置、リソース使用管理システム及びリソース使用管理装置の制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |