JPS6079390A - 画像メモリ - Google Patents
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- JPS6079390A JPS6079390A JP58187097A JP18709783A JPS6079390A JP S6079390 A JPS6079390 A JP S6079390A JP 58187097 A JP58187097 A JP 58187097A JP 18709783 A JP18709783 A JP 18709783A JP S6079390 A JPS6079390 A JP S6079390A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル画像処理に用いられる画イ象メモリ
に関する。
に関する。
文章の編集等に必要とされる種々の画像処理には、２値
の電気信号としてのディジタル画像信号が広く用いられ
ている。
の電気信号としてのディジタル画像信号が広く用いられ
ている。
第１図はディジタル画像処理を行うための従来のディジ
タル画像処理装置の構成を表わしたものである。この装
置の画像データ処理部１１には、画像人力部１２からデ
ィジタル画像信号が人力されるようになっている。画像
データ処理部１１では、画像メモリ１３にディジタル画
像信号を蓄え、メモリマトリックス回路１４を使用して
、マイクロプロセッサ１５の制御のもとに画像処理を行
う。
タル画像処理装置の構成を表わしたものである。この装
置の画像データ処理部１１には、画像人力部１２からデ
ィジタル画像信号が人力されるようになっている。画像
データ処理部１１では、画像メモリ１３にディジタル画
像信号を蓄え、メモリマトリックス回路１４を使用して
、マイクロプロセッサ１５の制御のもとに画像処理を行
う。
画像データ処理部１１に人力された画像および処理後の
編集画像は、画像モニタＣＲＴ ｌ ６によって確認す
ることができる。編集画像はプリンタ１７によってプリ
ントアウトされる。
編集画像は、画像モニタＣＲＴ ｌ ６によって確認す
ることができる。編集画像はプリンタ１７によってプリ
ントアウトされる。
ところでこのような装置では、文字を９０度回転させる
等の画像処理を行うには、メモリマ） ＩＪフックス路
１４に多数のシフトレジスタあるいはフリツプフロツプ
回路を必要とした。例えば各文字がＮｘＮビットのマト
リックスによって構成されているとする。この場合に行
方向あるいは列方向のＮビットを任意に読み出すために
は、Ｎビットのパラレル出力を可能とするシフトレジス
タをＮ個用意するか、Ｎ２ 個のフリップフロップを必
要とした。そして例えば文字を９０度回転させるために
行データと列データの交換を行う場合には、（１）画像
メモリ１３からメモリマトリックス回路１４に対して行
単位のデータの転送をＮ回繰り返し行い、次に（ｉｉ
）メモリマ） ＩＪソックス路１４から画像メモＵ ｌ
３に対して、交換後の列単位のデータの転送を同じく
Ｎ回繰り返し行う必要があった。すなわち合ｉｔ ２
Ｎ回のデータの転送が必要とされ、画像処理に長時間を
費やしてしまうという問題があった。またメモリマトリ
ックス回路に大量のシフトレジスタやフリップフロップ
を使用するので、ディジクル画像処理装置のコストを十
分低減することができないという問題もあった。
等の画像処理を行うには、メモリマ） ＩＪフックス路
１４に多数のシフトレジスタあるいはフリツプフロツプ
回路を必要とした。例えば各文字がＮｘＮビットのマト
リックスによって構成されているとする。この場合に行
方向あるいは列方向のＮビットを任意に読み出すために
は、Ｎビットのパラレル出力を可能とするシフトレジス
タをＮ個用意するか、Ｎ２ 個のフリップフロップを必
要とした。そして例えば文字を９０度回転させるために
行データと列データの交換を行う場合には、（１）画像
メモリ１３からメモリマトリックス回路１４に対して行
単位のデータの転送をＮ回繰り返し行い、次に（ｉｉ
）メモリマ） ＩＪソックス路１４から画像メモＵ ｌ
３に対して、交換後の列単位のデータの転送を同じく
Ｎ回繰り返し行う必要があった。すなわち合ｉｔ ２
Ｎ回のデータの転送が必要とされ、画像処理に長時間を
費やしてしまうという問題があった。またメモリマトリ
ックス回路に大量のシフトレジスタやフリップフロップ
を使用するので、ディジクル画像処理装置のコストを十
分低減することができないという問題もあった。
本発明はこのような事情に鑑み、画像データを構成する
行方向または列方向の任意のワードを、メモリマ） Ｉ
Ｊックス回路を必要とせずに読み出すことのできる画像
メモリを提供することをその目的とする。
行方向または列方向の任意のワードを、メモリマ） Ｉ
Ｊックス回路を必要とせずに読み出すことのできる画像
メモリを提供することをその目的とする。
本発明では、ＮＸＮ個のダイナミック・ランダム・アク
セス・メモリをＮＸＮのマトリックス構造に配置したメ
モリマトリックスと、画像信号を２値の電気信号として
このメモリマ） ＩＪソックス゛行単位あるいは列単位
で１ワードずつ書き込ませる書き迷み手段と、このメモ
リマトリックスに記憶された画像信号の読み出しを行単
位あるいは列単位で選択する選択手段と、選択手段で選
択された単位で画像信号を前記メモリマトリックスから
１ワードずつ読み出させる読み出し手段とを画像メモリ
に具備させ、特別のメモリマトリックス回路を不要とす
る。
セス・メモリをＮＸＮのマトリックス構造に配置したメ
モリマトリックスと、画像信号を２値の電気信号として
このメモリマ） ＩＪソックス゛行単位あるいは列単位
で１ワードずつ書き込ませる書き迷み手段と、このメモ
リマトリックスに記憶された画像信号の読み出しを行単
位あるいは列単位で選択する選択手段と、選択手段で選
択された単位で画像信号を前記メモリマトリックスから
１ワードずつ読み出させる読み出し手段とを画像メモリ
に具備させ、特別のメモリマトリックス回路を不要とす
る。
以下実施例につき本発明の詳細な説明する。
第２図は本実施例の画像メモリを使用したディジタル画
像処理装置の構成を表わしたものである。
像処理装置の構成を表わしたものである。
画像人力部１２に接続された画像データ処理部２１には
、本実施例の画像メモリ２２と、この制御を行うマイク
ロプロセッサ２３が配置されている。
、本実施例の画像メモリ２２と、この制御を行うマイク
ロプロセッサ２３が配置されている。
画像データ処理部２１の出力側には、画像モニタＣＲＴ
１６とプリンタ１７が接続されている。
１６とプリンタ１７が接続されている。
第３図は画像メモリの構成を表わしたものである。ただ
しこの図では、説明を簡単に行うために４×４ビツトの
マトリックス構成の画像メモリを表わしている。画像メ
モリには、４行４列の計１６個のメモリセル２５が配置
されている。各メモリセル２５と第２図に示したマイク
ロプロセラ＋１２３の間には、入力データバス２６と出
力データバス２７の２種類のデータバスが接続されてい
る。マイクロプロセラづとこの画像メモリの間には、こ
の他に１３種類の信号線が接続されている。
しこの図では、説明を簡単に行うために４×４ビツトの
マトリックス構成の画像メモリを表わしている。画像メ
モリには、４行４列の計１６個のメモリセル２５が配置
されている。各メモリセル２５と第２図に示したマイク
ロプロセラ＋１２３の間には、入力データバス２６と出
力データバス２７の２種類のデータバスが接続されてい
る。マイクロプロセラづとこの画像メモリの間には、こ
の他に１３種類の信号線が接続されている。
ＲＡＳ信号線２８は８本の信号ラインがら成り、列方向
パスバッファ３１と行方向パスバッファ３２に分かれて
接続されている。Ｈ／ Ｖ ４Ｍ号線：３３はＷＲ信号
線３４と共にセレクト回路３５に接続されている。セレ
クト回路３５は列方向パスバッファ３１と行方向パスバ
ッファ３２のセレクトされる条件を決定するための論理
回路であり、読み出し時に列セレクト俳号３６あるいは
行セレクト信号３７を出力し、また書き込み時には、行
セレクト信号３７を出力するようになっている。
パスバッファ３１と行方向パスバッファ３２に分かれて
接続されている。Ｈ／ Ｖ ４Ｍ号線：３３はＷＲ信号
線３４と共にセレクト回路３５に接続されている。セレ
クト回路３５は列方向パスバッファ３１と行方向パスバ
ッファ３２のセレクトされる条件を決定するための論理
回路であり、読み出し時に列セレクト俳号３６あるいは
行セレクト信号３７を出力し、また書き込み時には、行
セレクト信号３７を出力するようになっている。
列方向パスバッファ３１は、列方向ＲＡＳ信号３８−Ｏ
〜３８−３を選択的に出力し、読み出し時におけるメモ
リセル２５の列方向の指定を行うようになっている。ま
た行方向パスバッファ３２は、行方向ＲＡＳ信号３９−
０〜３９−３を選択的に出力し、同じく読み出し時およ
び書き込み時におけるメモリセル２５の行方向の指定を
行うようになっている。各画像メモリ２５には、他の４
ＣΔＳ信号４６、ＷＥ信号４７およびアドレス情報４８
が供給されるようになっている。これらについては後に
詳しく説明する。
〜３８−３を選択的に出力し、読み出し時におけるメモ
リセル２５の列方向の指定を行うようになっている。ま
た行方向パスバッファ３２は、行方向ＲＡＳ信号３９−
０〜３９−３を選択的に出力し、同じく読み出し時およ
び書き込み時におけるメモリセル２５の行方向の指定を
行うようになっている。各画像メモリ２５には、他の４
ＣΔＳ信号４６、ＷＥ信号４７およびアドレス情報４８
が供給されるようになっている。これらについては後に
詳しく説明する。
第４図は各メモリセルの内部構成を表わしたものである
。各メモリセル２５はＤＲＡＭ５１．２つのトライステ
ートバッファ５２．５３．２つのオフゲート５４．５５
それに１つのアンドゲート５６を備えている。ＤＲＡＭ
５１は、この実施例では６４キロビツトのメモリである
。もちろんこれ以外の容量のＲＡＭであってもよい。
。各メモリセル２５はＤＲＡＭ５１．２つのトライステ
ートバッファ５２．５３．２つのオフゲート５４．５５
それに１つのアンドゲート５６を備えている。ＤＲＡＭ
５１は、この実施例では６４キロビツトのメモリである
。もちろんこれ以外の容量のＲＡＭであってもよい。
２つのオアゲート５４．５５は２つのトライステートバ
ッファ５２．５３を制御するためのゲート回路であり、
一方のオアゲート５４の入力側にはＲＥＡＤ（ｉ号４５
と列方向指定信号３８が、また他方のオアゲート５５の
入力端には、ＲＥＡＤ信号４５と行方向ＲＡＳ信号３９
がそれぞれ供給されるようになっている。
ッファ５２．５３を制御するためのゲート回路であり、
一方のオアゲート５４の入力側にはＲＥＡＤ（ｉ号４５
と列方向指定信号３８が、また他方のオアゲート５５の
入力端には、ＲＥＡＤ信号４５と行方向ＲＡＳ信号３９
がそれぞれ供給されるようになっている。
アンドゲート５６は、列方向ＲＡＳ信号３８あるいは行
方向ＲＡＳ信号３９が発生したときＤＲＡＭ５１にＲＡ
Ｓ信号５８を供給するためのゲート回路である。ここで
ＲＡＳ信号５８とは、ＤＲＡＭ５１がＲＯＷアドレスを
取り込むためのタロツク信号である。
方向ＲＡＳ信号３９が発生したときＤＲＡＭ５１にＲＡ
Ｓ信号５８を供給するためのゲート回路である。ここで
ＲＡＳ信号５８とは、ＤＲＡＭ５１がＲＯＷアドレスを
取り込むためのタロツク信号である。
２つのトライステートバッファ５２．５３は、ＤＲＡＭ
５１からの出力を行出力用データバス２７１−１または
列出力用データバス２７Ｖに切り換えて出力するための
バッファである。このように２つのトライステートバッ
ファ５２．５３を用いることで、ＤＲＡＭ５１の出力側
を共通にするこ可能となる。列方向ＲＡＳ信号３８、行
方向ＲＡＳ信号３９は、画像メモリ２２内の図示しない
コントロール回路あるいはタイミング回路によって発生
される。
５１からの出力を行出力用データバス２７１−１または
列出力用データバス２７Ｖに切り換えて出力するための
バッファである。このように２つのトライステートバッ
ファ５２．５３を用いることで、ＤＲＡＭ５１の出力側
を共通にするこ可能となる。列方向ＲＡＳ信号３８、行
方向ＲＡＳ信号３９は、画像メモリ２２内の図示しない
コントロール回路あるいはタイミング回路によって発生
される。
ＤＲＡＭ５１にはＲＡＳ信号５８を入力するＲＣＡＳ端
子にはＣＡＳ信号４６が人力される。ＣＡＳ信号４６は
、ＤＲＡＭ５１がＣＯＬＵＭＮアはＷＥ信号４７が入力
される。ＷＥ信号４７はＤＲＡＭ５１が人力データバス
２６から人力データ６１を取り込むための信号である。
子にはＣＡＳ信号４６が人力される。ＣＡＳ信号４６は
、ＤＲＡＭ５１がＣＯＬＵＭＮアはＷＥ信号４７が入力
される。ＷＥ信号４７はＤＲＡＭ５１が人力データバス
２６から人力データ６１を取り込むための信号である。
Ａ、〜Δ７端子には、アドレス情報４８が入力されるよ
うになっている。これらの信号４６．４７．４８も、前
記したコントロール回路あるいはタイミング回路によっ
て発生される。これに対して、人力データ６１およびＲ
ＥＡＤ信号４５は、画像メモリ２２をコントロールする
外部回路としてのマイクロプロセッサ２３（第２図）に
よって発生される。もらろん、第２図および第３図に図
示していないが、本実施例の画像メモリは従来の画像メ
モリと同様な幾つかの一般的な回路を備えている。Ｄ
Ｒ’Ａ Ｍ５１のリフレッシュ動作を行わせるためのリ
フレッシュコントロール回路や、同じ＜ＤＲＡＭ５１の
ＲＯＷアドレスとＣＯＩ−Ｕ Ｍ Ｎアドレスを切り換
えるためのアドレスセレクタ、あるいはＲＡＳ信号線２
８に送り出されるＲＡＳ信号等を作成するアドレスデコ
ーダがその例である。
うになっている。これらの信号４６．４７．４８も、前
記したコントロール回路あるいはタイミング回路によっ
て発生される。これに対して、人力データ６１およびＲ
ＥＡＤ信号４５は、画像メモリ２２をコントロールする
外部回路としてのマイクロプロセッサ２３（第２図）に
よって発生される。もらろん、第２図および第３図に図
示していないが、本実施例の画像メモリは従来の画像メ
モリと同様な幾つかの一般的な回路を備えている。Ｄ
Ｒ’Ａ Ｍ５１のリフレッシュ動作を行わせるためのリ
フレッシュコントロール回路や、同じ＜ＤＲＡＭ５１の
ＲＯＷアドレスとＣＯＩ−Ｕ Ｍ Ｎアドレスを切り換
えるためのアドレスセレクタ、あるいはＲＡＳ信号線２
８に送り出されるＲＡＳ信号等を作成するアドレスデコ
ーダがその例である。
以上画像メモリについてその構成の概略を説明した。次
にこのメモリのａき込み動作と読み出し動作を説明する
。
にこのメモリのａき込み動作と読み出し動作を説明する
。
書込み動作
古き込み時には、すでに説明したように行セレクト信号
３７によって行方向パスバッファ３２が選択されるよう
になっている。すなわちセレクト回路３５の入力側には
ｌ−１／ Ｖ Ｌｒ号線３３とＷＲ信号線３４が接続さ
れており、Ｈ／Ｖ信号６１はオアゲート６２とノアゲー
ト６３の双方に、ＷＲ４ｉ号６４はインバータ６５を介
してこれらのゲート６２．６３に供給されるようになっ
ている。Ｉ−１／Ｖ信号６１はこの実施例の画像メモリ
特有の制御信号であり、行単位で読み出し可能のときは
Ｈ（ハイ）レベルとなり列単位で読み出し可能のときは
Ｌ（ロー）レベルとなる。このような１」／ｖ信号６１
は、汎用の入出力ポートを用いて発生させることができ
る。また所定のビット構成でＤＲＡＭを使用する場合に
は、例えばアドレスの上位をデコードして作ることもで
きる。ＷＲ信号６４はマイクロプロセッサのデータ入出
力のためのコントロール信号である。データの書き込み
時には、ＷＲ信号６４がＬレベルとなる。このためノア
ゲート６３の出力としての行セレクト信号３７がＬレベ
ルとなり、行方向パスバッファ３２が選択される。この
結果、行方向パスバッファ３２の出力側から４種類の行
方向ＲＡＳ信号３９−０〜：）９−３のいずれかが出力
され、対応する４つのメモリセル２５に人力されること
になる。
３７によって行方向パスバッファ３２が選択されるよう
になっている。すなわちセレクト回路３５の入力側には
ｌ−１／ Ｖ Ｌｒ号線３３とＷＲ信号線３４が接続さ
れており、Ｈ／Ｖ信号６１はオアゲート６２とノアゲー
ト６３の双方に、ＷＲ４ｉ号６４はインバータ６５を介
してこれらのゲート６２．６３に供給されるようになっ
ている。Ｉ−１／Ｖ信号６１はこの実施例の画像メモリ
特有の制御信号であり、行単位で読み出し可能のときは
Ｈ（ハイ）レベルとなり列単位で読み出し可能のときは
Ｌ（ロー）レベルとなる。このような１」／ｖ信号６１
は、汎用の入出力ポートを用いて発生させることができ
る。また所定のビット構成でＤＲＡＭを使用する場合に
は、例えばアドレスの上位をデコードして作ることもで
きる。ＷＲ信号６４はマイクロプロセッサのデータ入出
力のためのコントロール信号である。データの書き込み
時には、ＷＲ信号６４がＬレベルとなる。このためノア
ゲート６３の出力としての行セレクト信号３７がＬレベ
ルとなり、行方向パスバッファ３２が選択される。この
結果、行方向パスバッファ３２の出力側から４種類の行
方向ＲＡＳ信号３９−０〜：）９−３のいずれかが出力
され、対応する４つのメモリセル２５に人力されること
になる。
今、行方向パスバッファ３２がら行方向ＲＡＳ信号３９
−１が出力されたとする。この場合、この行方向ＲＡＳ
信号３９−１を入力する第２行目のメモリセル２５２．
、〜２５□９．が活性化される。
−１が出力されたとする。この場合、この行方向ＲＡＳ
信号３９−１を入力する第２行目のメモリセル２５２．
、〜２５□９．が活性化される。
そして人力データパス２６から供給される４ビツトのパ
ラレルなデータ６７−ｏ〜６７−３のうち、第１列のメ
モリセル２５．、、〜２５．．’、に供給される１ビツ
トのデータ６７−ｏがメモリセル２５２、、 内に記憶
される。同様にして、他のそれぞれ１ビツトのデータ６
７−１．６７−２．６７−３は、メモリセル２５２，２
、メモリセル２５２．３、メモリセル２５２．４ に記
１点されることになる。このとき第４図に示したＲＥΔ
Ｄ信号４５はトＩレベルに保たれている。ずなゎら全メ
モリセル２５のＩ・ライスデートバッファ５２．５３の
出力側はハイ・ｆンビーダンスに保たれており、データ
の出力はない１、行方向ＲＡＳ信号３９−０〜３９−３
を順に選択しながらデータ６７−ｏ〜６７−３を画像メ
モリ２２に供給すれば、以上説明したと同様な動作で全
メモリセル２５にデータの書き込みが行われる。
ラレルなデータ６７−ｏ〜６７−３のうち、第１列のメ
モリセル２５．、、〜２５．．’、に供給される１ビツ
トのデータ６７−ｏがメモリセル２５２、、 内に記憶
される。同様にして、他のそれぞれ１ビツトのデータ６
７−１．６７−２．６７−３は、メモリセル２５２，２
、メモリセル２５２．３、メモリセル２５２．４ に記
１点されることになる。このとき第４図に示したＲＥΔ
Ｄ信号４５はトＩレベルに保たれている。ずなゎら全メ
モリセル２５のＩ・ライスデートバッファ５２．５３の
出力側はハイ・ｆンビーダンスに保たれており、データ
の出力はない１、行方向ＲＡＳ信号３９−０〜３９−３
を順に選択しながらデータ６７−ｏ〜６７−３を画像メ
モリ２２に供給すれば、以上説明したと同様な動作で全
メモリセル２５にデータの書き込みが行われる。
読み出し動作
読み出し時には、ワード（４ビツト）ごとのデータを行
単位で読み出す場合と列単位で読み出す場合の２つの場
合が選択される。
単位で読み出す場合と列単位で読み出す場合の２つの場
合が選択される。
読み出し動作の場合ＷＲ倍信号４は常に１４レベルであ
る。Ｈ／Ｖ信号６１がＨレベルであれば、行セレクト信
号３７．がＬレベルとなり行方向パスバッファ３２が選
択される。この状態で行方向パスバッファ３２から行方
向ＲＡＳ信号３９−１が出力されたとすれば、同様に第
２行目のメモリセル２５２．、〜２５゜、４が活性化さ
れる。これにより、所定のアドレスのデータがＤＲＡＭ
５１の出力端子Ｄｏに現われる。このときＲＥΔＤ信号
４５がＬレベルとなっており、かつ行方向ＲＡＳ信号３
９−１もＬレベルとなっている。従ってトライステート
バッファ５２が活性化され、出力端子Ｄｏに現われた各
データが行出方用の出力端子Ｄ ｏ ＋＋に出力される
。
る。Ｈ／Ｖ信号６１がＨレベルであれば、行セレクト信
号３７．がＬレベルとなり行方向パスバッファ３２が選
択される。この状態で行方向パスバッファ３２から行方
向ＲＡＳ信号３９−１が出力されたとすれば、同様に第
２行目のメモリセル２５２．、〜２５゜、４が活性化さ
れる。これにより、所定のアドレスのデータがＤＲＡＭ
５１の出力端子Ｄｏに現われる。このときＲＥΔＤ信号
４５がＬレベルとなっており、かつ行方向ＲＡＳ信号３
９−１もＬレベルとなっている。従ってトライステート
バッファ５２が活性化され、出力端子Ｄｏに現われた各
データが行出方用の出力端子Ｄ ｏ ＋＋に出力される
。
第３図に示すように第１列のメモリセル２５．、。
〜２５．．． の出力端子り。、ｌは出力データバ′ス
２７のライン２７−０にまとめて結線されている。同様
に第２列のメモリセル２５．．２〜２５．．２の出力端
子り。４．は出力データパスのライン２７−１に、第３
列のメモリセル２５１ ＋ ３〜２５．．．の出力端子
り。Ｈは出力データハスのライン２７−２に、第４列の
メモリセル２５．、、〜２５．．．の出力端子Ｄｏ１１
は出力データハスのライン２７−３にそれぞれ接続され
ている。従って第２行目のメモリセル２５２、、〜２５
２．．の出力端子り。１．に現われた合ル１４ビットの
パラレルなデータは、各ライン２７−０〜？７−３に１
ビツトずつ分配された形で出力データハス２７上に送り
出される。行方向ＲＡＳ信号３９−Ｏ〜３９−３を順に
選択しながらデータの読み出しを行えば、４×４のマ）
ＩＪフックス造のデータが書き込まれたその状態で読
み出しが１１才〕れることになる。
２７のライン２７−０にまとめて結線されている。同様
に第２列のメモリセル２５．．２〜２５．．２の出力端
子り。４．は出力データパスのライン２７−１に、第３
列のメモリセル２５１ ＋ ３〜２５．．．の出力端子
り。Ｈは出力データハスのライン２７−２に、第４列の
メモリセル２５．、、〜２５．．．の出力端子Ｄｏ１１
は出力データハスのライン２７−３にそれぞれ接続され
ている。従って第２行目のメモリセル２５２、、〜２５
２．．の出力端子り。１．に現われた合ル１４ビットの
パラレルなデータは、各ライン２７−０〜？７−３に１
ビツトずつ分配された形で出力データハス２７上に送り
出される。行方向ＲＡＳ信号３９−Ｏ〜３９−３を順に
選択しながらデータの読み出しを行えば、４×４のマ）
ＩＪフックス造のデータが書き込まれたその状態で読
み出しが１１才〕れることになる。
次にＩ−１／ Ｖ信号６１がＬレベルの場合の読み出し
動作を説明する。この場合には列上レクト信号３６がＬ
レベルとなり、列方向パスバッファ３１が選択される。
動作を説明する。この場合には列上レクト信号３６がＬ
レベルとなり、列方向パスバッファ３１が選択される。
この状態で列方向パスバッファ３１から列方向ＲＡＳ信
号３８−１が出力されたとすれば、第２列目のメモリセ
ル２５．．２〜２５、．２が活性化される。これにより
、所定のアドレスのデータがＤＲＡＭ５１の出力端子Ｄ
Ｏに現われる。このときＲＥＡＤ信号４５と列方向ＲＡ
Ｓ信号３８−１がＬレベルとなっている。従って他のト
ライステートバッファ５３が活性化され、出力端子ＤＯ
に現われた各データが列出力用の出力端子り。、に出力
される。
号３８−１が出力されたとすれば、第２列目のメモリセ
ル２５．．２〜２５、．２が活性化される。これにより
、所定のアドレスのデータがＤＲＡＭ５１の出力端子Ｄ
Ｏに現われる。このときＲＥＡＤ信号４５と列方向ＲＡ
Ｓ信号３８−１がＬレベルとなっている。従って他のト
ライステートバッファ５３が活性化され、出力端子ＤＯ
に現われた各データが列出力用の出力端子り。、に出力
される。
第３図に示すように第１行のメモリセル２５＋、＋〜２
５．．．の出力端子り。Ｖは出力データハス２７のライ
ン２７−０にまとめて結線されている。同様に第２行の
メモリセル２５２．、〜２５２．Ｔ の出力端子り。、
は出力データハスのライン２７−１に、第３行のメモリ
セル２５３．、〜２５３．．の出力端子り。、は出力デ
ータパスのライン２７−２に、第４行のメモリセル２５
．、、〜２５．．．の出力端子Ｄｏｖは出力データパス
のライン２７−３にそれぞれ接続されている。従って第
２列目のメモリセル２５．．２〜２５．、、の出力端子
り。、に現われた合計４ビツトのパラレルなデータは、
各ライン２７−０〜２７−３に１ビツトずつ分配された
形で出力データパス２７上に送り出される。列方向ＲＡ
Ｓ信号３８−Ｏ〜３８−３を順に選択しながらデータの
読み出しを行えば、４×４のマトリックス構造のデータ
が９０度回転された形で読み出されることになる。
５．．．の出力端子り。Ｖは出力データハス２７のライ
ン２７−０にまとめて結線されている。同様に第２行の
メモリセル２５２．、〜２５２．Ｔ の出力端子り。、
は出力データハスのライン２７−１に、第３行のメモリ
セル２５３．、〜２５３．．の出力端子り。、は出力デ
ータパスのライン２７−２に、第４行のメモリセル２５
．、、〜２５．．．の出力端子Ｄｏｖは出力データパス
のライン２７−３にそれぞれ接続されている。従って第
２列目のメモリセル２５．．２〜２５．、、の出力端子
り。、に現われた合計４ビツトのパラレルなデータは、
各ライン２７−０〜２７−３に１ビツトずつ分配された
形で出力データパス２７上に送り出される。列方向ＲＡ
Ｓ信号３８−Ｏ〜３８−３を順に選択しながらデータの
読み出しを行えば、４×４のマトリックス構造のデータ
が９０度回転された形で読み出されることになる。
このようにデータの読み出し時にＨ／Ｖ信号の論理状態
を切り換えれば、ＮＸＮビットのメモリマトリックスに
行ｊｉ’を位で人力されたデータが、行単位あるいは列
単位で読み出されることになる。
を切り換えれば、ＮＸＮビットのメモリマトリックスに
行ｊｉ’を位で人力されたデータが、行単位あるいは列
単位で読み出されることになる。
なお画像メモリに対するデータの人力Ｄ１１＋とデータ
の読み出しり。ｕｌ は異なったタイミングで行われる
ので、本実施例のように人力データパス２Ｇと出力デー
タバス２７を別個に設ける必要はなく、これらを接続し
て人出力データパスとしても良い。
の読み出しり。ｕｌ は異なったタイミングで行われる
ので、本実施例のように人力データパス２Ｇと出力デー
タバス２７を別個に設ける必要はなく、これらを接続し
て人出力データパスとしても良い。
次に実施例では４×４ビツトのメモリマトリックスの場
合を説明したが、一般的な１６Ｘ１６ビツトのメモリマ
トリックスについて簡単に言及する。１６Ｘ１６ビツト
のメモリマトリックスを構成し、この１６ワードがマイ
クロプロセラＪから見−ご連続したアドレスとなるため
には、マイクロプロセッサの出力するアドレスの下位４
ビツト（ΔＢ、−ＡＢ３’）をデコードしたもので、１
６種類のＲＡＳ信号を発生させればよい。なお６４キロ
ビツトのＤＲＡＭを用いて１６Ｘ１６ビツトのメモリマ
トリックスを構成すれば、このメモリマトリックスが６
４Ｘ１０３個（６５５３６個）できることになる。各Ｄ
ＲＡＭのＲＯＷアドレスとしては、マイクロプロセッサ
が発生するアドレスの下位５ビットΔＢ、から下位１２
ピツ）Ａｌ１．。
合を説明したが、一般的な１６Ｘ１６ビツトのメモリマ
トリックスについて簡単に言及する。１６Ｘ１６ビツト
のメモリマトリックスを構成し、この１６ワードがマイ
クロプロセラＪから見−ご連続したアドレスとなるため
には、マイクロプロセッサの出力するアドレスの下位４
ビツト（ΔＢ、−ＡＢ３’）をデコードしたもので、１
６種類のＲＡＳ信号を発生させればよい。なお６４キロ
ビツトのＤＲＡＭを用いて１６Ｘ１６ビツトのメモリマ
トリックスを構成すれば、このメモリマトリックスが６
４Ｘ１０３個（６５５３６個）できることになる。各Ｄ
ＲＡＭのＲＯＷアドレスとしては、マイクロプロセッサ
が発生するアドレスの下位５ビットΔＢ、から下位１２
ピツ）Ａｌ１．。
までを、またＣＯＬＬＩＭＮアドレスとしては、下位１
３ビツトΔＢ１２から下位２０ビツトＡＢ１９までを同
様にセレクトしてアドレス人力用の端子Ａ。
３ビツトΔＢ１２から下位２０ビツトＡＢ１９までを同
様にセレクトしてアドレス人力用の端子Ａ。
〜Ａ７ に人力すればよい。
以上詳細に説明したように本発明によれば画像情報の処
理を行うディジタル画像処理装置において、Ｄ ＲＡ
Ｍやゲート回路その他の回路部品番用い−〔メモリマト
リックスを構成し、行単位、および列単位の読み出しが
可能な画像メモリを構成した。これによりシフトレジス
タやフリツプフロツプ回路等を使用した特別のメモリマ
トリックス回路を必要とせず、画像メモリから直接行単
位あるいは列単位のデータ出力が可能となる。従って画
像の編集等の処理に要する時間が短縮化されるばかりで
なく、装置Ｒの信頼性を高めることができる。
理を行うディジタル画像処理装置において、Ｄ ＲＡ
Ｍやゲート回路その他の回路部品番用い−〔メモリマト
リックスを構成し、行単位、および列単位の読み出しが
可能な画像メモリを構成した。これによりシフトレジス
タやフリツプフロツプ回路等を使用した特別のメモリマ
トリックス回路を必要とせず、画像メモリから直接行単
位あるいは列単位のデータ出力が可能となる。従って画
像の編集等の処理に要する時間が短縮化されるばかりで
なく、装置Ｒの信頼性を高めることができる。
第１図は従来の画像メモリを使用したディジタル画像処
理装置の概略を表わしたブロック図、第２図〜第４図は
本発明の一実施例を説明するためのもので、このうち第
２図は本実施例の画像メモリを使用するディジタル画像
処理装置の構成を表わしたブロック図、第３図は画像メ
モリのブロック図、第４図は各メモリセルのブロック図
である。 ２５・・・・・・メモリセル、 ２６・・・・・入力データパス、 ２７・・・・・・出力データバス、 ３１・・・・・・列方向ハスバッファ、３２・・・・・
・行方向パスバッファ、３５・・・・・・セレクト回路
、 ３８・・・・・・列方向ＲＡＳ信号、 ３９・・・・・行方向ＲＡＳ信号、 ５１−−・・Ｄ ＲＡ Ｍ。 出 願 人 富士ゼロックス株式会社 代理人 弁理士 山 内 梅 雄
理装置の概略を表わしたブロック図、第２図〜第４図は
本発明の一実施例を説明するためのもので、このうち第
２図は本実施例の画像メモリを使用するディジタル画像
処理装置の構成を表わしたブロック図、第３図は画像メ
モリのブロック図、第４図は各メモリセルのブロック図
である。 ２５・・・・・・メモリセル、 ２６・・・・・入力データパス、 ２７・・・・・・出力データバス、 ３１・・・・・・列方向ハスバッファ、３２・・・・・
・行方向パスバッファ、３５・・・・・・セレクト回路
、 ３８・・・・・・列方向ＲＡＳ信号、 ３９・・・・・行方向ＲＡＳ信号、 ５１−−・・Ｄ ＲＡ Ｍ。 出 願 人 富士ゼロックス株式会社 代理人 弁理士 山 内 梅 雄
Claims (1)
- ＮＸＮ個のダイナミ・ンク・ランダム・アクセス・メモ
リをＮＸＮのマトリックス構造に西装置しｊこメモリマ
トリックスと、画像信号を２４直の電気信号としてこの
メモリマトリックスｉこ行単（立あるし１は列単位で１
ワードずつ書き込ませる書き込み手段と、このメモリマ
トリ・１クスに記憶された画イ象信号の読み出しを行単
位ある０は列車（立で選択する選択手段と、選択手段で
選択された単イ立で画イ象信号を１１１ｊ記メモリマト
リツクスから１ワードずつ読み出させる読み出し手段と
を具備することを特徴とする画像メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187097A JPS6079390A (ja) | 1983-10-07 | 1983-10-07 | 画像メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187097A JPS6079390A (ja) | 1983-10-07 | 1983-10-07 | 画像メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079390A true JPS6079390A (ja) | 1985-05-07 |
Family
ID=16200048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58187097A Pending JPS6079390A (ja) | 1983-10-07 | 1983-10-07 | 画像メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079390A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49108932A (ja) * | 1973-02-19 | 1974-10-16 |
-
1983
- 1983-10-07 JP JP58187097A patent/JPS6079390A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49108932A (ja) * | 1973-02-19 | 1974-10-16 |
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