JPS6079390A - 画像メモリ - Google Patents
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- JPS6079390A JPS6079390A JP58187097A JP18709783A JPS6079390A JP S6079390 A JPS6079390 A JP S6079390A JP 58187097 A JP58187097 A JP 58187097A JP 18709783 A JP18709783 A JP 18709783A JP S6079390 A JPS6079390 A JP S6079390A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル画像処理に用いられる画イ象メモリ
に関する。
に関する。
文章の編集等に必要とされる種々の画像処理には、2値
の電気信号としてのディジタル画像信号が広く用いられ
ている。
の電気信号としてのディジタル画像信号が広く用いられ
ている。
第1図はディジタル画像処理を行うための従来のディジ
タル画像処理装置の構成を表わしたものである。この装
置の画像データ処理部11には、画像人力部12からデ
ィジタル画像信号が人力されるようになっている。画像
データ処理部11では、画像メモリ13にディジタル画
像信号を蓄え、メモリマトリックス回路14を使用して
、マイクロプロセッサ15の制御のもとに画像処理を行
う。
タル画像処理装置の構成を表わしたものである。この装
置の画像データ処理部11には、画像人力部12からデ
ィジタル画像信号が人力されるようになっている。画像
データ処理部11では、画像メモリ13にディジタル画
像信号を蓄え、メモリマトリックス回路14を使用して
、マイクロプロセッサ15の制御のもとに画像処理を行
う。
画像データ処理部11に人力された画像および処理後の
編集画像は、画像モニタCRT l 6によって確認す
ることができる。編集画像はプリンタ17によってプリ
ントアウトされる。
編集画像は、画像モニタCRT l 6によって確認す
ることができる。編集画像はプリンタ17によってプリ
ントアウトされる。
ところでこのような装置では、文字を90度回転させる
等の画像処理を行うには、メモリマ) IJフックス路
14に多数のシフトレジスタあるいはフリツプフロツプ
回路を必要とした。例えば各文字がNxNビットのマト
リックスによって構成されているとする。この場合に行
方向あるいは列方向のNビットを任意に読み出すために
は、Nビットのパラレル出力を可能とするシフトレジス
タをN個用意するか、N2 個のフリップフロップを必
要とした。そして例えば文字を90度回転させるために
行データと列データの交換を行う場合には、(1)画像
メモリ13からメモリマトリックス回路14に対して行
単位のデータの転送をN回繰り返し行い、次に(ii
)メモリマ) IJソックス路14から画像メモU l
3に対して、交換後の列単位のデータの転送を同じく
N回繰り返し行う必要があった。すなわち合it 2
N回のデータの転送が必要とされ、画像処理に長時間を
費やしてしまうという問題があった。またメモリマトリ
ックス回路に大量のシフトレジスタやフリップフロップ
を使用するので、ディジクル画像処理装置のコストを十
分低減することができないという問題もあった。
等の画像処理を行うには、メモリマ) IJフックス路
14に多数のシフトレジスタあるいはフリツプフロツプ
回路を必要とした。例えば各文字がNxNビットのマト
リックスによって構成されているとする。この場合に行
方向あるいは列方向のNビットを任意に読み出すために
は、Nビットのパラレル出力を可能とするシフトレジス
タをN個用意するか、N2 個のフリップフロップを必
要とした。そして例えば文字を90度回転させるために
行データと列データの交換を行う場合には、(1)画像
メモリ13からメモリマトリックス回路14に対して行
単位のデータの転送をN回繰り返し行い、次に(ii
)メモリマ) IJソックス路14から画像メモU l
3に対して、交換後の列単位のデータの転送を同じく
N回繰り返し行う必要があった。すなわち合it 2
N回のデータの転送が必要とされ、画像処理に長時間を
費やしてしまうという問題があった。またメモリマトリ
ックス回路に大量のシフトレジスタやフリップフロップ
を使用するので、ディジクル画像処理装置のコストを十
分低減することができないという問題もあった。
本発明はこのような事情に鑑み、画像データを構成する
行方向または列方向の任意のワードを、メモリマ) I
Jックス回路を必要とせずに読み出すことのできる画像
メモリを提供することをその目的とする。
行方向または列方向の任意のワードを、メモリマ) I
Jックス回路を必要とせずに読み出すことのできる画像
メモリを提供することをその目的とする。
本発明では、NXN個のダイナミック・ランダム・アク
セス・メモリをNXNのマトリックス構造に配置したメ
モリマトリックスと、画像信号を2値の電気信号として
このメモリマ) IJソックス゛行単位あるいは列単位
で1ワードずつ書き込ませる書き迷み手段と、このメモ
リマトリックスに記憶された画像信号の読み出しを行単
位あるいは列単位で選択する選択手段と、選択手段で選
択された単位で画像信号を前記メモリマトリックスから
1ワードずつ読み出させる読み出し手段とを画像メモリ
に具備させ、特別のメモリマトリックス回路を不要とす
る。
セス・メモリをNXNのマトリックス構造に配置したメ
モリマトリックスと、画像信号を2値の電気信号として
このメモリマ) IJソックス゛行単位あるいは列単位
で1ワードずつ書き込ませる書き迷み手段と、このメモ
リマトリックスに記憶された画像信号の読み出しを行単
位あるいは列単位で選択する選択手段と、選択手段で選
択された単位で画像信号を前記メモリマトリックスから
1ワードずつ読み出させる読み出し手段とを画像メモリ
に具備させ、特別のメモリマトリックス回路を不要とす
る。
以下実施例につき本発明の詳細な説明する。
第2図は本実施例の画像メモリを使用したディジタル画
像処理装置の構成を表わしたものである。
像処理装置の構成を表わしたものである。
画像人力部12に接続された画像データ処理部21には
、本実施例の画像メモリ22と、この制御を行うマイク
ロプロセッサ23が配置されている。
、本実施例の画像メモリ22と、この制御を行うマイク
ロプロセッサ23が配置されている。
画像データ処理部21の出力側には、画像モニタCRT
16とプリンタ17が接続されている。
16とプリンタ17が接続されている。
第3図は画像メモリの構成を表わしたものである。ただ
しこの図では、説明を簡単に行うために4×4ビツトの
マトリックス構成の画像メモリを表わしている。画像メ
モリには、4行4列の計16個のメモリセル25が配置
されている。各メモリセル25と第2図に示したマイク
ロプロセラ+123の間には、入力データバス26と出
力データバス27の2種類のデータバスが接続されてい
る。マイクロプロセラづとこの画像メモリの間には、こ
の他に13種類の信号線が接続されている。
しこの図では、説明を簡単に行うために4×4ビツトの
マトリックス構成の画像メモリを表わしている。画像メ
モリには、4行4列の計16個のメモリセル25が配置
されている。各メモリセル25と第2図に示したマイク
ロプロセラ+123の間には、入力データバス26と出
力データバス27の2種類のデータバスが接続されてい
る。マイクロプロセラづとこの画像メモリの間には、こ
の他に13種類の信号線が接続されている。
RAS信号線28は8本の信号ラインがら成り、列方向
パスバッファ31と行方向パスバッファ32に分かれて
接続されている。H/ V 4M号線:33はWR信号
線34と共にセレクト回路35に接続されている。セレ
クト回路35は列方向パスバッファ31と行方向パスバ
ッファ32のセレクトされる条件を決定するための論理
回路であり、読み出し時に列セレクト俳号36あるいは
行セレクト信号37を出力し、また書き込み時には、行
セレクト信号37を出力するようになっている。
パスバッファ31と行方向パスバッファ32に分かれて
接続されている。H/ V 4M号線:33はWR信号
線34と共にセレクト回路35に接続されている。セレ
クト回路35は列方向パスバッファ31と行方向パスバ
ッファ32のセレクトされる条件を決定するための論理
回路であり、読み出し時に列セレクト俳号36あるいは
行セレクト信号37を出力し、また書き込み時には、行
セレクト信号37を出力するようになっている。
列方向パスバッファ31は、列方向RAS信号38−O
〜38−3を選択的に出力し、読み出し時におけるメモ
リセル25の列方向の指定を行うようになっている。ま
た行方向パスバッファ32は、行方向RAS信号39−
0〜39−3を選択的に出力し、同じく読み出し時およ
び書き込み時におけるメモリセル25の行方向の指定を
行うようになっている。各画像メモリ25には、他の4
CΔS信号46、WE信号47およびアドレス情報48
が供給されるようになっている。これらについては後に
詳しく説明する。
〜38−3を選択的に出力し、読み出し時におけるメモ
リセル25の列方向の指定を行うようになっている。ま
た行方向パスバッファ32は、行方向RAS信号39−
0〜39−3を選択的に出力し、同じく読み出し時およ
び書き込み時におけるメモリセル25の行方向の指定を
行うようになっている。各画像メモリ25には、他の4
CΔS信号46、WE信号47およびアドレス情報48
が供給されるようになっている。これらについては後に
詳しく説明する。
第4図は各メモリセルの内部構成を表わしたものである
。各メモリセル25はDRAM51.2つのトライステ
ートバッファ52.53.2つのオフゲート54.55
それに1つのアンドゲート56を備えている。DRAM
51は、この実施例では64キロビツトのメモリである
。もちろんこれ以外の容量のRAMであってもよい。
。各メモリセル25はDRAM51.2つのトライステ
ートバッファ52.53.2つのオフゲート54.55
それに1つのアンドゲート56を備えている。DRAM
51は、この実施例では64キロビツトのメモリである
。もちろんこれ以外の容量のRAMであってもよい。
2つのオアゲート54.55は2つのトライステートバ
ッファ52.53を制御するためのゲート回路であり、
一方のオアゲート54の入力側にはREAD(i号45
と列方向指定信号38が、また他方のオアゲート55の
入力端には、READ信号45と行方向RAS信号39
がそれぞれ供給されるようになっている。
ッファ52.53を制御するためのゲート回路であり、
一方のオアゲート54の入力側にはREAD(i号45
と列方向指定信号38が、また他方のオアゲート55の
入力端には、READ信号45と行方向RAS信号39
がそれぞれ供給されるようになっている。
アンドゲート56は、列方向RAS信号38あるいは行
方向RAS信号39が発生したときDRAM51にRA
S信号58を供給するためのゲート回路である。ここで
RAS信号58とは、DRAM51がROWアドレスを
取り込むためのタロツク信号である。
方向RAS信号39が発生したときDRAM51にRA
S信号58を供給するためのゲート回路である。ここで
RAS信号58とは、DRAM51がROWアドレスを
取り込むためのタロツク信号である。
2つのトライステートバッファ52.53は、DRAM
51からの出力を行出力用データバス271−1または
列出力用データバス27Vに切り換えて出力するための
バッファである。このように2つのトライステートバッ
ファ52.53を用いることで、DRAM51の出力側
を共通にするこ可能となる。列方向RAS信号38、行
方向RAS信号39は、画像メモリ22内の図示しない
コントロール回路あるいはタイミング回路によって発生
される。
51からの出力を行出力用データバス271−1または
列出力用データバス27Vに切り換えて出力するための
バッファである。このように2つのトライステートバッ
ファ52.53を用いることで、DRAM51の出力側
を共通にするこ可能となる。列方向RAS信号38、行
方向RAS信号39は、画像メモリ22内の図示しない
コントロール回路あるいはタイミング回路によって発生
される。
DRAM51にはRAS信号58を入力するRCAS端
子にはCAS信号46が人力される。CAS信号46は
、DRAM51がCOLUMNアはWE信号47が入力
される。WE信号47はDRAM51が人力データバス
26から人力データ61を取り込むための信号である。
子にはCAS信号46が人力される。CAS信号46は
、DRAM51がCOLUMNアはWE信号47が入力
される。WE信号47はDRAM51が人力データバス
26から人力データ61を取り込むための信号である。
A、〜Δ7端子には、アドレス情報48が入力されるよ
うになっている。これらの信号46.47.48も、前
記したコントロール回路あるいはタイミング回路によっ
て発生される。これに対して、人力データ61およびR
EAD信号45は、画像メモリ22をコントロールする
外部回路としてのマイクロプロセッサ23(第2図)に
よって発生される。もらろん、第2図および第3図に図
示していないが、本実施例の画像メモリは従来の画像メ
モリと同様な幾つかの一般的な回路を備えている。D
R’A M51のリフレッシュ動作を行わせるためのリ
フレッシュコントロール回路や、同じ<DRAM51の
ROWアドレスとCOI−U M Nアドレスを切り換
えるためのアドレスセレクタ、あるいはRAS信号線2
8に送り出されるRAS信号等を作成するアドレスデコ
ーダがその例である。
うになっている。これらの信号46.47.48も、前
記したコントロール回路あるいはタイミング回路によっ
て発生される。これに対して、人力データ61およびR
EAD信号45は、画像メモリ22をコントロールする
外部回路としてのマイクロプロセッサ23(第2図)に
よって発生される。もらろん、第2図および第3図に図
示していないが、本実施例の画像メモリは従来の画像メ
モリと同様な幾つかの一般的な回路を備えている。D
R’A M51のリフレッシュ動作を行わせるためのリ
フレッシュコントロール回路や、同じ<DRAM51の
ROWアドレスとCOI−U M Nアドレスを切り換
えるためのアドレスセレクタ、あるいはRAS信号線2
8に送り出されるRAS信号等を作成するアドレスデコ
ーダがその例である。
以上画像メモリについてその構成の概略を説明した。次
にこのメモリのaき込み動作と読み出し動作を説明する
。
にこのメモリのaき込み動作と読み出し動作を説明する
。
書込み動作
古き込み時には、すでに説明したように行セレクト信号
37によって行方向パスバッファ32が選択されるよう
になっている。すなわちセレクト回路35の入力側には
l−1/ V Lr号線33とWR信号線34が接続さ
れており、H/V信号61はオアゲート62とノアゲー
ト63の双方に、WR4i号64はインバータ65を介
してこれらのゲート62.63に供給されるようになっ
ている。I−1/V信号61はこの実施例の画像メモリ
特有の制御信号であり、行単位で読み出し可能のときは
H(ハイ)レベルとなり列単位で読み出し可能のときは
L(ロー)レベルとなる。このような1」/v信号61
は、汎用の入出力ポートを用いて発生させることができ
る。また所定のビット構成でDRAMを使用する場合に
は、例えばアドレスの上位をデコードして作ることもで
きる。WR信号64はマイクロプロセッサのデータ入出
力のためのコントロール信号である。データの書き込み
時には、WR信号64がLレベルとなる。このためノア
ゲート63の出力としての行セレクト信号37がLレベ
ルとなり、行方向パスバッファ32が選択される。この
結果、行方向パスバッファ32の出力側から4種類の行
方向RAS信号39−0〜:)9−3のいずれかが出力
され、対応する4つのメモリセル25に人力されること
になる。
37によって行方向パスバッファ32が選択されるよう
になっている。すなわちセレクト回路35の入力側には
l−1/ V Lr号線33とWR信号線34が接続さ
れており、H/V信号61はオアゲート62とノアゲー
ト63の双方に、WR4i号64はインバータ65を介
してこれらのゲート62.63に供給されるようになっ
ている。I−1/V信号61はこの実施例の画像メモリ
特有の制御信号であり、行単位で読み出し可能のときは
H(ハイ)レベルとなり列単位で読み出し可能のときは
L(ロー)レベルとなる。このような1」/v信号61
は、汎用の入出力ポートを用いて発生させることができ
る。また所定のビット構成でDRAMを使用する場合に
は、例えばアドレスの上位をデコードして作ることもで
きる。WR信号64はマイクロプロセッサのデータ入出
力のためのコントロール信号である。データの書き込み
時には、WR信号64がLレベルとなる。このためノア
ゲート63の出力としての行セレクト信号37がLレベ
ルとなり、行方向パスバッファ32が選択される。この
結果、行方向パスバッファ32の出力側から4種類の行
方向RAS信号39−0〜:)9−3のいずれかが出力
され、対応する4つのメモリセル25に人力されること
になる。
今、行方向パスバッファ32がら行方向RAS信号39
−1が出力されたとする。この場合、この行方向RAS
信号39−1を入力する第2行目のメモリセル252.
、〜25□9.が活性化される。
−1が出力されたとする。この場合、この行方向RAS
信号39−1を入力する第2行目のメモリセル252.
、〜25□9.が活性化される。
そして人力データパス26から供給される4ビツトのパ
ラレルなデータ67−o〜67−3のうち、第1列のメ
モリセル25.、、〜25..’、に供給される1ビツ
トのデータ67−oがメモリセル252、、 内に記憶
される。同様にして、他のそれぞれ1ビツトのデータ6
7−1.67−2.67−3は、メモリセル252,2
、メモリセル252.3、メモリセル252.4 に記
1点されることになる。このとき第4図に示したREΔ
D信号45はトIレベルに保たれている。ずなゎら全メ
モリセル25のI・ライスデートバッファ52.53の
出力側はハイ・fンビーダンスに保たれており、データ
の出力はない1、行方向RAS信号39−0〜39−3
を順に選択しながらデータ67−o〜67−3を画像メ
モリ22に供給すれば、以上説明したと同様な動作で全
メモリセル25にデータの書き込みが行われる。
ラレルなデータ67−o〜67−3のうち、第1列のメ
モリセル25.、、〜25..’、に供給される1ビツ
トのデータ67−oがメモリセル252、、 内に記憶
される。同様にして、他のそれぞれ1ビツトのデータ6
7−1.67−2.67−3は、メモリセル252,2
、メモリセル252.3、メモリセル252.4 に記
1点されることになる。このとき第4図に示したREΔ
D信号45はトIレベルに保たれている。ずなゎら全メ
モリセル25のI・ライスデートバッファ52.53の
出力側はハイ・fンビーダンスに保たれており、データ
の出力はない1、行方向RAS信号39−0〜39−3
を順に選択しながらデータ67−o〜67−3を画像メ
モリ22に供給すれば、以上説明したと同様な動作で全
メモリセル25にデータの書き込みが行われる。
読み出し動作
読み出し時には、ワード(4ビツト)ごとのデータを行
単位で読み出す場合と列単位で読み出す場合の2つの場
合が選択される。
単位で読み出す場合と列単位で読み出す場合の2つの場
合が選択される。
読み出し動作の場合WR倍信号4は常に14レベルであ
る。H/V信号61がHレベルであれば、行セレクト信
号37.がLレベルとなり行方向パスバッファ32が選
択される。この状態で行方向パスバッファ32から行方
向RAS信号39−1が出力されたとすれば、同様に第
2行目のメモリセル252.、〜25゜、4が活性化さ
れる。これにより、所定のアドレスのデータがDRAM
51の出力端子Doに現われる。このときREΔD信号
45がLレベルとなっており、かつ行方向RAS信号3
9−1もLレベルとなっている。従ってトライステート
バッファ52が活性化され、出力端子Doに現われた各
データが行出方用の出力端子D o ++に出力される
。
る。H/V信号61がHレベルであれば、行セレクト信
号37.がLレベルとなり行方向パスバッファ32が選
択される。この状態で行方向パスバッファ32から行方
向RAS信号39−1が出力されたとすれば、同様に第
2行目のメモリセル252.、〜25゜、4が活性化さ
れる。これにより、所定のアドレスのデータがDRAM
51の出力端子Doに現われる。このときREΔD信号
45がLレベルとなっており、かつ行方向RAS信号3
9−1もLレベルとなっている。従ってトライステート
バッファ52が活性化され、出力端子Doに現われた各
データが行出方用の出力端子D o ++に出力される
。
第3図に示すように第1列のメモリセル25.、。
〜25... の出力端子り。、lは出力データバ′ス
27のライン27−0にまとめて結線されている。同様
に第2列のメモリセル25..2〜25..2の出力端
子り。4.は出力データパスのライン27−1に、第3
列のメモリセル251 + 3〜25...の出力端子
り。Hは出力データハスのライン27−2に、第4列の
メモリセル25.、、〜25...の出力端子Do11
は出力データハスのライン27−3にそれぞれ接続され
ている。従って第2行目のメモリセル252、、〜25
2..の出力端子り。1.に現われた合ル14ビットの
パラレルなデータは、各ライン27−0〜?7−3に1
ビツトずつ分配された形で出力データハス27上に送り
出される。行方向RAS信号39−O〜39−3を順に
選択しながらデータの読み出しを行えば、4×4のマ)
IJフックス造のデータが書き込まれたその状態で読
み出しが11才〕れることになる。
27のライン27−0にまとめて結線されている。同様
に第2列のメモリセル25..2〜25..2の出力端
子り。4.は出力データパスのライン27−1に、第3
列のメモリセル251 + 3〜25...の出力端子
り。Hは出力データハスのライン27−2に、第4列の
メモリセル25.、、〜25...の出力端子Do11
は出力データハスのライン27−3にそれぞれ接続され
ている。従って第2行目のメモリセル252、、〜25
2..の出力端子り。1.に現われた合ル14ビットの
パラレルなデータは、各ライン27−0〜?7−3に1
ビツトずつ分配された形で出力データハス27上に送り
出される。行方向RAS信号39−O〜39−3を順に
選択しながらデータの読み出しを行えば、4×4のマ)
IJフックス造のデータが書き込まれたその状態で読
み出しが11才〕れることになる。
次にI−1/ V信号61がLレベルの場合の読み出し
動作を説明する。この場合には列上レクト信号36がL
レベルとなり、列方向パスバッファ31が選択される。
動作を説明する。この場合には列上レクト信号36がL
レベルとなり、列方向パスバッファ31が選択される。
この状態で列方向パスバッファ31から列方向RAS信
号38−1が出力されたとすれば、第2列目のメモリセ
ル25..2〜25、.2が活性化される。これにより
、所定のアドレスのデータがDRAM51の出力端子D
Oに現われる。このときREAD信号45と列方向RA
S信号38−1がLレベルとなっている。従って他のト
ライステートバッファ53が活性化され、出力端子DO
に現われた各データが列出力用の出力端子り。、に出力
される。
号38−1が出力されたとすれば、第2列目のメモリセ
ル25..2〜25、.2が活性化される。これにより
、所定のアドレスのデータがDRAM51の出力端子D
Oに現われる。このときREAD信号45と列方向RA
S信号38−1がLレベルとなっている。従って他のト
ライステートバッファ53が活性化され、出力端子DO
に現われた各データが列出力用の出力端子り。、に出力
される。
第3図に示すように第1行のメモリセル25+、+〜2
5...の出力端子り。Vは出力データハス27のライ
ン27−0にまとめて結線されている。同様に第2行の
メモリセル252.、〜252.T の出力端子り。、
は出力データハスのライン27−1に、第3行のメモリ
セル253.、〜253..の出力端子り。、は出力デ
ータパスのライン27−2に、第4行のメモリセル25
.、、〜25...の出力端子Dovは出力データパス
のライン27−3にそれぞれ接続されている。従って第
2列目のメモリセル25..2〜25.、、の出力端子
り。、に現われた合計4ビツトのパラレルなデータは、
各ライン27−0〜27−3に1ビツトずつ分配された
形で出力データパス27上に送り出される。列方向RA
S信号38−O〜38−3を順に選択しながらデータの
読み出しを行えば、4×4のマトリックス構造のデータ
が90度回転された形で読み出されることになる。
5...の出力端子り。Vは出力データハス27のライ
ン27−0にまとめて結線されている。同様に第2行の
メモリセル252.、〜252.T の出力端子り。、
は出力データハスのライン27−1に、第3行のメモリ
セル253.、〜253..の出力端子り。、は出力デ
ータパスのライン27−2に、第4行のメモリセル25
.、、〜25...の出力端子Dovは出力データパス
のライン27−3にそれぞれ接続されている。従って第
2列目のメモリセル25..2〜25.、、の出力端子
り。、に現われた合計4ビツトのパラレルなデータは、
各ライン27−0〜27−3に1ビツトずつ分配された
形で出力データパス27上に送り出される。列方向RA
S信号38−O〜38−3を順に選択しながらデータの
読み出しを行えば、4×4のマトリックス構造のデータ
が90度回転された形で読み出されることになる。
このようにデータの読み出し時にH/V信号の論理状態
を切り換えれば、NXNビットのメモリマトリックスに
行ji’を位で人力されたデータが、行単位あるいは列
単位で読み出されることになる。
を切り換えれば、NXNビットのメモリマトリックスに
行ji’を位で人力されたデータが、行単位あるいは列
単位で読み出されることになる。
なお画像メモリに対するデータの人力D11+とデータ
の読み出しり。ul は異なったタイミングで行われる
ので、本実施例のように人力データパス2Gと出力デー
タバス27を別個に設ける必要はなく、これらを接続し
て人出力データパスとしても良い。
の読み出しり。ul は異なったタイミングで行われる
ので、本実施例のように人力データパス2Gと出力デー
タバス27を別個に設ける必要はなく、これらを接続し
て人出力データパスとしても良い。
次に実施例では4×4ビツトのメモリマトリックスの場
合を説明したが、一般的な16X16ビツトのメモリマ
トリックスについて簡単に言及する。16X16ビツト
のメモリマトリックスを構成し、この16ワードがマイ
クロプロセラJから見−ご連続したアドレスとなるため
には、マイクロプロセッサの出力するアドレスの下位4
ビツト(ΔB、−AB3’)をデコードしたもので、1
6種類のRAS信号を発生させればよい。なお64キロ
ビツトのDRAMを用いて16X16ビツトのメモリマ
トリックスを構成すれば、このメモリマトリックスが6
4X103個(65536個)できることになる。各D
RAMのROWアドレスとしては、マイクロプロセッサ
が発生するアドレスの下位5ビットΔB、から下位12
ピツ)Al1.。
合を説明したが、一般的な16X16ビツトのメモリマ
トリックスについて簡単に言及する。16X16ビツト
のメモリマトリックスを構成し、この16ワードがマイ
クロプロセラJから見−ご連続したアドレスとなるため
には、マイクロプロセッサの出力するアドレスの下位4
ビツト(ΔB、−AB3’)をデコードしたもので、1
6種類のRAS信号を発生させればよい。なお64キロ
ビツトのDRAMを用いて16X16ビツトのメモリマ
トリックスを構成すれば、このメモリマトリックスが6
4X103個(65536個)できることになる。各D
RAMのROWアドレスとしては、マイクロプロセッサ
が発生するアドレスの下位5ビットΔB、から下位12
ピツ)Al1.。
までを、またCOLLIMNアドレスとしては、下位1
3ビツトΔB12から下位20ビツトAB19までを同
様にセレクトしてアドレス人力用の端子A。
3ビツトΔB12から下位20ビツトAB19までを同
様にセレクトしてアドレス人力用の端子A。
〜A7 に人力すればよい。
以上詳細に説明したように本発明によれば画像情報の処
理を行うディジタル画像処理装置において、D RA
Mやゲート回路その他の回路部品番用い−〔メモリマト
リックスを構成し、行単位、および列単位の読み出しが
可能な画像メモリを構成した。これによりシフトレジス
タやフリツプフロツプ回路等を使用した特別のメモリマ
トリックス回路を必要とせず、画像メモリから直接行単
位あるいは列単位のデータ出力が可能となる。従って画
像の編集等の処理に要する時間が短縮化されるばかりで
なく、装置Rの信頼性を高めることができる。
理を行うディジタル画像処理装置において、D RA
Mやゲート回路その他の回路部品番用い−〔メモリマト
リックスを構成し、行単位、および列単位の読み出しが
可能な画像メモリを構成した。これによりシフトレジス
タやフリツプフロツプ回路等を使用した特別のメモリマ
トリックス回路を必要とせず、画像メモリから直接行単
位あるいは列単位のデータ出力が可能となる。従って画
像の編集等の処理に要する時間が短縮化されるばかりで
なく、装置Rの信頼性を高めることができる。
第1図は従来の画像メモリを使用したディジタル画像処
理装置の概略を表わしたブロック図、第2図〜第4図は
本発明の一実施例を説明するためのもので、このうち第
2図は本実施例の画像メモリを使用するディジタル画像
処理装置の構成を表わしたブロック図、第3図は画像メ
モリのブロック図、第4図は各メモリセルのブロック図
である。 25・・・・・・メモリセル、 26・・・・・入力データパス、 27・・・・・・出力データバス、 31・・・・・・列方向ハスバッファ、32・・・・・
・行方向パスバッファ、35・・・・・・セレクト回路
、 38・・・・・・列方向RAS信号、 39・・・・・行方向RAS信号、 51−−・・D RA M。 出 願 人 富士ゼロックス株式会社 代理人 弁理士 山 内 梅 雄
理装置の概略を表わしたブロック図、第2図〜第4図は
本発明の一実施例を説明するためのもので、このうち第
2図は本実施例の画像メモリを使用するディジタル画像
処理装置の構成を表わしたブロック図、第3図は画像メ
モリのブロック図、第4図は各メモリセルのブロック図
である。 25・・・・・・メモリセル、 26・・・・・入力データパス、 27・・・・・・出力データバス、 31・・・・・・列方向ハスバッファ、32・・・・・
・行方向パスバッファ、35・・・・・・セレクト回路
、 38・・・・・・列方向RAS信号、 39・・・・・行方向RAS信号、 51−−・・D RA M。 出 願 人 富士ゼロックス株式会社 代理人 弁理士 山 内 梅 雄
Claims (1)
- NXN個のダイナミ・ンク・ランダム・アクセス・メモ
リをNXNのマトリックス構造に西装置しjこメモリマ
トリックスと、画像信号を24直の電気信号としてこの
メモリマトリックスiこ行単(立あるし1は列単位で1
ワードずつ書き込ませる書き込み手段と、このメモリマ
トリ・1クスに記憶された画イ象信号の読み出しを行単
位ある0は列車(立で選択する選択手段と、選択手段で
選択された単イ立で画イ象信号を111j記メモリマト
リツクスから1ワードずつ読み出させる読み出し手段と
を具備することを特徴とする画像メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58187097A JPS6079390A (ja) | 1983-10-07 | 1983-10-07 | 画像メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58187097A JPS6079390A (ja) | 1983-10-07 | 1983-10-07 | 画像メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6079390A true JPS6079390A (ja) | 1985-05-07 |
Family
ID=16200048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58187097A Pending JPS6079390A (ja) | 1983-10-07 | 1983-10-07 | 画像メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6079390A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49108932A (ja) * | 1973-02-19 | 1974-10-16 |
-
1983
- 1983-10-07 JP JP58187097A patent/JPS6079390A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49108932A (ja) * | 1973-02-19 | 1974-10-16 |
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