JPH0325822B2 - - Google Patents
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- JPH0325822B2 JPH0325822B2 JP59120142A JP12014284A JPH0325822B2 JP H0325822 B2 JPH0325822 B2 JP H0325822B2 JP 59120142 A JP59120142 A JP 59120142A JP 12014284 A JP12014284 A JP 12014284A JP H0325822 B2 JPH0325822 B2 JP H0325822B2
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- 239000013598 vector Substances 0.000 claims description 127
- 230000006835 compression Effects 0.000 claims description 27
- 238000007906 compression Methods 0.000 claims description 27
- 238000006243 chemical reaction Methods 0.000 claims description 26
- 230000010354 integration Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 18
- 101100238642 Medicago sativa MSK-3 gene Proteins 0.000 description 5
- 101100514486 Medicago sativa MSK-1 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はベクトル処理装置におけるデータ転送
制御に関し、特にそのベクトル圧縮変換制御に関
する。
制御に関し、特にそのベクトル圧縮変換制御に関
する。
（従来技術）
従来のベクトル処理装置において、オペランド
ベクトルレジスタからベクトルエレメントを読出
して処理する場合には各エレメントが順次、１個
づつ読出され、リザルトベクトルレジスタに書込
む場合にも各エレメントが順次、１個づつ書込ま
れていた。斯かるベクトル処理装置においては、
ベクトルの圧縮変換を行うことは比較的容易であ
る。
ベクトルレジスタからベクトルエレメントを読出
して処理する場合には各エレメントが順次、１個
づつ読出され、リザルトベクトルレジスタに書込
む場合にも各エレメントが順次、１個づつ書込ま
れていた。斯かるベクトル処理装置においては、
ベクトルの圧縮変換を行うことは比較的容易であ
る。
次に、圧縮変換について説明する。第１図は、
圧縮変換の説明図である。ｋ個（ｋ：正の整数）
のマスクエレメントを格納できるマスクデータレ
ジスタMSKと、各マスクエレメントに対応して
同一のベクトルのエレメントをｋ個まで格納でき
るオペランドベクトルレジスタOPRと、同様に
各マスクエレメントに対応して同一のベクトルの
エレメントをｋ個まで格納できるリザルトベクト
ルレジスタRSLとがある。そこで、マスクデー
タレジスタMSKとオペランドベクトルレジスタ
OPRとは、第１図に示すようなエレメントがそ
れぞれ格納されているとする。このような状態か
ら“１”が格納されているマスクエレメントの格
納位置に対応したオペランドベクトルレジスタ
OPRのエレメントを、その順序を乱すことなく
順次、リザルトベクトルレジスタに格納してゆく
ことが圧縮変換である。
圧縮変換の説明図である。ｋ個（ｋ：正の整数）
のマスクエレメントを格納できるマスクデータレ
ジスタMSKと、各マスクエレメントに対応して
同一のベクトルのエレメントをｋ個まで格納でき
るオペランドベクトルレジスタOPRと、同様に
各マスクエレメントに対応して同一のベクトルの
エレメントをｋ個まで格納できるリザルトベクト
ルレジスタRSLとがある。そこで、マスクデー
タレジスタMSKとオペランドベクトルレジスタ
OPRとは、第１図に示すようなエレメントがそ
れぞれ格納されているとする。このような状態か
ら“１”が格納されているマスクエレメントの格
納位置に対応したオペランドベクトルレジスタ
OPRのエレメントを、その順序を乱すことなく
順次、リザルトベクトルレジスタに格納してゆく
ことが圧縮変換である。
上に説明した圧縮変換において、高速処理を行
う場合には複数個のベクトルエレメントを同時に
並列処理することが望ましい。しかし、この場合
には制御が複雑になるという欠点があつた。
う場合には複数個のベクトルエレメントを同時に
並列処理することが望ましい。しかし、この場合
には制御が複雑になるという欠点があつた。
（発明の目的）
本発明の目的は、比較的簡単な制御手段を使用
し、並列にベクトルの圧縮変換を行つて高速処理
を実行することによつて上記欠点を除去し、簡単
に制御を行うことができるように構成したベクト
ル処理装置を提供することにある。
し、並列にベクトルの圧縮変換を行つて高速処理
を実行することによつて上記欠点を除去し、簡単
に制御を行うことができるように構成したベクト
ル処理装置を提供することにある。
（発明の構成）
前記目的を達成するために本発明によるベクト
ル処理装置は１サイクル中に同一ベクトルに属す
る複数個のベクトルエレメントを保持するオペラ
ンドベクトルレジスタ手段と、前記１サイクル中
に書込みアドレス歩進制御信号に基づき書込みデ
ータである複数のベクトルエレメントが書き込ま
れ保持するリザルトベクトルレジスタ手段と、前
記１サイクル中に前記オペランドベクトルレジス
タ手段および前記リザルトベクトルレジスタ手段
の各エレメントに対応したマスクエレメントを保
持するマスクデータレジスタ手段と、前記オペラ
ンドベクトルレジスタ手段に保持された複数個の
ベクトルエレメントを読み出すための読出しデー
タバス手段と、前記リザルトベクトルレジスタ手
段に前記書込みデータである複数個のベクトルエ
レメントを書き込むための書込みデータバス手段
と、アライン接続制御信号により前記読出しデー
タバス手段と前記書込みデータバス手段の各バス
線の間を選択的に接続するアライン回路手段と、
前記マスクデータレジスタ手段から読出される複
数のマスクエレメントの“１”の数を積算する積
算回路手段と、前記マスクデータレジスタ手段か
ら読出される複数のマスクエレメントを加算処理
してシフタに入力し前記積算値だけサイクリツク
にシフトすることにより前記リザルトベクトルレ
ジスタ手段の各ベクトルレジスタに対し１ビツト
信号の書込みアドレス歩進制御信号を生成するた
めのエンコーダ手段と、前記マスクデータレジス
タ手段から読出される複数のマスクエレメントを
ゲート処理してシフタに入力し前記積算値だけサ
イクリツクにシフトすることにより前記アライン
接続制御信号を生成するデコーダ手段とを具備
し、ベクトル圧縮変換を行うように構成されてい
る。
ル処理装置は１サイクル中に同一ベクトルに属す
る複数個のベクトルエレメントを保持するオペラ
ンドベクトルレジスタ手段と、前記１サイクル中
に書込みアドレス歩進制御信号に基づき書込みデ
ータである複数のベクトルエレメントが書き込ま
れ保持するリザルトベクトルレジスタ手段と、前
記１サイクル中に前記オペランドベクトルレジス
タ手段および前記リザルトベクトルレジスタ手段
の各エレメントに対応したマスクエレメントを保
持するマスクデータレジスタ手段と、前記オペラ
ンドベクトルレジスタ手段に保持された複数個の
ベクトルエレメントを読み出すための読出しデー
タバス手段と、前記リザルトベクトルレジスタ手
段に前記書込みデータである複数個のベクトルエ
レメントを書き込むための書込みデータバス手段
と、アライン接続制御信号により前記読出しデー
タバス手段と前記書込みデータバス手段の各バス
線の間を選択的に接続するアライン回路手段と、
前記マスクデータレジスタ手段から読出される複
数のマスクエレメントの“１”の数を積算する積
算回路手段と、前記マスクデータレジスタ手段か
ら読出される複数のマスクエレメントを加算処理
してシフタに入力し前記積算値だけサイクリツク
にシフトすることにより前記リザルトベクトルレ
ジスタ手段の各ベクトルレジスタに対し１ビツト
信号の書込みアドレス歩進制御信号を生成するた
めのエンコーダ手段と、前記マスクデータレジス
タ手段から読出される複数のマスクエレメントを
ゲート処理してシフタに入力し前記積算値だけサ
イクリツクにシフトすることにより前記アライン
接続制御信号を生成するデコーダ手段とを具備
し、ベクトル圧縮変換を行うように構成されてい
る。
（実施例）
次に、本発明について図面を参照して詳細に説
明する。
明する。
第２図は、本発明によるベクトル処理装置の一
実施例を示すブロツク図である。第２図におい
て、ベクトル処理装置は並列ベクトルレジスタ部
１と、アライン回路２と、圧縮変換制御回路３
と、読出しデータバス１０００と、書込みデータ
バス２０００と、マスクデータ読出しバス１３０
０と、書込みアドレス歩進制御信号線３０００
と、アライン回路接続制御信号線３２００とから
成立つている。
実施例を示すブロツク図である。第２図におい
て、ベクトル処理装置は並列ベクトルレジスタ部
１と、アライン回路２と、圧縮変換制御回路３
と、読出しデータバス１０００と、書込みデータ
バス２０００と、マスクデータ読出しバス１３０
０と、書込みアドレス歩進制御信号線３０００
と、アライン回路接続制御信号線３２００とから
成立つている。
第３図は、並列ベクトルレジスタ部１の詳細を
示すブロツク図である。本実施例においては４個
（一般にはｎ個、ｎ＝１、２、３…、正の整数、
ここではｎ＝４）の同一構成のベクトルレジスタ
部VE−０〜VE−３を備え、例えばベクトルレジ
スタ部VE−０はマスクデータレジスタMSK−０
と、オペランドベクトルレジスタOPR−０と、
リザルトベクトルレジスタRSL−０とから成立
つている。一般に、ベクトルレジスタ部VE−ｉ
（ｉ＝０、１、２、３）はマスクデータレジスタ
MSK−ｉ（ｉ＝０、１、２、３）と、オペランド
ベクトルレジスタOPR−ｉ（ｉ＝０、１、２、
３）と、リザルトベクトルレジスタRSL−ｉ（ｉ
＝０、１、２、３）とから成立つ。ここで、オペ
ランドベクトルレジスタOPR−ｉ（ｉ＝０、１、
２、３）ならびにリザルトベクトルレジスタ
RSL−ｉ（ｉ＝０、１、２、３）として読出し／
書込みが可能なレジスタを使用すれば、リザルト
ベクトルレジスタRSL−ｉとオペランドベクト
ルレジスタOPR−ｉ（ｉ＝０、１、２、３）とを
同一のレジスタで構成することができる。
示すブロツク図である。本実施例においては４個
（一般にはｎ個、ｎ＝１、２、３…、正の整数、
ここではｎ＝４）の同一構成のベクトルレジスタ
部VE−０〜VE−３を備え、例えばベクトルレジ
スタ部VE−０はマスクデータレジスタMSK−０
と、オペランドベクトルレジスタOPR−０と、
リザルトベクトルレジスタRSL−０とから成立
つている。一般に、ベクトルレジスタ部VE−ｉ
（ｉ＝０、１、２、３）はマスクデータレジスタ
MSK−ｉ（ｉ＝０、１、２、３）と、オペランド
ベクトルレジスタOPR−ｉ（ｉ＝０、１、２、
３）と、リザルトベクトルレジスタRSL−ｉ（ｉ
＝０、１、２、３）とから成立つ。ここで、オペ
ランドベクトルレジスタOPR−ｉ（ｉ＝０、１、
２、３）ならびにリザルトベクトルレジスタ
RSL−ｉ（ｉ＝０、１、２、３）として読出し／
書込みが可能なレジスタを使用すれば、リザルト
ベクトルレジスタRSL−ｉとオペランドベクト
ルレジスタOPR−ｉ（ｉ＝０、１、２、３）とを
同一のレジスタで構成することができる。
各オペランドベクトルレジスタOPR−０〜
OPR−３から並列に読出された４個のベクトル
エレメントは、４個のベクトルエレメントを並列
に転送するための読出しデータバス１０００を介
してアライン回路２に供給される。４個のベクト
ルエレメントを並列に転送するための書込みデー
タバス２０００を介してアライン回路２から供給
されたベクトルエレメントは、各リザルトベクト
ルレジスタRSL−０〜RSL−３に並列に書込む
ことができる。各マスクデータレジスタMSK−
０〜MSK−３から並列に読出された４個のマス
クエレメントは、マスクデータ読出しバス１３０
０を介して並列に圧縮変換制御回路３に転送され
る。
OPR−３から並列に読出された４個のベクトル
エレメントは、４個のベクトルエレメントを並列
に転送するための読出しデータバス１０００を介
してアライン回路２に供給される。４個のベクト
ルエレメントを並列に転送するための書込みデー
タバス２０００を介してアライン回路２から供給
されたベクトルエレメントは、各リザルトベクト
ルレジスタRSL−０〜RSL−３に並列に書込む
ことができる。各マスクデータレジスタMSK−
０〜MSK−３から並列に読出された４個のマス
クエレメントは、マスクデータ読出しバス１３０
０を介して並列に圧縮変換制御回路３に転送され
る。
第４図は、アライン回路２を詳細に示すブロツ
ク図である。第４図において、アライン回路２は
読出しデータバス１０００に接続された４個の入
力ポート２０−０〜２０−３と、書込みデータバ
ス２０００に接続された４個の出力ポート２１−
０〜２１−３と、各入出力ポート間を接続するた
めの接続線２２とから成立つ。アライン回路２に
は、圧縮変換制御回路３から信号線３２００を介
してアライン回路接続制御信号が供給されてい
る。この信号は、ｎ＝４に対応して存在する４個
の入力ポート２１−０〜２１−３に供給され、こ
の信号によつて各入出力ポート間の接続の仕方が
制御されている。例えば、後で説明するような情
報ω0＝ω1＝０（“０、０”）、ω2＝１（“０、１”
）
ω3＝２（“１、０”）を含む制御信号が信号線３２
００を介して供給された場合には、各入出力ポー
トの接続の仕方は次のようになる。情報ω0が供
給されている出力ポート２１−０および情報ω1
が供給されている出力ポート２１−１はω0＝ω1
＝０に対応して共に入力ポート２０−０に接続さ
れ、情報ω2が供給されている出力ポート２１−
２はω2＝１に対応して入力ポート２０−１に接
続され、情報ω3が供給されている情報ポート２
１−３はω3＝２に対応している入力ポート２０
−２に接続されている。
ク図である。第４図において、アライン回路２は
読出しデータバス１０００に接続された４個の入
力ポート２０−０〜２０−３と、書込みデータバ
ス２０００に接続された４個の出力ポート２１−
０〜２１−３と、各入出力ポート間を接続するた
めの接続線２２とから成立つ。アライン回路２に
は、圧縮変換制御回路３から信号線３２００を介
してアライン回路接続制御信号が供給されてい
る。この信号は、ｎ＝４に対応して存在する４個
の入力ポート２１−０〜２１−３に供給され、こ
の信号によつて各入出力ポート間の接続の仕方が
制御されている。例えば、後で説明するような情
報ω0＝ω1＝０（“０、０”）、ω2＝１（“０、１”
）
ω3＝２（“１、０”）を含む制御信号が信号線３２
００を介して供給された場合には、各入出力ポー
トの接続の仕方は次のようになる。情報ω0が供
給されている出力ポート２１−０および情報ω1
が供給されている出力ポート２１−１はω0＝ω1
＝０に対応して共に入力ポート２０−０に接続さ
れ、情報ω2が供給されている出力ポート２１−
２はω2＝１に対応して入力ポート２０−１に接
続され、情報ω3が供給されている情報ポート２
１−３はω3＝２に対応している入力ポート２０
−２に接続されている。
第５図は、圧縮変換制御回路３の詳細を示すブ
ロツク図である。第５図において、圧縮変換制御
回路３はマスクデータ読出しバス１３００に接続
された４ビツトのマスクレジスタ３１と、加算器
３２１ならびにレジスタ３２２から成る積算回路
３２と、エンコーダ３３と、デコーダ３４１と、
シフタ３４２とから成立つている。エンコーダ３
３はマスクレジスタ３１の出力と積算回路３２の
積算値Ｘとを入力して信号線３１００上に書込み
アドレス歩進制御信号を生成し、これを並列ベク
トルレジスタ部１に供給してリザルトベクトルレ
ジスタRSL−０〜RSL−３の書込みアドレスの
歩進をそれぞれ制御する。デコーダ３４１にはマ
スクデータが入力され、デコーダ３４１の出力は
アライン回路接続制御信号線３２００上に各２ビ
ツトの情報ω0〜ω3として送出され、アライン回
路２に供給されている。
ロツク図である。第５図において、圧縮変換制御
回路３はマスクデータ読出しバス１３００に接続
された４ビツトのマスクレジスタ３１と、加算器
３２１ならびにレジスタ３２２から成る積算回路
３２と、エンコーダ３３と、デコーダ３４１と、
シフタ３４２とから成立つている。エンコーダ３
３はマスクレジスタ３１の出力と積算回路３２の
積算値Ｘとを入力して信号線３１００上に書込み
アドレス歩進制御信号を生成し、これを並列ベク
トルレジスタ部１に供給してリザルトベクトルレ
ジスタRSL−０〜RSL−３の書込みアドレスの
歩進をそれぞれ制御する。デコーダ３４１にはマ
スクデータが入力され、デコーダ３４１の出力は
アライン回路接続制御信号線３２００上に各２ビ
ツトの情報ω0〜ω3として送出され、アライン回
路２に供給されている。
次に、本実施例の動作を詳細に説明する。
最初に、並列ベクトルレジスタ部１の各レジス
タは次のようにして初期設定されるものとする。
すなわち、各マスクデータレジスタMSK−０〜
MSK−３には特定のマスクデータの値が設定さ
れる。設定の順番は、例えば次のようにして決定
される。すなわち、マスクデータが第１図に示す
ように10110100…に従つて配置されている場合に
は、マスクデータレジスタMSK−０の最初のア
ドレスにマスクデータの最初の“１”が設定さ
れ、マスクデータレジスタMSK−１の最初のア
ドレスに次のマスクデータ“０”が設定され、以
下同様にしてマスクデータレジスタMSK−３の
最初のアドレスに４番目のマスクデータ“１”が
設定される。斯くして、並列ベクトルレジスタ部
１の各マスクデータレジスタMSK−０〜MSK−
３の最初のアドレスには、第３図に示すようにマ
スクデータ“1011”が設定され、次のアドレスに
マスクデータ“0100”が設定され、以下同様にし
て各マスクデータレジスタMSK−０〜MSK−３
に各マスクデータが設定される。
タは次のようにして初期設定されるものとする。
すなわち、各マスクデータレジスタMSK−０〜
MSK−３には特定のマスクデータの値が設定さ
れる。設定の順番は、例えば次のようにして決定
される。すなわち、マスクデータが第１図に示す
ように10110100…に従つて配置されている場合に
は、マスクデータレジスタMSK−０の最初のア
ドレスにマスクデータの最初の“１”が設定さ
れ、マスクデータレジスタMSK−１の最初のア
ドレスに次のマスクデータ“０”が設定され、以
下同様にしてマスクデータレジスタMSK−３の
最初のアドレスに４番目のマスクデータ“１”が
設定される。斯くして、並列ベクトルレジスタ部
１の各マスクデータレジスタMSK−０〜MSK−
３の最初のアドレスには、第３図に示すようにマ
スクデータ“1011”が設定され、次のアドレスに
マスクデータ“0100”が設定され、以下同様にし
て各マスクデータレジスタMSK−０〜MSK−３
に各マスクデータが設定される。
次に、オペランドベクトルの各エレメントが第
１図に示すようにA0、A1、A2…であるとする、
この場合には第３図に示すように、オペランドベ
クトルレジスタOPR−０の最初のアドレスにベ
クトルエレメントA0が設定され、オペランドベ
クトルレジスタOPR−１の最初のアドレスに次
のベクトルエレメントA1が設定され、以下同様
にしてオペランドベクトルレジスタOPR−３の
最初のアドレスにベクトルエレメントA3が設定
される。斯くして、並列ベクトルレジスタ部１の
各オペランドベクトルレジスタOPR−０〜OPR
−３の最初のアドレスにはベクトルエレメント
A0、A1、A2、A3がそれぞれ設定される。同様に
して、オペランドベクトルレジスタOPR−０〜
OPR−３の次のアドレスにはベクトルエレメン
トA4、A5、A6、A7がそれぞれ設定され、以下同
様にしてすべてのオペランドベクトルのベクトル
エレメントが各オペランドベクトルレジスタ
OPR−０〜OPR−３に順次設定される。
１図に示すようにA0、A1、A2…であるとする、
この場合には第３図に示すように、オペランドベ
クトルレジスタOPR−０の最初のアドレスにベ
クトルエレメントA0が設定され、オペランドベ
クトルレジスタOPR−１の最初のアドレスに次
のベクトルエレメントA1が設定され、以下同様
にしてオペランドベクトルレジスタOPR−３の
最初のアドレスにベクトルエレメントA3が設定
される。斯くして、並列ベクトルレジスタ部１の
各オペランドベクトルレジスタOPR−０〜OPR
−３の最初のアドレスにはベクトルエレメント
A0、A1、A2、A3がそれぞれ設定される。同様に
して、オペランドベクトルレジスタOPR−０〜
OPR−３の次のアドレスにはベクトルエレメン
トA4、A5、A6、A7がそれぞれ設定され、以下同
様にしてすべてのオペランドベクトルのベクトル
エレメントが各オペランドベクトルレジスタ
OPR−０〜OPR−３に順次設定される。
リザルトレジスタRSL−０〜RSL−３には圧
縮変換によりオペランドベクトルレジスタOPR
−０〜OPR−３のベクトルエレメントA0、A1、
A2…が圧縮されて書込まれるので初期設定をす
る必要はない。したがつて、第３図に示すリザル
トベクトルレジスタRSL−０〜RSL−３には以
上説明したような初期値ではなく、後で説明する
ような圧縮変換後の各ベクトルエレメントが設定
されている。
縮変換によりオペランドベクトルレジスタOPR
−０〜OPR−３のベクトルエレメントA0、A1、
A2…が圧縮されて書込まれるので初期設定をす
る必要はない。したがつて、第３図に示すリザル
トベクトルレジスタRSL−０〜RSL−３には以
上説明したような初期値ではなく、後で説明する
ような圧縮変換後の各ベクトルエレメントが設定
されている。
以上の初期設定状態から圧縮変換が開始される
が、圧縮変換の第０次サイクルにおいて、並列ベ
クトルレジスタ部１のレジスタMSK−０〜MSK
−３の最初のアドレスに格納されているマスクデ
ータ“1011”が並列に読出され、マスクデータ読
出しバス１３００を介して圧縮変換制御回路３の
マスクレジスタ３１に格納される。このとき、各
オペランドレジスタOPR−０〜OPR−３の最初
のアドレスに格納されているオペランドベクトル
の各ベクトルエレメントA0、A1、A2、A3が読出
され、読出しデータバス１０００を介してアライ
ン回路２の入力ポート２０−０〜２０−３に出力
される。マスクレジスタ３１に格納されているマ
スクデータからデコーダ３４１によつてアライン
回路接続制御信号を生成し、これをアライン回路
２に供給してアライン回路２の入力ポート２０−
０〜２０−３と出力ポート２１−０〜２１−３と
の間の接続を制御する。この制御は以下のように
して行われる。
が、圧縮変換の第０次サイクルにおいて、並列ベ
クトルレジスタ部１のレジスタMSK−０〜MSK
−３の最初のアドレスに格納されているマスクデ
ータ“1011”が並列に読出され、マスクデータ読
出しバス１３００を介して圧縮変換制御回路３の
マスクレジスタ３１に格納される。このとき、各
オペランドレジスタOPR−０〜OPR−３の最初
のアドレスに格納されているオペランドベクトル
の各ベクトルエレメントA0、A1、A2、A3が読出
され、読出しデータバス１０００を介してアライ
ン回路２の入力ポート２０−０〜２０−３に出力
される。マスクレジスタ３１に格納されているマ
スクデータからデコーダ３４１によつてアライン
回路接続制御信号を生成し、これをアライン回路
２に供給してアライン回路２の入力ポート２０−
０〜２０−３と出力ポート２１−０〜２１−３と
の間の接続を制御する。この制御は以下のように
して行われる。
第６図および第７図は、それぞれ第５図に示し
たエンコーダ３３の回路構成図と論理値とを示す
図である。エンコーダ３３の出力はリザルトベク
トルレジスタRSL−０〜RSL−３の歩進制御信
号として並列ベクトルレジスタ部１に供給され
る。第７図に示す論理値はｎ＝４とした時の実施
例であるが、ｎ≠４の時にも以下のように論理値
を設定することにより容易に同様なゲートを構成
することができる。すなわち、入力されたマスク
データm0〜mo-1を加算し、加算値によりm0〜
mo-1に含まれる“１”のの数を求め、a0の側か
ら左詰めて“１”を割付け、残りをすべて“０”
として結果を積算値Ｘだけサイクリツクにシフト
（ライトローテート）する。このようにして得ら
れたリザルトベクトルレジスタRSL−０〜RSL
−３の歩進制御信号は、マスクデータm0〜m3が
“１”、“０”、“１”、“１”であつて、積算値Ｘが
０のときに“1110”であり、リザルトベクトルレ
ジスタRSL−０〜RSL−２の内容が歩進される。
このとき、そのベクトル部にはリザルトベクトル
のベクトルエレメントが転送されているので、ベ
クトルエレメントA0、A1、A2、A3のみがリザル
トベクトルレジスタRSL−０〜RSL−２の最初
のアドレスに書込まれて残ることになる。しか
し、リザルトベクトルレジスタRSL−３の書込
みアドレスは歩進されないため、リザルトベクト
ルレジスタRSL−３に転送されるべきデータと
してのベクトルエレメントA3はリザルトベクト
ルレジスタRSL−３の最初のレジスタに書込ま
れるが、次のサイクルで書換えられてしまうこと
になる。したがつて、第３図に示すようにリザル
トベクトルレジスタRSL−０〜RSL−２の最初
のアドレスにはベクトルエレメントA0、A2、A3
が格納される。
たエンコーダ３３の回路構成図と論理値とを示す
図である。エンコーダ３３の出力はリザルトベク
トルレジスタRSL−０〜RSL−３の歩進制御信
号として並列ベクトルレジスタ部１に供給され
る。第７図に示す論理値はｎ＝４とした時の実施
例であるが、ｎ≠４の時にも以下のように論理値
を設定することにより容易に同様なゲートを構成
することができる。すなわち、入力されたマスク
データm0〜mo-1を加算し、加算値によりm0〜
mo-1に含まれる“１”のの数を求め、a0の側か
ら左詰めて“１”を割付け、残りをすべて“０”
として結果を積算値Ｘだけサイクリツクにシフト
（ライトローテート）する。このようにして得ら
れたリザルトベクトルレジスタRSL−０〜RSL
−３の歩進制御信号は、マスクデータm0〜m3が
“１”、“０”、“１”、“１”であつて、積算値Ｘが
０のときに“1110”であり、リザルトベクトルレ
ジスタRSL−０〜RSL−２の内容が歩進される。
このとき、そのベクトル部にはリザルトベクトル
のベクトルエレメントが転送されているので、ベ
クトルエレメントA0、A1、A2、A3のみがリザル
トベクトルレジスタRSL−０〜RSL−２の最初
のアドレスに書込まれて残ることになる。しか
し、リザルトベクトルレジスタRSL−３の書込
みアドレスは歩進されないため、リザルトベクト
ルレジスタRSL−３に転送されるべきデータと
してのベクトルエレメントA3はリザルトベクト
ルレジスタRSL−３の最初のレジスタに書込ま
れるが、次のサイクルで書換えられてしまうこと
になる。したがつて、第３図に示すようにリザル
トベクトルレジスタRSL−０〜RSL−２の最初
のアドレスにはベクトルエレメントA0、A2、A3
が格納される。
第１次サイクルにおいて各オペランドベクトル
レジスタOPR−０〜OPR−３から次のアドレス
のベクトルエレメントA4、A5、A6、A7が続出さ
れ、アライン回路２の入力ポート２０−０〜２０
−３に入力される。この場合には、マスクデータ
レジスタMSK−０〜MSK−３からも同様にして
次のデータ“0100”が読出されてマスクレジスタ
３１に格納される。積算回路３２のレジスタ３２
２においては前回の積算値Ｘが３であつて、マス
クデータの値が“0100”であるため、信号線３２
００上のアライン回路接続制御信号の各成分ω0
〜ω3は“3331”となり、結果的にはアライン回
路２の出力ポート２１−０〜２１−３にはそれぞ
れA7、A7、A7、A5が出力される。一方、エンコ
ーダ３３の出力は“0001”となるため、リザルト
ベクトルレジスタRSL−３のみにベクトルエレ
メントA5が書込まれ、その後に書込みアドレス
が歩進される。このとき、他のリザルトベクトル
レジスタRSL−０〜RSL−２にはベクトルエレ
メントA7、A7、A7が書込まれが、アドレスの歩
進が行われないので次のサイクルで書換えられる
ことになる。
レジスタOPR−０〜OPR−３から次のアドレス
のベクトルエレメントA4、A5、A6、A7が続出さ
れ、アライン回路２の入力ポート２０−０〜２０
−３に入力される。この場合には、マスクデータ
レジスタMSK−０〜MSK−３からも同様にして
次のデータ“0100”が読出されてマスクレジスタ
３１に格納される。積算回路３２のレジスタ３２
２においては前回の積算値Ｘが３であつて、マス
クデータの値が“0100”であるため、信号線３２
００上のアライン回路接続制御信号の各成分ω0
〜ω3は“3331”となり、結果的にはアライン回
路２の出力ポート２１−０〜２１−３にはそれぞ
れA7、A7、A7、A5が出力される。一方、エンコ
ーダ３３の出力は“0001”となるため、リザルト
ベクトルレジスタRSL−３のみにベクトルエレ
メントA5が書込まれ、その後に書込みアドレス
が歩進される。このとき、他のリザルトベクトル
レジスタRSL−０〜RSL−２にはベクトルエレ
メントA7、A7、A7が書込まれが、アドレスの歩
進が行われないので次のサイクルで書換えられる
ことになる。
第８図は、第５図に示すデコーダ３４１によつ
て発生する情報を示す図である。第８図において
×の部分は圧縮変換の動作では使用しない接続で
あるため、ハードウエアで構成しやすいように設
定すればよい。上の説明において、m0に対応し
て“０”の接続情報が割付けられ、m1に対して
“１”の接続情報が割付けられ、m2に対応して
“２”の接続情報が割付けられ、m3に対応して
“３”の接続情報が割付けられていた時に、マス
クビツトm0、m1、m2、m3が“１”であるよう
な接続情報を左側から詰めて並べて配置し、積算
値に対応してサイクリツクに右シフトしたものが
上記接続の論理である。
て発生する情報を示す図である。第８図において
×の部分は圧縮変換の動作では使用しない接続で
あるため、ハードウエアで構成しやすいように設
定すればよい。上の説明において、m0に対応し
て“０”の接続情報が割付けられ、m1に対して
“１”の接続情報が割付けられ、m2に対応して
“２”の接続情報が割付けられ、m3に対応して
“３”の接続情報が割付けられていた時に、マス
クビツトm0、m1、m2、m3が“１”であるよう
な接続情報を左側から詰めて並べて配置し、積算
値に対応してサイクリツクに右シフトしたものが
上記接続の論理である。
第９図はデコーダ３４１の構成例を示す回路図
であり、第９図における“１”は定数、“１”を
出力することを示す。ここで、第８図に示す論理
値は第９図に示す回路構成によつて実現される。
第９図はｎ＝４とした場合の実施例であつて、ｎ
≠４の場合においても容易に構成することができ
る。例えば、ｎ＝２の時にはm0に対応した接続
情報として“０”を割付け、m1に対応した接続
情報として“１”を割付けてマスクビツトm0、
m1の内容が“１”であるような接続情報を左か
ら並べて配置することにより圧縮変換を行い得る
ようにアライン回路２の接続情報を得ることがで
きる。例えば、ｎ＝５の時には同様にm0に対応
した接続情報として“０”を割付け、m1に対応
した接続情報として“１”を割付け、m2に対応
した接続情報として“２”を割付け、m3に対応
した接続情報として“３”を割付け、m4に対応
した接続情報として“４”を割付けて同様の操作
を行えば、圧縮変換を行い得るデコーダ３４１の
論理が得られる。
であり、第９図における“１”は定数、“１”を
出力することを示す。ここで、第８図に示す論理
値は第９図に示す回路構成によつて実現される。
第９図はｎ＝４とした場合の実施例であつて、ｎ
≠４の場合においても容易に構成することができ
る。例えば、ｎ＝２の時にはm0に対応した接続
情報として“０”を割付け、m1に対応した接続
情報として“１”を割付けてマスクビツトm0、
m1の内容が“１”であるような接続情報を左か
ら並べて配置することにより圧縮変換を行い得る
ようにアライン回路２の接続情報を得ることがで
きる。例えば、ｎ＝５の時には同様にm0に対応
した接続情報として“０”を割付け、m1に対応
した接続情報として“１”を割付け、m2に対応
した接続情報として“２”を割付け、m3に対応
した接続情報として“３”を割付け、m4に対応
した接続情報として“４”を割付けて同様の操作
を行えば、圧縮変換を行い得るデコーダ３４１の
論理が得られる。
第８図において、積算値Ｘに対応したシフタ３
４２の出力信号はデコーダ３４１からの出力信号
（Ｘ＝０の時のω0、ω1、ω2、ω3）を積算値Ｘだ
けサイクリツクに右へシフト（ライトローテー
ト）したものである。この結果、マスクレジスタ
３１に上記マスクデータ“1011”が格納された場
合には、積算値Ｘ＝０であるため、デコーダ３４
１の出力はω1＝０、ω1＝２、ω2＝３、ω3＝３と
なつてデコーダ３４１は“0233”をアライン回路
２に供給することになる。この結果、アライン回
路２の各入力ポート２０−０〜２０−３と各出力
ポート２１−０〜２１−３との間は上記のように
接続され、出力ポート２１−０〜２１−３に接続
された書込みデータバス２０００には結果的にベ
クトルエレメントA0、A1、A2、A3がデータとし
て出力される。
４２の出力信号はデコーダ３４１からの出力信号
（Ｘ＝０の時のω0、ω1、ω2、ω3）を積算値Ｘだ
けサイクリツクに右へシフト（ライトローテー
ト）したものである。この結果、マスクレジスタ
３１に上記マスクデータ“1011”が格納された場
合には、積算値Ｘ＝０であるため、デコーダ３４
１の出力はω1＝０、ω1＝２、ω2＝３、ω3＝３と
なつてデコーダ３４１は“0233”をアライン回路
２に供給することになる。この結果、アライン回
路２の各入力ポート２０−０〜２０−３と各出力
ポート２１−０〜２１−３との間は上記のように
接続され、出力ポート２１−０〜２１−３に接続
された書込みデータバス２０００には結果的にベ
クトルエレメントA0、A1、A2、A3がデータとし
て出力される。
以上のサイクルを次々に繰り返すことにより、
第１図に示すような圧縮変換が正しく実行される
ことになる。
第１図に示すような圧縮変換が正しく実行される
ことになる。
なお、本実施例においては同時に並列処理する
データの数（ｎ）は主として４個として説明した
が、これは一実施例にすぎず、本発明は斯かる実
施例に限定されるものではない。
データの数（ｎ）は主として４個として説明した
が、これは一実施例にすぎず、本発明は斯かる実
施例に限定されるものではない。
以上のように、本発明を採用するとベクトルデ
ータの圧縮変換を効率的に行うためのアライン回
路および並列ベクトルレジスタ部に供給される制
御信号を、比較的簡単なハードウエア構成の圧縮
変換制御回路により生成できる。
ータの圧縮変換を効率的に行うためのアライン回
路および並列ベクトルレジスタ部に供給される制
御信号を、比較的簡単なハードウエア構成の圧縮
変換制御回路により生成できる。
（発明の効果）
本発明には以上説明したように、複数個のオペ
ランドベクトルレジスタと複数個のリザルトベク
トルレジスタとを備えて制御することにより、効
率的な圧縮変換を実行することができるという効
果がある。
ランドベクトルレジスタと複数個のリザルトベク
トルレジスタとを備えて制御することにより、効
率的な圧縮変換を実行することができるという効
果がある。
第１図は、ベクトルエレメントの圧縮変換を説
明するための説明図である。第２図は、本発明に
よるベクトル処理装置の一実施例を示すブロツク
図である。第３図は、第２図に示す並列ベクトル
レジスタ部の詳細を示すブロツク図である。第４
図は、第２図に示すアライン回路の詳細を示すブ
ロツク図である。第５図は、第２図に示す圧縮変
換制御回路の詳細を示すブロツク図である。第６
図は、第５図に示すエンコーダの詳細を示す回路
図である。第７図は、第５図および第６図に示す
エンコーダによつて得られたデータを示す図であ
る。第８図は、第５図に示すデコーダによつて得
られる情報を示す図である。第９図は、第８図に
示す情報を実現するためのデコーダの回路構成例
を示す回路図である。 １……並列ベクトルレジスタ部、２……アライ
ン回路、３……圧縮変換制御回路、２０−０〜２
０−３……入力ポート、２１−０〜２１−３……
出力ポート、３１……マスクレジスタ、３２……
積算回路、３３……エンコーダ、３４１……デコ
ーダ、３４２……レジスタ、３２１……加算器、
VE−０〜VE−３……ベクトルレジスタ部、
MSK−０〜MSK−３……マスクデータレジス
タ、OPR−０〜OPR−３……オペランドベクト
ルレジスタ、RSL−０〜RSL−３……リザルト
ベクトルレジスタ、２２，１０００，１３００，
２０００，３０００，３２００……信号線および
バス。
明するための説明図である。第２図は、本発明に
よるベクトル処理装置の一実施例を示すブロツク
図である。第３図は、第２図に示す並列ベクトル
レジスタ部の詳細を示すブロツク図である。第４
図は、第２図に示すアライン回路の詳細を示すブ
ロツク図である。第５図は、第２図に示す圧縮変
換制御回路の詳細を示すブロツク図である。第６
図は、第５図に示すエンコーダの詳細を示す回路
図である。第７図は、第５図および第６図に示す
エンコーダによつて得られたデータを示す図であ
る。第８図は、第５図に示すデコーダによつて得
られる情報を示す図である。第９図は、第８図に
示す情報を実現するためのデコーダの回路構成例
を示す回路図である。 １……並列ベクトルレジスタ部、２……アライ
ン回路、３……圧縮変換制御回路、２０−０〜２
０−３……入力ポート、２１−０〜２１−３……
出力ポート、３１……マスクレジスタ、３２……
積算回路、３３……エンコーダ、３４１……デコ
ーダ、３４２……レジスタ、３２１……加算器、
VE−０〜VE−３……ベクトルレジスタ部、
MSK−０〜MSK−３……マスクデータレジス
タ、OPR−０〜OPR−３……オペランドベクト
ルレジスタ、RSL−０〜RSL−３……リザルト
ベクトルレジスタ、２２，１０００，１３００，
２０００，３０００，３２００……信号線および
バス。
Claims (1)
- １ サイクル中に同一ベクトルに属する複数個の
ベクトルエレメントを保持するオペランドベクト
ルレジスタ手段と、前記１サイクル中に書込みア
ドレス歩進制御信号に基づき書込みデータである
複数のベクトルエレメントが書き込まれ保持する
リザルトベクトルレジスタ手段と、前記１サイク
ル中に前記オペランドベクトルレジスタ手段およ
び前記リザルトベクトルレジスタ手段の各エレメ
ントに対応したマスクエレメントを保持するマス
クデータレジスタ手段と、前記オペランドベクト
ルレジスタ手段に保持された複数個のベクトルエ
レメントを読み出すための読出しデータバス手段
と、前記リザルトベクトルレジスタ手段に前記書
込みデータである複数個のベクトルエレメントを
書き込むための書込みデータバス手段と、アライ
ン接続制御信号により前記読出しデータバス手段
と前記書込みデータバス手段の各バス線の間を選
択的に接続するアライン回路手段と、前記マスク
データレジスタ手段から読出される複数のマスク
エレメントの“１”の数を積算する積算回路手段
と、前記マスクデータレジスタ手段から読出され
る複数のマスクエレメントを加算処理してシフタ
に入力し前記積算値だけサイクリツクにシフトす
ることにより前記リザルトベクトルレジスタ手段
の各ベクトルレジスタに対し１ビツト信号の書込
みアドレス歩進制御信号を生成するためのエンコ
ーダ手段と、前記マスクデータレジスタ手段から
読出される複数のマスクエレメントをゲート処理
してシフタに入力し前記積算値だけサイクリツク
にシフトすることにより前記アライン接続制御信
号を生成するデコーダ手段とを具備し、ベクトル
圧縮変換を行うように構成したことを特徴とする
ベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12014284A JPS60263268A (ja) | 1984-06-12 | 1984-06-12 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12014284A JPS60263268A (ja) | 1984-06-12 | 1984-06-12 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60263268A JPS60263268A (ja) | 1985-12-26 |
| JPH0325822B2 true JPH0325822B2 (ja) | 1991-04-09 |
Family
ID=14779001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12014284A Granted JPS60263268A (ja) | 1984-06-12 | 1984-06-12 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263268A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2667806B2 (ja) * | 1985-10-11 | 1997-10-27 | 株式会社日立製作所 | ベクトルプロセツサ |
| JPH0330064A (ja) * | 1989-06-27 | 1991-02-08 | Koufu Nippon Denki Kk | ベクトルデータ処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696369A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Vector element conversion processing system |
| JPS57209570A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Vector processing device |
-
1984
- 1984-06-12 JP JP12014284A patent/JPS60263268A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696369A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Vector element conversion processing system |
| JPS57209570A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Vector processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60263268A (ja) | 1985-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |