JP3220470B2 - 制御レジスタ書き込み装置 - Google Patents
制御レジスタ書き込み装置Info
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- JP3220470B2 JP3220470B2 JP09735391A JP9735391A JP3220470B2 JP 3220470 B2 JP3220470 B2 JP 3220470B2 JP 09735391 A JP09735391 A JP 09735391A JP 9735391 A JP9735391 A JP 9735391A JP 3220470 B2 JP3220470 B2 JP 3220470B2
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Description
【０００１】
【産業上の利用分野】本発明は制御レジスタ書き込み装
置に係り、特に１又は２以上の制御用データを一度に書
き込める制御レジスタの書き込み装置に関する。
置に係り、特に１又は２以上の制御用データを一度に書
き込める制御レジスタの書き込み装置に関する。
【０００２】近年、あらゆる製品や機械等にこれらを制
御する集積回路（ＩＣ），大規模集積回路（ＬＳＩ）が
搭載されるようになり、制御する機能が多種多様とな
り、処理時間も短縮化が要求され、更にＩＣ，ＬＳＩの
ソフトウェアから見たハードウェアの使い易さも要求さ
れている。このため、ＩＣ，ＬＳＩの制御処理時間の短
縮化，ソフトウァアから見たハードウェアの操作性の向
上のための一つとして、制御レジスタの書き込み処理時
間の短縮化とソフトウェアの負荷の軽減が必要とされ
る。
御する集積回路（ＩＣ），大規模集積回路（ＬＳＩ）が
搭載されるようになり、制御する機能が多種多様とな
り、処理時間も短縮化が要求され、更にＩＣ，ＬＳＩの
ソフトウェアから見たハードウェアの使い易さも要求さ
れている。このため、ＩＣ，ＬＳＩの制御処理時間の短
縮化，ソフトウァアから見たハードウェアの操作性の向
上のための一つとして、制御レジスタの書き込み処理時
間の短縮化とソフトウェアの負荷の軽減が必要とされ
る。
【０００３】
【従来の技術】図５（Ａ），（Ｂ）は従来の制御レジス
タ書き込み装置の一例の構成図を示す。図５（Ｂ）は図
５（Ａ）の制御レジスタの具体的例である。同図中、１
は制御レジスタで、制御するビット群１1 〜１ｎからな
る。２は中央処理装置（ＣＰＵ），３はメモリで、これ
らは制御レジスタ１と共に双方向のバスで接続されてい
る。制御レジスタ１はＣＰＵ２によりｎ個ある制御対象
の夫々の制御用データが制御するビット群１1 〜１ｎに
別々に、かつ、一度に書き込まれる構成とされている。
また、上記のｎ個の制御するビット群のうち値の書き込
み変更が必要であるか又は値が書き込み変更不要である
かは、ＣＰＵ２のソフトウェアにより判断，処理してい
る。
タ書き込み装置の一例の構成図を示す。図５（Ｂ）は図
５（Ａ）の制御レジスタの具体的例である。同図中、１
は制御レジスタで、制御するビット群１1 〜１ｎからな
る。２は中央処理装置（ＣＰＵ），３はメモリで、これ
らは制御レジスタ１と共に双方向のバスで接続されてい
る。制御レジスタ１はＣＰＵ２によりｎ個ある制御対象
の夫々の制御用データが制御するビット群１1 〜１ｎに
別々に、かつ、一度に書き込まれる構成とされている。
また、上記のｎ個の制御するビット群のうち値の書き込
み変更が必要であるか又は値が書き込み変更不要である
かは、ＣＰＵ２のソフトウェアにより判断，処理してい
る。
【０００４】ここで、上記のｎ個の制御するビット群に
書き込み変更と未変更とが混在する場合、制御レジスタ
１に一度書き込みを行なうと変更を必要としないデータ
を保持している制御するビット群のデータも書き替えら
れてしまうため、ＣＰＵ２のソフトウェアで制御レジス
タ１の制御用データの読み出しを行なってメモリ３に一
旦格納し、その後書き込み変更される制御用データに、
メモリ３から読み出した書き込み未変更のデータを付加
してこれらのデータを制御レジスタ１を構成する制御す
るビット群１1 〜１ｎに別々に、かつ、一度に書き込
む。このとき、未変更の制御用データは記憶されていた
元の制御するビット群に再度書き込まれる。
書き込み変更と未変更とが混在する場合、制御レジスタ
１に一度書き込みを行なうと変更を必要としないデータ
を保持している制御するビット群のデータも書き替えら
れてしまうため、ＣＰＵ２のソフトウェアで制御レジス
タ１の制御用データの読み出しを行なってメモリ３に一
旦格納し、その後書き込み変更される制御用データに、
メモリ３から読み出した書き込み未変更のデータを付加
してこれらのデータを制御レジスタ１を構成する制御す
るビット群１1 〜１ｎに別々に、かつ、一度に書き込
む。このとき、未変更の制御用データは記憶されていた
元の制御するビット群に再度書き込まれる。
【０００５】
【発明が解決しようとする課題】従って、ｎ個の制御す
るビット群に書き込み変更と未変更とが混在する場合、
従来はソフトウェアの負荷と書き込み処理時間が大きく
なってしまうといった問題がある。また、制御用データ
を１個だけ書き込む制御レジスタも上記と同様の問題が
ある。
るビット群に書き込み変更と未変更とが混在する場合、
従来はソフトウェアの負荷と書き込み処理時間が大きく
なってしまうといった問題がある。また、制御用データ
を１個だけ書き込む制御レジスタも上記と同様の問題が
ある。
【０００６】本発明は上記の点に鑑みなされたもので、
書き込み未変更データの制御するビット群には書き込み
を禁止する制御用データとすることにより、上記の課題
を解決した制御レジスタ書き込み装置を提供することを
目的とする。
書き込み未変更データの制御するビット群には書き込み
を禁止する制御用データとすることにより、上記の課題
を解決した制御レジスタ書き込み装置を提供することを
目的とする。
【０００７】
【課題を解決するための手段】図１に本発明の原理構成
図を示す。同図中、１１は書き込み制御部、１２は制御
レジスタ部である。 制御レジスタ部１２は、複数の制御
レジスタ１２−１〜１２−ｎから構成される。 書き込み
制御部１１は、複数のレジスタ１２−１〜１２−ｎに対
応した複数の書き込み制御回路１１−１〜１１−ｎから
構成され、制御レジスタのビットを書き換える場合に
は、書き込み許可信号を、制御レジスタのビットを書き
換えない場合には、書き込み禁止信号を、制御レジスタ
毎に供給する。
図を示す。同図中、１１は書き込み制御部、１２は制御
レジスタ部である。 制御レジスタ部１２は、複数の制御
レジスタ１２−１〜１２−ｎから構成される。 書き込み
制御部１１は、複数のレジスタ１２−１〜１２−ｎに対
応した複数の書き込み制御回路１１−１〜１１−ｎから
構成され、制御レジスタのビットを書き換える場合に
は、書き込み許可信号を、制御レジスタのビットを書き
換えない場合には、書き込み禁止信号を、制御レジスタ
毎に供給する。
【０００８】
【０００９】
【作用】本発明では図１に示すように、書き込み制御部
１１は書き込みデータ、すなわち制御用データの値が書
き込み許可の対象となる値であると、複数の制御レジス
タ１２−１〜１２−ｎのうち対応する制御レジスタに書
き込み許可信号を供給し、対応する制御レジスタに制御
用データが書き込まれる。一方、制御用データの値が書
き込み許可の対象外であるとき、書き込み制御部１１は
制御レジスタ部１２への書き込み信号を書き込み禁止信
号とし、複数の制御レジスタ１２−１〜１２−ｎのうち
対応する制御レジスタへ制御用データの書き込みは禁止
される。従って、本発明では、制御レジスタ部１２が複
数個の制御レジスタ１２−１〜１２−ｎよりなり、それ
ぞれの制御レジスタ１２−１〜１２−ｎに、書き込み変
更（書き込み許可の対象となる値）と書き込み未変更
（書き込み許可の対象外の値）とを行なうものが混在す
るときには、複数の制御レジスタ１２−１〜１２−ｎの
うち書き込み未変更の制御レジスタに書き込む制御用デ
ータを書き込み許可の対象外となる値にしておくことに
より、一度の書き込みで複数の制御レジスタ１２−１〜
１２−ｎのビットの変更、未変更が同時に行なえる。
１１は書き込みデータ、すなわち制御用データの値が書
き込み許可の対象となる値であると、複数の制御レジス
タ１２−１〜１２−ｎのうち対応する制御レジスタに書
き込み許可信号を供給し、対応する制御レジスタに制御
用データが書き込まれる。一方、制御用データの値が書
き込み許可の対象外であるとき、書き込み制御部１１は
制御レジスタ部１２への書き込み信号を書き込み禁止信
号とし、複数の制御レジスタ１２−１〜１２−ｎのうち
対応する制御レジスタへ制御用データの書き込みは禁止
される。従って、本発明では、制御レジスタ部１２が複
数個の制御レジスタ１２−１〜１２−ｎよりなり、それ
ぞれの制御レジスタ１２−１〜１２−ｎに、書き込み変
更（書き込み許可の対象となる値）と書き込み未変更
（書き込み許可の対象外の値）とを行なうものが混在す
るときには、複数の制御レジスタ１２−１〜１２−ｎの
うち書き込み未変更の制御レジスタに書き込む制御用デ
ータを書き込み許可の対象外となる値にしておくことに
より、一度の書き込みで複数の制御レジスタ１２−１〜
１２−ｎのビットの変更、未変更が同時に行なえる。
【００１０】一方、制御用データの値が書き込み許可の
対象外であるとき、書き込み制御部１１は制御レジスタ
部１２への書き込み信号を書き込み禁止信号として、制
御用データは書き込まれるべき制御するビット群に書き
込まれない。
対象外であるとき、書き込み制御部１１は制御レジスタ
部１２への書き込み信号を書き込み禁止信号として、制
御用データは書き込まれるべき制御するビット群に書き
込まれない。
【００１１】従って、本発明では、一度に書き込める制
御レジスタが複数個の制御するビット群よりなり、それ
ぞれの制御するビット群に、書き込み変更（書き込み許
可の対象となる値）と書き込み未変更（書き込み許可の
対象外の値）とを行なうものが混在するときには、書き
込み未変更の制御するビット群に書き込む制御用データ
を書き込み許可の対象外となる値にしておくことによ
り、一度の書き込みで制御レジスタの変更，未変更が同
時に行なえる。
御レジスタが複数個の制御するビット群よりなり、それ
ぞれの制御するビット群に、書き込み変更（書き込み許
可の対象となる値）と書き込み未変更（書き込み許可の
対象外の値）とを行なうものが混在するときには、書き
込み未変更の制御するビット群に書き込む制御用データ
を書き込み許可の対象外となる値にしておくことによ
り、一度の書き込みで制御レジスタの変更，未変更が同
時に行なえる。
【００１２】
【実施例】図２は本発明の一実施例の構成図を示す。同
図中、図１と同一構成部分には同一符号を付してある。
図２において、書き込みデータはデータ番号Ｄ7 〜Ｄ0
の８ビットであり、また各々２ビットの制御用データ計
４つからなる。各制御用データに対応して制御レジスタ
部１２内に各々２ビット幅のレジスタＡ〜Ｄが設けられ
ている。なお、レジスタＡ〜Ｄは図１中の制御レジスタ
１２−１〜１２−ｎに相当する。制御レジスタ部１２は
８ビットのアドレスで指定される制御レジスタ部で、各
２ビット幅の上記のレジスタＡ〜Ｄとデータ番号の関係
を次表に示す。
図中、図１と同一構成部分には同一符号を付してある。
図２において、書き込みデータはデータ番号Ｄ7 〜Ｄ0
の８ビットであり、また各々２ビットの制御用データ計
４つからなる。各制御用データに対応して制御レジスタ
部１２内に各々２ビット幅のレジスタＡ〜Ｄが設けられ
ている。なお、レジスタＡ〜Ｄは図１中の制御レジスタ
１２−１〜１２−ｎに相当する。制御レジスタ部１２は
８ビットのアドレスで指定される制御レジスタ部で、各
２ビット幅の上記のレジスタＡ〜Ｄとデータ番号の関係
を次表に示す。
【００１３】
【表１】 上記表からわかるように、レジスタＡはデータ番号Ｄ0
及びＤ1の２ビットの第１の制御用データが入力され、
レジスタＢはデータ番号Ｄ2 及びＤ3 の２ビットの第２
の制御用データが入力され、レジスタＣはデータ番号Ｄ
4 及びＤ5 の２ビットの第３の制御用データが入力さ
れ、更に、レジスタＤはデータ番号Ｄ6 及びＤ7 の２ビ
ットの第４の制御用データが入力される。
及びＤ1の２ビットの第１の制御用データが入力され、
レジスタＢはデータ番号Ｄ2 及びＤ3 の２ビットの第２
の制御用データが入力され、レジスタＣはデータ番号Ｄ
4 及びＤ5 の２ビットの第３の制御用データが入力さ
れ、更に、レジスタＤはデータ番号Ｄ6 及びＤ7 の２ビ
ットの第４の制御用データが入力される。
【００１４】制御レジスタ部１２はレジスタＡ〜Ｄに格
納された制御用データの値に基づいて、図３に示す如く
予め設定された制御を行なわせる。図３からわかるよう
に、制御用データの値が“００”のときは、レジスタＡ
〜Ｄは制御動作が変化なし、すなわち前回と同じ制御動
作を行なわせる。また、制御用データが“００”以外の
値のときは、予め設定された制御、例えば受信データの
入力，送信データの出力などを被制御機器に行なわせ
る。
納された制御用データの値に基づいて、図３に示す如く
予め設定された制御を行なわせる。図３からわかるよう
に、制御用データの値が“００”のときは、レジスタＡ
〜Ｄは制御動作が変化なし、すなわち前回と同じ制御動
作を行なわせる。また、制御用データが“００”以外の
値のときは、予め設定された制御、例えば受信データの
入力，送信データの出力などを被制御機器に行なわせ
る。
【００１５】一方、書き込み制御部１１は図２に示すよ
うに、４つの書き込み制御回路１１1 〜１１4 から構成
されている。書き込み制御回路１１1 〜１１4 は夫々レ
ジスタＡ〜Ｄに１対１に対応して設けられており、書き
込み信号Ｗ1 〜Ｗ4 をレジスタＡ〜Ｄに入力し、レジス
タＡ〜Ｄの書き込み動作を許可又は禁止させる。なお、
書き込み制御回路１１ 1 〜１１ 4 は、図１中の書き込み
制御回路１１−１〜１１−ｎに相当する。
うに、４つの書き込み制御回路１１1 〜１１4 から構成
されている。書き込み制御回路１１1 〜１１4 は夫々レ
ジスタＡ〜Ｄに１対１に対応して設けられており、書き
込み信号Ｗ1 〜Ｗ4 をレジスタＡ〜Ｄに入力し、レジス
タＡ〜Ｄの書き込み動作を許可又は禁止させる。なお、
書き込み制御回路１１ 1 〜１１ 4 は、図１中の書き込み
制御回路１１−１〜１１−ｎに相当する。
【００１６】すなわち、書き込み制御回路１１1 〜１１
4 は各々２ビットの第１乃至第４の制御用データが入力
され、その値が“００”のときは書き込み禁止信号を出
力し、“００”以外の値のときは書き込み許可信号を出
力する。これにより、レジスタＡ〜Ｄは入力制御用デー
タを、書き込み許可信号入力時のみ書き込むこととな
る。
4 は各々２ビットの第１乃至第４の制御用データが入力
され、その値が“００”のときは書き込み禁止信号を出
力し、“００”以外の値のときは書き込み許可信号を出
力する。これにより、レジスタＡ〜Ｄは入力制御用デー
タを、書き込み許可信号入力時のみ書き込むこととな
る。
【００１７】次に本実施例の動作について図４を併せ参
照しつつ説明する。いま、制御レジスタ部１２のレジス
タＡには“１０”（図３の制御１１），レジスタＢには
“０１”（図３の制御７），レジスタＣには“１０”
（図３の制御５）及びレジスタＤには“１１”（図３の
制御３）が夫々設定されているものとする。この制御レ
ジスタ部１２の記憶状態はデータ番号Ｄ7 をＭＳＢ，Ｄ
0 をＬＳＢとして８ビットの値で表わすものとすると、
図４に２１で示す如く１６進数で（Ｅ６）H である。
照しつつ説明する。いま、制御レジスタ部１２のレジス
タＡには“１０”（図３の制御１１），レジスタＢには
“０１”（図３の制御７），レジスタＣには“１０”
（図３の制御５）及びレジスタＤには“１１”（図３の
制御３）が夫々設定されているものとする。この制御レ
ジスタ部１２の記憶状態はデータ番号Ｄ7 をＭＳＢ，Ｄ
0 をＬＳＢとして８ビットの値で表わすものとすると、
図４に２１で示す如く１６進数で（Ｅ６）H である。
【００１８】かかる記憶状態において、レジスタＢとレ
ジスタＣの設定値は変更しないでレジスタＡに“１１”
を書き込んで図３の制御１２の状態に変更し、かつ、レ
ジスタＤに“１０”を書き込んで図３の制御２の状態に
変更する場合は、レジスタＢ及びレジスタＣの設定値は
変更しないからレジスタＢ及びレジスタＣには夫々“０
０”を書き込む。従って、この場合にはデータ番号Ｄ7
をＭＳＢ，Ｄ0 をＬＳＢとして８ビットの値で表わすも
のとすると、図４に２２で示す如く１６進数で（８３）
H の値の書き込みデータが例えばＣＰＵ（図示せず）か
ら書き込み制御部１１に入力される。
ジスタＣの設定値は変更しないでレジスタＡに“１１”
を書き込んで図３の制御１２の状態に変更し、かつ、レ
ジスタＤに“１０”を書き込んで図３の制御２の状態に
変更する場合は、レジスタＢ及びレジスタＣの設定値は
変更しないからレジスタＢ及びレジスタＣには夫々“０
０”を書き込む。従って、この場合にはデータ番号Ｄ7
をＭＳＢ，Ｄ0 をＬＳＢとして８ビットの値で表わすも
のとすると、図４に２２で示す如く１６進数で（８３）
H の値の書き込みデータが例えばＣＰＵ（図示せず）か
ら書き込み制御部１１に入力される。
【００１９】これにより、書き込み制御部１１内の書き
込み制御回路１１1と１１4 は書き込み信号Ｗ1 とＷ4
をアクティブ状態とし（換言すると、書き込み許可信号
をレジスタＡとＤに夫々出力し）レジスタＡとＤにはそ
れぞれの値が書き込まれる。また、これと同時に書き込
み制御回路１１2 と１１3 とは書き込み信号Ｗ2 とＷ 3
をインアクティブ状態とし（換言すると、書き込み禁止
信号をレジスタＢとＣに夫々出力し）、レジスタＢとＣ
には値が書き込まれない。
込み制御回路１１1と１１4 は書き込み信号Ｗ1 とＷ4
をアクティブ状態とし（換言すると、書き込み許可信号
をレジスタＡとＤに夫々出力し）レジスタＡとＤにはそ
れぞれの値が書き込まれる。また、これと同時に書き込
み制御回路１１2 と１１3 とは書き込み信号Ｗ2 とＷ 3
をインアクティブ状態とし（換言すると、書き込み禁止
信号をレジスタＢとＣに夫々出力し）、レジスタＢとＣ
には値が書き込まれない。
【００２０】従って、レジスタＡとＤには夫々“１１”
と“１０”が書き込まれ、レジスタＢとＣにはデータの
書き込みが禁止されて前回の値“０１”，“１０”が保
持される結果、制御レジスタ部１２の記憶状態はデータ
番号Ｄ7 をＭＳＢ，Ｄ0 をＬＳＢとする８ビットの値で
表わすと、図４に２３で示す如く１６進数で（Ａ７） H
となる。
と“１０”が書き込まれ、レジスタＢとＣにはデータの
書き込みが禁止されて前回の値“０１”，“１０”が保
持される結果、制御レジスタ部１２の記憶状態はデータ
番号Ｄ7 をＭＳＢ，Ｄ0 をＬＳＢとする８ビットの値で
表わすと、図４に２３で示す如く１６進数で（Ａ７） H
となる。
【００２１】このように、本実施例によれば４つの制御
用データの変更，未変更が混在していても、一度の書き
込み処理で４つの制御用データの変更，未変更が同時に
できるため、ＣＰＵのソフトウェアの負荷が軽減できる
と共に、書き込み処理時間も短縮することができる。
用データの変更，未変更が混在していても、一度の書き
込み処理で４つの制御用データの変更，未変更が同時に
できるため、ＣＰＵのソフトウェアの負荷が軽減できる
と共に、書き込み処理時間も短縮することができる。
【００２２】なお、本発明は上記の実施例に限定される
ものではなく、例えば制御レジスタ部１２は複数あって
もよく、またレジスタの数は１個だけでもよく、更に複
数のレジスタがある場合において、それらに記憶，保持
される制御用データのビット数は互いに異なっている
か、一部異なっていてもよい。また、書き込み禁止とす
る値を複数個存在させてもよい。
ものではなく、例えば制御レジスタ部１２は複数あって
もよく、またレジスタの数は１個だけでもよく、更に複
数のレジスタがある場合において、それらに記憶，保持
される制御用データのビット数は互いに異なっている
か、一部異なっていてもよい。また、書き込み禁止とす
る値を複数個存在させてもよい。
【００２３】
【発明の効果】上述の如く、本発明によれば、制御用デ
ータの変更，未変更を一度の書き込み処理で行なえるた
め、従来に比べてソフトウェアの負荷が軽減できると共
に、書き込み処理時間を短縮することができ、よって効
率の良い制御レジスタ部への書き込みができることか
ら、被制御装置の性能向上に寄与するところ大である等
の特長を有するものである。
ータの変更，未変更を一度の書き込み処理で行なえるた
め、従来に比べてソフトウェアの負荷が軽減できると共
に、書き込み処理時間を短縮することができ、よって効
率の良い制御レジスタ部への書き込みができることか
ら、被制御装置の性能向上に寄与するところ大である等
の特長を有するものである。
【図１】本発明の原理構成図である。
【図２】本発明の一実施例の構成図である。
【図３】制御レジスタ部の動作説明図である。
【図４】図２の動作説明図である。
【図５】従来装置の一例の構成図である。
【符号の説明】 １１ 書き込み制御部 １２ 制御レジスタ部 Ａ〜Ｄ レジスタ
Claims (2)
- 【請求項１】 複数の制御レジスタを有する制御レジス
タ書き込み装置において、 前記制御レジスタのビットを書き換える場合には、書き
込み許可信号を、前記制御レジスタのビットを書き換え
ない場合には、書き込み禁止信号を、前記制御レジスタ
毎に供給する書き込み制御部を有することを特徴とする
制御レジスタ書き込み装置。 - 【請求項２】 前記書き込み制御部は、前記複数の制御
レジスタのそれぞれに対応する複数の書き込み制御回路
を有することを特徴とする請求項１記載の制御レジスタ
書き込み装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09735391A JP3220470B2 (ja) | 1991-04-26 | 1991-04-26 | 制御レジスタ書き込み装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09735391A JP3220470B2 (ja) | 1991-04-26 | 1991-04-26 | 制御レジスタ書き込み装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326445A JPH04326445A (ja) | 1992-11-16 |
| JP3220470B2 true JP3220470B2 (ja) | 2001-10-22 |
Family
ID=14190129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09735391A Expired - Fee Related JP3220470B2 (ja) | 1991-04-26 | 1991-04-26 | 制御レジスタ書き込み装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3220470B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023182251A1 (ja) * | 2022-03-22 | 2023-09-28 | ヌヴォトンテクノロジージャパン株式会社 | リピータ、ケーブル、および、制御方法 |
-
1991
- 1991-04-26 JP JP09735391A patent/JP3220470B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04326445A (ja) | 1992-11-16 |
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