JPH0619710B2 - レジスタ制御方式 - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は汎用マイクロコンピュータにおいて、データ処
理およびメモリのアドレス指定に使用される汎用レジス
タの制御方式に関する。

（従来技術） マイクロコンピュータにはデータ処理に使用するレジス
タ（以下データレジスタと略す）と、メモリのアドレス
指定に使用するレジスタ（以下アドレスレジスタと略
す）と、データレジスタとアドレスレジスタの機能を有
するレジスタ（以下汎用レジスタと略す）との３種があ
る。

一般に複雑なデータ処理及び高速処理が要求される分野
においてはデータレジスタの機能がシステムの性能を左
右し、広いメモリ空間に対するメモリアクセスおよび複
雑なメモリアクセスが要求される分野においてはアドレ
スレジスタの機能がシステムの性能を左右する。このよ
うにマイクロコンピュータを応用する分野によって求め
られるレジスタ機能は異なっている。応用範囲が限定さ
れるマイクロコンピュータは目的に合せ最適なレジスタ
構成、レジスタ機能に設定されており、他の応用に対し
ては適さない場合がある。

一方レジスタ構成、レジスタ機能は命令に対する影響が
大きく応用目的に合せレジスタ構成、レジスタ機能を変
更することは再設計を必要とし、開発コスト、開発工数
等の面から好ましくない。

したがって家庭用機器および産業用機器等の制御分野や
パーソナルコンピュータをはじめとするデータ処理分野
等様々に応用されるマイクロコンピュータにおいて汎用
性を高めるためにはデータレジスタおよびアドレスレジ
スタの機能を高める必要があり理想的には第１図の構
成、機能にする必要がある。

第１図のレジスタ群１０は１６個のレジスタから構成さ
れ１６個のレジスタ全部がデータレジスタとアドレスレ
ジスタの機能を有し、かつアキュムレータとの演算機能
を持ったレジスタ群である。

この理想的なレジスタ構成とした場合の命令語フォーマ
ット（８ビット）の１例を第２図に示す。４ビットのデ
ータレジスタフィールド２−1aによって１６本のレジス
タの１つを指定する。また一般的にはメモリのアドレス
指定は２本のレジスタを使用して行われているので第１
図のレジスタ群１０においてアドレスレジスタを指定す
る場合には３ビットのアドレスレジスタフィールド２−
2aによって２本のレジスタを指定している。

この第１図に示す理想的なレジスタ構成において第２図
の命令語フォーマットを採用すると第３図に示す命令群
が考えられる。

第３図の命令群の記法について説明する。ＡＤＤ，ＳＵ
Ｂ，ＡＮＤ，ＯＲ……は命令の種類を表わし、カン
マ「，」の左は命令処理が行われ結果が格納されるデス
ティネーションオペランドを表わし、カンマ「，」の右
は前記デスティネーションオペランドに演算を加えるソ
ースオペランドを表わす。はアドレスレジスタの内容
で指定されるメモリを表わす。例えば命令コード３A
_H（１６進）はOR A，DR₁₀でありアキュムレータの内容
とデータレジスタ１０の内容とで論理和演算を行って結
果をアキュムレータに格納する処理を意味する。命令コ
ード８１_Ｈ（１６進）はADD A，AR₂₃であり、アドレ
スレジスタ２とアドレスレジスタ３のデータでアドレス
指定されるメモリの内容とアキュムレータの内容とで加
算を行って結果をアキュムレータに格納する処理を意味
する。

しかし第３図の命令群ではマイクロコンピュータとして
命令の種類が少なく現実のマイクロコンピュータとして
実用的なものとは言い難い。この原因は汎用性を高める
ことに力点を置いて全レジスタ平等の機能としたことに
よって逆にレジスタを指定するフィールドが長くなり命
令の種類が制御され命令機能に関して非現実的なものと
なっているのである。第３図に示すように演算を８種類
とすると１６本のレジスタに対する処理ですでに8×16
＝128コードとなり２５６バイトの半分を占めるため命
令数を非常に制限する結果となっている。

このように汎用マイクロコンピュータの従来のレジスタ
構成において汎用性を高めるためには命令機能を制限し
なければならず、命令機能を高めるためにはレジスタ構
成の汎用性が損わねばならないという欠点がある。

（発明の目的） 本発明の目的は汎用マイクロコンピュータのレジスタ構
成、レジスタ機能を応用目的に適したタイプに切換える
ことにより、汎用マイクロコンピュータの性能を応用目
的に対し有効に発揮できるレジスタ制御方式を提供する
ことにある。

（発明の構成） 本発明によるレジスタ制御方式は、レジスタ選択情報の
ビット数によって選択できる数のレジスタで構成された
レジスタ群と、レジスタ構成指定情報を格納するフラグ
と、このフラグに格納されたレジスタ構成指定情報およ
びレジスタ選択情報を受け、上記レジスタ構成指定情報
が第１の状態のときは記レジスタ選択情報の所定の内容
にもとづき上記レジスタ群の中の所定のレジスタを選択
し、上記レジスタ構成指定情報が第２の状態のときは上
記レジスタ選択情報の上記所定の内容と同一の内容にも
とづき上記レジスタ群の中の上記所定のレジスタとは異
なる他のレジスタを選択する手段とを備え、上記レジス
タ構成指定情報の上に第１又は第２の状態に応じて上記
レジスタ選択情報に対する上記レジスタ群の少なくとも
一部のレジスタの構成を変更することを特徴とする。

（実施例） 次に本発明の実施例について図面を参照して詳細に説明
する。

本発明の特徴は使用目的に合せてレジスタ構成を切換え
ることにあり第４図および第５図は本発明の一実施例に
より切換えられた第１および第２のレジスタ構成例であ
る。

第４図の第１のレジスタ構成例はアドレスレジスタの操
作性よりもデータレジスタの操作性および演算処理の高
速性を優先させたレジスタ構成を示し、第５図の第２の
レジスタ構成例はデータレジスタの一部にアドレスレジ
スタの一部を重ね合せアドレスレジスタの操作を高めた
レジスタ構成を示す。

第４図及び第５図のレジスタ構成においてアキュムレー
タ以外のレジスタ10−０〜レジスタ１０−１５から成る
１６本のレジスタのうち、演算処理が可能なレジスタは
レジスタ10−０〜レジスタ10−７の８本に限定し、アド
レスレジスタとしての機能を有するレジスタを第４図の
場合はレジスタ10−８〜レジスタ10−15、第５図の場合
はレジスタ10−４〜レジスタ10−７とレジスタ10−１２
〜レジスタ10−15の各８本に限定している。従って本実
施例における命令語フォーマットは第６図に示すように
演算処理を行う８本のレジスタのうちの１本を指定する
データレジスタフィールド２−1bは３ビットとなる。ま
たメモリをアドレス指定する８本のレジスタのうちの２
本を指定するアドレスレジスタフィールド２−2bは２ビ
ットとなる。

第２図に比較し本実施例ではデータレジスタフィールド
２−1bおよびアドレスレジスタフィールド２−2bを各々
１ビット短かくすることができる。換言すればオペレー
ションフィールド１−1b及び１−2bを１ビット長くする
ことができる。そのために命令の種類を増加させ命令機
能の強化が可能となる。

第７図に本実施例における命令群を示す。

第４図及び第５図のレジスタ構成において演算処理が可
能なレジスタはレジスタ10−０〜レジスタ10−７の８本
であり、データ転送が可能なレジスタはレジスタ10−０
〜レジスタ10−15である。第４図の８本のアドレスレジ
スタはレジスタ10−８〜レジスタ10−15に割付けられ、
演算処理は直接行わない。このレジスタ構成の特徴はメ
モリの複雑なアクセスは必要としないが演算処理の高速
性が要求される機器制御およびプロセス制御に適する。
演算処理に専念できるデータレジスタが８本あるためメ
モリを使うデータ量が多くない処理では８本のデータレ
ジスタで高速に処理できることから制御用に適するレジ
スタ構成と言える。

一方第５図のアドレスレジスタの４本が演算処理可能な
レジスタ10−４〜レジスタ10−７に割付けられているレ
ジスタ構成の特徴は演算の高速処理よりも、アドレスレ
ジスタへの演算処理が行えることからメモリを高度にア
クセスする場合や、多量データ処理を行う場合に適する
レジスタ構成と言える。

第８図は本発明の一実施例を示すブロック図である。

第８図のレジスタ制御回路はレジスタ10−０〜レジスタ
10−15の１６本のレジスタで構成されるレジスタ群１０
と、前記１６本のレジスタ10−０〜10−15のうちの１つ
をデータレジスタとして指定するデータレジスタ選択回
路２０と、８本のアドレスレジスタのうちの２つのアド
レスレジスタを同時に指定するアドレスレジスタ選択回
路30と、アドレスレジスタアクセス制御信号１２を反転
するインバータ１３とレジスタとメモリおよびレジスタ
とアキュムレータ間等でデータの転送を行うバスライン
70−０〜70−１と、レジスタ構成指定フラグ４０と、ア
ドレスレジスタ選択信号62−０と62−１を所定アドレス
レジスタに供給する切換回路５０とから構成される。

データレジスタとして１６本のレジスタ10−０〜10−15
のうちの１本を選択する場合は命令語のデータレジスタ
フィールド２−1bよりのデータがレジスタ選択入力信号
60−０〜60−３として供給される。同時にアドレスレジ
スタアクセス制御信号12はインアクティブとなりインバ
ータ１３の出力がアクティブとなってデータレジスタ選
択回路２０を動作させデータレジスタ選択出力信号61−
０〜61−15のうち１つがアクティブとなって所定のレジ
スタを選択する。選択されたレジスタは信号路80−０〜
80−15a を経由しバスライン70−０を使用してリード／
ライト制御信号１１によって書込み又は読出しが行われ
る。

演算処理を行う８本のデータレジスタのうちの１つを選
択する場合は第６図に示す３ビットのデータレジスタフ
ィールド２−1bのデータがレジスタ選択入力信号60−０
〜60−２として、またレジスタ選択信号60−３としては
零が供給されて前述と同様にして選択する。

一方８本のアドレスレジスタのうちの２つを同時に選択
するアドレスレジスタアクセスの場合は、レジスタ構成
指定フラグ４０の値によって第４図および第５図のレジ
スタ構成のどちらかを指定することができる。

第６図に示す２ビットのアドレスレジスタフィールド２
−2bのデータがレジスタ選択信号60−０，60−１として
供給される。アドレスレジスタアクセス制御信号１２が
アクティブとなりアドレスレジスタ選択回路３０を動作
させる。アドレスレジスタ選択出力信号６２−０〜６２
−３のうち１つが選択される。

アドレスレジスタ選択出力信号６２−０〜６２−１はレ
ジスタ構成指定フラグ４０の値に基き切換回路５０によ
って切換えられ所定のレジスタに加えられる。命令等の
処理によりレジスタ構成指定信号９０でレジスタ構成指
定フラグ４０の値は決定される。レジスタ構成指定フラ
グ４０が“１”のときは第４図に示すレジスタ構成とな
り、“０”のときは第４図に示すレジスタとなり、
“０”のときは第５図に示すレジスタ構成となる。

アドレスレジスタとして２つ同時に選択されたレジスタ
は信号路８０−４〜８０−１５ｂおよびバスライン７０
−０と７０−１を経由してメモリのアドレスを指定す
る。本実施例ではデータレジスタ選択回路２０と、アド
レスレジスタ選択回路３０とは分離した構成となってい
るが本発明はこれに限定されるものではなく２つの選択
回路を統合し、統合された選択回路に入力される命令語
から供給されるレジスタフィールド２−１ｂまたは２−
２ｂのデータを切換えることによりアドレスレジスタの
選択範囲を変える事もできる。

本発明は命令を変えることなく命令で操作できるデータ
レジスタ及びアドレスレジスタの操作範囲を使用目的に
合せて選択するレジスタ制御方式に関するものであり本
実施例のレジスタ切換回路のみに限定されるものではな
い。

（発明の効果） 本発明には広い分野で使用される汎用マイクロコンピュ
ータの処理の中心となるデータレジスタおよびアドレス
レジスタの構成を命令を変更することなく、使用目的に
合せ最適に選択する機能を内蔵することによって、汎用
マイクロコンピュータの性能を充分に発揮するシステム
が実現出来るという効果がある。

さらに本発明には汎用マイクロコンピュータを設計する
立場から考えると使用目的に合せレジスタ構成を切換え
られるため命令体系に大きく影響するレジスタ構成が容
易に決定できるということ、またレジスタ操作命令数を
削減できることから他の命令を強化できるという効果が
ある。

【図面の簡単な説明】

第１図は全レジスタがデータレジスタおよびアドレスレ
ジスタとして機能するレジスタ構成図、第２図は第１図
にのレジスタ構成における命令語フォーマット図、第３
図は第２図のフォーマットで第１図のレジスタ群に使用
する場合の命令を示す図、第４図は本発明の一実施例に
より切換えられた第１のレジスタ構成例を示す図、第５
図は本発明の一実施例により切換えられた第２のレジス
タ構成例を示す図、第６図は本発明の一実施例における
命令語フォーマット図、第７図は本発明の一実施例にお
ける命令を示す図、第８図は本発明の一実施例を示すブ
ロック図である。 １−1a，１−2a，１−1b，１−2b……オペレーションフ
ィールド、２−1a，２−1b……データレジスタフィール
ド、２−2a，２−2b……アドレスレジスタフィールド、
１０……レジスタ群、10−０〜10−15……レジスタ、１
１……リード／ライト制御信号、１２……アドレスレジ
スタアクセス制御信号、１３……インバータ、２０……
データレジスタ選択回路、３０……アドレスレジスタ選
択回路、４０……レジスタ構成指定フラグ、51〜54……
アンド回路、60−０〜60−３……レジスタ選択入力信
号、61−０〜61−15……データレジスタ選択出力信号、
62−０〜62−３……アドレスレジスタ選択出力信号、70
−０〜70−１……バスライン、80−０〜80−15b……信
号路、９０……レジスタ構成指定信号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−38849（ＪＰ，Ａ) 特開 昭55−103646（ＪＰ，Ａ) 実開 昭57−166649（ＪＰ，Ｕ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】機能の異なる複数の第１および第２のレジ
   スタで構成されその総数がレジスタ選択情報のビット数
   によって選択できる数と同一であるレジスタ群と、レジ
   スタ構成指定情報を格納するフラグと、このフラグに格
   納されたレジスタ構成指定情報および前記レジスタ選択
   情報を受け、前記レジスタ構成指定情報が第１の状態の
   ときは前記レジスタ選択情報の所定の内容にもとづき前
   記レジスタ群の中の前記第１のレジスタを選択し、前記
   レジスタ構成指定情報が第２の状態のときは前記レジス
   タ選択情報の前記所定の内容と同一の内容にもとづき前
   記レジスタ群の中の前記第２のレジスタを選択する手段
   とを備え、前記レジスタ構成指定情報の前記第１又は第
   ２の状態に応じて前記レジスタ選択情報に対する上記レ
   ジスタ群の少なくとも一部のレジスタの構成を変更する
   ことを特徴とするレジスタ制御方式。