JP2686011B2 - レジスタ制御装置 - Google Patents
レジスタ制御装置Info
- Publication number
- JP2686011B2 JP2686011B2 JP4011577A JP1157792A JP2686011B2 JP 2686011 B2 JP2686011 B2 JP 2686011B2 JP 4011577 A JP4011577 A JP 4011577A JP 1157792 A JP1157792 A JP 1157792A JP 2686011 B2 JP2686011 B2 JP 2686011B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- general
- data
- architecture
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、異なるアーキテクチャ
の使用するレジスタを制御するレジスタ制御方式に関す
るものである。
の使用するレジスタを制御するレジスタ制御方式に関す
るものである。
【０００２】
【従来の技術】従来、異なる２つのアーキテクチャを１
つのプロセッサでサポートする場合、汎用レジスタの構
成についてアーキテクチャ毎にハード自身を別々に設
け、各アーキテクチャ毎に割り当てることが考えられ
る。あるいはハード自身は共有化し、アーキテクチャを
切り換えた際に、汎用レジスタの内容を全てセーブし、
元のアーキテクチャに戻したときにリストアすることが
考えられる。
つのプロセッサでサポートする場合、汎用レジスタの構
成についてアーキテクチャ毎にハード自身を別々に設
け、各アーキテクチャ毎に割り当てることが考えられ
る。あるいはハード自身は共有化し、アーキテクチャを
切り換えた際に、汎用レジスタの内容を全てセーブし、
元のアーキテクチャに戻したときにリストアすることが
考えられる。
【０００３】
【発明が解決しようとする課題】上述した異なるアーキ
テクチャを１つのＬＳＩ上で実現しようとする場合、前
者のそれぞれのアーキテクチャ毎に汎用レジスタを設け
たのでは、ハード量が増大してしまい、入り切らない事
態が生じるという問題がある。
テクチャを１つのＬＳＩ上で実現しようとする場合、前
者のそれぞれのアーキテクチャ毎に汎用レジスタを設け
たのでは、ハード量が増大してしまい、入り切らない事
態が生じるという問題がある。
【０００４】また、後者の１つの汎用レジスタを２つの
アーキテクチャで共有して１つのＬＳＩ上で実現しよう
とした場合、アーキテクチャが切り替わる毎に、汎用レ
ジスタの内容も全てセーブ／リストアする必要が出てく
るため、実行時間のロスによる性能低下を引き起こすと
いう問題がある。
アーキテクチャで共有して１つのＬＳＩ上で実現しよう
とした場合、アーキテクチャが切り替わる毎に、汎用レ
ジスタの内容も全てセーブ／リストアする必要が出てく
るため、実行時間のロスによる性能低下を引き起こすと
いう問題がある。
【０００５】本発明は、これらの問題を解決するため、
異なるアーキテクチャのレジスタ番号を共通化するレジ
スタアドレス変換手段を設け、異なるレジスタサイズを
持つアーキテクチャを同一ハードウェア上で実行可能に
すると共に、アーキテクチャ相互でレジスタのデータの
共有を行ってアーキテクチャ切り替え時のレジスタのセ
ーブ／リストアを無くし、アーキテクチャ間に跨がる処
理の高速化を図ることを目的としている。
異なるアーキテクチャのレジスタ番号を共通化するレジ
スタアドレス変換手段を設け、異なるレジスタサイズを
持つアーキテクチャを同一ハードウェア上で実行可能に
すると共に、アーキテクチャ相互でレジスタのデータの
共有を行ってアーキテクチャ切り替え時のレジスタのセ
ーブ／リストアを無くし、アーキテクチャ間に跨がる処
理の高速化を図ることを目的としている。
【０００６】
【課題を解決するための手段】図１は、本発明の原理構
成図を示す。図１において、レジスタアドレス変換手段
２は、レジスタ幅が異なるアーキテクチャの命令のレジ
スタ番号を共通のレジスタ番号に変換するものである。
成図を示す。図１において、レジスタアドレス変換手段
２は、レジスタ幅が異なるアーキテクチャの命令のレジ
スタ番号を共通のレジスタ番号に変換するものである。
【０００７】汎用レジスタ３は、異なるアーキテクチャ
のレジスタ幅のうちの大きい幅を持つレジスタである。
書込手段４は、汎用レジスタ３にデータを書き込むもの
である。
のレジスタ幅のうちの大きい幅を持つレジスタである。
書込手段４は、汎用レジスタ３にデータを書き込むもの
である。
【０００８】読出手段５は、汎用レジスタ３からデータ
を読み出すものである。
を読み出すものである。
【０００９】
【作用】本発明は、図１に示すように、レジスタアドレ
ス変換手段２が実行指示されたアーキテクチャの命令の
アドレスを共通のレジスタ番号に変換し、この変換した
後のレジスタ番号によって汎用レジスタ３をアクセスす
るようにしている。
ス変換手段２が実行指示されたアーキテクチャの命令の
アドレスを共通のレジスタ番号に変換し、この変換した
後のレジスタ番号によって汎用レジスタ３をアクセスす
るようにしている。
【００１０】また、レジスタアドレス変換手段２が書込
み指示されたレジスタ幅の小さいアーキテクチャの命令
のアドレスを、詰めた共通のレジスタ番号に変換し、こ
の変換した後のレジスタ番号によって、汎用レジスタ３
から読出手段５によって読み出したデータの一部と書き
込もうとするデータとを一緒にして書込手段４が汎用レ
ジスタ３に書き込むようにしている。
み指示されたレジスタ幅の小さいアーキテクチャの命令
のアドレスを、詰めた共通のレジスタ番号に変換し、こ
の変換した後のレジスタ番号によって、汎用レジスタ３
から読出手段５によって読み出したデータの一部と書き
込もうとするデータとを一緒にして書込手段４が汎用レ
ジスタ３に書き込むようにしている。
【００１１】また、レジスタアドレス変換手段２が読み
出し指示されたレジスタ幅の小さいアーキテクチャの命
令のアドレスを、詰めた共通のレジスタ番号に変換し、
この変換した後のレジスタ番号によって、読出手段５が
汎用レジスタ３から読み出したデータについて、元のレ
ジスタ幅のデータに整列して出力するようにしている。
出し指示されたレジスタ幅の小さいアーキテクチャの命
令のアドレスを、詰めた共通のレジスタ番号に変換し、
この変換した後のレジスタ番号によって、読出手段５が
汎用レジスタ３から読み出したデータについて、元のレ
ジスタ幅のデータに整列して出力するようにしている。
【００１２】また、変換した共通のレジスタ番号のう
ち、両者のアーキテクチャによって共有するレジスタ番
号のレジスタを、両者間でデータ授受のレジスタとして
使用し、高速化を図るようにしている。
ち、両者のアーキテクチャによって共有するレジスタ番
号のレジスタを、両者間でデータ授受のレジスタとして
使用し、高速化を図るようにしている。
【００１３】従って、異なるアーキテクチャのレジスタ
番号を共通化するレジスタアドレス変換手段２を設ける
ことにより、異なるレジスタサイズを持つアーキテクチ
ャを同一ハードウェア上で実行することが可能となる。
また、アーキテクチャ相互で共有するレジスタのデータ
の共有を行ってアーキテクチャ切り替え時のレジスタの
セーブ／リストアを無くすことにより、アーキテクチャ
間に跨がる処理の高速化を図ることが可能となる。
番号を共通化するレジスタアドレス変換手段２を設ける
ことにより、異なるレジスタサイズを持つアーキテクチ
ャを同一ハードウェア上で実行することが可能となる。
また、アーキテクチャ相互で共有するレジスタのデータ
の共有を行ってアーキテクチャ切り替え時のレジスタの
セーブ／リストアを無くすことにより、アーキテクチャ
間に跨がる処理の高速化を図ることが可能となる。
【００１４】
【実施例】次に、図１から図３を用いて本発明の実施例
の構成および動作を順次詳細に説明する。
の構成および動作を順次詳細に説明する。
【００１５】図１は、本発明の原理構成図を示す。図１
の（ａ）は、構成図を示す。図１の（ａ）において、バ
ッファ１は、命令を保持するものである。ここでは、異
なるアーキテクチャＡ、Ｂ毎にバッファ１を設ける。こ
のバッファ１に保持された命令のうちの、汎用レジスタ
３を使用するＲＥＧの部分を取り出し、レジスタアドレ
ス変換手段２に入力し、共通のレジスタ番号に変換する
ようにしている。
の（ａ）は、構成図を示す。図１の（ａ）において、バ
ッファ１は、命令を保持するものである。ここでは、異
なるアーキテクチャＡ、Ｂ毎にバッファ１を設ける。こ
のバッファ１に保持された命令のうちの、汎用レジスタ
３を使用するＲＥＧの部分を取り出し、レジスタアドレ
ス変換手段２に入力し、共通のレジスタ番号に変換する
ようにしている。
【００１６】レジスタアドレス変換手段２は、異なるア
ーキテクチャの命令が使用するレジスタ番号を、共通の
レジスタ番号に変換するものである。汎用レジスタ３
は、命令を実行するときに使用する高速アクセス可能な
汎用のレジスタである。ここでは、リードアドレス（リ
ード時のレジスタ番号）およびライトアドレス（ライト
時のレジスタ番号）を独立に入力するポートを持ってい
る。
ーキテクチャの命令が使用するレジスタ番号を、共通の
レジスタ番号に変換するものである。汎用レジスタ３
は、命令を実行するときに使用する高速アクセス可能な
汎用のレジスタである。ここでは、リードアドレス（リ
ード時のレジスタ番号）およびライトアドレス（ライト
時のレジスタ番号）を独立に入力するポートを持ってい
る。
【００１７】書込手段４は、ライトデータを汎用レジス
タ３に書き込んだり、ライトデータの一部と、汎用レジ
スタ３から読み出したマージ用のリードデータの一部と
を一緒にしたデータを汎用レジスタ３に書き込んだりす
るものである。
タ３に書き込んだり、ライトデータの一部と、汎用レジ
スタ３から読み出したマージ用のリードデータの一部と
を一緒にしたデータを汎用レジスタ３に書き込んだりす
るものである。
【００１８】読出手段５は、汎用レジスタ３からデータ
を読み出すものである。図１の（ｂ）は、汎用レジスタ
３のアドレスマッピングを示す。ここで、アーキテクチ
ャＡのＧＲ（汎用レジスタ３）は、アーキテクチャＢの
ＧＲよりも、サイズ（レジスタサイズ（データ長）およ
びレジスタ番号）が大きいので、汎用レジスタ３の全体
のサイズとなる。
を読み出すものである。図１の（ｂ）は、汎用レジスタ
３のアドレスマッピングを示す。ここで、アーキテクチ
ャＡのＧＲ（汎用レジスタ３）は、アーキテクチャＢの
ＧＲよりも、サイズ（レジスタサイズ（データ長）およ
びレジスタ番号）が大きいので、汎用レジスタ３の全体
のサイズとなる。
【００１９】アーキテクチャＢのＧＲ（汎用レジスタ）
は、アーキテクチャＡのＧＲよりも、サイズ（レジスタ
サイズ（データ長）およびレジスタ番号）が小さいの
で、汎用レジスタ３の一部を使うこととなる。この際、
点線は、アーキテクチャＢのレジスタサイズが例えば１
６ビット長、アーキテクチャＡのレジスタサイズが例え
ば３２ビット長で丁度半分のときに、アーキテクチャＢ
の２つのレジスタをアーキテクチャＡの１つのレジスタ
に割り当てる様子を示す（図３を用いて後述する）。
は、アーキテクチャＡのＧＲよりも、サイズ（レジスタ
サイズ（データ長）およびレジスタ番号）が小さいの
で、汎用レジスタ３の一部を使うこととなる。この際、
点線は、アーキテクチャＢのレジスタサイズが例えば１
６ビット長、アーキテクチャＡのレジスタサイズが例え
ば３２ビット長で丁度半分のときに、アーキテクチャＢ
の２つのレジスタをアーキテクチャＡの１つのレジスタ
に割り当てる様子を示す（図３を用いて後述する）。
【００２０】以上のように、図１の（ａ）の構成を持
ち、図１の（ｂ）に示すように、レジスタサイズの大き
いアーキテクチャＡ用の汎用レジスタ３を設け、レジス
タサイズの小さいアーキテクチャＢについて汎用レジス
タ３の一部を図１の（ｂ）に示すように効率的に割り当
てるように、レジスタアドレス変換手段２が共通のレジ
スタ番号（レジスタアドレス）に変換し、汎用レジスタ
３をアクセスする。以下図２の構成をもとに、図３を用
いて具体的に説明する。
ち、図１の（ｂ）に示すように、レジスタサイズの大き
いアーキテクチャＡ用の汎用レジスタ３を設け、レジス
タサイズの小さいアーキテクチャＢについて汎用レジス
タ３の一部を図１の（ｂ）に示すように効率的に割り当
てるように、レジスタアドレス変換手段２が共通のレジ
スタ番号（レジスタアドレス）に変換し、汎用レジスタ
３をアクセスする。以下図２の構成をもとに、図３を用
いて具体的に説明する。
【００２１】図２は、本発明の１実施例構成図を示す。
ここで、図３の（ａ）に示すように、 ・アーキテクチャＡ レジスタ長が３２ビット レジスタ番号が００から３１（４ビット長） ・アーキテクチャＢ レジスタ長が１６ビット（アーキテクチャＡの半分） レジスタ番号が００から１５（アーキテクチャＡの半
分） とする。
ここで、図３の（ａ）に示すように、 ・アーキテクチャＡ レジスタ長が３２ビット レジスタ番号が００から３１（４ビット長） ・アーキテクチャＢ レジスタ長が１６ビット（アーキテクチャＡの半分） レジスタ番号が００から１５（アーキテクチャＡの半
分） とする。
【００２２】図２において、バッファ１は、アーキテク
チャＡ、Ｂの命令を保持するバッファである。レジスタ
アドレス変換部２は、アーキテクチャＡ、Ｂのレジスタ
番号を、共通の汎用レジスタ３のレジスタ番号に変換す
るものであって、アドレス変換部２１、マルチプレクサ
２２などから構成されるものである。
チャＡ、Ｂの命令を保持するバッファである。レジスタ
アドレス変換部２は、アーキテクチャＡ、Ｂのレジスタ
番号を、共通の汎用レジスタ３のレジスタ番号に変換す
るものであって、アドレス変換部２１、マルチプレクサ
２２などから構成されるものである。
【００２３】アドレス変換部２１は、アーキテクチャＢ
の４ビットに、上位２ビットを生成するものである。こ
の上位２ビットは、後述する図３の（ｂ）の４つのブロ
ック００、０１、１０、１１のいずれかを選択するため
のものである。
の４ビットに、上位２ビットを生成するものである。こ
の上位２ビットは、後述する図３の（ｂ）の４つのブロ
ック００、０１、１０、１１のいずれかを選択するため
のものである。
【００２４】マルチプレクサ２２は、アーキテクチャ
Ａ、Ｂの６ビットのうちのいずれか１つを選択するもの
である。汎用レジスタ３は、リードポートと、ライトポ
ートとを持ち、両者が独立にリード／ライト可能なレジ
スタである。
Ａ、Ｂの６ビットのうちのいずれか１つを選択するもの
である。汎用レジスタ３は、リードポートと、ライトポ
ートとを持ち、両者が独立にリード／ライト可能なレジ
スタである。
【００２５】書込バッファ６は、書き込むデータを保持
するバッファである。マルチプレクサ７は、書込バッフ
ァ６からの下位のデータ、汎用レジスタ３から読み出し
た下位のデータのいずれかを選択するものである。
するバッファである。マルチプレクサ７は、書込バッフ
ァ６からの下位のデータ、汎用レジスタ３から読み出し
た下位のデータのいずれかを選択するものである。
【００２６】マルチプレクサ８は、書込バッファ６から
の上位のデータ、書込バッファ６からの下位のデータ、
あるいは汎用レジスタ３から読み出した上位のデータの
いずれかを選択するものである。
の上位のデータ、書込バッファ６からの下位のデータ、
あるいは汎用レジスタ３から読み出した上位のデータの
いずれかを選択するものである。
【００２７】マルチプレクサ９は、汎用レジスタ３から
読み出した上位のデータあるいは下位のデータのいずれ
かを選択し、整列するためのものである。マルチプレク
サ１０は、汎用レジスタ３から読み出した上位のデータ
あるいは上位の０のデータのいずれかを選択するもので
ある。
読み出した上位のデータあるいは下位のデータのいずれ
かを選択し、整列するためのものである。マルチプレク
サ１０は、汎用レジスタ３から読み出した上位のデータ
あるいは上位の０のデータのいずれかを選択するもので
ある。
【００２８】読出バッファ１１は、汎用レジスタ３から
読み出したデータを保持するバッファである。図３は、
本発明の動作説明図を示す。
読み出したデータを保持するバッファである。図３は、
本発明の動作説明図を示す。
【００２９】まず、図３の概略を説明する。図３の
（ａ）は、アーキテクチャＡのＧＲとアーキテクチャＢ
のＧＲのレジスタ長、レジスタアドレスを示す。
（ａ）は、アーキテクチャＡのＧＲとアーキテクチャＢ
のＧＲのレジスタ長、レジスタアドレスを示す。
【００３０】ここで、アーキテクチャＡのＧＲ（汎用レ
ジスタ）は、レジスタ長（データ長）が００から３１の
３２ビット（５ビット長）、レジスタアドレス（レジス
タ番号）が００から３１の３２個である。一方、アーキ
テクチャＢのＧＲ（汎用レジスタ）は、レジスタ長（デ
ータ長）が００から１５の１６ビット、レジスタアドレ
スが００から１５の１６個である。従って、汎用レジス
タ３として、サイズの大きいアーキテクチャＡのレジス
タ長を３２ビット、レジスタアドレスを３２個とする。
ジスタ）は、レジスタ長（データ長）が００から３１の
３２ビット（５ビット長）、レジスタアドレス（レジス
タ番号）が００から３１の３２個である。一方、アーキ
テクチャＢのＧＲ（汎用レジスタ）は、レジスタ長（デ
ータ長）が００から１５の１６ビット、レジスタアドレ
スが００から１５の１６個である。従って、汎用レジス
タ３として、サイズの大きいアーキテクチャＡのレジス
タ長を３２ビット、レジスタアドレスを３２個とする。
【００３１】図３の（ｂ）は、アドレスマッピングを示
す。アーキＡ（図２のアーキＡ）は、矢印を用いて示す
ように、図３の（ａ）のレジスタアドレス０００００か
ら１１１１１の５ビットに対して、下位に０の１ビット
を付加し、合計６ビットとする。上位の５ビットは、汎
用レジスタ３のアクセス用のレジスタアドレスである。
す。アーキＡ（図２のアーキＡ）は、矢印を用いて示す
ように、図３の（ａ）のレジスタアドレス０００００か
ら１１１１１の５ビットに対して、下位に０の１ビット
を付加し、合計６ビットとする。上位の５ビットは、汎
用レジスタ３のアクセス用のレジスタアドレスである。
【００３２】アーキＢ（図２のアーキＢ）は、矢印を用
いて示すように、図３の（ａ）のレジスタアドレス００
００から１１１１の４ビットに対して、上位に００、０
１、１０、１１のいずれかのブロックのアドレスを、図
２のアドレス変換部２１が生成して付加し、合計６ビッ
トとする。このうちの下位の１ビットが偶数のときマル
チプレクサ７によって書込バッファ６から下位のデータ
を選択して汎用レジスタの下位に書き込む。一方、下位
の１ビットが奇数のときマルチプレクサ８によって書込
バッファ６から下位のデータを選択して汎用レジスタの
上位に書き込む。これにより、図３の（ｂ）の右側に記
載する汎用レジスタ３に示すように、同じレジスタ番号
の下位に下位１ビットが偶数のデータを書き込み、上位
に下位１ビットが奇数のデータを書き込み、いわば１６
ビットのレジスタ長のデータを２つ詰めて３２ビットの
レジタ長の汎用レジスタ３に書き込むことが可能とな
る。
いて示すように、図３の（ａ）のレジスタアドレス００
００から１１１１の４ビットに対して、上位に００、０
１、１０、１１のいずれかのブロックのアドレスを、図
２のアドレス変換部２１が生成して付加し、合計６ビッ
トとする。このうちの下位の１ビットが偶数のときマル
チプレクサ７によって書込バッファ６から下位のデータ
を選択して汎用レジスタの下位に書き込む。一方、下位
の１ビットが奇数のときマルチプレクサ８によって書込
バッファ６から下位のデータを選択して汎用レジスタの
上位に書き込む。これにより、図３の（ｂ）の右側に記
載する汎用レジスタ３に示すように、同じレジスタ番号
の下位に下位１ビットが偶数のデータを書き込み、上位
に下位１ビットが奇数のデータを書き込み、いわば１６
ビットのレジスタ長のデータを２つ詰めて３２ビットの
レジタ長の汎用レジスタ３に書き込むことが可能とな
る。
【００３３】図３の（ｃ）は、アーキＢのマッピングを
示す。これは、図３の（ｂ）で上述した、アーキＢの上
位２ビットを生成して付加したとき、００、０１、１
０、１１に対応して、図示の４分１のブロックのうちの
いずれを選択するかを決めるものである。例えば上位ビ
ットとして００を選択したときは、レジスタ番号００か
ら０７までの８個のレジスタ番号に、各２個づつの下位
１ビットが奇数と偶数のデータを書き込み、合計１６個
のデータを詰めて書き込むこととなる。
示す。これは、図３の（ｂ）で上述した、アーキＢの上
位２ビットを生成して付加したとき、００、０１、１
０、１１に対応して、図示の４分１のブロックのうちの
いずれを選択するかを決めるものである。例えば上位ビ
ットとして００を選択したときは、レジスタ番号００か
ら０７までの８個のレジスタ番号に、各２個づつの下位
１ビットが奇数と偶数のデータを書き込み、合計１６個
のデータを詰めて書き込むこととなる。
【００３４】次に、図３を用いて、図２の構成の動作を
詳細に説明する。 （１） アーキテクチャＡのデータの書き込み。 （１−１） 図２のバッファ１に保持されている命令中
のレジスタアドレス、５ビットに０の下位１ビットを付
加して合計６ビットとする。
詳細に説明する。 （１） アーキテクチャＡのデータの書き込み。 （１−１） 図２のバッファ１に保持されている命令中
のレジスタアドレス、５ビットに０の下位１ビットを付
加して合計６ビットとする。
【００３５】（１−２） マルチプレクサ２２によって
（１−１）で生成した６ビットを選択し、アーキテクチ
ャＡにより、マルチプレクサ８、７によって、を選
択し、書込バッファ６から上位および下位のデータを汎
用レジスタ３に入力して書き込む。この際、上位の５ビ
ットを汎用レジスタ３のライトポートから入力して任意
のレジスタアドレスを選択する。
（１−１）で生成した６ビットを選択し、アーキテクチ
ャＡにより、マルチプレクサ８、７によって、を選
択し、書込バッファ６から上位および下位のデータを汎
用レジスタ３に入力して書き込む。この際、上位の５ビ
ットを汎用レジスタ３のライトポートから入力して任意
のレジスタアドレスを選択する。
【００３６】以上によって、アーキテクチャＡのときは
書込バッファ６のデータ（３２ビット長）を汎用レジス
タ３に書き込む。 （２） アーキテクチャＡのデータの読み出し。
書込バッファ６のデータ（３２ビット長）を汎用レジス
タ３に書き込む。 （２） アーキテクチャＡのデータの読み出し。
【００３７】（２−１） 図２のバッファ１に保持され
ている命令中のレジスタアドレス、５ビットに０の下位
１ビットを付加して合計６ビットとする。 （２−２） マルチプレクサ２２によって（２−１）で
生成した６ビットを選択し、アーキテクチャＡにより、
マルチプレクサ１０、９によって、を選択し、汎用
レジスタ３からデータを読み出し、読出バッファ１１に
格納する。
ている命令中のレジスタアドレス、５ビットに０の下位
１ビットを付加して合計６ビットとする。 （２−２） マルチプレクサ２２によって（２−１）で
生成した６ビットを選択し、アーキテクチャＡにより、
マルチプレクサ１０、９によって、を選択し、汎用
レジスタ３からデータを読み出し、読出バッファ１１に
格納する。
【００３８】以上によって、アーキテクチャＡのときは
汎用レジスタ３からデータ（３２ビット長）を読出バッ
ファ１１に格納する。 （３） アーキテクチャＢのデータの書き込み。
汎用レジスタ３からデータ（３２ビット長）を読出バッ
ファ１１に格納する。 （３） アーキテクチャＢのデータの書き込み。
【００３９】（３−１） 図２のバッファ１に保持され
ている命令中のレジスタアドレス、４ビットに上位２ビ
ットをアドレス変換部２１が生成して付加し、合計６ビ
ットとする。
ている命令中のレジスタアドレス、４ビットに上位２ビ
ットをアドレス変換部２１が生成して付加し、合計６ビ
ットとする。
【００４０】（３−２） マルチプレクサ２２によって
（３−１）で生成した６ビットを選択し、アーキテクチ
ャＢと下位１ビットの０の偶数（あるいは１の奇数）に
より、マルチプレクサ８およびマルチプレクサ７によっ
て、（あるいは、）を選択し、汎用レジスタ３
から読み出した上位のデータと書込バッファ６からの下
位のデータを一緒に汎用レジスタ３に書き込む（あるい
は書込バッファ６からの上位のデータと汎用レジスタ３
から読み出した下位のデータを一緒に汎用レジスタ３に
書き込む）。
（３−１）で生成した６ビットを選択し、アーキテクチ
ャＢと下位１ビットの０の偶数（あるいは１の奇数）に
より、マルチプレクサ８およびマルチプレクサ７によっ
て、（あるいは、）を選択し、汎用レジスタ３
から読み出した上位のデータと書込バッファ６からの下
位のデータを一緒に汎用レジスタ３に書き込む（あるい
は書込バッファ６からの上位のデータと汎用レジスタ３
から読み出した下位のデータを一緒に汎用レジスタ３に
書き込む）。
【００４１】以上によって、アーキテクチャＢのときは
書込バッファ６のデータ（１６ビット長）を汎用レジス
タ３の下位および上位に順次書き込む（図３の（ｂ）の
右側の汎用レジスタ３参照）。
書込バッファ６のデータ（１６ビット長）を汎用レジス
タ３の下位および上位に順次書き込む（図３の（ｂ）の
右側の汎用レジスタ３参照）。
【００４２】（４） アーキテクチャＢのデータの読み
出し。 （４−１） 図２のバッファ１に保持されている命令中
のレジスタアドレス、４ビットに上位２ビットをアドレ
ス変換部２１が生成して付加し、合計６ビットとする。
出し。 （４−１） 図２のバッファ１に保持されている命令中
のレジスタアドレス、４ビットに上位２ビットをアドレ
ス変換部２１が生成して付加し、合計６ビットとする。
【００４３】（４−２） マルチプレクサ２２によって
（４−１）で生成した６ビットを選択し、アーキテクチ
ャＢと下位１ビットの０の偶数（あるいは１の奇数）に
より、マルチプレクサ１０およびマルチプレクサ９によ
って“０”、（あるいは“０”、）を選択し、０を
上位とし汎用レジスタ３から読み出したデータを下位と
して読出バッファ１１に格納する。
（４−１）で生成した６ビットを選択し、アーキテクチ
ャＢと下位１ビットの０の偶数（あるいは１の奇数）に
より、マルチプレクサ１０およびマルチプレクサ９によ
って“０”、（あるいは“０”、）を選択し、０を
上位とし汎用レジスタ３から読み出したデータを下位と
して読出バッファ１１に格納する。
【００４４】これにより、読出バッファ１１の上位は常
に０、下位は汎用レジスタ３の下位あるいは上位からの
データを格納し、１６ビットのデータを出力することが
可能となる。
に０、下位は汎用レジスタ３の下位あるいは上位からの
データを格納し、１６ビットのデータを出力することが
可能となる。
【００４５】以上によって、アーキテクチャＢのとき汎
用レジスタ３から読み出した下位あるいは上位のデータ
を読出バッファ１１に順次格納して整列する。また、上
記アーキテクチャＢの４ビットの上位に付加した２ビッ
トについて、アーキテクチャＡとデータを共有するブロ
ックを設定することにより、アーキテクチャＡとアーキ
テクチャＢとが同一の汎用レジスタ３を使用し、データ
をやり取りでき、高速化できる。この際、両者間で独自
に使用する汎用レジスタ３について使用分けし、セーブ
／リストアを無くすようにする。
用レジスタ３から読み出した下位あるいは上位のデータ
を読出バッファ１１に順次格納して整列する。また、上
記アーキテクチャＢの４ビットの上位に付加した２ビッ
トについて、アーキテクチャＡとデータを共有するブロ
ックを設定することにより、アーキテクチャＡとアーキ
テクチャＢとが同一の汎用レジスタ３を使用し、データ
をやり取りでき、高速化できる。この際、両者間で独自
に使用する汎用レジスタ３について使用分けし、セーブ
／リストアを無くすようにする。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
異なるアーキテクチャのレジスタ番号を共通化するレジ
スタアドレス変換手段２を設け、汎用レジスタ３を共有
したりなどする構成を採用しているため、異なるレジス
タサイズを持つアーキテクチャを同一ハードウェア上で
実行することができる。また、アーキテクチャ相互で共
有する汎用レジスタ３のデータの共有を行ってアーキテ
クチャ切り替え時のレジスタのセーブ／リストアを無く
し、アーキテクチャ間に跨がる処理の高速化を図ること
ができる。
異なるアーキテクチャのレジスタ番号を共通化するレジ
スタアドレス変換手段２を設け、汎用レジスタ３を共有
したりなどする構成を採用しているため、異なるレジス
タサイズを持つアーキテクチャを同一ハードウェア上で
実行することができる。また、アーキテクチャ相互で共
有する汎用レジスタ３のデータの共有を行ってアーキテ
クチャ切り替え時のレジスタのセーブ／リストアを無く
し、アーキテクチャ間に跨がる処理の高速化を図ること
ができる。
【図１】本発明の原理構成図である。
【図２】本発明の１実施例構成図である。
【図３】本発明の動作説明図である。
１：バッファ ２：レジスタアドレス変換手段 ３：汎用レジスタ（ＧＲ） ４：書込手段 ５：読出手段 ６：書込バッファ ７、８、９、１０、２２：マルチプレクサ １１：読出バッファ ２１：アドレス変換部
フロントページの続き (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 丸山 拓巳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 慎哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 ポーンシャイ・チョンスワンナパイサー ン 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−132240（ＪＰ，Ａ) 特開 昭51−75340（ＪＰ，Ａ) 特開 昭58−50693（ＪＰ，Ａ) 特開 昭62−156742（ＪＰ，Ａ) 特開 昭56−17454（ＪＰ，Ａ) 特開 平２−143979（ＪＰ，Ａ)
Claims (4)
- 【請求項１】異なるアーキテクチャの使用するレジスタ
を制御するレジスタ制御装置において、 レジスタ幅が異なるアーキテクチャの命令のレジスタ番
号を共通のレジスタ番号に変換するレジスタアドレス変
換手段と、 異なるアーキテクチャのレジスタ幅のうちの大きい幅を
持ち、前記変換された後のレジスタ番号によってアクセ
スされる汎用レジスタとから構成したことを特徴とする
レジスタ制御装置。 - 【請求項２】異なるアーキテクチャの使用するレジスタ
を制御するレジスタ制御装置において、書き込み指示された レジスタ幅が整数倍異なるアーキテ
クチャの命令のレジスタ番号を、詰めた共通のレジスタ
番号に変換するレジスタアドレス変換手段と、 異なるアーキテクチャのレジスタ幅のうちの大きい幅を
持つ汎用レジスタと上記変換された後のレジスタ番号に
よって、上記汎用レジスタから読み出したデータの一部
と書き込もうとするデータとを一緒にし、上記汎用レジ
スタに書き込む書込手段とから構成したことを特徴とす
るレジスタ制御装置。 - 【請求項３】異なるアーキテクチャの使用するレジスタ
を制御するレジスタ制御装置において、読み出し指示された レジスタ幅が整数倍異なるアーキテ
クチャの命令のレジスタ番号を、詰めた共通のレジスタ
番号に変換するレジスタアドレス変換手段と、 異なるアーキテクチャのレジスタ幅のうちの大きい幅を
持つ汎用レジスタと上記変換された後のレジスタ番号に
よって、上記汎用レジスタからデータを読み出し、元の
レジスタ幅にデータを整列して出力する読出手段とから
構成したことを特徴とするレジスタ制御装置。 - 【請求項４】上記変換した共通のレジスタ番号のうち、
両者のアーキテクチャによって共有するレジスタ番号の
レジスタを、両者間でデータ授受のレジスタとしたこと
を特徴とする請求項第１項から請求項第３項記載のいず
れかのレジスタ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011577A JP2686011B2 (ja) | 1992-01-27 | 1992-01-27 | レジスタ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011577A JP2686011B2 (ja) | 1992-01-27 | 1992-01-27 | レジスタ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05204635A JPH05204635A (ja) | 1993-08-13 |
| JP2686011B2 true JP2686011B2 (ja) | 1997-12-08 |
Family
ID=11781774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011577A Expired - Fee Related JP2686011B2 (ja) | 1992-01-27 | 1992-01-27 | レジスタ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2686011B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0942357A3 (en) | 1998-03-11 | 2000-03-22 | Matsushita Electric Industrial Co., Ltd. | Data processor compatible with a plurality of instruction formats |
| JP5375114B2 (ja) * | 2009-01-16 | 2013-12-25 | 富士通株式会社 | プロセッサ |
| US8914619B2 (en) | 2010-06-22 | 2014-12-16 | International Business Machines Corporation | High-word facility for extending the number of general purpose registers available to instructions |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5175340A (ja) * | 1974-12-26 | 1976-06-29 | Fujitsu Ltd | |
| JPS5617454A (en) * | 1979-07-23 | 1981-02-19 | Hitachi Ltd | Information processor |
| JPS5850693A (ja) * | 1981-09-18 | 1983-03-25 | Omron Tateisi Electronics Co | メモリシステムのメモリアクセス方法 |
| JPH0619710B2 (ja) * | 1983-12-20 | 1994-03-16 | 日本電気株式会社 | レジスタ制御方式 |
| JP2703884B2 (ja) * | 1985-12-27 | 1998-01-26 | 日本電気株式会社 | データ書込み制御方式 |
-
1992
- 1992-01-27 JP JP4011577A patent/JP2686011B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05204635A (ja) | 1993-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR860001434B1 (ko) | 데이타 처리시 스템 | |
| US5812147A (en) | Instruction methods for performing data formatting while moving data between memory and a vector register file | |
| JPH11184674A (ja) | レジスタファイル | |
| US7564462B2 (en) | Method and apparatus for reading and writing pixel-aligned subframes in a frame buffer | |
| US7093110B2 (en) | Register file in the register window system and controlling method thereof | |
| JP2686011B2 (ja) | レジスタ制御装置 | |
| JP2004507836A (ja) | ビット順次手法により大容量並列プロセッサアレイをメモリアレイに接続する方法及び装置 | |
| JPH0282330A (ja) | ムーブアウト・システム | |
| US8806102B2 (en) | Cache system | |
| JPH09198862A (ja) | 半導体メモリ | |
| JP6294732B2 (ja) | データ転送制御装置及びメモリ内蔵装置 | |
| JP2005182538A (ja) | データ転送装置 | |
| JP3594260B2 (ja) | ベクトルデータ処理装置 | |
| JP7346883B2 (ja) | ベクトルプロセッサ装置及び生成方法 | |
| JPH0215150Y2 (ja) | ||
| JPS6054056A (ja) | ビットデ−タ書込メモリインタ−フェ−ス回路 | |
| JPH0721154A (ja) | ベクトル処理装置 | |
| JP2024027962A (ja) | インタリーブ回路および通信装置 | |
| JPH04255064A (ja) | 並列処理装置 | |
| JPS61198344A (ja) | ブロツクデ−タ書込方式 | |
| JPH06324999A (ja) | マルチプロセッサシステム | |
| JPH06332790A (ja) | メモリ空間制御方法及びメモリ装置 | |
| JP2011103025A (ja) | データ入出力装置およびそれを用いたデータ処理装置 | |
| JPH0368045A (ja) | 主記憶制御方式 | |
| JPH02244350A (ja) | 主記憶装置アクセス方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970729 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |