JP2024027962A - インタリーブ回路および通信装置 - Google Patents

Abstract

【課題】スループットの低下を抑制でき、かつ、実用的な回路構成で実装可能なインタリーブ回路および通信装置を提供する。【解決手段】インタリーブ回路は、並び替え回路とアドレス計算回路とを備える。並び替え回路は、１サイクルごとに、ｎ個（ｎは２以上の整数）のビットを含む入力データを並列に入力し、ｎ個のサイクルで入力されたｎ個の入力データを、相互に異なるサイクルで入力されたｎ個のビットをそれぞれ含むｎ個の出力データに並び替える。アドレス計算回路は、ｎ個の出力データを第１記憶装置に書き込むための書き込みアドレス、および、ｎ個の出力データを第１記憶装置から読み出すための読み出しアドレスを計算する。【選択図】図２

Description

本発明の実施形態は、インタリーブ回路および通信装置に関する。

光量子を用いた量子鍵配送（ＱＫＤ：Quantum Key Distribution）を含む通信において、誤り訂正技術は必要不可欠である。誤り訂正技術では、情報伝送速度の向上および誤り訂正の安定化のため、Ｒａｔｅ Ａｄａｐｔａｔｉｏｎと呼ばれる手法が有効である。しかし、広範囲なデータにおける誤り率の不均一性およびブロック誤りの出現によって、誤り訂正が失敗する可能性が高くなる。

誤り訂正を安定的に動作させ、情報伝送速度を向上するため、予め定められたビット数で区切ったブロック内で、ビット順序を入れ替えるブロックインタリーブ処理を行うことが有効である。

特許第４０４５０１７号公報 特許第３５４９７５６号公報 特許第３２８８２６２号公報

A. R. Dixon and H. Sato， "High speed and adaptable error correction for megabit/s rate quantum key distribution"， Nature Scientific Reports， 2013.

しかしながら、従来技術では、スループットの低下、または、回路実装が困難になるという問題があった。本発明は、スループットの低下を抑制でき、かつ、実用的な回路構成で実装可能なインタリーブ回路および通信装置を提供することを目的とする。

実施形態のインタリーブ回路は、並び替え回路とアドレス計算回路とを備える。並び替え回路は、１サイクルごとに、ｎ個（ｎは２以上の整数）のビットを含む入力データを並列に入力し、ｎ個のサイクルで入力されたｎ個の入力データを、相互に異なるサイクルで入力されたｎ個のビットをそれぞれ含むｎ個の出力データに並び替える。アドレス計算回路は、ｎ個の出力データを第１記憶装置に書き込むための書き込みアドレス、および、ｎ個の出力データを第１記憶装置から読み出すための読み出しアドレスを計算する。

第１の実施形態にかかる通信装置のブロック図。 第１の実施形態のインタリーブ回路のブロック図。 ブロックインタリーブ処理の例を示す図。 第１の実施形態にかかるインタリーブ回路のフローチャート。 並び替え回路の構成例を示す図。 入力データの例を示す図。 処理開始から４サイクルが経過した状態を示す図。 処理開始から５サイクルが経過した状態を示す図。 処理開始から６サイクルが経過した状態を示す図。 処理開始から７サイクルが経過した状態を示す図。 入力データおよび並び替え後の出力データの例を示す図。 出力順序、アドレス、および、データの関係を示す図。 デインタリーブ回路のブロック図。 デインタリーブ回路のフローチャート。 デインタリーブ回路に入力される入力データの例を示す図。 メモリに書き込まれたデータの例を示す図。 第２の実施形態にかかるインタリーブ回路のブロック図。 第２の実施形態にかかるインタリーブ回路のフローチャート。 ｎビットデータの並び替えの例を示す図。 出力順序、アドレス、メモリの種別、および、データの関係を示す図。 第１または第２の実施形態にかかる通信装置のハードウェア構成図。

以下に添付図面を参照して、この発明にかかるインタリーブ回路および通信装置の好適な実施形態を詳細に説明する。

上記のように、従来のインタリーブ技術では、スループットの低下、または、回路実装が困難になる場合があった。例えば従来のインタリーブ回路の構成例として、多数のビットを同時に入力できず、１ビット／サイクルのような低スループットでデータを並び替える構成があった。また、ブロックのサイズ（ブロックサイズ）が大きな場合、従来技術では、膨大な数のフリップフロップを必要とするか、または、高スループットで動作させるためにメモリのワードサイズが大きくなり、回路実装が困難になる。

そこで、以下の実施形態では、例えばブロックサイズが大きな場合においても、スループットの低下を抑制でき、かつ、実用的な回路構成で実装可能なインタリーブ回路および通信装置を実現する。

（第１の実施形態）
図１は、第１の実施形態にかかる通信装置１０の構成の一例を示すブロック図である。図１に示すように、通信装置１０は、インタリーブ回路１００と、誤り訂正部２１１と、通信制御部２１２と、記憶部２２０と、を備えている。

インタリーブ回路１００は、通信に用いるデータを入力し、入力されたデータ（入力データ）を並び替えた出力データを出力する。例えばインタリーブ回路１００は、予め定められたブロックサイズのブロックごとに、ブロック内のデータを並び替えるブロックインタリーブ処理を実行する。

誤り訂正部２１１は、インタリーブ回路１００により並び替えられた出力データに対する誤り訂正を実行する。本実施形態では、誤り訂正の前に、インタリーブ回路１００によりブロックインタリーブ処理が実行されるため、誤り率が不均一となることを抑制し、誤り訂正が失敗する可能性を低減することができる。

通信制御部２１２は、出力データを用いた通信を制御する。例えば通信制御部２１２は、出力データを、通信相手となる外部の通信装置に送信する。なお、外部の通信装置で、出力データを元の順序に並び替える処理（デインタリーブ）が必要となる場合がある。デインタリーブを行うデインタリーブ回路の構成例については後述する。

記憶部２２０は、通信装置１０が用いる各種データを記憶する。例えば記憶部２２０は、入力データ、および、出力データを記憶する。記憶部２２０は、フラッシュメモリ、メモリカード、ＲＡＭ（Random Access Memory）、ＨＤＤ（Hard Disk Drive）、および、光ディスクなどの一般的に利用されているあらゆる記憶媒体により構成することができる。

上記各部（誤り訂正部２１１、通信制御部２１２）は、例えば、１または複数のプロセッサにより実現される。例えば上記各部は、ＣＰＵ（Central Processing Unit）などのプロセッサにプログラムを実行させること、すなわちソフトウェアにより実現してもよい。上記各部は、専用のＩＣ（Integrated Circuit）などのプロセッサ、すなわちハードウェアにより実現してもよい。上記各部は、ソフトウェアおよびハードウェアを併用して実現してもよい。複数のプロセッサを用いる場合、各プロセッサは、各部のうち１つを実現してもよいし、各部のうち２つ以上を実現してもよい。

次に、インタリーブ回路１００の構成例について説明する。図２は、インタリーブ回路１００の構成例を示すブロック図である。インタリーブ回路１００は、並び替え回路１１０と、アドレス計算回路１２０と、メモリ１３０ａ、１３０ｂと、を備えている。

並び替え回路１１０は、ｎ×ｎビットの入力データごとに、入力されたビット順序とは異なる順序で入力データを並び替えた出力データを出力する。例えば並び替え回路１１０は、１サイクルごとに、ｎ個（ｎは２以上の整数）のビットを含む入力データを並列に入力し、ｎ個のサイクルで入力されたｎ個の入力データを、相互に異なるサイクルで入力されたｎ個のビットをそれぞれ含むｎ個の出力データに並び替えて出力する。

メモリ１３０ａ、１３０ｂは、並び替え回路１１０により並び替えられた出力データを記憶する記憶装置（第１記憶装置の一例）である。本実施形態のインタリーブ回路１００は、１ブロック分のデータを記憶できるサイズの２つのメモリ１３０ａ、１３０ｂを備えるように構成される。メモリ１３０ａ、１３０ｂは、例えば、ｎビットを単位（１ワード）としてデータを記憶する。言い換えると、メモリ１３０ａ、１３０ｂのワードサイズはｎビットである。

インタリーブ回路１００は、２つのメモリ１３０ａ、１３０ｂのうち、書き込みに用いるメモリ（書き込み用メモリ）と読み出しに用いるメモリ（読み出し用メモリ）とを、ブロックごとに切り替えるダブルバッファ動作を行う。以下では、メモリ１３０ａ、１３０ｂを区別する必要がない場合は単にメモリ１３０という。

アドレス計算回路１２０は、ｎ個の出力データをメモリ１３０に書き込むための書き込みアドレス、および、ｎ個の出力データをメモリ１３０から読み出すための読み出しアドレスを計算する。

次に、ブロックインタリーブ処理の例を説明する。図３は、ブロックインタリーブ処理の例を示す図である。Ｄ０～Ｄ６３のデータはそれぞれ１ビットのデータを表している。これらのデータが１つのブロックとして並び替えられる。すなわち、この例ではブロックサイズは６４ビットである。なおブロックサイズはこれに限られず、６４ビットより大きくてもよいし、６４ビットより小さくてもよい。

並び替えを行う間隔をインタリーブ間隔とし、ビット数ｎで表す。図３は、インタリーブ間隔ｎが４の例である。ブロック内でのｎビット（ｎ＝４の場合、４ビット）の入力データの個数をｄとすると、ブロックサイズはｎ×ｄと表すこともできる。なお、インタリーブ間隔ｎは４に限られず、どのような値であってもよい。例えば実用的に誤り率の均一化を図るために、インタリーブ間隔ｎが５１２程度とされる場合がある。

入力データは、Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４・・・という順序で入力される。並び替え後の出力データは、Ｄ０、Ｄ４、Ｄ８、Ｄ１２、Ｄ１６、・・・、Ｄ６０、Ｄ１、Ｄ５、・・・のような順で出力される。このように、本実施形態では、ブロック内で入力順序とは異なる順序で出力するようにデータの並び替えが行われる。

本実施形態では、ｎ×ｎビット単位で入力データが並び替えられる。図３では、例えばＤ０～Ｄ１５の１６ビット（４×４ビット）の入力データが入力されたときに、この１６ビットの入力データが並び替えられる。以下では、ブロック内での、ｎ×ｎビット単位のデータの個数をＮとする。図３の例では、Ｎ＝４（＝６４／１６）である。

次に、第１の実施形態にかかるインタリーブ回路１００の動作について説明する。図４は、第１の実施形態にかかるインタリーブ回路１００の動作例を示すフローチャートである。図４は、１つのブロックを処理する際の動作の例を示している。

動作の開始時には、インタリーブ回路１００は、内部信号、書き込みアドレスおよび読み出しアドレスを初期化する（ステップＳ１０１）。その後、順次ｎビットの入力データを入力しながらデータを並び替えていく（ステップＳ１０２～ステップＳ１０６）。

なお、本実施形態では、ｎビット／サイクルのスループットで、入力データが入力される。また、初期化（ステップＳ１０１）後１サイクルから（ｎ－１）サイクルまでは、ｎ個分のサイクルの入力データが揃わないため、並び替えられた出力データは出力されない。少なくともｎサイクル分の入力データが入力された後、並び替えられたｎビット分の出力データが出力される。以下では、ｎサイクル分の入力データが入力された後（ｎサイクル以降）の処理の例を説明する。

まず並び替え回路１１０は、ｎビットの入力データを入力する（ステップＳ１０２）。並び替え回路１１０は、ステップＳ１０２で入力された入力データと、過去に既に入力された入力データを用いてｎ×ｎビット単位の入力データを並び替え、並び替えの結果の一部であるｎビットの出力データを出力する（ステップＳ１０３）。

並び替え回路１１０は、アドレス計算回路１２０により計算される書き込みアドレスに従い、ｎビットの出力データを書き込み用メモリに書き込む（ステップＳ１０４）。

インタリーブ回路１００は、並び替え済みの出力データが記憶されている読み出し用メモリから、アドレス計算回路１２０により計算される読み出しアドレスに従い、ｎビットのデータを読み出して出力する（ステップＳ１０５）。

並び替え回路１１０から出力される出力データの順序は、ブロック全体のデータ順序とは異なる。このため、アドレス計算回路１２０は、以下のアドレス計算式を用いて、出力データの書き込みアドレスを計算して更新する（ステップＳ１０６）。
書き込みアドレス＝ｊ×Ｎ＋ｋ
ｊ：出力データ内での、ｎビットのビット位置（０≦ｊ≦ｎ－１）
Ｎ：ｎ×ｎビットのデータの個数
ｋ：ブロック内での、ｎ×ｎビットのデータの位置（０≦ｋ≦Ｎ－１）

また、アドレス計算回路１２０は、出力データの読み出しアドレスを、例えば０を初期値として１ずつインクリメントすることにより計算する。なお、書き込みアドレスおよび読み出しアドレスの計算方法は入れ替えられてもよい。例えば、アドレス計算回路１２０は、上記のアドレス計算式により読み出しアドレスを計算し、初期値からのインクリメントにより書き込みアドレスを計算してもよい。このように、アドレス計算回路１２０は、連続するｎ個のサイクルで、ｎ個の出力データのいずれかをメモリ１３０からそれぞれ出力するように、書き込みアドレスおよび読み出しアドレスを計算する方法であれば、どのような方法で各アドレスを計算してもよい。

インタリーブ回路１００は、これらの一連の処理（ステップＳ１０２～ステップＳ１０６）を、パイプライン処理してもよい。これにより、各ｎビットのデータに対して各ステップを１サイクルで処理できる。

インタリーブ回路１００は、ブロック内のすべてのデータを処理したか否かを判定する（ステップＳ１０７）。ブロック内のすべてのデータを処理していない場合（ステップＳ１０７：Ｎｏ）、インタリーブ回路１００は、ステップＳ１０２に戻り、次のｎビットの入力データに対して処理を繰り返す。

ブロック内のすべてのデータを処理した場合（ステップＳ１０７：Ｙｅｓ）、インタリーブ回路１００は、２つのメモリ１３０ａ、１３０ｂのうち、書き込みに用いるメモリ（書き込み用メモリ）と読み出しに用いるメモリ（読み出し用メモリ）とを切り替え（ステップＳ１０８）、動作を終了する。

このように、本実施形態では、１ブロック分のデータを並び替えつつ、並び替え済みのデータを出力していくことで、ｎビット／サイクルのレートで並び替え処理を行うことができる。

次に、並び替え回路１１０の構成例について説明する。図５は、並び替え回路１１０の構成例を示す図である。図５は、図３で説明したように、インタリーブ間隔ｎを４ビットとした場合のブロックインタリーブ処理を行うための回路構成の例である。

図５に示すように、並び替え回路１１０は、ｎビット（図５の例では４ビット）の入力データ（例えばＤ０～Ｄ３）が入力され、ｎビットの出力データ（例えばＤ’０～Ｄ’３）が出力される。なお図５の例では、入力データの最下位ビット（ＬＳＢ：Least Significant Byte）はＤ０であり、入力データの最上位ビット（ＭＳＢ：Most Significant Bit）はＤ３である。また、出力データの最下位ビットはＤ’０であり、出力データの最上位ビットはＤ’３である。

並び替え回路１１０は、フリップフロップ５０１～５２２（レジスタの一例）と、ｎ個（図５の例では４個）のｎビットＭＵＸ（マルチプレクサ）５３０－０～５３０－３（選択回路の一例）と、を備える。

ｎビットＭＵＸ５３０－０～５３０－３は、ｎビットのデータのうちいずれかを選択して出力するｎビットデータの選択回路である。ｎビットＭＵＸ５３０－０～５３０－３それぞれの出力を含むデータが、ｎビットの出力データとなる。

出力データが４ビット（ｎ＝４）の場合、ｎビットＭＵＸ５３０－０～５３０－３は、それぞれ、出力データのｊ番目のビット位置のビットを選択する。以下では、ｊ番目のビット位置のビットを選択するｎビットＭＵＸを、ｎビットＭＵＸ５３０－ｊという場合がある。

フリップフロップ５０１～５２２は、入力データのｉ番目（０≦ｉ≦ｎ－１）のビット位置それぞれについて、（ｎ＋ｉ）段以上のシフトレジスタとして機能するように構成される。

以下では、入力データのｉ番目のビット位置それぞれについて、（ｎ＋ｉ）段のシフトレジスタとなるように構成される例を説明する。なお、レジスタ（フリップフロップ）の個数は少ない方が望ましいが、回路配置の効率化などを考慮して、（ｎ＋ｉ）段より大きい段数のシフトレジスタとなるように構成されてもよい。最小のフリップフロップ数Ｎｆｆは、以下の（１）式で計算できる。

図５の例では、入力データの０番目のビット位置については、４個のフリップフロップ５０１～５０４の４段のシフトレジスタが構成される。１サイクル目で、Ｄ０が入力され、フリップフロップ５０１に記憶される。以降、２サイクル～４サイクル目で、Ｄ０はそれぞれフリップフロップ５０２～５０４に順次シフトして記憶される。

ｎビットＭＵＸ５３０－ｊの入力は、入力データのｉ番目のビットの（ｎ－ｊ＋ｉ）段目のフリップフロップの出力とそれぞれ接続される。ｎビットＭＵＸ５３０－ｊは、例えば、指示される選択信号に応じて、連続するｎ個のサイクルそれぞれで、接続されるｎ個のフリップフロップのうち、相互に異なるいずれかのフリップフロップに記憶されたビットを選択して出力する。

例えば並び替え回路１１０は、ｎビットの入力データが入力されるごとに、各ｎビットＭＵＸ５３０－ｊが選択するビットを指示する選択信号を切り替える。これにより、ｎ×ｎビットの入力データの並び替え動作を実現できる。

例えば、ｎビットＭＵＸ５３０－２は、入力Ｄ０（ｉ＝０）の２段目のフリップフロップ５０２、入力Ｄ１（ｉ＝１）の３段目のフリップフロップ５０７、入力Ｄ２（ｉ＝２）の４段目のフリップフロップ５１３、入力Ｄ３（ｉ＝３）の５段目のフリップフロップ５２０の出力とそれぞれ接続される。並び替え回路１１０は、例えば、フリップフロップ５０２、５０７、５１３、５２０ら入力されるビットの選択を指示する信号を、それぞれ選択信号０、１、２、３とする。ｎビットＭＵＸ５３０－２は、連続する４個のサイクルで指示される選択信号０、１、２、３に応じて、フリップフロップ５０２、５０７、５１３、５２０に記憶されたビットを選択して出力する。

図６～図１１を用いて、並び替え回路１１０による並び替えの動作の例を説明する。
図６は、入力データの例を示す図である。図７～図１０は、それぞれ処理開始から４サイクル、５サイクル、６サイクル、７サイクルが経過した状態を示す図である。図１１は、入力データ、および、並び替え後の出力データの例を示す図である。

図６に示す入力データが順次入力されると、４サイクル経過後には、ｎ×ｎビットのデータ５０（Ｄ０～Ｄ１５）が、それぞれ図７に示すようにシフトレジスタに記憶される。並び替え回路１１０は、ｎビットＭＵＸ５３０－ｊの選択信号を０とすることで、Ｄ０、Ｄ４、Ｄ８、Ｄ１２のデータを出力する。

並び替え回路１１０は、同じサイクルで、次のｎ×ｎビットのデータ５１から、ｎビットのデータ（Ｄ１６～Ｄ１９）を入力することができる。このように、間を空けることなく、継続してｎ×ｎビットのデータの並び替え処理を行うことができる。

同様にして、並び替え回路１１０は、データをシフトさせながら選択信号を切り替えることで、ｎ×ｎビットのデータ単位内でデータを並び替えることができる（図８～図１０）。例えば図８では、選択信号１に従い選択されたＤ１、Ｄ５、Ｄ９、Ｄ１３のデータが出力される。図９では、選択信号２に従い選択されたＤ２、Ｄ６、Ｄ１０、Ｄ１４のデータが出力される。図１０では、選択信号３に従い選択されたＤ３、Ｄ７、Ｄ１１、Ｄ１５のデータが出力される。

図１１は、図６に示す入力データを並び替えた後の出力データ６０の例を含む。出力データ６０は、図６のデータ５０を並び替えたデータに相当する。

この後、並び替え回路１１０は、再び選択信号を０として、次のｎ×ｎビットのデータ（図６ではデータ５１）に対して同様の処理を繰り返す。これにより、連続してｎ×ｎビット単位の並び替えが実行される。

並び替え回路１１０から出力される出力データは、ブロック全体のデータ順序（入力順序）とは異なる順序で出力される。図１２は、出力データの出力順序、メモリ１３０のアドレス、および、インタリーブ処理後のデータの関係を示す図である。

並び替えられた出力データは、並び替え回路１１０からｎビットずつ出力される。例えば図１１に示す入力データを並び替えたｎビットの出力データは、図１２の並び替え回路出力順序欄に示す順序で出力される。アドレス計算回路１２０は、出力データの書き込みアドレスを、図１２のアドレス欄に示す値となるように計算する。例えばアドレス計算回路１２０は、上記のアドレス計算式により、書き込みアドレスを計算する。

これにより、出力データを、図３で示す出力順序になるようにメモリ１３０に記憶することができる。なお、図１２に示すアドレスは、メモリ１３０のワードサイズがｎビットであることを前提としている。

例えば、並び替え回路出力順序が４のデータは、図１１のｋ＝０に相当するｎ×ｎビット単位のデータを並び替えて得られるデータである。並び替えた後の出力データ６０（図１１）内での、並び替え回路出力順序が４のデータに対応するデータのビット位置ｊは３である。また、図１１に示すように、ｎ×ｎビット単位のデータの個数Ｎは４である。従って、アドレス計算回路１２０は、上記アドレス計算式により、ｊ×Ｎ＋ｋ＝３×４＋０＝１２のように書き込みアドレスを計算できる。

なお、ｎ×ｎビット単位のデータの個数が２のべき数の場合、アドレス計算回路１２０は、乗算の代わりに、上位ビット側をｎ×ｎビット単位のデータ内での位置、下位ビット側をｎ×ｎビット単位のデータの位置とした、ビット連結でアドレスを計算してもよい。これにより、回路の規模を削減できる。

次に、デインタリーブ回路の構成例について説明する。デインタリーブ回路は、通信装置１０と通信する外部の通信装置に備えられてもよいし、通信装置１０内に備えられてもよい。図１３は、デインタリーブ回路４００の構成例を示すブロック図である。デインタリーブ回路４００は、並び替え回路１１０と、アドレス計算回路４２０と、メモリ１３０ａ、１３０ｂと、を備えている。インタリーブ回路１００と比較すると、デインタリーブ回路４００は、並び替え回路１１０と、アドレス計算回路４２０、およびメモリ１３０ａ、１３０ｂの配置を入れ替えた構成となっている。

並び替え回路１１０およびメモリ１３０ａ、１３０ｂの構成はインタリーブ回路１００と同様であるため同一の符号を付し、説明を省略する。

アドレス計算回路４２０は、例えばインタリーブ回路１００により並び替えられたデータ（入力データ）をメモリ１３０に書き込むための書き込みアドレス、および、入力データをメモリ１３０から読み出すための読み出しアドレスを計算する。アドレス計算回路４２０は、以下のアドレス計算式を用いて、データの書き込みアドレスを計算する。
書き込みアドレス＝ｋ×Ｎ＋ｊ
ｊ：データ内での、ｎビットのビット位置（０≦ｊ≦ｎ－１）
Ｎ：ｎ×ｎビットのデータの個数
ｋ：ブロック内での、ｎ×ｎビットのデータの位置（０≦ｋ≦Ｎ－１）

このアドレス計算式は、インタリーブ回路１００のアドレス計算回路１２０によるアドレス計算式と比較すると、ｋとｊとが入れ替えられた式となっている。

次に、デインタリーブ回路４００の動作について説明する。図１４は、デインタリーブ回路４００の動作例を示すフローチャートである。図１４は、１つのブロックを処理する際の動作の例を示している。

動作の開始時には、デインタリーブ回路４００は、内部信号、書き込みアドレスおよび読み出しアドレスを初期化する（ステップＳ２０１）。その後、順次ｎビットの入力データを入力しながらデータを並び替えていく（ステップＳ２０２～ステップＳ２０７）。

デインタリーブ回路４００は、ｎビットの入力データを入力する（ステップＳ２０２）。

アドレス計算回路４２０は、上記のアドレス計算式を用いて、入力データの書き込みアドレスを計算して更新する（ステップＳ２０３）。また、アドレス計算回路４２０は、入力データの読み出しアドレスを、例えば０を初期値として１ずつインクリメントすることにより計算する。デインタリーブ回路４００は、計算された書き込みアドレスに従い、入力データをメモリ１３０に書き込む（ステップＳ２０４）。

図１５は、デインタリーブ回路４００に入力される入力データの例を示す図である。入力データは、インタリーブ回路１００により並び替えられたデータであるため、例えば、図１２のインタリーブ処理後データと同じ順序で並べられたデータとなる。

図１６は、図１５に示す入力データに対して計算された書き込みアドレス、および、書き込みアドレスに従いメモリ１３０に書き込まれたデータ（メモリ書き込みデータ）の例を示す図である。

図１４に戻り、並び替え回路１１０は、アドレス計算回路４２０により計算される読み出しアドレスに従い、ｎビットの入力データをメモリ１３０から読み出す（ステップＳ２０５）。並び替え回路１１０は、メモリから順次読み出したｎ×ｎビット単位の入力データを並び替え、並び替えの結果の一部であるｎビットの出力データを出力する（ステップＳ２０６、ステップＳ２０７）。

デインタリーブ回路４００は、ブロック内のすべてのデータを処理したか否かを判定する（ステップＳ２０８）。ブロック内のすべてのデータを処理していない場合（ステップＳ２０８：Ｎｏ）、デインタリーブ回路４００は、ステップＳ２０２に戻り、次のｎビットの入力データに対して処理を繰り返す。

ブロック内のすべてのデータを処理した場合（ステップＳ２０８：Ｙｅｓ）、デインタリーブ回路４００は、２つのメモリ１３０ａ、１３０ｂのうち、書き込みに用いるメモリ（書き込み用メモリ）と読み出しに用いるメモリ（読み出し用メモリ）とを切り替え（ステップＳ２０９）、動作を終了する。

図１６のデータに対してデインタリーブ回路４００の並び替え回路１１０による並び替えが実行されると、例えば、図６に示すような、インタリーブ回路１００による並び替えが行われる前のデータが得られる。

本実施形態によれば、ｎビットの並列入力および並列出力を有する並び替え回路とメモリを用いることにより、ｎビット／サイクルのレートで並び替え処理を行うことができる。ｎを調整することで、ブロックサイズが大きな場合であっても、比較的少量のフリップフロップと、実用的なワードサイズ（ｎビット）で高スループットのブロックインタリーブ処理を実現できる。

例えばワードサイズをｎ×ｍビット（ｎ、ｍは複数ビット）とする技術が知られている。高速動作のため、ｎ＝ｍ＝５１２の場合、この技術では、ワードサイズは５１２×５１２＝２６２，１４４ビットとなり、構成が困難となる。これに対して本実施形態では、ワードサイズはｎビット＝５１２ビットとなるため、実用的な範囲で回路を構成可能となる。

（第２の実施形態）
第２の実施形態では、相対的に小容量の記憶装置（第２記憶装置）と、相対的に大容量の記憶装置（第１記憶装置）と、を用いる例を説明する。なお、通信装置１０の全体構成は、インタリーブ回路１００がインタリーブ回路１００－２に変更される点が異なるのみであり、図１と同様であるため詳細な説明は省略する。

図１７は、第２の実施形態にかかるインタリーブ回路１００－２の構成の一例を示すブロック図である。図１７に示すように、インタリーブ回路１００－２は、並び替え回路１１０と、アドレス計算回路１２０－２と、メモリ１３０－２ａ、１３０－２ｂと、記憶制御回路１４０－２と、大容量メモリ１５０－２と、を備えている。

第２の実施形態では、アドレス計算回路１２０－２、メモリ１３０－２ａ、１３０－２ｂの機能、および、記憶制御回路１４０－２と大容量メモリ１５０－２を追加したことが第１の実施形態と異なっている。その他の構成および機能は、第１の実施形態にかかるインタリーブ回路１００のブロック図である図２と同様であるので、同一符号を付し、ここでの説明は省略する。

メモリ１３０－２ａ、１３０－２ｂは、並び替え回路１１０により並び替えられた出力データを記憶する記憶装置である。例えばメモリ１３０－２ａ、１３０－２ｂは、１ブロックの半分のデータを記憶するように構成される。メモリ１３０－２ａ、１３０－２ｂの記憶容量は、１ブロックの半分に限られず、例えば、１ブロックの１／ｍ（ｍは３以上の整数）であってもよい。

インタリーブ回路１００－２は、２つのメモリ１３０－２ａ、１３０－２ｂのうち、書き込みに用いるメモリ（書き込み用メモリ）と読み出しに用いるメモリ（読み出し用メモリ）とを、ブロックごとに切り替えるダブルバッファ動作を行う。

大容量メモリ１５０－２は、メモリ１３０－２ａ、１３０－２ｂより記憶容量が相対的に大きい記憶装置（第１記憶装置）である。大容量メモリ１５０－２は、例えば、１ブロック分のデータを記憶できるサイズの記憶装置である。

メモリ１３０－２ａ、１３０－２ｂは、大容量メモリ１５０－２より記憶容量が相対的に小さい記憶装置（第２記憶装置）に相当する。以下では、メモリ１３０－２ａ、１３０－２ｂを小容量メモリという場合がある。

小容量メモリは、例えばＳＲＡＭ（Static Random Access Memory）により実現される。大容量メモリ１５０－２は、例えばＤＲＡＭ（Dynamic Random Access Memory）により実現される。ＳＲＡＭは、一般にＤＲＡＭより高速にデータの読み書きが可能であるが、ＤＲＡＭより高価である。

アドレス計算回路１２０－２は、出力データをメモリ１３０－２に書き込むための書き込みアドレス、および、出力データをメモリ１３０－２から読み出すための読み出しアドレスを計算する。また、アドレス計算回路１２０－２は、メモリ１３０－２から読み出したデータを大容量メモリ１５０－２に書き込むための書き込みアドレス、および、データを大容量メモリ１５０－２から読み出すための読み出しアドレスを計算する。大容量メモリ１５０－２の書き込みアドレスおよび読み出しアドレスの計算方法は、第１の実施形態のアドレス計算回路１２０と同様である。

記憶制御回路１４０－２は、小容量メモリに記憶された出力データを読み出し、読み出した出力データを大容量メモリ１５０－２に記憶する処理を制御する。例えば記憶制御回路１４０－２は、小容量メモリから読み出したデータを、バスを介したバースト転送により、大容量メモリ１５０－２に書き込む。

このように、本実施形態のインタリーブ回路１００－２は、ある程度のサイズ（例えば１ブロックの半分のサイズ）でデータを並び替えて小容量メモリに記憶し、小容量メモリから読み出したデータを大容量メモリ１５０－２に書き込む。連続するように並び替えられたデータが小容量メモリに記憶されるため、データをバースト転送によって高速に大容量メモリ１５０－２に書き込むことができる。

次に、第２の実施形態にかかるインタリーブ回路１００－２の動作について説明する。図１８は、第２の実施形態にかかるインタリーブ回路１００－２の動作例を示すフローチャートである。図１８は、１つのブロックを処理する際の動作の例を示している。

ステップＳ３０１からステップＳ３０３までは、第１の実施形態にかかるインタリーブ回路１００におけるステップＳ１０１からステップＳ１０３までと同様の処理なので、その説明を省略する。

並び替え回路１１０は、ｎビットの出力データを、アドレス計算回路１２０－２により計算される書き込みアドレスに従い、小容量メモリのうち書き込み用メモリに書き込む（ステップＳ３０４）。

記憶制御回路１４０－２は、小容量メモリのうち、１ブロックの半分のデータ（部分データ）を並び替え済みの出力データが記憶されている読み出し用メモリから、アドレス計算回路１２０－２により計算される読み出しアドレスに従い、ｎビットのデータを読み出し、読み出したデータを大容量メモリ１５０－２に書き込む（ステップＳ３０５）。このとき、記憶制御回路１４０－２は、データをバースト転送により大容量メモリ１５０－２に書き込んでもよい。

アドレス計算回路１２０－２は、小容量メモリの次のデータの書き込みアドレスおよび読み出しアドレス、並びに、大容量メモリ１５０－２の書き込みアドレスを計算して更新する（ステップＳ３０６）。

インタリーブ回路１００－２は、これらの一連の処理（ステップＳ３０２～ステップＳ３０６）を、パイプライン処理してもよい。これにより、各ｎビットのデータに対して各ステップを１サイクルで処理できる。

インタリーブ回路１００－２は、小容量メモリの空き容量がないか否か、言い換えると、小容量メモリの記憶容量分のデータが記憶されたか否かを判定する（ステップＳ３０７）。小容量メモリの空き容量がある場合（ステップＳ３０７：Ｎｏ）、インタリーブ回路１００－２は、ステップＳ１０２に戻り、次のｎビットの入力データに対して処理を繰り返す。

小容量メモリの空き容量がない場合（ステップＳ３０７：Ｙｅｓ）、インタリーブ回路１００－２は、２つのメモリ１３０－２ａ、１３０－２ｂのうち、書き込みに用いるメモリ（書き込み用メモリ）と読み出しに用いるメモリ（読み出し用メモリ）とを切り替える（ステップＳ３０８）。

インタリーブ回路１００－２は、ブロック内のすべてのデータを処理したか否かを判定する（ステップＳ３０９）。ブロック内のすべてのデータを処理していない場合（ステップＳ３０９：Ｎｏ）、インタリーブ回路１００－２は、ステップＳ１０２に戻り、次のｎビットの入力データに対して処理を繰り返す。

ブロック内のすべてのデータを処理した場合（ステップＳ３０９：Ｙｅｓ）、インタリーブ回路１００－２は、動作を終了する。

図１９は、小容量メモリと大容量メモリ１５０－２を用いたｎビットデータの並び替えの例を示す図である。本実施形態では、小容量メモリを用いて、１ブロックの一部のデータ（部分データ）が並び替えられ、部分データが大容量メモリ１５０－２の対応する領域に書き込まれる。この動作が繰り返され、最終的に大容量メモリ１５０－２に、１ブロック分の並び替えられたデータが記憶される。

次に、小容量メモリの書き込みアドレスの計算方法の例を、図２０を用いて説明する。図２０は、並び替え回路１１０による出力データの出力順序、大容量メモリ１５０－２のアドレス、小容量メモリのアドレス、メモリの種別、および、インタリーブ処理後のデータの関係を示す図である。

メモリの種別は、書き込み用メモリとして用いられる小容量メモリが２つのメモリ１３０－２ａ、１３０－２ｂのいずれであるかを示す情報である。以下では、メモリの種別「ＭＡ」がメモリ１３０－２ａを意味し、メモリの種別「ＭＢ」がメモリ１３０－２ｂを意味するものとする。

この例では、１ブロックのデータのうち半分の部分データが、小容量メモリで並び替えられた上で、大容量メモリ１５０－２に書き込まれる。並び替え回路出力順序それぞれに対する大容量メモリ１５０－２のアドレスは、上記のアドレス計算式を用いて計算できる。

並び替え回路出力順序が１～８までのデータをメモリ１３０－２ａ、並び替え回路出力順序が９～１６までのデータをメモリ１３０－２ｂに書き込む場合の書き込みアドレスは、図２０の小容量メモリアドレス欄に記載された値となる。

アドレス計算回路１２０－２は、例えば以下の（２）式により、小容量メモリアドレスの値を計算する。ｔｅｍｐＡｄｄｒは、大容量メモリ１５０－２の書き込みアドレスである。補正値ｂは、メモリの種別がＭＡのとき０となり、メモリの種別がＭＢのとき１となる値とする。

例えば、図２０の並び替え回路出力順序が１５であるデータについては、以下の（３）式のようにアドレスが計算される。この値は、図２０の小容量メモリアドレス欄の対応する値５と一致する。

また、アドレス計算回路１２０－２は、小容量メモリの読み出しアドレスを、２つの小容量メモリごとに、例えば０を初期値として１ずつインクリメントすることにより計算する。

このように、本実施形態では、メモリ１３０－２ａ、１３０－２ｂ（小容量メモリ）をキャッシュのように扱うことで、メモリ１３０－２ａ、１３０－２ｂの記憶容量を削減しつつ、高速な動作が可能となる。例えば第１の実施形態の２つのメモリ１３０は合わせて２ブロック分の記憶容量を有するのに対し、本実施形態の小容量メモリは半分の記憶容量となる。このとき、大容量メモリ１５０－２への書き込みで律速しない限り、ｎビット／サイクルのレートという高スループットのブロックインタリーブ処理が実現可能となる。

以上説明したとおり、第１から第２の実施形態によれば、スループットの低下を抑制でき、かつ、実用的な回路構成でインタリーブ処理を実装可能となる。

次に、第１または第２の実施形態にかかる通信装置のハードウェア構成について図２１を用いて説明する。図２１は、第１または第２の実施形態にかかる通信装置のハードウェア構成例を示す説明図である。

第１または第２の実施形態にかかる通信装置は、ＣＰＵ３５１などの制御装置と、ＲＯＭ（Read Only Memory）３５２やＲＡＭ３５３などの記憶装置と、ネットワークに接続して通信を行う通信Ｉ／Ｆ３５４と、各部を接続するバス３６１を備えている。

第１または第２の実施形態にかかる通信装置で実行されるプログラムは、ＲＯＭ３５２等に予め組み込まれて提供される。

第１または第２の実施形態にかかる通信装置で実行されるプログラムは、インストール可能な形式または実行可能な形式のファイルでＣＤ－ＲＯＭ（Compact Disk Read Only Memory）、フレキシブルディスク（ＦＤ）、ＣＤ－Ｒ（Compact Disk Recordable）、ＤＶＤ（Digital Versatile Disk）等のコンピュータで読み取り可能な記録媒体に記録してコンピュータプログラムプロダクトとして提供されるように構成してもよい。

さらに、第１または第２の実施形態にかかる通信装置で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成してもよい。また、第１または第２の実施形態にかかる通信装置で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成してもよい。

第１または第２の実施形態にかかる通信装置で実行されるプログラムは、コンピュータを上述した通信装置の各部として機能させうる。このコンピュータは、ＣＰＵ３５１がコンピュータ読取可能な記憶媒体からプログラムを主記憶装置上に読み出して実行することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 通信装置
１００、１００－２ インタリーブ回路
１１０ 並び替え回路
１２０ アドレス計算回路
１３０ａ、１３０ｂ、１３０－２ａ、１３０－２ｂ メモリ
１４０－２ 記憶制御回路
１５０－２ 大容量メモリ
２１１ 誤り訂正部
２１２ 通信制御部
２２０ 記憶部
４００ デインタリーブ回路
５０１～５２２ フリップフロップ
５３０－０～５３０－３ ｎビットＭＵＸ

Claims (7)

1. １サイクルごとに、ｎ個（ｎは２以上の整数）のビットを含む入力データを並列に入力し、ｎ個のサイクルで入力されたｎ個の前記入力データを、相互に異なるサイクルで入力されたｎ個のビットをそれぞれ含むｎ個の出力データに並び替える並び替え回路と、
   ｎ個の前記出力データを第１記憶装置に書き込むための書き込みアドレス、および、ｎ個の前記出力データを前記第１記憶装置から読み出すための読み出しアドレスを計算するアドレス計算回路と、
   を備えるインタリーブ回路。
2. 前記並び替え回路は、
   前記入力データのｉ番目（０≦ｉ≦ｎ－１）のビット位置それぞれについて、シフトレジスタとして機能する（ｎ＋ｉ）段以上のレジスタを備え、
   （ｎ＋ｉ）段以上の前記レジスタのうちｎ個の前記レジスタに記憶されたｎ個のビットを含む前記出力データを出力する、
   請求項１に記載のインタリーブ回路。
3. 前記並び替え回路は、
   １サイクルごとに、前記入力データのｎ個のビット位置のうちいずれかに対応する前記レジスタに記憶されたｎ個のビットを含む前記出力データを選択し、選択した前記出力データを出力する、
   請求項２に記載のインタリーブ回路。
4. 前記入力データのｉ番目（０≦ｉ≦ｎ－１）のビット位置それぞれについて、（ｎ＋ｉ）段の前記レジスタを備え、
   前記並び替え回路は、ｎ個の選択回路を備え、
   ｊ番目（０≦ｊ≦ｎ－１）の前記選択回路は、
   前記入力データのｉ番目（０≦ｉ≦ｎ－１）のビット位置に対応する（ｎ＋ｉ）段の前記レジスタのうち、（ｎ－ｊ＋ｉ）段の前記レジスタに接続され、
   連続するｎ個のサイクルそれぞれで、接続される前記レジスタのうち、相互に異なるいずれかの前記レジスタに記憶されたビットを選択する、
   請求項３に記載のインタリーブ回路。
5. 前記第１記憶装置より記憶容量が小さい第２記憶装置をさらに備え、
   前記並び替え回路は、前記出力データを前記第２記憶装置に記憶し、
   前記第２記憶装置に記憶された前記出力データを読み出し、読み出した前記出力データを前記第１記憶装置に記憶する記憶制御回路をさらに備える、
   請求項１に記載のインタリーブ回路。
6. 前記アドレス計算回路は、連続するｎ個のサイクルで、ｎ個の前記出力データのいずれかを前記第１記憶装置からそれぞれ出力するように、前記書き込みアドレスおよび前記読み出しアドレスを計算する、
   請求項１に記載のインタリーブ回路。
7. 入力データを並び替えた出力データを出力するインタリーブ回路と、
   前記出力データに対する誤り訂正を実行する誤り訂正部と、を備え、
   前記インタリーブ回路は、
   １サイクルごとに、ｎ個（ｎは２以上の整数）のビットを含む入力データを並列に入力し、ｎ個のサイクルで入力されたｎ個の前記入力データを、相互に異なるサイクルで入力されたｎ個のビットをそれぞれ含むｎ個の出力データに並び替える並び替え回路と、
   ｎ個の前記出力データを第１記憶装置に書き込むための書き込みアドレス、および、ｎ個の前記出力データを前記第１記憶装置から読み出すための読み出しアドレスを計算するアドレス計算回路と、
   を備える、
   通信装置。

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