JP2001331473A - メモリアドレス変換方法及び高速フーリエ変換装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明の課題は、メモリ装置の小型化と同時に
高速化が可能となり、演算所要期間の短縮が可能となる
メモリアドレス変換方法及び高速フーリエ変換装置を提
供することにある。 【解決手段】本発明は、バタフライ演算装置１３とメモ
リ装置４３，４４で構成される高速フーリエ変換装置に
おけるメモリアドレス変換方法であって、前記メモリ装
置４３，４４を高速フーリエ変換における基数の値に装
置分割し、該メモリ装置４３，４４へ供給するアドレス
ビット列を２を底とする基数の指数の値のビット数で分
割し、前記分割されたアドレスビットで表示できる数値
の総和の下位から前記指数の値のビット数で表現される
ビット列を前記メモリ装置４３，４４の装置選択アドレ
スとして読出しおよび書込みデータを選択することを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速フーリエ変換を
数値演算するものであり、具体的には、数値演算に使用
するメモリ装置の入出力データ転送量を増大させ、また
はメモリ装置を小形化するメモリアドレス変換方法及び
高速フーリエ変換装置に関するものである。

【０００２】

【従来の技術】高速フーリエ変換は時系列データを周波
数系列データへ変換する離散フーリエ変換またはその逆
変換である逆離散フーリエ変換を高速に演算する方法で
あり、ディジタル信号処理の分野で使用されている。

【０００３】図７は１６個の時系列データを基数２で離
散フーリエ変換する公知の動作フローの例であり、左端
のｆ（０）からｆ（１５）が時系列入力データ、右端の
Ｆ（０）からＦ（１５）が出力周波数系列データであ
り、４段のバタフライ演算で動作する。図７の第１段で
は８個離れた入力データ間のバタフライ演算を８回、第
２段では４個離れた入力データ間のバタフライ演算を８
回、第３段では２個離れた入力データ間バタフライ演算
を８回、第４段では１個離れた入力データ間バタフライ
演算を８回実行すると出力Ｆ（０）からＦ（１５）が得
られる。図中に示すＷ０からＷ７は各バタフライ演算で
必要なツイドル係数を表す。バタフライ演算ユニットの
構成は文献１（ＯｐｐｅｎｈｅｉｍとＳｃｈａｆｅｒの
共著「Ｄｉｓｃｒｅｔｅ−ｔｉｍｅ ｓｉｇｎａｌ ｐ
ｒｏｃｅｓｓｉｎｇ」）などに記載されているため説明
を省略するが、２個の入力データｈ０とｈ１を入力し、
積和演算により２個の出力データＨ０とＨ１を出力す
る。

【０００４】図８は図７の動作フローを実現する装置の
従来の構成例であり、１１はメモリ装置、１２はデマル
チプレクサ、１３はバタフライ演算装置、１４はマルチ
プレクサであり、メモリ装置１１のアドレスＡ０からＡ
３にはアドレス信号ＡＤ０からＡＤ３が各々接続され、
メモリ装置１１の読出し出力ＤＯはデマルチプレクサ１
２に接続され、デマルチプレクサ１２の２個の出力はバ
タフライ演算装置１３の２個の入力ｈ０とｈ１に接続さ
れ、バタフライ演算装置１３の２個の出力Ｈ０とＨ１は
マルチプレクサ１４の入力に接続され、マルチプレクサ
１４の出力はメモリ装置１１の書込み入力ＤＩに接続さ
れている。メモリ装置１１は１６ワードの記憶容量を持
ち、まず図７に示した１６個の入力データｆ（０）から
ｆ（１５）をアドレス００００から１１１１に入力デー
タ番号に対応して書込む。ただし、図８の構成例では書
込みの構成は省略してある。バタフライ演算装置１３は
２個の入力データが必要なため、メモリ装置１１を２サ
イクル動作させて２個のデータを読出し、デマルチプレ
クサ１２で２個１組の並列データへ変換してバタフライ
演算装置１３へ入力し、バタフライ演算装置１３の２個
の出力データをマルチプレクサ１４で２個の直列（時系
列）データに変換し、メモリ装置１１を２サイクル動作
させて２個のデータを書込む。すなわち、バタフライ演
算装置１３の１動作に対してメモリ装置１１は４サイク
ルを必要とする。

【０００５】図９は図８のアドレス信号ＡＤ０からＡＤ
３のアドレスデータを示し、第１段では８アドレス離れ
た２個のデータを読出し、バタフライ演算装置１３で演
算したデータを同一アドレスに書込む動作を８回、第２
段では４アドレス離れた２個のデータの前記処理を８
回、第３段では２アドレス離れた２個のデータの前記処
理を８回、第４段では１アドレス離れた２個のデータの
前記処理を８回順次実行すれば図７の動作フローを実現
できる。なお、図９のアドレスデータは左からＡ３、Ａ
２、Ａ１、Ａ０の順番に配列してあり、アドレス番号は
４ビットの２進数で表すものとする。図９において、第
１段では左端のアドレスＡ３のみが異なる（残りのアド
レスＡ２〜Ａ０は同一）アドレスに対応したデータの処
理であり、以下第ｎ段ではアドレスＡ（４−ｎ）のみが
異なるアドレスに対応したデータの処理である。上記の
異なるアドレスが全てのアドレスを順次移動するため、
メモリ装置１１を２個に分割し、演算したい２個のデー
タを同時に読出しまたは書込みが可能となる構成は実現
出来ない。

【０００６】図１０はバタフライ演算装置１３の１動作
に対してメモリ装置１１は４サイクルを必要とする問題
を改良する従来の例であり、２１はメモリ装置、１３は
図８と同一のバタフライ演算装置である。メモリ装置２
１は公知の２ポートメモリであり、２組のアドレスＡＡ
０からＡＡ３とＢＡ０からＢＡ３、２組の読出しデータ
出力ＡＤＯとＢＤＯ、２組の書込みデータ入力ＡＤＩと
ＢＤＩを有し、読出しデータ出力ＡＤＯとＢＤＯは各々
バタフライ演算装置１３の入力ｈ０とｈ１に接続され、
書込みデータ入力ＡＤＩとＢＤＩは各々バタフライ演算
装置１３の出力Ｈ０とＨ１に接続され、アドレスＡＡ０
からＡＡ３にアドレス信号ＡＡＤ０からＡＡＤ３が、ア
ドレスＢＡ０からＢＡ３にアドレス信号ＢＡＤ０からＢ
ＡＤ３が接続される。２ポートメモリは２個のアドレス
により同時に２個の読出しまたは書込みができるため、
図９に示した２個１組のアドレスを各々アドレス信号Ａ
ＡＤ０からＡＡＤ３とアドレス信号ＢＡＤ０からＢＡＤ
３とすれば、メモリ装置２１の１回の読出しサイクルで
２個のデータをバタフライ演算装置１３の入力に供給で
き、バタフライ演算装置１３の２個の出力を１回の書込
みサイクルでメモリ装置２１へ記憶できるため、図８の
構成と比べてメモリ装置の動作サイクル数を１／２へ低
減でき、半導体集積回路で高速フーリエ変換装置を実現
する方法として良く用いられている。しかし、半導体集
積回路で実現できる２ポートメモリ装置は図８で使用し
た１ポートメモリ装置と比べて約２倍の面積を必要と
し、かつ動作速度も低速となる欠点を有する。

【０００７】図１１は１６個の時系列データを基数４で
離散フーリエ変換する公知の動作フローであり、左端の
ｆ（０）からｆ（１５）が時系列入力データ、右端のＦ
（０）からＦ（１５）が出力周波数系列データであり、
２段のバタフライ演算で動作する。バタフライ演算ユニ
ットは４個の入力データを積和演算して４個のデータ出
力する。バタフライ演算ユニットの構成は前記した文献
１などに記載されているため説明を省略する。図１１に
おいて、第１段にはバタフライ演算は１個しか記載され
ていないが、４個ずつ離れた４個のデータを入力しバタ
フライ演算結果を同一データ位置に出力し、上記動作を
入力データを１個ずつずらして４回のバタフライ演算を
行い、第２段では、隣接する４個の第１段出力データを
入力とするバタフライ演算を入力データを４個ずつずら
して４回のバタフライ演算を行い出力周波数系列データ
Ｆ（０）からＦ（１５）を得る。基数４の場合には、基
数２の場合と比べてバタフライ演算の回数が各段で１／
２となり、段数が１／２となるため全体の演算所要期間
を１／４に低減できる利点がある。

【０００８】図１２は図１１に示した動作フローを実現
する従来の構成例であり、１１は図８と同一のメモリ装
置、３２はデマルチプレクサ、３３はバタフライ演算装
置、３４はマルチプレクサであり、メモリ装置１１の読
出し出力ＤＯはデマルチプレクサ３２に接続され、デマ
ルチプレクサ３２の４個の出力はバタフライ演算装置３
３の４個の入力ｈ０からｈ３に接続され、バタフライ演
算装置３３の４個の出力Ｈ０からＨ４はマルチプレクサ
３４の入力に接続され、マルチプレクサ３４の出力はメ
モリ装置１１の書込み入力ＤＩに接続されている。バタ
フライ演算装置３３は４個の入力を必要とするため、デ
マルチプレクサ３２はメモリ装置１１の４回の読出しサ
イクルによる直列（時系列）データを４個の並列データ
に変換してバタフライ演算装置３３に入力し、マルチプ
レクサ３４はバタフライ演算装置３３の４個の出力を直
列（時系列）データに変換してメモリ装置１１の４回の
書込みサイクルによりメモリ装置１１へ記憶する。以上
より、図１２の動作は図８の動作と比べて読出しサイク
ル、書込みサイクル共２倍を必要とする。図１３は図１
２のアドレス信号ＡＤ０からＡＤ３のアドレスデータを
示し、第１段では４アドレスずつ離れた４個のデータを
読出しおよび書込む動作を４回、第２段では１アドレス
ずつ離れた４個のデータの読出しおよび書込む動作を４
回実行することを表す。図１３において、第１段では左
端から２ビットのアドレスＡ３とＡ２のみが異なる（残
りのアドレスＡ１とＡ０は同一）アドレスに対応したデ
ータの処理であり、以下第２段ではアドレスＡ１とＡ０
のみが異なるアドレスに対応したデータの演算を行う。
図１２の構成では、基数４としたことにより図８の構成
と比べてバタフライ演算の回数が１／４に低減したにも
関わらずメモリ装置１１の動作サイクルが２倍となるた
め演算所要期間の短縮効果を阻害する欠陥がある。この
欠点を改善するため図１０と同様に同時に独立した４ア
ドレスの読出しおよび書込みが可能な４ポートメモリが
あればメモリ装置の動作サイクル回数を低減できるが、
現在の半導体集積回路技術では４ポートメモリの設計は
困難であり、例え実現できても極めて低速度となる。他
の解法として、図１０で説明した２ポートメモリを使用
し図８で示したデマルチプレクサ１２とマルチプレクサ
１３を各々２組使用し、読出しサイクルおよび書込みサ
イクルを２回ずつ行う構成例もあるが、図１０で説明し
た様に２ポートメモリの欠点がある。

【０００９】フーリエ変換に使用する基数をさらに増加
すればバタフライ演算の演算回数は２の羃数に反比例し
て低減できるが、メモリ装置の読出しサイクルおよび書
込みサイクルは基数の値に比例して増加するため演算所
要時間の短縮を阻害する欠点がある。

【００１０】以上の説明では時系列データを入力し出力
周波数系列データを出力する離散フーリエ変換の構成に
ついて説明したが、この逆の逆離散フーリエ変換をする
構成は前述したツイドル係数が異なるだけで装置構成は
同一である。

【００１１】

【発明が解決しようとする課題】以上述べた様に従来の
フーリエ変換を演算する装置ではメモリ装置の読出しお
よび書込みの動作期間が演算所要期間を増加させる問題
点がある。２ポートメモリを使用すればメモリ装置の動
作期間を１／２に改善できるが、２ポートメモリは１ポ
ートメモリに比べて面積が大きく動作速度も低速な欠点
を有する。

【００１２】本発明は上記の事情に鑑みてなされたもの
で、メモリ装置の小型化と同時に高速化が可能となり、
演算所要期間の短縮が可能となるメモリアドレス変換方
法及び高速フーリエ変換装置を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に本発明は、バタフライ演算装置とメモリ装置で構成さ
れる高速フーリエ変換装置におけるメモリアドレス変換
方法であって、前記メモリ装置を高速フーリエ変換にお
ける基数の値に装置分割し、該メモリ装置へ供給するア
ドレスビット列を２を底とする基数の指数の値のビット
数で分割し、前記分割されたアドレスビットで表示でき
る数値の総和の下位から前記指数の値のビット数で表現
されるビット列を前記メモリ装置の装置選択アドレスと
して読出しおよび書込みデータを選択することを特徴と
する。

【００１４】また本発明の高速フーリエ変換装置は、入
力時系列データ及び演算データが記憶され、高速フーリ
エ変換における基数Ｒの値に分割されたメモリ装置と、
前記各メモリ装置から読出されたデータが入力され前記
各メモリ装置へ書込む演算データを出力するＲ個の入力
と出力を有するバタフライ演算装置と、前記各メモリ装
置へ供給するアドレスビット列を２を底とする基数Ｒの
指数の値のビット数で分割し、前記分割されたアドレス
ビットで表示できる数値の総和の下位から前記指数の値
のビット数で表現されるビット列を出力するアドレス演
算装置と、前記アドレス演算装置から出力されたビット
列が入力され、前記複数のメモリ装置の１回の読出しサ
イクルでＲ個の読出しデータを前記バタフライ演算装置
へ供給すると共に、前記バタフライ演算装置で演算した
Ｒ個のデータを前記複数のメモリ装置の１回の書込みサ
イクルで書込むセレクタとを具備することを特徴とする
ものである。

【００１５】本発明は、メモリ装置のアドレスを変換し
て高速で面積が小さい１ポートメモリにより該メモリ装
置の読出しおよび書込みを基数の値に関わらず各１サイ
クルとするものである。

【００１６】

【発明の実施の形態】以下図面を参照して本発明の実施
形態例を詳細に説明する。

【００１７】図１は本発明による１６個の時系列データ
を基数２で離散フーリエ変換する構成例であり、４１，
４２はアドレス演算装置、４３，４４はメモリ装置、４
５，４６，４７，４８はセレクタ、１３は図８と同一の
バタフライ演算装置であり、アドレス信号ＡＡＤ０から
ＡＡＤ３はアドレス演算装置４１の入力Ａ０からＡ３に
各々接続され、アドレス信号ＡＡＤ０からＡＡＤ２はメ
モリ装置４３のアドレスＡ０からＡ２に各々接続され、
アドレス信号ＢＡＤ０からＢＡＤ３はアドレス演算装置
４２の入力Ａ０からＡ３に各々接続され、アドレス信号
ＢＡＤ０からＢＡＤ２はメモリ装置４４のアドレスＡ０
からＡ２に各々接続され、メモリ装置４３の読出し出力
ＤＯはセレクタ４５と４６の入力Ｂ０に接続され、メモ
リ装置４４の読出し出力ＤＯはセレクタ４５と４６の入
力Ｂ１に接続され、セレクタ４５と４６の出力Ｘはバタ
フライ演算装置１３の入力ｈ０とｈ１に各々接続され、
バタフライ演算装置１３の出力Ｈ０はセレクタ４７と４
８の入力Ｂ０に接続され、バタフライ演算装置１３の出
力Ｈ１はセレクタ４７と４８の入力Ｂ１に接続され、セ
レクタ４７と４８の出力Ｘはメモリ装置４３と４４の書
込み入力ＤＩに各々接続され、アドレス演算装置４１の
出力Ｓはセレクタ４５と４７の入力Ｓに接続され、アド
レス演算装置４２の出力Ｓはセレクタ４６と４８の入力
Ｓに接続されている。メモリ装置４３とメモリ装置４４
は各々８ワードを有し、メモリ装置２個で１６個の入力
時系列データおよび演算データを記憶する構成をとる。
図２は同一の機能を有するアドレス演算装置４１と４２
の動作を説明するための回路例であり、５１，５２，５
３は排他ＯＲ（排他的論理和）であり、入力Ａ０とＡ１
が排他ＯＲ５１の入力に、入力Ａ２とＡ３が排他ＯＲ５
２の入力に各々接続され、排他ＯＲ５１の出力と排他Ｏ
Ｒ５２の出力が各々排他ＯＲ５３の入力に接続され、排
他ＯＲ５３の出力が出力Ｓに接続されている。アドレス
演算装置４１と４２の出力ＳはＡ０からＡ３までの４個
の入力の排他ＯＲであり、Ａ０からＡ３までの総和の最
下位値と等しい。図３はアドレス演算装置４１と４２へ
図９に示したアドレスデータの各ビットを入力して最上
位１ビットを上記アドレス演算装置４１と４２の出力で
置換した変換アドレスデータであり、１組２個のアドレ
スデータの最上位ビットは全て０と１の組合せとなって
いるため、メモリ装置４３の装置選択アドレスを
“０”、メモリ装置４４の装置選択アドレス“１”と
し、上記アドレス演算装置４１と４２の出力によりメモ
リ装置４３または４４を選定して読出しデータをバタフ
ライ演算装置１３へ入力し、バタフライ演算装置１３の
出力を上記の選択されたメモリ装置４３または４４へ書
込めば、１回の読出しサイクルでメモリ装置４３と４４
から２個のデータを読出し、バタフライ演算装置１３で
演算された２個のデータを１回の書込みサイクルでメモ
リ装置４３と４４へ書込むことが可能となる。図３に示
す１組２個のアドレスデータの最上位ビットは全てのア
ドレスデータの組合せにおいて異なる理由は図９で説明
した様に全てのアドレスデータの組合せにおける２個の
アドレスデータは１ビットを除いて同一であるため、ア
ドレスデータの各ビットを加算した最下位ビットは同一
とならないことによる。図３に示した１組２個のアドレ
スデータを図１で示したアドレス信号ＡＡＤ０からＡＡ
Ｄ３とアドレス信号ＢＡＤ０からＢＡＤ３とすることは
図１０の動作と同一である。セレクタ４５，４６，４
７，４８は同一の機能を有するセレクタであり、入力Ｓ
が“０”の時入力Ｂ０を選択して出力Ｘに出力し、入力
Ｓが“１”の時入力Ｂ１を選択して出力Ｘに出力する公
知の２−１セレクタの機能を有する。セレクタ４５と４
６はアドレス演算装置４１と４２の出力Ｓの値すなわち
図３に示した２個のアドレスデータの最上位ビットの値
により、バタフライ演算装置１３の入力ｈ０とｈ１にい
ずれのメモリ装置４３または４４の読出しデータを入力
するか選択する。アドレス演算装置４１と４２の出力Ｓ
の値は同一値とはならないため、バタフライ演算装置１
３の入力ｈ０とｈ１に同一のメモリ装置４３または４４
の読出しデータが入力されることはない。セレクタ４７
と４８はバタフライ演算装置１３の出力Ｈ０とＨ１をい
ずれのメモリ装置４３または４４へ書込むか選択する。
アドレス演算装置４１の出力Ｓが“０”の場合には、メ
モリ装置４３の読出しデータをバタフライ演算装置１３
の入力ｈ０へ送出し、バタフライ演算装置１３の出力Ｈ
０のデータをメモリ装置４３へ書込み、この場合アドレ
ス演算装置４２の出力Ｓは“１”であるから、メモリ装
置４４の読出しデータをバタフライ演算装置１３の入力
ｈ１へ送出し、バタフライ演算装置１３の出力Ｈ１のデ
ータをメモリ装置４４へ書込みができる。アドレス演算
装置４１の出力Ｓが“１”の場合には、メモリ装置４４
の読出しデータをバタフライ演算装置１３の入力ｈ０へ
送出し、バタフライ演算装置１３の出力Ｈ０のデータを
メモリ装置４４へ書込み、この場合アドレス演算装置４
２の出力Ｓは“０”であるから、メモリ装置４３の読出
しデータをバタフライ演算装置１３の入力ｈ１へ送出
し、バタフライ演算装置１３の出力Ｈ１のデータをメモ
リ装置４３へ書込みができる。図１のその他の動作は図
１０の構成と同一であるため省略する。

【００１８】以上の説明より、図１に示した本発明によ
る構成例は演算処理する時系列データ数と同一のワード
数を２分割した２個の１ポートメモリを使用し、２ポー
トメモリを使用した従来の構成と同一の動作を実現でき
る。前記のワード数を２分割した２個の１ポートメモリ
の面積はほぼワード線を分割しない１ポートメモリ１個
の面積とほぼ同一であるから、１ポートメモリを使用し
た従来の構成と比べればほぼ同一面積でメモリ装置の動
作サイクル数を１／２に低減でき、２ポートメモリを使
用した従来の構成と比べてほぼ１／２の面積で同一のメ
モリ動作サイクル数を実現できる。

【００１９】図４は本発明による１６個の時系列データ
を基数４で離散フーリエ変換する構成例であり、６１，
６２，６３，６４はアドレス演算装置、６５，６６，６
７，６８はメモリ装置、６９，７０，７１，７２，７
３，７４，７５，７６はセレクタ、３３は図１２と同一
のバタフライ演算装置であり、アドレス信号ＡＡＤ０か
らＡＡＤ３はアドレス演算装置６１の入力Ａ０からＡ３
に各々接続され、アドレス信号ＡＡＤ０とＡＡＤ１はメ
モリ装置６５のアドレスＡ０とＡ１に各々接続され、ア
ドレス信号ＢＡＤ０からＢＡＤ３はアドレス演算装置６
２の入力Ａ０からＡ３に各々接続され、アドレス信号Ｂ
ＡＤ０とＢＡＤ１はメモリ装置６６のアドレスＡ０とＡ
１に各々接続され、アドレス信号ＣＡＤ０からＣＡＤ３
はアドレス演算装置６３の入力Ａ０からＡ３に各々接続
され、アドレス信号ＣＡＤ０とＣＡＤ１はメモリ装置６
７のアドレスＡ０とＡ１に各々接続され、アドレス信号
ＤＡＤ０からＤＡＤ３はアドレス演算装置６４の入力Ａ
０からＡ３に各々接続され、アドレス信号ＤＡＤ０とＤ
ＡＤ１はメモリ装置６８のアドレスＡ０とＡ１に各々接
続され、メモリ装置６５の読出し出力ＤＯはセレクタ６
９，７０，７１，７２の入力Ｂ０に接続され、メモリ装
置６６の読出し出力ＤＯはセレクタ６９，７０，７１，
７２の入力Ｂ１に接続され、メモリ装置６７の読出し出
力ＤＯはセレクタ６９，７０，７１，７２の入力Ｂ２に
接続され、メモリ装置６８の読出し出力ＤＯはセレクタ
６９，７０，７１，７２の入力Ｂ３に接続され、セレク
タ６９，７０，７１，７２の出力Ｘはバタフライ演算装
置３３の４個の入力ｈ０、ｈ１、ｈ２、ｈ３に各々接続
され、バタフライ演算装置３３の出力Ｈ０はセレクタ７
３の入力Ｂ０、セレクタ７４の入力Ｂ２、セレクタ７５
の入力Ｂ０、セレクタ７６の入力Ｂ２に接続され、バタ
フライ演算装置３３の出力Ｈ１はセレクタ７３の入力Ｂ
３、セレクタ７４の入力Ｂ１、セレクタ７５の入力Ｂ
３、セレクタ７６の入力Ｂ１に接続され、バタフライ演
算装置３３の出力Ｈ２はセレクタ７３の入力Ｂ２、セレ
クタ７４の入力Ｂ０、セレクタ７５の入力Ｂ２、セレク
タ７６の入力Ｂ０に接続され、バタフライ演算装置３３
の出力Ｈ３はセレクタ７３の入力Ｂ１、セレクタ７４の
入力Ｂ３、セレクタ７５の入力Ｂ１、セレクタ７６の入
力Ｂ３に接続され、セレクタ７３，７４，７５，７６の
出力Ｘはメモリ装置６５，６６，６７，６８の書込み入
力ＤＩに各々接続され、アドレス演算装置６１の出力Ｓ
０とＳ１はセレクタ６９と７３の入力Ｓ０とＳ１に各々
接続され、アドレス演算装置６２の出力Ｓ０とＳ１はセ
レクタ７０と７４の入力Ｓ０とＳ１に各々接続され、ア
ドレス演算装置６３の出力Ｓ０とＳ１はセレクタ７１と
７５の入力Ｓ０とＳ１に各々接続され、アドレス演算装
置６４の出力Ｓ０とＳ１はセレクタ７２と７６の入力Ｓ
０とＳ１に各々接続されている。メモリ装置６５，６
６，６７，６８は各々４ワードを有し、メモリ装置４個
で１６個の入力時系列データおよび演算データを記憶す
る構成をとる。図５は同一の機能を有するアドレス演算
装置６１，６２，６３，６４の動作を説明するための回
路例であり、８１は半加算器、８２は全加算器であり、
入力Ａ０とＡ２が半加算器８１の入力ＡとＢに各々接続
され、入力Ａ１とＡ３が全加算器８２の入力ＡとＢに各
々接続され、半加算器８１の桁上げ出力ＣＯが全加算器
８２の桁上げ入力ＣＩに接続され、半加算器８１の和出
力Ｓが出力Ｓ０に，全加算器８２の和出力Ｓが出力Ｓ１
にそれぞれ接続されており、入力Ａ１とＡ０で表される
２ビットの数値と入力Ａ３とＡ２で表される２ビットの
数値を加算し、出力Ｓ１とＳ０で表される２ビットの和
を出力する公知の加算器である。図６は図５に示したア
ドレス演算装置へ図１３に示したアドレスデータを入力
して、上位２ビットを上記アドレス演算装置の出力で置
換したアドレスデータであり、１組４個のアドレスデー
タの上位２ビットは全て００、０１、１０、１１の組合
せになっているため、メモリ装置６５の装置選択番地を
００、メモリ装置６６の装置選択番地を０１、メモリ装
置６７の装置選択番地を１０、メモリ装置６８の装置選
択番地を１１とすれば、１組４個のアドレスに記憶され
たデータはメモリ装置６５，６６，６７，６８に配置で
きるため、１回の読出しサイクルで４個のデータを読出
し、バタフライ演算装置３３で演算された４個のデータ
を１回の書込みサイクルで４個のメモリ装置６５，６
６，６７，６８へ書込むことが可能となる。図６に示す
４個のアドレスデータの上位２ビットは全てのアドレス
データの組合せにおいて４個とも異なる理由は図１３で
説明した様に全てのアドレスデータの組合せにおける４
個のアドレスデータは２ビットを除いて同一であり他の
２ビットは００、０１、１０、１１となっているため、
アドレスデータを２ビットずつ区切り、これらを全て加
算した下位２ビットは同一とならないことによる。図４
において、アドレスＡＡＤ３からＡＡＤ０、アドレスＢ
ＡＤ３からＢＡＤ０、アドレスＣＡＤ３からＣＡＤ０、
アドレスＤＡＤ３からＤＡＤ０には、図１３に示した１
組４個のアドレスデータが供給される。セレクタ６９，
７０，７１，７２，７３，７４，７５，７６は同一の機
能を有するセレクタであり、入力Ｓ１とＳ０が“００”
の時入力Ｂ０を選択して出力Ｘに出力し、入力Ｓ１とＳ
０が“０１”の時入力Ｂ１を選択して出力Ｘに出力し、
入力Ｓ１とＳ０が“１０”の時入力Ｂ２を選択して出力
Ｘに出力し、入力Ｓ１とＳ０が“１１”の時入力Ｂ３を
選択して出力Ｘに出力する公知の４−１セレクタの機能
を有する。セレクタ６９，７０，７１，７２はアドレス
演算装置６１，６２，６３，６４の出力Ｓ１とＳ０の値
すなわち図６に示した４個のアドレスデータの上位２ビ
ットの値により、バタフライ演算装置３３の入力ｈ０、
ｈ１、ｈ２、ｈ３にいずれのメモリ装置６５，６６，６
７，６８の読出しデータＤ０を入力するか選択する。ア
ドレス演算装置６１，６２，６３，６４の出力Ｓ１とＳ
０の値“００”、“０１”、“１０”、“１１”を前記
の様にメモリ装置６５，６６，６７，６８の装置選択ア
ドレスとしたため、セレクタ６９，７０，７１，７２の
入力Ｂ０にはメモリ装置６５の読出し出力Ｄ０が、入力
Ｂ１にはメモリ装置６６の読出し出力Ｄ０が、入力Ｂ２
にはメモリ装置６７の読出し出力Ｄ０が、入力Ｂ３には
メモリ装置６８の読出し出力Ｄ０が入力される。セレク
タ７３，７４，７５，７６はバタフライ演算装置３３の
出力Ｈ０、Ｈ１、Ｈ２、Ｈ３のデータをいずれのメモリ
装置６５，６６，６７，６８へ書込むか選択する。アド
レス演算装置６１の出力Ｓ１とＳ０が“００”の場合に
は、アドレス演算装置６２の出力は“０１”、アドレス
演算装置６３の出力は“１０”、アドレス演算装置６４
の出力は“１１”であるから、バタフライ演算装置３３
の出力Ｈ０のデータをセレクタ７３を通してメモリ装置
６５へ書込み、バタフライ演算装置３３の出力Ｈ１のデ
ータをセレクタ７４を通してメモリ装置６６へ書込み、
バタフライ演算装置３３の出力Ｈ２のデータをセレクタ
７５を通してメモリ装置６７へ書込み、バタフライ演算
装置３３の出力Ｈ３のデータをセレクタ７６を通してメ
モリ装置６８へ書込む。アドレス演算装置６１の出力Ｓ
１とＳ０が“０１”の場合には、アドレス演算装置６２
の出力は“１０”、アドレス演算装置６３の出力は“１
１”、アドレス演算装置６４の出力は“００”であるか
ら、バタフライ演算装置３３の出力Ｈ０のデータをセレ
クタ７４を通してメモリ装置６６へ書込み、バタフライ
演算装置３３の出力Ｈ１のデータをセレクタ７５を通し
てメモリ装置６７へ書込み、バタフライ演算装置３３の
出力Ｈ２のデータをセレクタ７６を通してメモリ装置６
８へ書込み、バタフライ演算装置３３の出力Ｈ３のデー
タをセレクタ７３を通してメモリ装置６５へ書込む。ア
ドレス演算装置６１の出力Ｓ１とＳ０が“１０”の場合
には、アドレス演算装置６２の出力は“１１”、アドレ
ス演算装置６３の出力は“００”、アドレス演算装置６
４の出力は“０１”であるから、バタフライ演算装置３
３の出力Ｈ０のデータをセレクタ７５を通してメモリ装
置６７へ書込み、バタフライ演算装置３３の出力Ｈ１の
データをセレクタ７６を通してメモリ装置６８へ書込
み、バタフライ演算装置３３の出力Ｈ２のデータをセレ
クタ７３を通してメモリ装置６５へ書込み、バタフライ
演算装置３３の出力Ｈ３のデータをセレクタ７４を通し
てメモリ装置６６へ書込む。アドレス演算置６１の出力
Ｓ１とＳ０が“１１”の場合には、アドレス演算装置６
２の出力は“００”、アドレス演算装置６３の出力は
“０１”、アドレス演算装置６４の出力は“１０”であ
るから、バタフライ演算装置３３の出力Ｈ０のデータを
セレクタ７６を通してメモリ装置６８へ書込み、バタフ
ライ演算装置３３の出力Ｈ１のデータをセレクタ７３を
通してメモリ装置６５へ書込み、バタフライ演算装置３
３の出力Ｈ２のデータをセレクタ７４を通してメモリ装
置６６へ書込み、バタフライ演算装置３３の出力Ｈ３の
データをセレクタ７５を通してメモリ装置６７へ書込
む。以上の説明よりバタフライ演算装置３３の入力ｈ
０、ｈ１、ｈ２、ｈ３へアドレス演算装置６１，６２，
６３，６４の出力Ｓ１とＳ０の値で決まるメモリ装置６
５，６６，６７，６８から読出したデータを供給し、バ
タフライ演算装置３３の出力Ｈ０、Ｈ１、Ｈ２、Ｈ３の
データをアドレス演算装置６１，６２，６３，６４の出
力Ｓ１とＳ０の値で決まるメモリ装置６５，６６，６
７，６８へ書込むことができる。

【００２０】以上の説明より、図４に示した本発明によ
る構成例は演算処理する時系列データ数と同一のワード
数を４分割した４個の１ポートメモリを使用し、１ポー
トメモリを使用した従来の構成と比べればほぼ同一面積
で演算所要期間を１／４に低減でき、２ポートメモリを
使用した従来の構成と比べればほぼ１／２の面積で演算
所要期間を１／２にすることができる。

【００２１】以上の構成例の説明では基数が２と４の場
合のみ説明したが、一般に基数Ｒ（但しＲは２の羃乗）
の場合には、Ｎ個の入力時系列データおよび演算データ
を記憶するメモリ装置をＲ個に分割し、上記メモリ装置
のアドレスビット列を２を底とする基数の指数ｌｏｇ₂
Ｒの値のビット数で均等に分割し、前記分割されたアド
レスビットで表示できる数値の総和の下位から上記指数
の値のビット数で表現されるビット列でセレクタを制御
することにより、Ｒ個に分割されたメモリ装置からＲ個
の入力と出力を有するバタフライ演算装置へ上記複数の
メモリ装置の１回の読出しサイクルでＲ個の読出しデー
タを供給でき、上記バタフライ演算装置で演算したＲ個
のデータを上記複数のメモリ装置の１回の書込みサイク
ルで書込むことが可能となる。これによりメモリ装置の
読出しサイクルおよび書込みサイクル数は従来構成の１
／Ｒへ低減し、または２ポートメモリを使用した従来の
構成と比べてメモリ装置の読出しサイクルおよび書込み
サイクル数は２／Ｒへ低減し同時に面積がほぼ１／２で
かつ高速な１ポートメモリで構成できる利点があり、基
数Ｒの値が大きいほど効果が大きくなる。なお、上記メ
モリ装置のアドレスビット列を２を底とする基数の指数
ｌｏｇ₂ Ｒの値のビット数で均等に分割できない場合に
は、余ったアドレス列に対して前記基数Ｒより小さい基
数でフーリエ変換演算をすればよいことは前記文献１な
どより明らかである。

【００２２】以上説明した様にバタフライ演算装置とメ
モリ装置で構成される高速フーリエ変換装置において、
前記メモリ装置を高速フーリエ変換における基数の値に
装置分割し、該メモリ装置へ供給するアドレスビット列
を２を底とする基数の指数の値で分割し、前記分割され
た複数のメモリ装置の読出しおよび書込みデータを前記
分割されたアドレスビットの総和の下位より前記指数の
値を前記メモリ装置の装置選択アドレスとして読出しお
よび書込みデータを選択することにより、１回の読出し
サイクルで前記バタフライ演算装置に前記基数個分の読
出しデータを供給でき、かつ前記バタフライ演算装置に
よる前記基数個分の演算結果データを該メモリ装置へ１
回の書込みサイクルで書込むことが可能となるため、演
算所要期間の短縮が可能となる。また、従来の構成で用
いられた２ポートメモリ装置を使用する必要がないため
メモリ装置の小型化と同時に高速化が可能となり、本発
明は極めて有用である。

【００２３】本発明はバタフライ演算装置とメモリ装置
で構成される高速フーリエ変換装置を半導体集積回路で
実現する場合、高性能かつメモリ装置の占有面積の縮小
が可能となり、安価な製品を実現できる。

【００２４】

【発明の効果】以上述べたように本発明によれば、メモ
リ装置の小型化と同時に高速化が可能となり、演算所要
期間の短縮が可能となるメモリアドレス変換方法及び高
速フーリエ変換装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態例を示す構成説明図であ
る。

【図２】図１のアドレス演算装置を示す回路図である。

【図３】図１の説明で使用するアドレスデータを示す説
明図である。

【図４】本発明の他の実施形態例を示す構成説明図であ
る。

【図５】図４のアドレス演算装置を示す構成説明図であ
る。

【図６】図４の説明で使用するアドレスデータを示す説
明図である。

【図７】従来の離散フーリエ変換の動作フローの一例を
示す説明図である。

【図８】従来の離散フーリエ変換装置の第1の例を示す
構成説明図である。

【図９】図８の説明で使用するアドレスデータを示す説
明図である。

【図１０】従来の離散フーリエ変換装置の第２の例を示
す構成説明図である。

【図１１】従来の離散フーリエ変換の動作フローの他の
例を示す説明図である。

【図１２】従来の離散フーリエ変換装置の第３の例を示
す構成説明図である。

【図１３】図１２の説明で使用するアドレスデータを示
す説明図である。

【符号の説明】

１１ メモリ装置 １２ デマルチプレクサ １３ バタフライ演算装置 １４ マルチプレクサ ２１ メモリ装置 ３２ デマルチプレクサ ３３ バタフライ演算装置 ３４ マルチプレクサ ４１，４２ アドレス演算装置 ４３，４４ メモリ装置 ４５，４６，４７，４８ セレクタ ５１，５２，５３ 排他ＯＲ ６１，６２，６３，６４ アドレス演算装置 ６５，６６，６７，６８ メモリ装置 ６９，７０，７１，７２，７３，７４，７５，７６
セレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 バタフライ演算装置とメモリ装置で構成
   される高速フーリエ変換装置におけるメモリアドレス変
   換方法であって、前記メモリ装置を高速フーリエ変換に
   おける基数の値に装置分割し、該メモリ装置へ供給する
   アドレスビット列を２を底とする基数の指数の値のビッ
   ト数で分割し、前記分割されたアドレスビットで表示で
   きる数値の総和の下位から前記指数の値のビット数で表
   現されるビット列を前記メモリ装置の装置選択アドレス
   として読出しおよび書込みデータを選択することを特徴
   とするメモリアドレス変換方法。
2. 【請求項２】 入力時系列データ及び演算データが記憶
   され、高速フーリエ変換における基数Ｒの値に分割され
   たメモリ装置と、 前記各メモリ装置から読出されたデータが入力され前記
   各メモリ装置へ書込む演算データを出力するＲ個の入力
   と出力を有するバタフライ演算装置と、 前記各メモリ装置へ供給するアドレスビット列を２を底
   とする基数Ｒの指数の値のビット数で分割し、前記分割
   されたアドレスビットで表示できる数値の総和の下位か
   ら前記指数の値のビット数で表現されるビット列を出力
   するアドレス演算装置と、 前記アドレス演算装置から出力されたビット列が入力さ
   れ、前記複数のメモリ装置の１回の読出しサイクルでＲ
   個の読出しデータを前記バタフライ演算装置へ供給する
   と共に、前記バタフライ演算装置で演算したＲ個のデー
   タを前記複数のメモリ装置の１回の書込みサイクルで書
   込むセレクタとを具備することを特徴とする高速フーリ
   エ変換装置。