JP2001056806A

JP2001056806A - 高速フーリエ変換装置

Info

Publication number: JP2001056806A
Application number: JP2000171643A
Authority: JP
Inventors: Yuji Nakai; 祐二中居
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-06-10
Filing date: 2000-06-08
Publication date: 2001-02-27

Abstract

(57)【要約】【課題】入出力データ及び演算時の中間データをＲＡ
Ｍに格納する高速フーリエ変換装置を高速化する。【解決手段】第１及び第２のＲＡＭ１１１，１１２
は、高速フーリエ変換装置の入出力データ及びバタフラ
イ演算時の中間データを格納する。アドレス生成部１０
１は、バタフライ演算に必要となるデータの順を考慮し
てアドレスＡＤを規則的に生成する。アドレス変換部１
０２は、アドレスＡＤを、第１及び第２のＲＡＭ１１
１，１１２のいずれかを選択するバンク選択信号ＢＫ
と、ＲＡＭ内のデータに対応したバンクアドレスＢＡＤ
とに変換する。バタフライ演算部１０４は、基数２のバ
タフライ演算を行う際に、第１及び第２のＲＡＭ１１
１，１１２との間で並列にデータの読み出し、書き込み
を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速フーリエ変換
装置に関し、特に入出力データ及び演算時の中間データ
をメモリに格納して行う高速フーリエ変換処理の高速化
に関する。

【０００２】

【従来の技術】近年、デジタル通信技術と半導体集積技
術の進歩に伴い、テレビ、ラジオ放送のデジタル化が進
められている。地上波を用いたデジタル放送では、多く
の場合、変復調方式にＯＦＤＭ（Orthogonal Frequency
Division Multiplex：直交周波数分割多重）が採用さ
れている。ＯＦＤＭは、多くの情報を限られた周波数帯
域の中で効率よく伝送する方式であり、マルチパス妨害
に強いという地上波放送に適した特徴を持つ。

【０００３】ＯＦＤＭによる変復調を行う場合、数千サ
ンプルの大規模な高速フーリエ変換を行う必要があり、
送信機及び受信機においては高速フーリエ変換装置が主
要なブロックとなる。送信機及び受信機における高速フ
ーリエ変換装置は、周波数解析等を行う測定器に用いら
れる高速フーリエ変換装置とは異なり、連続して送信又
は受信される信号をリアルタイムで高速に処理する必要
がある。

【０００４】数千サンプルの大規模な高速フーリエ変換
装置では、演算部とＲＡＭ（Random-Access Memory）を
備える構成が一般的である。図１９は従来の高速フーリ
エ変換装置の構成を示すブロック図である。図１９の高
速フーリエ変換装置は、アドレスを生成するアドレス生
成部５０１、バタフライ演算部５０４、入出力データ及
び演算時の中間データを格納するＲＡＭ５１１を備えて
いる。サンプル数Ｎの高速フーリエ変換を行う場合、Ｒ
ＡＭ５１１の容量はＮワードである。

【０００５】この高速フーリエ変換装置では、アドレス
生成部５０１が出力するアドレスＡＤに従って、バタフ
ライ演算部５０４はＲＡＭ５１１に格納された複数のデ
ータを順次読み出し、高速フーリエ変換における基本演
算であるバタフライ演算を行う。バタフライ演算部５０
４は演算で得られた複数のデータをＲＡＭ５１１に順次
格納する。このようなバタフライ演算をすべてのサンプ
ルデータに対して繰り返し行うことで、高速フーリエ変
換を行うことができる。

【０００６】従来の高速フーリエ変換装置の第１の例と
して、特開昭５８−２１９６６９号公報に開示されたも
のがある。この第１の従来例では、内部処理（高速フー
リエ変換処理）と外部処理（データ入出力処理）とを並
列に行うため、２つのＲＡＭを備えているが、高速フー
リエ変換処理に着目すると、ＲＡＭとバタフライ演算部
との関係は図１９の高速フーリエ変換装置と同様の構成
であるといえる。

【０００７】高速フーリエ変換を行う場合、入力データ
又は出力データに対してデータの順序の並び替え処理を
行う必要がある。第１の従来例をＯＦＤＭ方式による変
復調に用いるには、高速フーリエ変換を並び替え処理の
ために中断することなく連続して行う必要があるため、
少なくとも１つの並び替え処理用のＲＡＭを更に備える
必要があった。

【０００８】従来の高速フーリエ変換装置の第２の例と
して、特開平１１−１１０３７０号公報に開示されたも
のがある。この第２の従来例では、アドレスの変換処理
（ビットリバース処理）を行うことにより、並び替え処
理用のＲＡＭを用いることなく、入力データ又は出力デ
ータの並び替え処理を実現している。この第２の従来例
においても、内部処理（高速フーリエ変換処理）と外部
処理（データ入出力処理）とを並列に行うため、２つの
ＲＡＭを備えている。しかし、高速フーリエ変換処理に
着目すると、ＲＡＭとバタフライ演算部との関係につい
ては図１９の高速フーリエ変換装置と同様の構成であ
る。

【０００９】高速フーリエ変換装置を高速化するには、
バタフライ演算のパイプライン処理や並列処理等の手法
が一般的に用いられている。

【００１０】

【発明が解決しようとする課題】高速フーリエ変換で
は、バタフライ演算を繰り返し行うため、ＲＡＭへの多
くのアクセスを必要とする。しかしながら、従来の高速
フーリエ変換装置の構成では、バタフライ演算前に複数
のデータをＲＡＭから順次読み出し、バタフライ演算後
に複数の演算結果のデータをＲＡＭに順次格納するた
め、ＲＡＭアクセスがバタフライ演算部の動作速度を制
限することになり、高速フーリエ変換装置を高速化する
際の妨げになるという問題点があった。

【００１１】ＲＡＭアクセスを高速化する方法として、
複数データへの同時アクセスが可能な多ポートＲＡＭを
用いる手法がある。しかし、多ポートＲＡＭは、メモリ
セルの面積増大に伴い回路規模が増大するという問題点
と、メモリセルの容量増大に伴い速度低下が生じ、複数
データへの同時アクセスによる高速化のメリットが生き
てこないという問題点を有していた。

【００１２】そこで、本発明は、バタフライ演算部から
ＲＡＭへのアクセスの高速化を図り、多ポートＲＡＭを
用いることなく、より高速な高速フーリエ変換装置を提
供することを課題とする。

【００１３】

【課題を解決するための手段】前記課題を解決するた
め、請求項１の発明が講じた手段は、高速フーリエ変換
装置として、入出力データ及び演算時の中間データを格
納する第１及び第２の２つのＲＡＭと、アドレスを生成
するアドレス生成部と、前記アドレスに基づいて、バン
ク選択信号とバンクアドレスとを生成して出力するアド
レス変換部と、前記バンク選択信号の値に応じて、前記
バンクアドレスを前記第１及び第２のＲＡＭのうちのい
ずれかへ供給するアドレス選択部と、前記第１及び第２
のＲＡＭが格納する、前記バンクアドレスで指定される
データを対象にして、基数２のバタフライ演算を行うバ
タフライ演算部とを備えたものである。

【００１４】請求項１の発明によると、高速フーリエ変
換装置は独立してアクセス可能な２つのＲＡＭを有して
いるため、バタフライ演算の際に入力データを２つのＲ
ＡＭから同時に並列して読み出し、演算結果を２つのＲ
ＡＭへ同時に並列して書き込むことができ、ＲＡＭアク
セスを高速化できる。

【００１５】また、請求項２の発明は、高速フーリエ変
換装置として、入出力データ及び演算時の中間データを
格納する第１及び第２の２つのＲＡＭと、アドレスを生
成するアドレス生成部と、前記アドレスに基づいて、バ
ンク選択信号とバンクアドレスとを生成して出力するア
ドレス変換部と、前記バンク選択信号の値に応じて、前
記バンクアドレスを前記第１及び第２のＲＡＭのうちの
いずれかへ供給するアドレス選択部と、前記第１及び第
２のＲＡＭが格納する、前記バンクアドレスで指定され
るデータを対象にして、基数４のバタフライ演算を行う
バタフライ演算部とを備えたものである。

【００１６】請求項２の発明によると、高速フーリエ変
換装置は独立してアクセス可能な２つのＲＡＭを有して
いるため、２つのＲＡＭに並列してアクセスすることが
でき、基数４のバタフライ演算を行う場合でも、ＲＡＭ
アクセスを高速化できる。

【００１７】さらに、請求項３の発明では、請求項１又
は２に記載の高速フーリエ変換装置において、前記アド
レス変換部は、前記アドレスの各ビット間の排他的論理
和をバンク選択信号として出力し、前記アドレスを１ビ
ットだけ下位へビットシフトしたものをバンクアドレス
として出力するものである。

【００１８】請求項３の発明によると、簡単な演算によ
り、バタフライ演算時に２つのＲＡＭに並列にアクセス
するための、バンク選択信号とバンクアドレスとを生成
することができる。

【００１９】また、請求項４の発明は、高速フーリエ変
換装置として、入出力データ及び演算時の中間データを
格納する第１〜第４の４つのＲＡＭと、アドレスを生成
するアドレス生成部と、前記アドレスに基づいて、バン
ク選択信号とバンクアドレスとを生成して出力するアド
レス変換部と、前記バンク選択信号の値に応じて、前記
バンクアドレスを前記第１〜第４のＲＡＭのうちのいず
れかへ供給するアドレス選択部と、前記第１〜第４のＲ
ＡＭが格納する、前記バンクアドレスで指定されるデー
タを対象にして、基数４のバタフライ演算を行うバタフ
ライ演算部とを備えたものである。

【００２０】請求項４の発明によると、高速フーリエ変
換装置は独立してアクセス可能な４つのＲＡＭを有して
いるため、基数４のバタフライ演算の際に入力データを
４つのＲＡＭから同時に並列して読み出し、演算結果を
４つのＲＡＭへ同時に並列して書き込むことができ、Ｒ
ＡＭアクセスを高速化できる。

【００２１】さらに、請求項５の発明では、請求項４に
記載の高速フーリエ変換装置において、前記アドレス変
換部は、前記アドレスの最下位ビットから順に２ビット
ずつを組とし、各組の値の総計の最下位ビットから２ビ
ットをバンク選択信号として出力し、前記アドレスを２
ビットだけ下位へビットシフトしたものをバンクアドレ
スとして出力するものである。

【００２２】請求項５の発明によると、簡単な演算によ
り、バタフライ演算時に４つのＲＡＭに並列にアクセス
するための、バンク選択信号とバンクアドレスとを生成
することができる。

【００２３】また、請求項６の発明は、高速フーリエ変
換装置として、入出力データ及び演算時の中間データを
格納する第１及び第２の２つのＲＡＭと、第１のアドレ
スを生成するアドレス生成部と、前記第１のアドレス
を、そのビットの位置を入れ換えるビットリバース処理
を行うことにより、第２のアドレスに変換して出力する
ビットリバース部と、前記第２のアドレスに基づいて、
バンク選択信号とバンクアドレスとを生成して出力する
アドレス変換部と、前記バンク選択信号の値に応じて、
前記バンクアドレスを前記第１及び第２のＲＡＭのうち
のいずれかへ供給するアドレス選択部と、前記第１及び
第２のＲＡＭが格納する、前記バンクアドレスで指定さ
れるデータを対象にして、バタフライ演算を行うバタフ
ライ演算部とを備えたものである。

【００２４】請求項６の発明によると、高速フーリエ変
換装置は独立してアクセス可能な２つのＲＡＭを有して
いるため、バタフライ演算の際に入力データを２つのＲ
ＡＭから同時に並列して読み出し、演算結果を２つのＲ
ＡＭへ同時に並列して書き込むことができ、ＲＡＭアク
セスを高速化できる。また、ビットリバース処理を行う
ことにより、第１及び第２のＲＡＭにおけるデータのア
クセス順を変更することができる。

【００２５】また、請求項７の発明では、請求項６に記
載の高速フーリエ変換装置において、前記アドレス変換
部は、前記第２のアドレスの各ビット間の排他的論理和
をバンク選択信号として出力し、前記第２のアドレスを
１ビットだけ下位へビットシフトしたものをバンクアド
レスとして出力するものである。

【００２６】請求項７の発明によると、簡単な演算によ
り、バタフライ演算時に２つのＲＡＭに並列にアクセス
するための、バンク選択信号とバンクアドレスとを生成
することができる。

【００２７】また、請求項８の発明では、請求項６又は
７に記載の高速フーリエ変換装置において、前記ビット
リバース部は、高速フーリエ変換処理後の出力データ
と、次の高速フーリエ変換処理の入力データとに対する
前記第２のアドレスが、シンボル内のデータの順序を表
すインデックスが同一の場合は同一となるように、前記
第１のアドレスにビットリバース処理を行うことを特徴
とする。

【００２８】請求項８の発明によると、高速フーリエ変
換処理によって得られたデータの順序を、次の高速フー
リエ変換を行うために並べ替える必要がない。このた
め、並び替え用のＲＡＭを備える必要がなくなる。

【００２９】また、請求項９の発明では、請求項６〜８
のいずれかに記載の高速フーリエ変換装置において、前
記ビットリバース部は、前記第１のアドレスを１以上の
ビットを含むグループに分割し、グループ単位で位置を
入れ換えるビットリバース処理を行うことを特徴とす
る。

【００３０】請求項９の発明によると、基数が４以上の
バタフライ演算を行う場合において、高速フーリエ変換
処理によって得られたデータの順序を、次の高速フーリ
エ変換を行うために並べ替える必要がない。このため、
並び替え用のＲＡＭを備える必要がなくなる。

【００３１】また、請求項１０の発明では、請求項６〜
９のいずれかに記載の高速フーリエ変換装置において、
前記バタフライ演算部は、基数２又は基数４のバタフラ
イ演算を行うことを特徴とする。

【００３２】請求項１０の発明によると、バタフライ演
算部を比較的簡単に実現することができる。

【００３３】

【発明の実施の形態】以下、本発明の実施形態に係る高
速フーリエ変換装置について、図面を参照しながら説明
する。

【００３４】（第１の実施形態）図１は本発明の第１の
実施形態に係る高速フーリエ変換装置の構成を示すブロ
ック図である。図１の高速フーリエ変換装置は、アドレ
ス生成部１０１と、アドレス変換部１０２と、アドレス
選択部１０３と、バタフライ演算部１０４と、第１のＲ
ＡＭ１１１と、第２のＲＡＭ１１２とを備えている。第
１及び第２のＲＡＭ１１１，１１２は、高速フーリエ変
換装置の入出力データ及びバタフライ演算時の中間デー
タを格納する。サンプル数Ｎの高速フーリエ変換を行う
場合、第１及び第２のＲＡＭ１１１，１１２の容量は、
ともにＮ／２ワードである。

【００３５】図１の高速フーリエ変換装置の動作につい
て説明する。ここでは例として、サンプル数Ｎが８であ
り、基数２のバタフライ演算を３段繰り返して高速フー
リエ変換を行う場合について説明する。

【００３６】まず、フーリエ変換の対象となるデータ
は、第１及び第２のＲＡＭ１１１，１１２に格納され
る。アドレス生成部１０１は、バタフライ演算に必要と
なるデータの順を考慮してアドレスＡＤを規則的に生成
し、アドレス変換部１０２に出力する。アドレスＡＤ
は、従来のようにＲＡＭを１つしか備えない高速フーリ
エ変換装置の場合と同じ順に生成される。アドレス変換
部１０２は、アドレスＡＤをバンク選択信号ＢＫとバン
クアドレスＢＡＤとに変換してアドレス選択部１０３に
出力する。バンク選択信号ＢＫは、同時に出力されたバ
ンクアドレスＢＡＤが、第１又は第２のＲＡＭ１１１，
１１２のいずれにアクセスするためのアドレスであるか
を示す信号である。バンクアドレスＢＡＤは、バンク選
択信号ＢＫで示された第１又は第２のＲＡＭ１１１，１
１２にアクセスするためのアドレスである。

【００３７】アドレス選択部１０３は、バンク選択信号
ＢＫの値に応じて、バンクアドレスＢＡＤをバンクアド
レスＢＡＤ０として第１のＲＡＭ１１１に、又はバンク
アドレスＢＡＤをバンクアドレスＢＡＤ１として第２の
ＲＡＭ１１２に出力する。バタフライ演算部１０４は、
第１及び第２のＲＡＭ１１１，１１２のそれぞれのバン
クアドレスＢＡＤ０，ＢＡＤ１に対応したデータＤＯ
０，ＤＯ１を並列に読み出し、これらを対象として基数
２のバタフライ演算を行い、演算結果であるデータＤＩ
０，ＤＩ１をそれぞれ第１及び第２のＲＡＭ１１１，１
１２に並列に書き込む。

【００３８】次に、アドレス変換部１０２におけるアド
レス変換方法について説明する。以下では、ｎビットの
幅を持つデータＳの最下位ビットをＳ[0]、データＳの
最下位ビットの隣から上位ビットに向かって数えてｉ番
目のビットをＳ[i]（0≦i≦n-1）と表し、データＳの下
位ｋビットをＳ[k-1:0]と表すこととする。

【００３９】バンク選択信号ＢＫは、アドレスＡＤの各
ビット間の排他的論理和である。すなわち、アドレスＡ
Ｄがｍビット（ｍは自然数）の幅を持つデータであると
して、バンク選択信号ＢＫは、という式で求められる。＾は排他的論理和を表す。ま
た、バンクアドレスＢＡＤは、アドレスＡＤを１ビット
だけ下位へビットシフトしたものである。すなわち、バ
ンクアドレスＢＡＤは、ＢＡＤ[m-2:0]＝ＡＤ[m-1:0]＞＞１ …（２）という式で求められる。＞＞は右シフト演算である。例
えば、サンプル数Ｎが８とすれば、ｍの値は３である。

【００４０】図２は、図１のアドレス生成部１０１の構
成を示すブロック図である。アドレス生成部１０１は、
タイミングカウンタ１６１と、ビット位置変換部１６２
とを備えている。このアドレス生成部１０１は、基数２
のバタフライ演算を行うためのアドレスを生成する。

【００４１】タイミングカウンタ１６１は、カウント値
ＣＮＴをビット位置変換部１６２に出力する。サンプル
数がＮの場合、カウント値ＣＮＴは０〜Ｎ−１の整数値
を巡回する値であって、順に１ずつ値が増加し、値がＮ
−１に達した後は０に変化する。ビット位置変換部１６
２は、何段目のバタフライ演算を行っているかに応じ
て、カウント値ＣＮＴをアドレスＡＤに変換して出力す
る。

【００４２】図３は、図２のビット位置変換部１６２の
動作についての説明図である。図３（ａ）は第１段のバ
タフライ演算の場合、図３（ｂ）は第２段のバタフライ
演算の場合、図３（ｃ）は第３段のバタフライ演算の場
合について示している。

【００４３】図３において、高速フーリエ変換のサンプ
ル数Ｎが８であるので、カウント値ＣＮＴ及びアドレス
ＡＤは３ビットで表されている。カウント値ＣＮＴの各
ビットの値を、最下位ビット（ＬＳＢ）から最上位ビッ
ト（ＭＳＢ）に向かって順にｂ０，ｂ１及びｂ２で表す
こととする。また、図３では、０から７まで順に変化す
るカウント値ＣＮＴと、各値に対応するアドレスＡＤの
値を表に２進数で表示している。

【００４４】第１段のバタフライ演算を行う場合は、ビ
ット位置変換部１６２は、図３（ａ）のように、アドレ
スＡＤとしてカウント値ＣＮＴをそのまま出力する。し
たがって、アドレスＡＤは、０，１，２，３，４，５，
６，７の順で出力される。

【００４５】第２段のバタフライ演算を行う場合は、ビ
ット位置変換部１６２は、図３（ｂ）のように、カウン
ト値ＣＮＴの最下位ビットｂ０と最下位ビットから２番
目のビットｂ１とを入れ換え、アドレスＡＤとして出力
する。したがって、アドレスＡＤは、０，２，１，３，
４，６，５，７の順で出力される。

【００４６】第３段のバタフライ演算を行う場合は、ビ
ット位置変換部１６２は、図３（ｃ）のように、カウン
ト値ＣＮＴの最下位ビットｂ０をアドレスＡＤの最上位
ビットにし、カウント値ＣＮＴの最下位ビットから２番
目のビットｂ１及び最上位ビットｂ２をそれぞれアドレ
スＡＤの最下位ビット及び最下位ビットから２番目のビ
ットとする。したがって、アドレスＡＤは、０，４，
１，５，２，６，３，７の順で出力される。

【００４７】図４はアドレス変換部１０２及びアドレス
選択部１０３の具体的な構成の例を示す回路図である。
図４のアドレス変換部１０２は、排他的論理和ゲート１
２１と、１ビット右シフト回路１２２とを備えている。
アドレス選択部１０３は、イネーブル付きＤフリップフ
ロップ１３１，１３２と、Ｄフリップフロップ１３３，
１３４と、選択回路１３５，１３６と、論理否定ゲート
１３７とを備えている。

【００４８】図４の回路の動作について説明する。以下
において、サイクルは、第１及び第２のＲＡＭ１１１，
１１２の読み出し、書き込みのサイクルを示す。

【００４９】排他的論理和ゲート１２１は、式（１）の
ように、入力されたアドレスＡＤの各ビット間の排他的
論理和をバンク選択信号ＢＫとして求め、イネーブル付
きＤフリップフロップ１３２に出力するとともに、イネ
ーブル付きＤフリップフロップ１３１には論理否定ゲー
ト１３７を介して出力する。１ビット右シフト回路１２
２は、式（２）のように、アドレスＡＤを１ビットだけ
右にシフトしてバンクアドレスＢＡＤを求め、イネーブ
ル付きＤフリップフロップ１３１，１３２に出力する。

【００５０】イネーブル付きＤフリップフロップ１３１
は、バンク選択信号ＢＫの信号レベルが論理的に低電位
（以下では“Ｌ”と表記する）のとき（バンク選択信号
ＢＫの値が０のとき）にバンクアドレスＢＡＤを格納す
る一方、イネーブル付きＤフリップフロップ１３２は、
バンク選択信号ＢＫの信号レベルが論理的に高電位（以
下では“Ｈ”と表記する）のとき（バンク選択信号ＢＫ
の値が１のとき）にバンクアドレスＢＡＤを格納する。

【００５１】イネーブル付きＤフリップフロップ１３１
は、格納しているバンクアドレスＢＡＤをバンクアドレ
スＢＡＤ０ＲとしてＤフリップフロップ１３３及び選択
回路１３５に出力する。イネーブル付きＤフリップフロ
ップ１３２は、格納しているバンクアドレスＢＡＤをバ
ンクアドレスＢＡＤ１ＲとしてＤフリップフロップ１３
４及び選択回路１３６に出力する。

【００５２】Ｄフリップフロップ１３３は、入力された
バンクアドレスＢＡＤ０Ｒを次のサイクルにおいてバン
クアドレスＢＡＤ０Ｗとして選択回路１３５に出力す
る。Ｄフリップフロップ１３４は、入力されたバンクア
ドレスＢＡＤ１Ｒを次のサイクルにおいてバンクアドレ
スＢＡＤ１Ｗとして選択回路１３６に出力する。

【００５３】選択信号ＮＷＥは、第１又は第２のＲＡＭ
１１１，１１２に対して、読み出し又は書き込みのいず
れを行うかを選択する信号であって、選択回路１３５，
１３６に入力される。選択回路１３５，１３６は、選択
信号ＮＷＥの信号レベルが“Ｈ”のとき、読み出し用の
バンクアドレスＢＡＤ０Ｒ，ＢＡＤ１Ｒをそれぞれバン
クアドレスＢＡＤ０，ＢＡＤ１として出力し、選択信号
ＮＷＥの信号レベルが“Ｌ”のとき、書き込み用のバン
クアドレスＢＡＤ０Ｗ，ＢＡＤ１Ｗをそれぞれバンクア
ドレスＢＡＤ０，ＢＡＤ１として出力する。

【００５４】図５は図１の高速フーリエ変換装置におけ
るバタフライ演算動作を説明するシグナルフローグラフ
である。高速フーリエ変換では、バタフライ演算と呼ば
れる基本演算を繰り返し行う。複数のバタフライ演算の
流れを時間軸に沿って表示した図５のようなグラフをシ
グナルフローグラフと呼び、シグナルフローグラフ中の
丸がバタフライ演算を示している。図５は、２個のデー
タを入力として２個のデータを出力する基数２のバタフ
ライ演算を繰り返すことにより、サンプル数Ｎが８の高
速フーリエ変換を行う場合の例である。この場合、３段
の演算過程が必要であり、各段ではバタフライ演算が４
回行われる。第１段の演算結果は中間データ１として、
第２段の演算結果は中間データ２として、第１又は第２
のＲＡＭ１１１，１１２に一時保存される。

【００５５】また、図５の中の表は、シグナルフローグ
ラフ中の各データが格納される場所が第１又は第２のＲ
ＡＭ１１１，１１２のいずれであるかを示すとともに、
そのデータに対するアドレスＡＤ、バンクアドレスＢＡ
Ｄ、バンク選択信号ＢＫの値を示している。図５の表の
各段は、それぞれシグナルフローグラフ中の同じ段の各
データに対応している。

【００５６】バタフライ演算に関係する各データが実際
に格納される第１又は第２のＲＡＭ１１１，１１２のア
ドレスは、バンクアドレスＢＡＤ０，ＢＡＤ１そのもの
であってもよいし、バンクアドレスＢＡＤ０，ＢＡＤ１
に対応したアドレスであってもよい。

【００５７】図６はバタフライ演算を説明する図であっ
て、基数２の場合と基数４の場合のバタフライ演算につ
いて示している。

【００５８】図７はアドレス生成部１０１の動作を示す
タイミングチャートである。カウント値ＣＮＴは、０，
１，２，…，７，０，１，２，…の順に値が変化するこ
とを繰り返す。ビット位置変換部１６２は、図３におい
て説明したように、第１段から第３段のうち、何段目の
バタフライ演算を行っているかに応じて、カウント値Ｃ
ＮＴをアドレスＡＤに変換して出力する。

【００５９】図８は図１の高速フーリエ変換装置の動作
を示すタイミングチャートである。図８において、アド
レスＡＤ、バンクアドレスＢＡＤ、バンク選択信号Ｂ
Ｋ、バンクアドレスＢＡＤ０Ｒ，ＢＡＤ１Ｒ，ＢＡＤ
０，ＢＡＤ１、データＤＯ０，ＤＯ１，ＤＩ０，ＤＩ１
は、図１〜図５，図７で示したものである。信号Ｒｅａ
ｄ／Ｗｒｉｔｅは、その値が“Ｒ”のときには第１又は
第２のＲＡＭ１１１，１１２からの読み出しを、その値
が“Ｗ”のときには第１又は第２のＲＡＭ１１１，１１
２への書き込みをするべきことを示すものである。信号
Ｒｅａｄ／Ｗｒｉｔｅの値“Ｒ”及び“Ｗ”は、選択信
号ＮＷＥの信号レベル“Ｈ”及び“Ｌ”にそれぞれ対応
している。データＤＯ０，ＤＯ１はバタフライ演算部１
０４の入力、データＤＩ０，ＤＩ１はバタフライ演算部
１０４の出力であり、ＢＴＦＬＹ−ｉはｉ番目のバタフ
ライ演算の入出力データである。

【００６０】図１の高速フーリエ変換装置において、バ
タフライ演算の対象となるデータの流れの例について、
図８を参照しながら説明する。

【００６１】まず、フーリエ変換の入力データｘ０〜ｘ
７は、図５のシグナルフローグラフに示すように格納さ
れる。各入力データｘ０〜ｘ７は、図５の表の同一の段
に示されたように、第１又は第２のＲＡＭ１１１，１１
２内のバンクアドレスＢＡＤに対応したアドレスに格納
される。

【００６２】アドレス生成部１０１は、バタフライ演算
が順に行えるようにアドレスＡＤを規則的に生成する。
第１段のバタフライ演算では、アドレス生成部１０１
は、アドレスＡＤとしてまず０を生成する。

【００６３】アドレス変換部１０２では、アドレスＡＤ
に基づき、式（１）及び式（２）に従って、バンク選択
信号ＢＫとして０、バンクアドレスＢＡＤとして０を出
力する。このため、アドレス選択部１０３の内部では、
図４のイネーブル付きＤフリップフロップ１３１がバン
クアドレスＢＡＤ０Ｒとして０を次のサイクルで出力す
る。

【００６４】このサイクルでは、アドレス生成部１０１
は、次のアドレスＡＤとして１を発生する。アドレス変
換部１０２では、アドレスＡＤに基づき、バンク選択信
号ＢＫとして１、バンクアドレスＢＡＤとして０を出力
する。このため、アドレス選択部１０３の内部では、図
４のイネーブル付きＤフリップフロップ１３２がバンク
アドレスＢＡＤ１Ｒとして０を次のサイクルで出力す
る。

【００６５】このとき、信号Ｒｅａｄ／Ｗｒｉｔｅの値
が“Ｒ”、すなわち、選択信号ＮＷＥの信号レベルが
“Ｈ”となり、選択回路１３５，１３６において、バン
クアドレスＢＡＤ０，ＢＡＤ１としてバンクアドレスＢ
ＡＤ０Ｒ，ＢＡＤ１Ｒがそれぞれ選択される。したがっ
て、選択回路１３５，１３６はともに０を出力する。

【００６６】すると、バタフライ演算部１０４は、バン
クアドレスＢＡＤ０を用いて第１のＲＡＭ１１１からデ
ータＩ０−０を、バンクアドレスＢＡＤ１を用いて第２
のＲＡＭ１１２からデータＩ１−０を同時に並列に読み
出し、これらのデータを対象にして基数２のバタフライ
演算を行う。

【００６７】次のサイクルで、信号Ｒｅａｄ／Ｗｒｉｔ
ｅの値が“Ｗ”、すなわち、選択信号ＮＷＥの信号レベ
ルが“Ｌ”となり、選択回路１３５，１３６において、
バンクアドレスＢＡＤ０，ＢＡＤ１としてバンクアドレ
スＢＡＤ０Ｗ，ＢＡＤ１Ｗがそれぞれ選択される。バン
クアドレスＢＡＤ０Ｗ，ＢＡＤ１Ｗの値は、１サイクル
前のバンクアドレスＢＡＤ０Ｒ，ＢＡＤ１Ｒと同じなの
で、選択回路１３５，１３６は出力を変えず、ともに０
を出力する。

【００６８】したがって、バタフライ演算部１０４は、
第１及び第２のＲＡＭ１１１，１１２内の読み出したデ
ータが格納されていたのと同じ場所に、演算結果である
２個のデータを中間データ１として１個ずつ同時に並列
に書き込む。

【００６９】その後、アドレス生成部１０１は、アドレ
スＡＤを図８に示すように２，３，４，５，６，７の順
に生成する。バタフライ演算部１０４は、同様に第１及
び第２のＲＡＭ１１１，１１２からデータを１個ずつ並
列に読み出してバタフライ演算を行って、読み出したデ
ータが格納されていた場所に、演算結果である２個のデ
ータを中間データ１として並列に書き込むことを繰り返
す。すべての入力データｘ０〜ｘ７についてバタフライ
演算が行われると、高速フーリエ変換の第１段の演算が
終了する。

【００７０】同様にして、高速フーリエ変換の第２段の
演算を行う。アドレス生成部１０１は、アドレスＡＤを
図８に示すように０，２，１，３，４，６，５，７の順
に生成する。バタフライ演算部１０４は、第１及び第２
のＲＡＭ１１１，１１２から中間データ１を１個ずつ並
列に読み出してバタフライ演算を行い、読み出したデー
タが格納されていた場所に、演算結果である２個のデー
タを中間データ２として並列に書き込む。

【００７１】さらに、高速フーリエ変換の第３段の演算
を行う。アドレス生成部１０１は、アドレスＡＤを図８
に示すように０，４，１，５，２，６，３，７の順に生
成する。バタフライ演算部１０４は、第１及び第２のＲ
ＡＭ１１１，１１２から中間データ２を１個ずつ並列に
読み出してバタフライ演算を行い、読み出したデータが
格納されていた場所に、演算結果である２個のデータを
出力データＸ０〜Ｘ７として並列に書き込む。

【００７２】このようにして、フーリエ変換結果が第１
及び第２のＲＡＭ１１１，１１２にデータＸ０〜Ｘ７と
して得られる。

【００７３】以上のように、本実施形態の高速フーリエ
変換装置は、第１及び第２の２つのＲＡＭ１１１，１１
２を備えたことにより、バタフライ演算における２個の
入力データを常に異なるＲＡＭから１個ずつ並列に読み
出し、２個の出力データも常に異なるＲＡＭに１個ずつ
並列に書き込むため、ＲＡＭアクセスを実質的に高速化
することができる。

【００７４】また、第１及び第２の２つのＲＡＭ１１
１，１１２の総容量は、従来のようにＲＡＭを１つしか
備えない場合と同じでよい。

【００７５】さらに、式（１）及び式（２）に示すよう
な簡単な演算によって、アドレスＡＤをバンク選択信号
ＢＫとバンクアドレスＢＡＤとに変換するため、第１及
び第２の２つのＲＡＭ１１１，１１２へ並列にアクセス
することを簡単に行うことができる。

【００７６】（変形例）図９は図１の高速フーリエ変換
装置の変形例の構成を示すブロック図である。この変形
例は、図１の高速フーリエ変換装置において、基数２の
バタフライ演算部１０４の代わりに基数４のバタフライ
演算部２０４を用い、アドレス生成部１０１をアドレス
生成部２０１で置き換えたものである。本変形例では、
サンプル数Ｎが１６であり、基数４のバタフライ演算を
２段繰り返して高速フーリエ変換を行う場合について説
明する。

【００７７】基数４のバタフライ演算による高速フーリ
エ変換は、基数２のバタフライ演算による高速フーリエ
変換に比べて演算量が少ない。このため、大規模な高速
フーリエ変換装置では、基数４のバタフライ演算がよく
行われている。

【００７８】図１０は、図９のアドレス生成部２０１の
構成を示すブロック図である。アドレス生成部２０１
は、タイミングカウンタ２６１と、ビット位置変換部２
６２とを備えている。このアドレス生成部２０１は、基
数４のバタフライ演算を行うためのアドレスを生成す
る。

【００７９】タイミングカウンタ２６１は、カウント値
ＣＮＴをビット位置変換部２６２に出力する。サンプル
数がＮの場合、カウント値ＣＮＴは０〜Ｎ−１の整数値
を巡回する値であって、順に１ずつ値が増加し、値がＮ
−１に達した後は０に変化する。ビット位置変換部２６
２は、何段目のバタフライ演算を行っているかに応じ
て、カウント値ＣＮＴをアドレスＡＤに変換して出力す
る。

【００８０】図１１は、図１０のビット位置変換部２６
２の動作についての説明図である。図１１（ａ）は第１
段のバタフライ演算の場合、図１１（ｂ）は第２段のバ
タフライ演算の場合について示している。

【００８１】図１１において、高速フーリエ変換のサン
プル数Ｎが１６であるので、カウント値ＣＮＴ及びアド
レスＡＤは４ビットで表されている。カウント値ＣＮＴ
の各ビットの値を、最下位ビットから最上位ビットに向
かって順にｂ０，ｂ１，ｂ２及びｂ３で表すこととす
る。また、図１１では、０から１５まで順に変化するカ
ウント値ＣＮＴと、各値に対応するアドレスＡＤの値を
表に２進数で表示している。

【００８２】第１段のバタフライ演算を行う場合は、ビ
ット位置変換部２６２は、図１１（ａ）のように、アド
レスＡＤとしてカウント値ＣＮＴをそのまま出力する。
したがって、アドレスＡＤは、０，１，２，…，１５の
順で出力される。

【００８３】第２段のバタフライ演算を行う場合は、ビ
ット位置変換部２６２は、カウント値ＣＮＴの最下位ビ
ットｂ０と最下位ビットから２番目のビットｂ１とを組
にする一方、最下位ビットから３番目のビットｂ２と最
上位ビットｂ３とを組にし、図１１（ｂ）のように、２
つの組の位置を入れ換えて得た値をアドレスＡＤとして
出力する。したがって、アドレスＡＤは、０，４，８，
１２，１，５，９，１３，２，６，１０，１４，３，
７，１１，１５の順で出力される。

【００８４】図１２は図９の高速フーリエ変換装置にお
けるバタフライ演算動作を説明するシグナルフローグラ
フである。図１２は、４個のデータを入力として４個の
データを出力する基数４のバタフライ演算を繰り返すこ
とにより、サンプル数Ｎが１６の高速フーリエ変換を行
う場合の例である。この場合、２段の演算過程が必要で
あり、各段ではバタフライ演算が４回行われる。第１段
の演算結果は中間データとして第１又は第２のＲＡＭ１
１１，１１２に一時保存される。

【００８５】また、図１２の中の表は、シグナルフロー
グラフ中の各データが格納される場所が第１又は第２の
ＲＡＭ１１１，１１２のいずれであるかを示すととも
に、そのデータに対するアドレスＡＤ、バンクアドレス
ＢＡＤ、バンク選択信号ＢＫの値を示している。図１２
の表の各段は、それぞれシグナルフローグラフ中の同じ
段の各データに対応している。

【００８６】図９の高速フーリエ変換装置において、バ
タフライ演算の対象となるデータの流れについて説明す
る。

【００８７】まず、フーリエ変換の入力データｘ０〜ｘ
１５は、図１２のシグナルフローグラフに示すように格
納される。各データは、図１２の表の同一の段に示され
たように、第１又は第２のＲＡＭ１１１，１１２に格納
される。

【００８８】アドレス生成部２０１は、図１１で説明し
たように、第１段のバタフライ演算に必要となるデータ
の順を考慮してアドレスＡＤを規則的に生成する。図１
の回路と同様に、アドレス変換部１０２は、式（１）及
び式（２）に従ってバンク選択信号ＢＫ及びバンクアド
レスＢＡＤを生成し、アドレス選択部１０３はバンクア
ドレスＢＡＤ０及びＢＡＤ１をそれぞれ第１及び第２の
ＲＡＭ１１１，１１２に与える。

【００８９】バタフライ演算部２０４は、第１及び第２
のＲＡＭ１１１，１１２からそれぞれデータを２個ずつ
読み出し、これらのデータを対象にして基数４のバタフ
ライ演算を行って、読み出したデータが格納されていた
場所に、演算結果である４個のデータを中間データとし
て書き込むことを繰り返す。第１及び第２のＲＡＭ１１
１，１１２へのアクセスは並列に行われる。すべての入
力データｘ０〜ｘ１５についてバタフライ演算が行われ
ると、高速フーリエ変換の第１段の演算が終了する。

【００９０】同様にして、高速フーリエ変換の第２段の
演算を行う。アドレス生成部２０１は、図１１で説明し
たように、第２段のバタフライ演算に必要となるデータ
の順を考慮してアドレスＡＤを規則的に生成する。バタ
フライ演算部２０４は、第１及び第２のＲＡＭ１１１，
１１２から中間データを２個ずつ読み出してバタフライ
演算を行い、読み出したデータが格納されていた場所
に、演算結果である４個のデータを出力データＸ０〜Ｘ
１５として書き込む。

【００９１】このようにして、フーリエ変換結果が第１
及び第２のＲＡＭ１１１，１１２にデータＸ０〜Ｘ１５
として得られる。

【００９２】以上のように、本変形例によれば、基数４
のバタフライ演算部２０４を用いた高速フーリエ変換装
置においても、第１及び第２の２つのＲＡＭ１１１，１
１２を備えたことにより、バタフライ演算における４個
の入力データを２つの異なるＲＡＭから２個ずつ並列に
読み出し、また、４個の出力データも２つの異なるＲＡ
Ｍに２個ずつ並列に書き込むため、ＲＡＭアクセスを実
質的に高速化することができる。

【００９３】（第２の実施形態）図１３は本発明の第２
の実施形態に係る高速フーリエ変換装置の構成を示すブ
ロック図である。これは、図９の高速フーリエ変換装置
において、第１のＲＡＭ１１１と、第２のＲＡＭ１１２
との代わりに、第１のＲＡＭ３１１と、第２のＲＡＭ３
１２と、第３のＲＡＭ３１３と、第４のＲＡＭ３１４と
を用いたものである。サンプル数Ｎの高速フーリエ変換
を行う場合、第１〜第４のＲＡＭ３１１〜３１４の容量
は、それぞれＮ／４ワードである。また、アドレス生成
部２０１は図９〜１１において説明したものと同じであ
る。

【００９４】図１３の高速フーリエ変換装置の動作につ
いて説明する。

【００９５】まず、フーリエ変換の対象となるデータ
は、第１〜第４のＲＡＭ３１１〜３１４に格納される。
アドレス生成部２０１は、図１１で説明したように、バ
タフライ演算に必要となるデータの順を考慮してアドレ
スＡＤを規則的に生成し、アドレス変換部３０２に出力
する。アドレスＡＤは、従来のようにＲＡＭを１つしか
備えない高速フーリエ変換装置の場合と同じ順に生成さ
れる。アドレス変換部３０２は、アドレスＡＤをバンク
選択信号ＢＫとバンクアドレスＢＡＤとに変換してアド
レス選択部３０３に出力する。バンク選択信号ＢＫは、
同時に出力されたバンクアドレスＢＡＤが、第１〜第４
の４つのＲＡＭ３１１〜３１４のいずれにアクセスする
ためのアドレスであるかを示す２ビットの信号である。
バンクアドレスＢＡＤは、バンク選択信号ＢＫで示され
た第１〜第４のＲＡＭ３１１〜３１４のいずれかにアク
セスするためのアドレスである。

【００９６】アドレス選択部３０３は、バンク選択信号
ＢＫの値に応じて、第１〜第４の４つのＲＡＭ３１１〜
３１４のうちの１つに、バンクアドレスＢＡＤをバンク
アドレスＢＡＤ０〜ＢＡＤ３として出力する。バタフラ
イ演算部３０４は、第１〜第４の４つのＲＡＭ３１１〜
３１４のそれぞれのバンクアドレスＢＡＤ０〜ＢＡＤ３
に対応したデータＤＯ０〜ＤＯ３を並列に読み出し、こ
れらを対象として基数４のバタフライ演算を行い、演算
結果であるデータＤＩ０〜ＤＩ３をそれぞれ第１〜第４
の４つのＲＡＭ３１１〜３１４に並列に書き込む。

【００９７】次に、アドレス変換部３０２におけるアド
レス変換方法について説明する。

【００９８】バンク選択信号ＢＫは、アドレスＡＤの最
下位ビットから順に２ビットずつを組とし、各組の値の
総計の最下位ビットから２ビットを取り出したものであ
る。すなわち、アドレスＡＤがｍビットの幅を持つデー
タであるとして、バンク選択信号ＢＫは、という式で求められる。また、バンクアドレスＢＡＤ
は、アドレスＡＤを２ビットだけ下位へビットシフトし
たものである。すなわち、バンクアドレスＢＡＤは、ＢＡＤ[m-3:0]＝ＡＤ[m-1:0]＞＞２ …（４）という式で求められる。例えば、サンプル数Ｎが１６と
すれば、ｍの値は４である。

【００９９】図１４は図１３の高速フーリエ変換装置に
おけるバタフライ演算動作を説明するシグナルフローグ
ラフである。図１４は、４個のデータを入力として４個
のデータを出力する基数４のバタフライ演算を繰り返す
ことにより、サンプル数Ｎが１６の高速フーリエ変換を
行う場合の例である。この場合、２段の演算過程が必要
であり、各段ではバタフライ演算が４回行われる。第１
段の演算結果は中間データとして第１〜第４のＲＡＭ３
１１〜３１４に一時保存される。

【０１００】また、図１４の中の表は、シグナルフロー
グラフ中の各データが格納される場所が第１〜第４の４
つのＲＡＭ３１１〜３１４のいずれであるかを示すとと
もに、そのデータに対するアドレスＡＤ、バンクアドレ
スＢＡＤ、バンク選択信号ＢＫの値を示している。図１
４の表の各段は、それぞれシグナルフローグラフ中の同
じ段の各データに対応している。

【０１０１】図１３の高速フーリエ変換装置において、
バタフライ演算の対象となるデータの流れについて説明
する。

【０１０２】まず、フーリエ変換の入力データｘ０〜ｘ
１５は、図１４のシグナルフローグラフに示すように格
納される。各データは、図１４の表の同一の段に示され
たように、第１〜第４の４つのＲＡＭ３１１〜３１４に
格納される。

【０１０３】アドレス生成部２０１は、図１１で説明し
たように、第１段のバタフライ演算に必要となるデータ
の順を考慮してアドレスＡＤを規則的に生成する。アド
レス変換部３０２は、式（３）及び式（４）に従ってバ
ンク選択信号ＢＫ及びバンクアドレスＢＡＤを生成し、
アドレス選択部３０３は、バンクアドレスＢＡＤ０〜Ｂ
ＡＤ３をそれぞれ第１〜第４の４つのＲＡＭ３１１〜３
１４に与える。

【０１０４】バタフライ演算部３０４は、第１〜第４の
ＲＡＭ３１１〜３１４からそれぞれデータを１個ずつ読
み出し、これらのデータを対象にして基数４のバタフラ
イ演算を行って、読み出したデータが格納されていた場
所に、演算結果である４個のデータを中間データとして
書き込むことを繰り返す。第１〜第４のＲＡＭ３１１〜
３１４へのアクセスは並列に行われる。すべての入力デ
ータｘ０〜ｘ１５についてバタフライ演算が行われる
と、高速フーリエ変換の第１段の演算が終了する。

【０１０５】同様にして、高速フーリエ変換の第２段の
演算を行う。アドレス生成部２０１は、図１１で説明し
たように、第２段のバタフライ演算に必要となるデータ
の順を考慮してアドレスＡＤを規則的に生成する。バタ
フライ演算部３０４は、第１〜第４のＲＡＭ３１１〜３
１４から中間データを１個ずつ読み出してバタフライ演
算を行い、読み出したデータが格納されていた場所に、
演算結果である４個のデータを出力データＸ０〜Ｘ１５
として書き込む。

【０１０６】このようにして、フーリエ変換結果が第１
〜第４のＲＡＭ３１１〜３１４にデータＸ０〜Ｘ１５と
して得られる。

【０１０７】以上のように本実施形態によれば、大規模
な高速フーリエ変換装置で一般的な基数４のバタフライ
演算を行う高速フーリエ変換装置において、第１〜第４
の４つのＲＡＭ３１１〜３１４を備えたことにより、バ
タフライ演算における４個の入力データを第１〜第４の
４つのＲＡＭ３１１〜３１４から並列に読み出して演算
を行い、演算後の４個の出力データを第１〜第４の４つ
のＲＡＭ３１１〜３１４に並列に書き込むので、ＲＡＭ
アクセスを実質的に高速化することができ、より高速な
高速フーリエ変換装置を実現することができる。

【０１０８】また、第１〜第４の４つのＲＡＭ３１１〜
３１４の総容量は、従来のようにＲＡＭを１つしか備え
ない場合と同じでよい。

【０１０９】さらに、式（３）及び式（４）に示すよう
な簡単な演算によって、アドレスＡＤをバンク選択信号
ＢＫとバンクアドレスＢＡＤとに変換するため、第１〜
第４の４つのＲＡＭ３１１〜３１４へ並列にアクセスす
ることを簡単に行うことができる。

【０１１０】また、本実施形態では、基数４のバタフラ
イ演算の際に、４つの入力データを得るための同一のＲ
ＡＭに対する読み出し、書き込みは１回ずつでよく、図
９の高速フーリエ変換装置のように、読み出し、書き込
みを２回ずつ行う必要がないため、基数４のバタフライ
演算を行う際のＲＡＭアクセスをより高速に行うことが
できる。

【０１１１】（第３の実施形態）本実施形態は、第２の
従来例に開示された発明と、本発明の第１の実施形態で
示したような、高速フーリエ変換処理に複数のＲＡＭを
用いる高速フーリエ変換装置とを組み合わせたものであ
る。

【０１１２】図１５は本発明の第３の実施形態に係る高
速フーリエ変換装置の構成を示すブロック図である。こ
れは、図１の高速フーリエ変換装置において、ビットリ
バース部６０５を更に備えたものである。また、アドレ
ス生成部１０１は図１〜３において説明したものと同じ
である。本実施形態では、アドレス生成部１０１の出力
を第１のアドレスＡＤと称する。

【０１１３】ビットリバース部６０５は、第１のアドレ
スＡＤを入力とし、これを第２のアドレスＡＤＲに変換
してアドレス変換部１０２に出力する。ビットリバース
部６０５は、第１のアドレスＡＤを、各ビットの位置を
必要に応じて入れ換える処理を行って第２のアドレスＡ
ＤＲに変換する。ここでは、この処理の例として、ビッ
トリバースと呼ばれる処理を行う。

【０１１４】図１６はビットリバース部６０５における
ビットリバース処理についての説明図である。図１６
（ａ）は奇数回目の高速フーリエ変換におけるビットリ
バース処理について、図１６（ｂ）は偶数回目の高速フ
ーリエ変換におけるビットリバース処理について説明す
る図である。

【０１１５】ここでは、高速フーリエ変換のサンプル数
Ｎが８であるとし、図１６において、第１及び第２のア
ドレスＡＤ及びＡＤＲは３ビットで表されている。第１
のアドレスＡＤの各ビットの値を、最下位ビットから最
上位ビットに向かって順にａ０，ａ１及びａ２で表すこ
ととする。また、図１６では、第１のアドレスＡＤと第
２のアドレスＡＤＲとの対応を表に２進数で表示してい
る。

【０１１６】奇数回目の高速フーリエ変換を行う場合
は、ビットリバース部６０５は、図１６（ａ）のよう
に、第１のアドレスＡＤをそのまま第２のアドレスＡＤ
Ｒとして出力する。

【０１１７】偶数回目の高速フーリエ変換を行う場合
は、ビットリバース部６０５は、図１６（ｂ）のよう
に、各ビットａ０〜ａ２の位置を入れ換える。すなわ
ち、最下位ビットから最上位ビットに向かって、第１の
アドレスＡＤにおいてはａ０，ａ１，ａ２の順であった
ものを、第２のアドレスＡＤＲにおいてはａ２，ａ１，
ａ０のように逆の順になるようにビットの位置を入れ換
える。

【０１１８】図１７は、図１５の高速フーリエ変換装置
におけるバタフライ演算動作を説明するシグナルフロー
グラフである。図１７は、基数２のバタフライ演算を繰
り返すことにより、サンプル数Ｎが８の高速フーリエ変
換を複数回行う場合について示している。この場合、１
回の高速フーリエ変換において３段の演算過程が必要で
あり、各段ではバタフライ演算が４回行われる。第１段
の演算結果は中間データ１として、第２段の演算結果は
中間データ２として、第１又は第２のＲＡＭ１１１，１
１２に一時保存される。

【０１１９】また、図１７の中の表は、シグナルフロー
グラフ中の各データが格納される場所が第１又は第２の
ＲＡＭ１１１，１１２のいずれであるかを示すととも
に、そのデータに対する第２のアドレスＡＤＲ、バンク
アドレスＢＡＤ、バンク選択信号ＢＫの値を示してい
る。図１７の表の各段は、それぞれシグナルフローグラ
フ中の同じ段の各データに対応している。

【０１２０】１回の高速フーリエ変換の対象となるＮサ
ンプルのデータを１シンボルといい、シンボル内のデー
タの順序はインデックスで表される。１回目の高速フー
リエ変換において、入力データｘ０〜ｘ７はそれぞれイ
ンデックスが０〜７であり、出力データＸ０〜Ｘ７は、
それぞれインデックスが０〜７である。

【０１２１】一般に高速フーリエ変換では、入力データ
と同一のインデックスを持つ出力データは異なる場所に
格納される。図１７の第１回目の高速フーリエ変換にお
いて、入力データのインデックスが上から０，４，２，
６，１，５，３，７の順であるのに対し、出力データの
インデックスは上から０，１，２，３，４，５，６，７
の順となる。

【０１２２】２回目の高速フーリエ変換を行うために
は、一般に、この出力データのインデックスの順を再び
入力データのインデックスの順と同じにする必要があ
る。このため、データ並び替え用のＲＡＭを用いて、出
力データの並び替えを行っていた。

【０１２３】本実施形態では、図１６（ｂ）のように第
１のアドレスＡＤを第２のアドレスＡＤＲにビットリバ
ース処理を行って変換するため、出力データの並び替え
を行う必要がなく、出力データＸ０〜Ｘ７はそれぞれ次
回の高速フーリエ変換の入力データｘ０〜ｘ７として用
いられる。

【０１２４】例えば、第１段のバタフライ演算について
見ると、１回目の高速フーリエ変換において第２のアド
レスＡＤＲは０，１，２，３，４，５，６，７の順に変
化し、２回目の高速フーリエ変換において第２のアドレ
スＡＤＲは０，４，２，６，１，５，３，７の順に変化
する。したがって、いずれの高速フーリエ変換において
も、入力データｘ０とｘ４との組、入力データｘ２とｘ
６との組、入力データｘ１とｘ５との組、及び入力デー
タｘ３とｘ７との組を入力とするバタフライ演算が行わ
れる。第２段、第３段のバタフライ演算についても同様
に、１回目及び２回目の高速フーリエ変換において、同
じインデックスの入力データから得られた中間データを
対象にしたバタフライ演算が行われる。

【０１２５】２回目の高速フーリエ変換における出力デ
ータは、インデックスの順序が１回目の高速フーリエ変
換の入力データと同じになる。その後、奇数回目の高速
フーリエ変換では１回目の高速フーリエ変換と同様の処
理を行い、偶数回目の高速フーリエ変換では２回目の高
速フーリエ変換と同様の処理を行う。

【０１２６】このように、本実施形態の高速フーリエ変
換装置によると、出力データと次回の高速フーリエ変換
における入力データとでインデックスの順序を同一のも
のとすることができるので、出力データを並び替える必
要がなく、データの並び替えを行うためのＲＡＭを用い
る必要がなくなる。また、データ出力と次回の高速フー
リエ変換のデータ入力とをオーバーラップして行うこと
ができるため、連続した高速フーリエ変換処理が可能に
なる。

【０１２７】また、本実施形態においても、第１の実施
形態と同様に、基数２のバタフライ演算における２個の
入力データを常に異なるＲＡＭから１個ずつ並列に読み
出し、２個の出力データも常に異なるＲＡＭに１個ずつ
並列に書き込むため、ＲＡＭアクセスを実質的に高速化
することができる。

【０１２８】図１８は基数４のバタフライ演算を行う場
合の、ビットリバース部におけるビットリバース処理に
ついての説明図である。このビットリバース部は、図１
５において、バタフライ演算部１０４に代えて基数４の
バタフライ演算部２０４を用いる場合に、ビットリバー
ス部６０５に代えて用いられるものである。図１８
（ａ）は奇数回目の高速フーリエ変換におけるビットリ
バース処理について、図１８（ｂ）は偶数回目の高速フ
ーリエ変換におけるビットリバース処理について説明す
る図である。

【０１２９】ここでは、高速フーリエ変換のサンプル数
Ｎが１６であるとし、図１８において、第１及び第２の
アドレスＡＤ及びＡＤＲは４ビットで表されている。第
１のアドレスＡＤの各ビットの値を、最下位ビットから
最上位ビットに向かって順にａ０，ａ１，ａ２及びａ３
で表すこととする。

【０１３０】奇数回目の高速フーリエ変換を行う場合
は、ビットリバース部は、図１８（ａ）のように、第１
のアドレスＡＤをそのまま第２のアドレスＡＤＲとして
出力する。

【０１３１】偶数回目の高速フーリエ変換を行う場合
は、ビットリバース部は、図１８（ｂ）のように、各ビ
ットａ０〜ａ３の位置を入れ換える。すなわち、最下位
ビットから順に２ビットずつをグループにして、最下位
のグループから最上位のグループに向かってのグループ
の順序が逆の順序になるように、各グループの位置を入
れ換える。

【０１３２】図１８のビットリバース部を用いることに
より、基数４のバタフライ演算を行う場合においても、
基数２のバタフライ演算を行う場合と同様に、出力デー
タを並べ替える必要がなくなる。また、第２の実施形態
のように、第１〜第４の４つのＲＡＭを備えるようにし
てもよい。

【０１３３】また、基数２のバタフライ演算と基数４の
バタフライ演算とを組み合わせて高速フーリエ変換を行
う場合も同様である。この場合、ビットリバース部にお
いて、第１のアドレスＡＤを１ビット又は２ビットずつ
グループにしたものに対して、何回目の高速フーリエ変
換であるかに応じた回数（０回を含む）のビットリバー
ス処理を行う。１ビットのグループ数又は２ビットのグ
ループ数は、１回の高速フーリエ変換において、それぞ
れ基数２又は基数４のバタフライ演算を行う段数に応じ
た数である。

【０１３４】なお、ビットリバース処理の詳細について
は、第２の従来例（特開平１１−１１０３７０号公報）
に開示されている。

【０１３５】基数２のバタフライ演算を行う場合には、
１ビットを単位としてビットリバースを行う。式（１）
で求められるバンク選択信号ＢＫは、値が“１”である
ビットの数によって決まるので、バンク選択信号ＢＫの
値はビットリバースを行っても変わらない。基数４のバ
タフライ演算を行う場合には、２ビットを１グループに
してグループ単位でビットリバースを行う。式（３）で
求められるバンク選択信号ＢＫは、２ビットを１グルー
プにした後に加算して求められるので、バンク選択信号
ＢＫの値はビットリバースを行っても変わらない。した
がって、ビットリバースを行う場合においても、ビット
リバースを行わない場合と同様に、複数のＲＡＭに同時
にアクセスしてＲＡＭアクセスを実質的に高速化するこ
とができる。

【０１３６】アドレス生成部１０１，２０１内のビット
位置変換部１６１，２６１におけるビットを入れ換える
操作についても同様のことが言える。すなわち、ビット
位置変換部１６１においては１ビットを単位としてビッ
トの位置を入れ換え、ビット位置変換部２６１において
は２ビットを１グループにしたものの位置を入れ換える
ため、これらの操作はバンク選択信号ＢＫの値に影響し
ない。したがって、各段のバタフライ演算において、複
数のＲＡＭに同時にアクセスすることができる。

【０１３７】なお、以上の実施形態における高速フーリ
エ変換は、広義の高速フーリエ変換であり、時間領域か
ら周波数領域への変換である狭義の高速フーリエ変換ば
かりではなく、周波数領域から時間領域への変換である
逆高速フーリエ変換をも含む。したがって、狭義の高速
フーリエ変換及び逆高速フーリエ変換のいずれにおいて
も、本発明を適用することができる。

【０１３８】また、以上の実施形態においては、時間間
引き方法による高速フーリエ変換を行う場合について説
明したが、周波数間引き方法による高速フーリエ変換を
行う場合に本発明を適用することも同様に可能である。

【０１３９】

【発明の効果】以上のように、高速フーリエ変換装置に
おいて、フーリエ変換の入出力データ及びバタフライ演
算時の中間データを格納するＲＡＭを複数備えているた
め、複数のＲＡＭに対して並列に読み出し、書き込みを
することができる。このため、多ポートＲＡＭを用いる
ことなく、複数のデータに同時に並列してアクセスを行
うことができ、ＲＡＭアクセスを高速化することができ
る。したがって、高速フーリエ変換装置をより高速化す
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る高速フーリエ変
換装置の構成を示すブロック図である。

【図２】図１のアドレス生成部の構成を示すブロック図
である。

【図３】図２のビット位置変換部の動作についての説明
図である。

【図４】アドレス変換部及びアドレス選択部の具体的な
構成の例を示す回路図である。

【図５】図１の高速フーリエ変換装置におけるバタフラ
イ演算動作を説明するシグナルフローグラフである。

【図６】バタフライ演算を説明する図である。

【図７】アドレス生成部の動作を示すタイミングチャー
トである。

【図８】図１の高速フーリエ変換装置の動作を示すタイ
ミングチャートである。

【図９】図１の高速フーリエ変換装置の変形例の構成を
示すブロック図である。

【図１０】図９のアドレス生成部の構成を示すブロック
図である。

【図１１】図１０のビット位置変換部の動作についての
説明図である。

【図１２】図９の高速フーリエ変換装置におけるバタフ
ライ演算動作を説明するシグナルフローグラフである。

【図１３】本発明の第２の実施形態に係る高速フーリエ
変換装置の構成を示すブロック図である。

【図１４】図１３の高速フーリエ変換装置におけるバタ
フライ演算動作を説明するシグナルフローグラフであ
る。

【図１５】本発明の第３の実施形態に係る高速フーリエ
変換装置の構成を示すブロック図である。

【図１６】ビットリバース部におけるビットリバース処
理についての説明図である。

【図１７】図１５の高速フーリエ変換装置におけるバタ
フライ演算動作を説明するシグナルフローグラフであ
る。

【図１８】基数４のバタフライ演算を行う場合の、ビッ
トリバース部におけるビットリバース処理についての説
明図である。

【図１９】従来の高速フーリエ変換装置の構成を示すブ
ロック図である。

【符号の説明】

１０１，２０１アドレス生成部１０２，３０２アドレス変換部１０３，３０３アドレス選択部１０４バタフライ演算部（基数２）２０４，３０４バタフライ演算部（基数４）１１１，３１１第１のＲＡＭ１１２，３１２第２のＲＡＭ３１３第３のＲＡＭ３１４第４のＲＡＭ１２１排他的論理和ゲート１２２１ビット右シフト回路１３１，１３２イネーブル付きＤフリップフロップ１３３，１３４Ｄフリップフロップ１３５，１３６選択回路１３７論理否定ゲート１６１，２６１タイミングカウンタ１６２，２６２ビット位置変換部６０５ビットリバース部ＡＤアドレス、第１のアドレスＡＤＲ第２のアドレスＢＫバンク選択信号ＢＡＤバンクアドレスＢＡＤ０Ｒ，ＢＡＤ１Ｒ，ＢＡＤ０Ｗ，ＢＡＤ１Ｗ，Ｂ
ＡＤ０，ＢＡＤ１バンクアドレスＣＮＴカウント値ＤＯ０，ＤＯ１，ＤＩ０，ＤＩ１データＮＷＥ選択信号

Claims

【特許請求の範囲】

【請求項１】入出力データ及び演算時の中間データを
格納する第１及び第２の２つのＲＡＭ（Random-Access
Memory）と、アドレスを生成するアドレス生成部と、前記アドレスに基づいて、バンク選択信号とバンクアド
レスとを生成して出力するアドレス変換部と、前記バンク選択信号の値に応じて、前記バンクアドレス
を前記第１及び第２のＲＡＭのうちのいずれかへ供給す
るアドレス選択部と、前記第１及び第２のＲＡＭが格納する、前記バンクアド
レスで指定されるデータを対象にして、基数２のバタフ
ライ演算を行うバタフライ演算部とを備えた高速フーリ
エ変換装置。
【請求項２】入出力データ及び演算時の中間データを
格納する第１及び第２の２つのＲＡＭと、アドレスを生成するアドレス生成部と、前記アドレスに基づいて、バンク選択信号とバンクアド
レスとを生成して出力するアドレス変換部と、前記バンク選択信号の値に応じて、前記バンクアドレス
を前記第１及び第２のＲＡＭのうちのいずれかへ供給す
るアドレス選択部と、前記第１及び第２のＲＡＭが格納する、前記バンクアド
レスで指定されるデータを対象にして、基数４のバタフ
ライ演算を行うバタフライ演算部とを備えた高速フーリ
エ変換装置。
【請求項３】請求項１又は２に記載の高速フーリエ変
換装置において、前記アドレス変換部は、前記アドレスの各ビット間の排他的論理和をバンク選択
信号として出力し、前記アドレスを１ビットだけ下位へビットシフトしたも
のをバンクアドレスとして出力するものであることを特
徴とする高速フーリエ変換装置。
【請求項４】入出力データ及び演算時の中間データを
格納する第１〜第４の４つのＲＡＭと、アドレスを生成するアドレス生成部と、前記アドレスに基づいて、バンク選択信号とバンクアド
レスとを生成して出力するアドレス変換部と、前記バンク選択信号の値に応じて、前記バンクアドレス
を前記第１〜第４のＲＡＭのうちのいずれかへ供給する
アドレス選択部と、前記第１〜第４のＲＡＭが格納する、前記バンクアドレ
スで指定されるデータを対象にして、基数４のバタフラ
イ演算を行うバタフライ演算部とを備えた高速フーリエ
変換装置。
【請求項５】請求項４に記載の高速フーリエ変換装置
において、前記アドレス変換部は、前記アドレスの最下位ビットから順に２ビットずつを組
とし、各組の値の総計の最下位ビットから２ビットをバ
ンク選択信号として出力し、前記アドレスを２ビットだけ下位へビットシフトしたも
のをバンクアドレスとして出力するものであることを特
徴とする高速フーリエ変換装置。
【請求項６】入出力データ及び演算時の中間データを
格納する第１及び第２の２つのＲＡＭと、第１のアドレスを生成するアドレス生成部と、前記第１のアドレスを、そのビットの位置を入れ換える
ビットリバース処理を行うことにより、第２のアドレス
に変換して出力するビットリバース部と、前記第２のアドレスに基づいて、バンク選択信号とバン
クアドレスとを生成して出力するアドレス変換部と、前記バンク選択信号の値に応じて、前記バンクアドレス
を前記第１及び第２のＲＡＭのうちのいずれかへ供給す
るアドレス選択部と、前記第１及び第２のＲＡＭが格納する、前記バンクアド
レスで指定されるデータを対象にして、バタフライ演算
を行うバタフライ演算部とを備えた高速フーリエ変換装
置。
【請求項７】請求項６に記載の高速フーリエ変換装置
において、前記アドレス変換部は、前記第２のアドレスの各ビット間の排他的論理和をバン
ク選択信号として出力し、前記第２のアドレスを１ビットだけ下位へビットシフト
したものをバンクアドレスとして出力するものであるこ
とを特徴とする高速フーリエ変換装置。
【請求項８】請求項６又は７に記載の高速フーリエ変
換装置において、前記ビットリバース部は、高速フーリエ変換処理後の出力データと、次の高速フー
リエ変換処理の入力データとに対する前記第２のアドレ
スが、シンボル内のデータの順序を表すインデックスが
同一の場合は同一となるように、前記第１のアドレスに
ビットリバース処理を行うことを特徴とする高速フーリ
エ変換装置。
【請求項９】請求項６〜８のいずれかに記載の高速フ
ーリエ変換装置において、前記ビットリバース部は、前記第１のアドレスを１以上のビットを含むグループに
分割し、グループ単位で位置を入れ換えるビットリバー
ス処理を行うことを特徴とする高速フーリエ変換装置。
【請求項１０】請求項６〜９のいずれかに記載の高速
フーリエ変換装置において、前記バタフライ演算部は、基数２又は基数４のバタフライ演算を行うことを特徴と
する高速フーリエ変換装置。