JPH05266059A - アドレス発生回路 - Google Patents
アドレス発生回路Info
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- JPH05266059A JPH05266059A JP4065636A JP6563692A JPH05266059A JP H05266059 A JPH05266059 A JP H05266059A JP 4065636 A JP4065636 A JP 4065636A JP 6563692 A JP6563692 A JP 6563692A JP H05266059 A JPH05266059 A JP H05266059A
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Abstract
(57)【要約】
【目的】 バタフライ演算の制御を容易にし、ビット逆
順の並べ換え等を不要にし、処理効率を向上させる。 【構成】 Ｎビットのカウンタ２１と、カウンタ２１出
力の最下位ビットＬＳＢのみを反転させてＮビットのデ
ータを出力する最下位ビット反転回路２２と、最下位ビ
ット反転回路２２出力につき（Ｎ−ｎ）ビット分だけ上
位方向へビットシフトする第１ビットシフト回路２３
と、最下位ビット反転回路２２出力を第１ビットシフト
回路２３出力の上位に対して接続してＦＦＴ演算の段数
ｍのビット数だけ上位方向にシフトしてその上位Ｎビッ
トを出力する第２ビットシフト回路２４と、第２ビット
シフト回路２４出力が最上位ビットＭＳＢから最下位ビ
ットＬＳＢまでの並び順を逆順として入力されて下位方
向へ（Ｎ−ｎ）ビット分だけビットシフトする第３ビッ
トシフト回路２６とを設けた。
順の並べ換え等を不要にし、処理効率を向上させる。 【構成】 Ｎビットのカウンタ２１と、カウンタ２１出
力の最下位ビットＬＳＢのみを反転させてＮビットのデ
ータを出力する最下位ビット反転回路２２と、最下位ビ
ット反転回路２２出力につき（Ｎ−ｎ）ビット分だけ上
位方向へビットシフトする第１ビットシフト回路２３
と、最下位ビット反転回路２２出力を第１ビットシフト
回路２３出力の上位に対して接続してＦＦＴ演算の段数
ｍのビット数だけ上位方向にシフトしてその上位Ｎビッ
トを出力する第２ビットシフト回路２４と、第２ビット
シフト回路２４出力が最上位ビットＭＳＢから最下位ビ
ットＬＳＢまでの並び順を逆順として入力されて下位方
向へ（Ｎ−ｎ）ビット分だけビットシフトする第３ビッ
トシフト回路２６とを設けた。
Description
【０００１】
【産業上の利用分野】本発明は、高速フーリエ変換（以
下、適宜“ＦＦＴ”と略す）におけるバタフライ演算用
ないしは回転因子を記憶したメモリをアクセスするため
のＦＦＴ用又は逆ＦＦＴ用のアドレス発生回路に関す
る。
下、適宜“ＦＦＴ”と略す）におけるバタフライ演算用
ないしは回転因子を記憶したメモリをアクセスするため
のＦＦＴ用又は逆ＦＦＴ用のアドレス発生回路に関す
る。
【０００２】
【従来の技術】一般に、ＦＦＴ演算は、データ列をビッ
ト逆順の並べ換えと称される方法に従い並べ換えを行
い、並べ換えられたデータ列をバタフライ演算と称され
る２点フ
ト逆順の並べ換えと称される方法に従い並べ換えを行
い、並べ換えられたデータ列をバタフライ演算と称され
る２点フ
【外７】 ものである。このようなＦＦＴ演算は、デジタル信号処
理全般、ファクシミリのモデム、音声信号処理等の分野
において、周波数特性を調べる場合や、相関演算を高速
に計算する場合などに広く利用される。
理全般、ファクシミリのモデム、音声信号処理等の分野
において、周波数特性を調べる場合や、相関演算を高速
に計算する場合などに広く利用される。
【０００３】このようなＦＦＴ演算のためのアドレス発
生回路として、従来種々のものが提案されている。第１
の従来例として、特開平２−２２０１７２号公報に示さ
れるように、ビット並び変更手段とバタフライ演算の段
数に応じた制御信号の発生手段とよりなる簡単なハード
構成のアドレス発生回路がある。
生回路として、従来種々のものが提案されている。第１
の従来例として、特開平２−２２０１７２号公報に示さ
れるように、ビット並び変更手段とバタフライ演算の段
数に応じた制御信号の発生手段とよりなる簡単なハード
構成のアドレス発生回路がある。
【０００４】図１１はその構成例を示すもので、ビット
並び変更手段として（ｎ−１）個のマルチプレクサ
１1，１2，…，１n-1 を用い、ＦＦＴのバタフライ演算
時の段数に応じて、レジスタ２に保持したデータで、各
マルチプレクサ１1，１2，…，１n-1 の入力切換えを設
定し、図１２に示すように、データのビット並びを変更
させるようにしたものである。
並び変更手段として（ｎ−１）個のマルチプレクサ
１1，１2，…，１n-1 を用い、ＦＦＴのバタフライ演算
時の段数に応じて、レジスタ２に保持したデータで、各
マルチプレクサ１1，１2，…，１n-1 の入力切換えを設
定し、図１２に示すように、データのビット並びを変更
させるようにしたものである。
【０００５】このようなアドレス発生回路（データアド
レス供給回路）により、例えば図１３に示すようなＦＦ
Ｔのバタフライ演算を行う場合、入力ａ0，ａ1，ａ2 に
対して、表１に示すような出力が得られる。
レス供給回路）により、例えば図１３に示すようなＦＦ
Ｔのバタフライ演算を行う場合、入力ａ0，ａ1，ａ2 に
対して、表１に示すような出力が得られる。
【０００６】
【表１】
【０００７】第１の従来例は、ＦＦＴのバタフライ演算
時に必要なビット逆順による並べ換え処理が予め行われ
ていることを前提としている。即ち、メモリアドレス
０，１，２，３，４，５，６，７にはｘ(０)，ｘ(４)，
ｘ(２)，ｘ(６)，ｘ(１)，ｘ(５)，ｘ(３)，ｘ(７)の順
でサンプルデータが格納されている（括弧内の数字はサ
ンプルデータの入力順序を示す）。
時に必要なビット逆順による並べ換え処理が予め行われ
ていることを前提としている。即ち、メモリアドレス
０，１，２，３，４，５，６，７にはｘ(０)，ｘ(４)，
ｘ(２)，ｘ(６)，ｘ(１)，ｘ(５)，ｘ(３)，ｘ(７)の順
でサンプルデータが格納されている（括弧内の数字はサ
ンプルデータの入力順序を示す）。
【０００８】また、第２の従来例として、特開昭５７−
１０６９８１号公報に示されるように、カウンタとこの
カウンタ出力の任意の信号線間に最下位ビットＬＳＢを
挿入するための切換え手段とを設けたＦＦＴアドレス発
生回路がある。
１０６９８１号公報に示されるように、カウンタとこの
カウンタ出力の任意の信号線間に最下位ビットＬＳＢを
挿入するための切換え手段とを設けたＦＦＴアドレス発
生回路がある。
【０００９】図１４はその構成例を示すもので、２8 ポ
イントのＦＦＴのバタフライ演算時のアドレス回路であ
り、クロック信号によりカウントアップするカウンタ３
と７個の切換えスイッチ４1〜４7とデコーダ５とにより
構成され、カウンタ３から出力されるデータ中のＬＳＢ
データを上位７ビットの信号中の任意の位置に挿入する
ようにしたものである。
イントのＦＦＴのバタフライ演算時のアドレス回路であ
り、クロック信号によりカウントアップするカウンタ３
と７個の切換えスイッチ４1〜４7とデコーダ５とにより
構成され、カウンタ３から出力されるデータ中のＬＳＢ
データを上位７ビットの信号中の任意の位置に挿入する
ようにしたものである。
【００１０】このような構成により、カウンタ３が“０
０００００００”から“１１１１１１１１”までの値を
繰返し出力し、ＬＳＢデータの挿入位置によって、表２
に示すような出力データが得られることになる。８ポイ
ントのＦＦＴの場合であれば、出力データは表３のよう
になる。
０００００００”から“１１１１１１１１”までの値を
繰返し出力し、ＬＳＢデータの挿入位置によって、表２
に示すような出力データが得られることになる。８ポイ
ントのＦＦＴの場合であれば、出力データは表３のよう
になる。
【００１１】
【表２】
【００１２】
【表３】
【００１３】このように、第２の従来例にあっては、ビ
ット逆順による並べ換え処理を行わずに、ＬＳＢデータ
の挿入位置を変化させるだけでアドレスを発生させるよ
うにしたものである。
ット逆順による並べ換え処理を行わずに、ＬＳＢデータ
の挿入位置を変化させるだけでアドレスを発生させるよ
うにしたものである。
【００１４】第３の従来例として、特開平２−２２４１
７９号公報に示されるように、バタフライ演算の段数に
応じたビット数分だけカウントアップするようにしたも
のがある。これは、ＦＦＴ演算の回転因子を記憶したメ
モリをアクセスするためのものであり、図１５にその構
成例を示す。これは、（ｎ−１）個のフリップフロップ
６0〜６n-2と、（ｎ−１）個のマルチプレクサ７0〜７
n-2と、各マルチプレクサ７0〜７n-2の入力切換えを設
定するためのレジスタ８とにより構成されている。
７９号公報に示されるように、バタフライ演算の段数に
応じたビット数分だけカウントアップするようにしたも
のがある。これは、ＦＦＴ演算の回転因子を記憶したメ
モリをアクセスするためのものであり、図１５にその構
成例を示す。これは、（ｎ−１）個のフリップフロップ
６0〜６n-2と、（ｎ−１）個のマルチプレクサ７0〜７
n-2と、各マルチプレクサ７0〜７n-2の入力切換えを設
定するためのレジスタ８とにより構成されている。
【００１５】このような構成により、ＦＦＴ演算の段数
に応じたレジスタ８のデータによりマルチプレクサ７0
〜７n-2の入力切換えが行われ、データの最上位ビット
ＭＳＢ側から１，２，…個のフリップフロップ６が縦列
接続されてカウンタを構成する。この結果、例えば８ポ
イントのＦＦＴの場合、４個の回転因子を必要とし、表
４に示すような出力データが得られる。
に応じたレジスタ８のデータによりマルチプレクサ７0
〜７n-2の入力切換えが行われ、データの最上位ビット
ＭＳＢ側から１，２，…個のフリップフロップ６が縦列
接続されてカウンタを構成する。この結果、例えば８ポ
イントのＦＦＴの場合、４個の回転因子を必要とし、表
４に示すような出力データが得られる。
【００１６】
【表４】
【００１７】第４の従来例として、特開平２−１０１５
７５号公報に示されるように、バタフライ演算の回転因
子としてπ／２だけ位相をずらしたcos 関数の対をテー
ブルとしてメモリに格納することで、メモリ量の削減と
アクセスの高速化とを図ったものがある。
７５号公報に示されるように、バタフライ演算の回転因
子としてπ／２だけ位相をずらしたcos 関数の対をテー
ブルとしてメモリに格納することで、メモリ量の削減と
アクセスの高速化とを図ったものがある。
【００１８】図１６にその構成例として、ＦＦＴ演算の
回転因子を記憶するメモリ９におけるデータの並びを示
す。即ち、ＦＦＴのサンプルデータ数をＮとして、 Ａ＝cos２π(ｉ／Ｎ） Ｂ＝cos２π〔｛(Ｎ／４)−ｉ｝／Ｎ〕 なる値を対（ペア）として、メモリ９に格納するように
したものである。例えば、１６ポイントのＦＦＴを演算
する場合、８個の回転因子が必要となるが、各回転因子
は、各々次の(１)〜(８)式のように変形できる。
回転因子を記憶するメモリ９におけるデータの並びを示
す。即ち、ＦＦＴのサンプルデータ数をＮとして、 Ａ＝cos２π(ｉ／Ｎ） Ｂ＝cos２π〔｛(Ｎ／４)−ｉ｝／Ｎ〕 なる値を対（ペア）として、メモリ９に格納するように
したものである。例えば、１６ポイントのＦＦＴを演算
する場合、８個の回転因子が必要となるが、各回転因子
は、各々次の(１)〜(８)式のように変形できる。
【００１９】
【数１】
【００２０】ここで、上から順に、４つのペア、即ち、
(１)(２)式、(３)(４)式、(５)(６）式及び（７)(８)式
は、各々２つずつの“１０５”の値を持っている。従っ
て、図１６に示すメモリ９中から２つずつ値を読出し、
実数部と虚数部との入換え及び符号反転を行うことによ
り、記憶すべきデータ量を削減したものである。
(１)(２)式、(３)(４)式、(５)(６）式及び（７)(８)式
は、各々２つずつの“１０５”の値を持っている。従っ
て、図１６に示すメモリ９中から２つずつ値を読出し、
実数部と虚数部との入換え及び符号反転を行うことによ
り、記憶すべきデータ量を削減したものである。
【００２１】
【発明が解決しようとする課題】ところが、第１の従来
例による場合、 バタフライ演算の段数に応じて、各マルチプレクサ
１の入力切換え設定用のデータをレジスタ２へ送出する
必要がある。 ビット逆順による並べ換えの別処理が必要である。
といった欠点がある。
例による場合、 バタフライ演算の段数に応じて、各マルチプレクサ
１の入力切換え設定用のデータをレジスタ２へ送出する
必要がある。 ビット逆順による並べ換えの別処理が必要である。
といった欠点がある。
【００２２】また、第２の従来例による場合には、次の
ような欠点がある。一般に、バタフライ演算は、入力し
たサンプルデータから２サンプルずつ取出して演算を行
うものであるが、この際、同時に回転因子なる複素数の
係数（図１３中に示すＷk ）、即ち、Ｍをポイント数と
した時、 Ｗk ＝cos(２π／Ｍ）ｋ−ｊsin(２π／Ｍ）ｋ を入力する必要がある。表３にはこのように入力すべき
係数Ｗk の値も併せて示した。即ち、表３の例では、第
３段目において、係数Ｗk の入力順序がＷ0，Ｗ2，
Ｗ1，Ｗ3となっており、回転因子をメモリに記憶させて
アクセスする場合に、順序を変更する処理を行わなけれ
ばならないという欠点を持つ。
ような欠点がある。一般に、バタフライ演算は、入力し
たサンプルデータから２サンプルずつ取出して演算を行
うものであるが、この際、同時に回転因子なる複素数の
係数（図１３中に示すＷk ）、即ち、Ｍをポイント数と
した時、 Ｗk ＝cos(２π／Ｍ）ｋ−ｊsin(２π／Ｍ）ｋ を入力する必要がある。表３にはこのように入力すべき
係数Ｗk の値も併せて示した。即ち、表３の例では、第
３段目において、係数Ｗk の入力順序がＷ0，Ｗ2，
Ｗ1，Ｗ3となっており、回転因子をメモリに記憶させて
アクセスする場合に、順序を変更する処理を行わなけれ
ばならないという欠点を持つ。
【００２３】また、これらの第１，２の従来例による場
合、ともに処理効率が下がってしまう欠点がある。この
点について、一般的な１単位のバタフライ演算を模式的
に示す図１７を参照して説明する。即ち、１つの乗算器
１０と２つの加減算器１１，１２とにより構成されてお
り、ａ，ｂにサンプルデータを入力し、ｃに回転因子を
入力して、ｄ＝ａ＋ｂ×ｃ，ｅ＝ａ−ｂ×ｃを算出する
ものである。この際、第１，２の従来例によるアドレス
発生回路では、ａ，ｂの順にデータを入力することにな
る。しかし、ｂ×ｃの演算が終了した後で、ａのデータ
が必要になるので、実質的にａの入力期間中はｂ×ｃの
演算が実行できず、処理効率が下がってしまうものであ
る。
合、ともに処理効率が下がってしまう欠点がある。この
点について、一般的な１単位のバタフライ演算を模式的
に示す図１７を参照して説明する。即ち、１つの乗算器
１０と２つの加減算器１１，１２とにより構成されてお
り、ａ，ｂにサンプルデータを入力し、ｃに回転因子を
入力して、ｄ＝ａ＋ｂ×ｃ，ｅ＝ａ−ｂ×ｃを算出する
ものである。この際、第１，２の従来例によるアドレス
発生回路では、ａ，ｂの順にデータを入力することにな
る。しかし、ｂ×ｃの演算が終了した後で、ａのデータ
が必要になるので、実質的にａの入力期間中はｂ×ｃの
演算が実行できず、処理効率が下がってしまうものであ
る。
【００２４】よって、これらの第１，２の従来例を考察
した場合、下記のような条件 バタフライ演算の制御が容易であること。 ビット逆順の並べ換え処理を包含するアドレスを発
生し得ること。 回転因子のアクセスが容易であること。 データ入力順序によるバタフライ演算の処理効率が
高いこと。 を満たし得るアドレス発生回路が要望される。
した場合、下記のような条件 バタフライ演算の制御が容易であること。 ビット逆順の並べ換え処理を包含するアドレスを発
生し得ること。 回転因子のアクセスが容易であること。 データ入力順序によるバタフライ演算の処理効率が
高いこと。 を満たし得るアドレス発生回路が要望される。
【００２５】一方、第３の従来例による場合、ＦＦＴ演
算の段数に応じた制御データをレジスタ８に送出しなけ
ればならないものであり、より制御の容易な回転因子メ
モリをアクセスするためのアドレス発生回路が要望され
る。
算の段数に応じた制御データをレジスタ８に送出しなけ
ればならないものであり、より制御の容易な回転因子メ
モリをアクセスするためのアドレス発生回路が要望され
る。
【００２６】さらに、第４の従来例による場合、対でデ
ータを格納しているため、データが重複し、結果的に、
例えば８個の回転因子のために８個のアドレス空間を使
用してしまうものであり、かつ、符号反転や実数部と虚
数部との入換え処理を必要とする、といった欠点があ
る。よって、この観点からは、回転因子の周期性を利用
してデータを重複せずにメモリに記憶させ、かつ、符号
反転等のデータ処理を不要にし得る、回転因子メモリの
ためのアドレス発生回路が要望される。
ータを格納しているため、データが重複し、結果的に、
例えば８個の回転因子のために８個のアドレス空間を使
用してしまうものであり、かつ、符号反転や実数部と虚
数部との入換え処理を必要とする、といった欠点があ
る。よって、この観点からは、回転因子の周期性を利用
してデータを重複せずにメモリに記憶させ、かつ、符号
反転等のデータ処理を不要にし得る、回転因子メモリの
ためのアドレス発生回路が要望される。
【００２７】
【外８】 る整数）とするＦＦＴ演算用のアドレス発生回路におい
て、Ｎビットのカウンタと、このカウンタからの出力が
入力されてその最下位ビットのみを反転させてＮビット
のデータを出力する最下位ビット反転回路と、この最下
位ビット反転回路からの出力が入力されて（Ｎ−ｎ）ビ
ット分だけ上位方向へビットシフトする第１ビットシフ
ト回路と、前記最下位ビット反転回路からの出力をこの
第１ビットシフト回路からの出力の上位に対して接続し
てＦＦＴ演算の段数ｍ（ただし、ｍ＝０，１，２，…，
ｎ−１なる整数）に相当するビット数だけ上位方向にシ
フトしてその上位Ｎビットを出力する第２ビットシフト
回路と、この第２ビットシフト回路からの出力が最上位
ビットから最下位ビットまでの並び順を逆順として入力
されて下位方向へ（Ｎ−ｎ）ビット分だけビットシフト
する第３ビットシフト回路とを設けた。
て、Ｎビットのカウンタと、このカウンタからの出力が
入力されてその最下位ビットのみを反転させてＮビット
のデータを出力する最下位ビット反転回路と、この最下
位ビット反転回路からの出力が入力されて（Ｎ−ｎ）ビ
ット分だけ上位方向へビットシフトする第１ビットシフ
ト回路と、前記最下位ビット反転回路からの出力をこの
第１ビットシフト回路からの出力の上位に対して接続し
てＦＦＴ演算の段数ｍ（ただし、ｍ＝０，１，２，…，
ｎ−１なる整数）に相当するビット数だけ上位方向にシ
フトしてその上位Ｎビットを出力する第２ビットシフト
回路と、この第２ビットシフト回路からの出力が最上位
ビットから最下位ビットまでの並び順を逆順として入力
されて下位方向へ（Ｎ−ｎ）ビット分だけビットシフト
する第３ビットシフト回路とを設けた。
【００２８】
【外９】 る整数）とするＦＦＴ演算の回転因子を記憶したメモリ
をアクセスするためのアドレス発生回路において、（Ｎ
−１）ビットのカウンタと、このカウンタからの出力の
下位に（Ｎ−１）ビット分の“０”データを接続してＦ
ＦＴ演算の段数ｍ（ただし、ｍ＝０，１，２，…，ｎ−
１なる整数）に相当するビット数だけ下位方向にシフト
してその下位（Ｎ−１）ビットを出力するビットシフト
回路とを設けた。
をアクセスするためのアドレス発生回路において、（Ｎ
−１）ビットのカウンタと、このカウンタからの出力の
下位に（Ｎ−１）ビット分の“０”データを接続してＦ
ＦＴ演算の段数ｍ（ただし、ｍ＝０，１，２，…，ｎ−
１なる整数）に相当するビット数だけ下位方向にシフト
してその下位（Ｎ−１）ビットを出力するビットシフト
回路とを設けた。
【００２９】
【外１０】 る整数）とするサンプル数を２のｎ乗（ただし、ｎ＝
１，２，…，Ｎなる整数）とするＦＦＴ演算の回転因子
を記憶したメモリをアクセスするためのＦＦＴ演算用の
アドレス発生回路において、（Ｎ−１）ビットのカウン
タと、このカウンタからの出力の下位に（Ｎ−１）ビッ
ト分の“０”データを接続して（Ｎ−ｎ）ビット分だけ
上位方向にシフトしてその上位（Ｎ−１）ビットを出力
するビットシフト回路と、このビットシフト回路からの
出力が入力されてＦＦＴ演算の段数ｍ（ただし、ｍ＝
０，１，２，…，ｎ−１なる整数）に相当するビット数
のデータをそのまま出力し残りの下位ビットのデータを
“０”にして出力するマスク回路とを設けた。
１，２，…，Ｎなる整数）とするＦＦＴ演算の回転因子
を記憶したメモリをアクセスするためのＦＦＴ演算用の
アドレス発生回路において、（Ｎ−１）ビットのカウン
タと、このカウンタからの出力の下位に（Ｎ−１）ビッ
ト分の“０”データを接続して（Ｎ−ｎ）ビット分だけ
上位方向にシフトしてその上位（Ｎ−１）ビットを出力
するビットシフト回路と、このビットシフト回路からの
出力が入力されてＦＦＴ演算の段数ｍ（ただし、ｍ＝
０，１，２，…，ｎ−１なる整数）に相当するビット数
のデータをそのまま出力し残りの下位ビットのデータを
“０”にして出力するマスク回路とを設けた。
【００３０】
【外１１】 憶したメモリをアクセスするためのアドレス発生回路に
おいて、（Ｎ−１）ビットのアドレスデータが入力され
てその最上位ビットが“１”の時には下位（Ｎ−２）ビ
ット分を反転させた後で最下位ビットに最上位ビットを
加算して（Ｎ−１）ビット分のデータを出力するアドレ
ス折返し回路と、このアドレス折返し回路からの出力の
最上位ビットを反転させるとともにその上位側に反転前
の最上位ビットを加えてＮビットのデータを出力するオ
フセット回路と、前記（Ｎ−１）ビットのアドレスデー
タの上位に“０”データを加えたＮビットのデータとこ
のオフセット回路からの出力されるデータとを入力とし
て何れか一方を前記メモリのアドレス入力として出力す
るデータセレクタとを設けた。
おいて、（Ｎ−１）ビットのアドレスデータが入力され
てその最上位ビットが“１”の時には下位（Ｎ−２）ビ
ット分を反転させた後で最下位ビットに最上位ビットを
加算して（Ｎ−１）ビット分のデータを出力するアドレ
ス折返し回路と、このアドレス折返し回路からの出力の
最上位ビットを反転させるとともにその上位側に反転前
の最上位ビットを加えてＮビットのデータを出力するオ
フセット回路と、前記（Ｎ−１）ビットのアドレスデー
タの上位に“０”データを加えたＮビットのデータとこ
のオフセット回路からの出力されるデータとを入力とし
て何れか一方を前記メモリのアドレス入力として出力す
るデータセレクタとを設けた。
【００３１】
【外１２】 たメモリをアクセスするためのアドレス発生回路におい
て、（Ｎ−１）ビットのアドレスデータが入力されてそ
の最上位ビットのみを反転させる最上位ビット反転回路
と、この最上位ビット反転回路からの出力が入力されて
その最上位ビットが“１”の時には下位（Ｎ−２）ビッ
ト分を反転させた後で最下位ビットに最上位ビットを加
算して（Ｎ−１）ビット分のデータを出力するアドレス
折返し回路と、このアドレス折返し回路から出力される
データと前記アドレスデータとを入力として何れか一方
を前記メモリのアドレス入力として出力するデータセレ
クタとを設けた。
て、（Ｎ−１）ビットのアドレスデータが入力されてそ
の最上位ビットのみを反転させる最上位ビット反転回路
と、この最上位ビット反転回路からの出力が入力されて
その最上位ビットが“１”の時には下位（Ｎ−２）ビッ
ト分を反転させた後で最下位ビットに最上位ビットを加
算して（Ｎ−１）ビット分のデータを出力するアドレス
折返し回路と、このアドレス折返し回路から出力される
データと前記アドレスデータとを入力として何れか一方
を前記メモリのアドレス入力として出力するデータセレ
クタとを設けた。
【００３２】
【外１３】 ワードのデータを記憶したメモリをアクセスするための
アドレス発生回路において、（Ｎ−１）ビットのアドレ
スデータが入力されてＦＦＴ演算時にはそのまま、逆Ｆ
ＦＴ演算時には最上位ビットのみを反転させて（Ｎ−
１）ビットのデータを出力する制御信号入力端子付き最
上位ビット反転回路と、この最上位ビット反転回路から
の出力が入力されてその最上位ビットが“１”の時には
下位（Ｎ−２）ビット分を反転させた後で最下位ビット
に最上位ビットを加算して（Ｎ−１）ビット分のデータ
を出力するアドレス折返し回路と、このアドレス折返し
回路から出力される（Ｎ−１）ビット分のデータが入力
されてこの入力データの最上位ビットに対してＦＦＴ演
算時には“１”を加算し、逆ＦＦＴ演算時には“０”を
加算してそのキャリービットを上位に加えたＮビットの
データを出力する制御信号入力端子付きオフセット回路
と、前記アドレスデータの上位に“０”データを加えた
Ｎビットのデータとこのオフセット回路からの出力され
るＮビットのデータとを入力として何れか一方を前記メ
モリのアドレス入力として出力するデータセレクタとを
設けた。
アドレス発生回路において、（Ｎ−１）ビットのアドレ
スデータが入力されてＦＦＴ演算時にはそのまま、逆Ｆ
ＦＴ演算時には最上位ビットのみを反転させて（Ｎ−
１）ビットのデータを出力する制御信号入力端子付き最
上位ビット反転回路と、この最上位ビット反転回路から
の出力が入力されてその最上位ビットが“１”の時には
下位（Ｎ−２）ビット分を反転させた後で最下位ビット
に最上位ビットを加算して（Ｎ−１）ビット分のデータ
を出力するアドレス折返し回路と、このアドレス折返し
回路から出力される（Ｎ−１）ビット分のデータが入力
されてこの入力データの最上位ビットに対してＦＦＴ演
算時には“１”を加算し、逆ＦＦＴ演算時には“０”を
加算してそのキャリービットを上位に加えたＮビットの
データを出力する制御信号入力端子付きオフセット回路
と、前記アドレスデータの上位に“０”データを加えた
Ｎビットのデータとこのオフセット回路からの出力され
るＮビットのデータとを入力として何れか一方を前記メ
モリのアドレス入力として出力するデータセレクタとを
設けた。
【００３３】
【作用】請求項１記載の発明によれば、バタフライ演算
において回転因子に乗算されるデータを先に入力させる
ことができるので、演算処理効率が向上するものとな
る。また、回転因子のアクセス順序が規則性を持つた
め、回転因子のアクセスが容易となる。また、データの
ビット逆順の並べ換え処理をアドレスデータの変換処理
として行うようにしたので、ＦＦＴ演算に先立ちビット
逆順でサンプルデータをメモリに入力させるとか、メモ
リ内容を並べ換えるといったデータ処理が不要
において回転因子に乗算されるデータを先に入力させる
ことができるので、演算処理効率が向上するものとな
る。また、回転因子のアクセス順序が規則性を持つた
め、回転因子のアクセスが容易となる。また、データの
ビット逆順の並べ換え処理をアドレスデータの変換処理
として行うようにしたので、ＦＦＴ演算に先立ちビット
逆順でサンプルデータをメモリに入力させるとか、メモ
リ内容を並べ換えるといったデータ処理が不要
【外１４】 定だけで、アドレスを発生し得るので、演算時の制御も
容易となる。
容易となる。
【００３４】また、請求項２記載の発明によれば、ＦＦ
Ｔ演算の段数ｍの指定だけで、回転因子メモリをアクセ
スするためのアドレスを発生し得るので、制御がより容
易化される。
Ｔ演算の段数ｍの指定だけで、回転因子メモリをアクセ
スするためのアドレスを発生し得るので、制御がより容
易化される。
【００３５】
【外１５】 び段数ｍの指定だけで、回転因子メモリをアクセスする
ためのアドレスを発生し得るので、請求項２記載の発明
の場合と同様に、制御がより容易化される。さらには、
各段において、カウンタは同一のカウントアップを繰返
すため、カウンタへの入力クロックパルス数を一定にで
きることになり、外部からのクロック制御も容易とな
る。
ためのアドレスを発生し得るので、請求項２記載の発明
の場合と同様に、制御がより容易化される。さらには、
各段において、カウンタは同一のカウントアップを繰返
すため、カウンタへの入力クロックパルス数を一定にで
きることになり、外部からのクロック制御も容易とな
る。
【００３６】一方、請求項４記載の発明によれば、ＦＦ
Ｔ演算時の回転因子として、実数部のデータのみを重複
せずにメモリへ記憶し、アドレス折返し回路とオフセッ
ト回路とによりアドレスデータの変換処理を行い、回転
因子の虚数部データを出力するので、データの符号反転
処理や、実数部と虚数部との入換え処理等が不要とな
る。
Ｔ演算時の回転因子として、実数部のデータのみを重複
せずにメモリへ記憶し、アドレス折返し回路とオフセッ
ト回路とによりアドレスデータの変換処理を行い、回転
因子の虚数部データを出力するので、データの符号反転
処理や、実数部と虚数部との入換え処理等が不要とな
る。
【００３７】また、請求項５記載の発明によれば、逆Ｆ
ＦＴ演算時の回転因子として、実数部のデータのみを重
複せずにメモリへ記憶し、最上位ビット反転回路とアド
レス折返し回路とによりアドレスデータの変換処理を行
い、回転因子の虚数部データを出力するので、やはり、
請求項４記載の発明の場合と同様に、データの符号反転
処理や、実数部と虚数部との入換え処理等が不要とな
る。
ＦＴ演算時の回転因子として、実数部のデータのみを重
複せずにメモリへ記憶し、最上位ビット反転回路とアド
レス折返し回路とによりアドレスデータの変換処理を行
い、回転因子の虚数部データを出力するので、やはり、
請求項４記載の発明の場合と同様に、データの符号反転
処理や、実数部と虚数部との入換え処理等が不要とな
る。
【００３８】さらに、請求項６記載の発明によれば、Ｆ
ＦＴ演算及び逆ＦＦＴ演算時の回転因子として、実数部
のデータのみを重複せずにメモリへ記憶し、最上位ビッ
ト反転回路とアドレス折返し回路とオフセット回路とに
よりアドレスデータの変換処理を行い、回転因子の虚数
部データを出力するので、データの符号反転処理や、実
数部と虚数部との入換え処理等を不要として、ＦＦＴ演
算及び逆ＦＦＴ演算に両用し得るものとなる。
ＦＴ演算及び逆ＦＦＴ演算時の回転因子として、実数部
のデータのみを重複せずにメモリへ記憶し、最上位ビッ
ト反転回路とアドレス折返し回路とオフセット回路とに
よりアドレスデータの変換処理を行い、回転因子の虚数
部データを出力するので、データの符号反転処理や、実
数部と虚数部との入換え処理等を不要として、ＦＦＴ演
算及び逆ＦＦＴ演算に両用し得るものとなる。
【００３９】
【実施例】請求項１記載の発明の一実施例を図１に基づ
き説明する。本実施例は、サンプ
き説明する。本実施例は、サンプ
【外１６】 レス発生回路であり、Ｎビットのカウンタ２１と、この
カウンタ２１出力中の最下位ビットＬＳＢのみを反転さ
せてＮビットのデータを出力するＬＳＢ反転回路（最下
位ビット反転回路）２２と、このＬＳＢ反転回路２２出
力について（Ｎ−ｎ）ビット分だけ上位方向へビットシ
フトする第１バレルシフタ（第１ビットシフト回路）２
３と、これらのＬＳＢ反転回路２２、第１バレルシフタ
２３出力についてＦＦＴ演算の段数ｍ（ただし、ｍ＝
０，１，２，…，ｎ−１なる整数）に相当するビット数
だけ上位方向にビットシフトする第２バレルシフタ（第
２ビットシフト回路）２４と、この第２バレルシフタ２
４のＮビットの出力データを最上位ビットＭＳＢから最
下位ビットＬＳＢまでの並び順を逆にする並べ換え部２
５を通して入力させ（Ｎ−ｎ）ビット分だけ下位方向に
ビットシフトさせる第３バレルシフタ（第３ビットシフ
ト回路）２６とを順に接続して構成されている。
カウンタ２１出力中の最下位ビットＬＳＢのみを反転さ
せてＮビットのデータを出力するＬＳＢ反転回路（最下
位ビット反転回路）２２と、このＬＳＢ反転回路２２出
力について（Ｎ−ｎ）ビット分だけ上位方向へビットシ
フトする第１バレルシフタ（第１ビットシフト回路）２
３と、これらのＬＳＢ反転回路２２、第１バレルシフタ
２３出力についてＦＦＴ演算の段数ｍ（ただし、ｍ＝
０，１，２，…，ｎ−１なる整数）に相当するビット数
だけ上位方向にビットシフトする第２バレルシフタ（第
２ビットシフト回路）２４と、この第２バレルシフタ２
４のＮビットの出力データを最上位ビットＭＳＢから最
下位ビットＬＳＢまでの並び順を逆にする並べ換え部２
５を通して入力させ（Ｎ−ｎ）ビット分だけ下位方向に
ビットシフトさせる第３バレルシフタ（第３ビットシフ
ト回路）２６とを順に接続して構成されている。
【００４０】このような構成において、例えば、Ｎ＝
８、ｎ＝３、即ち、最大２8 サンプルのＦＦＴ演算が可
能であり、２3 ＝８サンプルのＦＦＴ演算を行う場合を
例にとり、その動作を説明する。まず、各構成要素の出
力データをまとめて表５に示す。
８、ｎ＝３、即ち、最大２8 サンプルのＦＦＴ演算が可
能であり、２3 ＝８サンプルのＦＦＴ演算を行う場合を
例にとり、その動作を説明する。まず、各構成要素の出
力データをまとめて表５に示す。
【００４１】
【表５】
【００４２】ここでは、８ポイントのＦＦＴであるた
め、カウンタ２１は０〜７までを巡回し、段数が３段
（ｍ＝０，１，２）であるため、３回繰返すことにな
る。この結果、本実施例のアドレス発生回路の出力とし
ては、表５中の端部に示す「４，２，６，２，…」のよ
うな系列のデータが得られる。これが、図１３に示した
バタフライ演算におけるサンプルデータを記憶したメモ
リのアクセスを行う時のアドレスとなる。
め、カウンタ２１は０〜７までを巡回し、段数が３段
（ｍ＝０，１，２）であるため、３回繰返すことにな
る。この結果、本実施例のアドレス発生回路の出力とし
ては、表５中の端部に示す「４，２，６，２，…」のよ
うな系列のデータが得られる。これが、図１３に示した
バタフライ演算におけるサンプルデータを記憶したメモ
リのアクセスを行う時のアドレスとなる。
【００４３】表６は、より一般化し、Ｎ＝８、ｎ＝４、
即ち、１６ポイントのＦＦＴ演算を行う場合の各構成要
素の出力データをまとめて示すものである。この場合、
カウンタ２１は０〜１５を４回繰返してＦＦＴ演算を終
了する。
即ち、１６ポイントのＦＦＴ演算を行う場合の各構成要
素の出力データをまとめて示すものである。この場合、
カウンタ２１は０〜１５を４回繰返してＦＦＴ演算を終
了する。
【００４４】
【表６】
【００４５】
【外１７】 １，２，…，Ｎ）の形で可変となる。また、図１７に示
したようなバタフライ演算回路にデータを入力する順序
が、従来では、ａ→ｂであったが、本実施例によれば、
ＬＳＢ反転回路２２によりｂ→ａとなる特徴を持つ。さ
らに、第１，２バレルシフタ２３，２４の処理により、
サンプル数に対応した必要なアドレスビット（表５では
３ビット、表６では４ビット）内で段数に応じた巡回シ
フトを行っているため、バタフライ演算時のデータ入力
と同時に入力する回転因子Ｗk の入力順序を、表５の例
で示せば、Ｗ0，Ｗ0→Ｗ2，Ｗ0→Ｗ1→Ｗ2→Ｗ3 のよう
に規則的な順序とすることができる。また、並べ換え部
２５及び第３バレルシフタ２６により、任意のサンプル
数のＦＦＴ演算に対するビット逆順による並べ換え処理
をアドレス変換の形で行うことができる。
したようなバタフライ演算回路にデータを入力する順序
が、従来では、ａ→ｂであったが、本実施例によれば、
ＬＳＢ反転回路２２によりｂ→ａとなる特徴を持つ。さ
らに、第１，２バレルシフタ２３，２４の処理により、
サンプル数に対応した必要なアドレスビット（表５では
３ビット、表６では４ビット）内で段数に応じた巡回シ
フトを行っているため、バタフライ演算時のデータ入力
と同時に入力する回転因子Ｗk の入力順序を、表５の例
で示せば、Ｗ0，Ｗ0→Ｗ2，Ｗ0→Ｗ1→Ｗ2→Ｗ3 のよう
に規則的な順序とすることができる。また、並べ換え部
２５及び第３バレルシフタ２６により、任意のサンプル
数のＦＦＴ演算に対するビット逆順による並べ換え処理
をアドレス変換の形で行うことができる。
【００４６】つづいて、請求項２記載の発明の一実施例
を図２により説明する。本実施例は
を図２により説明する。本実施例は
【外１８】 モリに対するアクセス回路として構成したものである。
即ち、メモリには実数デ
即ち、メモリには実数デ
【外１９】 が、同一アドレスに格納されている場合である。
【００４７】このため、本実施利例では、（Ｎ−１）ビ
ットのカウンタ２７と、このカウンタ２７出力の下位に
（Ｎ−１）ビット分の“０”データを接続してＦＦＴ演
算の段数ｍのビット数だけ下位方向にビットシフトして
その下位（Ｎ−１）ビットを出力するバレルシフタ（ビ
ットシフト回路）２８とにより構成され、バレルシフタ
２８の出力が回転因子を記憶した実数部、虚数部用のＲ
ＯＭテーブル２９，３０のアドレスとして入力されるよ
うに構成されている。
ットのカウンタ２７と、このカウンタ２７出力の下位に
（Ｎ−１）ビット分の“０”データを接続してＦＦＴ演
算の段数ｍのビット数だけ下位方向にビットシフトして
その下位（Ｎ−１）ビットを出力するバレルシフタ（ビ
ットシフト回路）２８とにより構成され、バレルシフタ
２８の出力が回転因子を記憶した実数部、虚数部用のＲ
ＯＭテーブル２９，３０のアドレスとして入力されるよ
うに構成されている。
【００４８】このような構成において、その動作の様子
を表７にまとめて示す。
を表７にまとめて示す。
【００４９】
【表７】
【００５０】まず、ＦＦＴ演算の第１段目（ｍ＝０）で
は、カウンタ２７は“０”を出力し、バレルシフタ２８
のシフトビット数は“０”であるため、下位の“０”デ
ータ
は、カウンタ２７は“０”を出力し、バレルシフタ２８
のシフトビット数は“０”であるため、下位の“０”デ
ータ
【外２０】 のバタフライ演算で必要とされる回転因子として、全て
同一アドレスのデータ（cos０−ｊsin０）が使用され
る。
同一アドレスのデータ（cos０−ｊsin０）が使用され
る。
【００５１】
【外２１】 イ演算時には“００…０１”を出力する。この結果、バ
レルシフタ２８の出力は“００…０”と“１０…０”と
なり、ＲＯＭテーブル２９，３０からは、cos０−ｊsin
０及びcos(π／２)−ｊsin(π／２)が出力される。
レルシフタ２８の出力は“００…０”と“１０…０”と
なり、ＲＯＭテーブル２９，３０からは、cos０−ｊsin
０及びcos(π／２)−ｊsin(π／２)が出力される。
【００５２】
【外２２】 …０１１”を出力する。その後、バレルシフタ２８で２
ビット下位方向へシフトした結果、“０００…０”，
“０１０…０”，“１００…０”，“１１０…０”が出
力される。よって、ＲＯＭテーブル２９，３０からは、
cos０−ｊsin０，cos(π／４)−ｊsin(π／４)，cos(π
／２)−ｊsin(π／２)及びcos(３π／４)−ｊsin(３π
／４)が出力される。
ビット下位方向へシフトした結果、“０００…０”，
“０１０…０”，“１００…０”，“１１０…０”が出
力される。よって、ＲＯＭテーブル２９，３０からは、
cos０−ｊsin０，cos(π／４)−ｊsin(π／４)，cos(π
／２)−ｊsin(π／２)及びcos(３π／４)−ｊsin(３π
／４)が出力される。
【００５３】以下、同様にして、ＦＦＴ演算の段数ｍを
指定するだけでＦＦＴ演算の各段数に対応した回転因子
メモリをアクセスするためのアドレスを発生させること
ができる。
指定するだけでＦＦＴ演算の各段数に対応した回転因子
メモリをアクセスするためのアドレスを発生させること
ができる。
【００５４】また、請求項３記載の発明の一実施例を図
３により説明する。本実施例は、前
３により説明する。本実施例は、前
【外２３】 ＝１，２，…，Ｎ）サンプルのＦＦＴ演算時にアクセス
するためのアドレス発生回路に関するものである。この
ため、（Ｎ−１）ビットのカウンタ３１と、このカウン
タ３１出力の下位に（Ｎ−１）ビット分の“０”データ
を接続して上位方向へ（Ｎ−ｎ）ビット分だけビットシ
フトするためのバレルシフタ（ビットシフト回路）３２
と、このバレルシフタ３２の出力についてＦＦＴ演算の
段数ｍのビット数だけ上位ビットを通過させる一方、残
りの下位ビットについては“０”データを設定するマス
ク回路３３とにより構成されている。このマスク回路３
３は段数ｍが入力されるデコーダ３４と、このデコーダ
３４の出力に応じて前記バレルシフタ３２の各ビット出
力をゲートするための多数のＡＮＤゲート３５とにより
構成されている。
するためのアドレス発生回路に関するものである。この
ため、（Ｎ−１）ビットのカウンタ３１と、このカウン
タ３１出力の下位に（Ｎ−１）ビット分の“０”データ
を接続して上位方向へ（Ｎ−ｎ）ビット分だけビットシ
フトするためのバレルシフタ（ビットシフト回路）３２
と、このバレルシフタ３２の出力についてＦＦＴ演算の
段数ｍのビット数だけ上位ビットを通過させる一方、残
りの下位ビットについては“０”データを設定するマス
ク回路３３とにより構成されている。このマスク回路３
３は段数ｍが入力されるデコーダ３４と、このデコーダ
３４の出力に応じて前記バレルシフタ３２の各ビット出
力をゲートするための多数のＡＮＤゲート３５とにより
構成されている。
【００５５】ここに、前記デコーダ３４は、表８に示す
ように、段数ｍ情報に対応する出力端子からのみ“０”
を出力し、他の出力端子からは全て“１”を出力する機
能を持つものが用いられている。
ように、段数ｍ情報に対応する出力端子からのみ“０”
を出力し、他の出力端子からは全て“１”を出力する機
能を持つものが用いられている。
【００５６】
【表８】
【００５７】また、Ｎ＝８，ｎ＝３とした場合のカウン
タ３１、バレルシフタ３２及びマスク回路３３の出力の
ビットパターンをまとめて表９に示す。
タ３１、バレルシフタ３２及びマスク回路３３の出力の
ビットパターンをまとめて表９に示す。
【００５８】
【表９】
【００５９】本実施例の場合、前記実施例（図２）の場
合と異なり、カウンタ３１はＦＦＴ
合と異なり、カウンタ３１はＦＦＴ
【外２４】 数を繰返す特徴を持つ。表９の例で説明すれば、ｍの値
に拘らず、カウンタ３１は“０…０”〜“０…０１１”
を出力する。そして、バレルシフタ３２により必要な
（ｎ−１）ビット分が上位にシフトされる。その後、マ
スク回路３３により、ｍ＝０の時には常に“００…０”
が出力され、ｍ＝１の時には前半２個が“００…０”、
後半２個が“１０…０”として出力され、ｍ＝２の時に
は“０００…０”，“０１０…０”，“１００…０”，
“１１０…０”が出力される。
に拘らず、カウンタ３１は“０…０”〜“０…０１１”
を出力する。そして、バレルシフタ３２により必要な
（ｎ−１）ビット分が上位にシフトされる。その後、マ
スク回路３３により、ｍ＝０の時には常に“００…０”
が出力され、ｍ＝１の時には前半２個が“００…０”、
後半２個が“１０…０”として出力され、ｍ＝２の時に
は“０００…０”，“０１０…０”，“１００…０”，
“１１０…０”が出力される。
【００６０】
【外２５】 ｎとを指定するだけで、回転因子メモリをアクセスし得
るものとなる。
るものとなる。
【００６１】さらに、請求項４記載の発明の一実施例を
図４ないし図７により説明する。本
図４ないし図７により説明する。本
【外２６】 するためのアドレス発生回路に関するものであるが、図
２、図３により説明した前述の実施例と異なり、虚数部
のデータを記憶するメモリ（ＲＯＭテーブル３０）を使
用しないアドレス発生回路に関する。
２、図３により説明した前述の実施例と異なり、虚数部
のデータを記憶するメモリ（ＲＯＭテーブル３０）を使
用しないアドレス発生回路に関する。
【００６２】このため、本実施例では、（Ｎ−１）ビッ
ト分のアドレスデータが入力されるアドレス折返し回路
３６と、このアドレス折返し回路３６出力に対して所定
の処理を施してＮビット分のデータを出力するオフセッ
ト回路３７と、入力される（Ｎ−１）ビット分のアドレ
スデータの上位に１ビットの“０”データを付加したデ
ータと、前記オフセット回路３７から出力されたデータ
とを入力として、何れか一方を出力するデータセレクタ
３８とにより構成され、このデータセレクタ３８の出力
が回転因子データを記憶したＲＯＭテーブル３９のアド
レスとして入力されるように構成されている。
ト分のアドレスデータが入力されるアドレス折返し回路
３６と、このアドレス折返し回路３６出力に対して所定
の処理を施してＮビット分のデータを出力するオフセッ
ト回路３７と、入力される（Ｎ−１）ビット分のアドレ
スデータの上位に１ビットの“０”データを付加したデ
ータと、前記オフセット回路３７から出力されたデータ
とを入力として、何れか一方を出力するデータセレクタ
３８とにより構成され、このデータセレクタ３８の出力
が回転因子データを記憶したＲＯＭテーブル３９のアド
レスとして入力されるように構成されている。
【００６３】ここに、前記アドレス折返し回路３６は図
５に示すように（Ｎ−１）個の排他的ＯＲゲート４０
と、これらの排他的ＯＲゲート４０出力をＡ端子入力と
し（最上位ビットＭＳＢは“０”データ）、“０”デー
タがＢ端子入力（最下位ビットＬＳＢは最上位ビットＭ
ＳＢのデータ）とされた加算器４１とにより構成されて
いる。これにより、（Ｎ−１）ビットのアドレスデータ
が入力されてその最上位ビットＭＳＢが“１”の時には
下位（Ｎ−２）ビット分を反転させた後で最下位ビット
ＬＳＢに最上位ビットＭＳＢを加算して（Ｎ−１）ビッ
ト分のデータを出力するものとなる。
５に示すように（Ｎ−１）個の排他的ＯＲゲート４０
と、これらの排他的ＯＲゲート４０出力をＡ端子入力と
し（最上位ビットＭＳＢは“０”データ）、“０”デー
タがＢ端子入力（最下位ビットＬＳＢは最上位ビットＭ
ＳＢのデータ）とされた加算器４１とにより構成されて
いる。これにより、（Ｎ−１）ビットのアドレスデータ
が入力されてその最上位ビットＭＳＢが“１”の時には
下位（Ｎ−２）ビット分を反転させた後で最下位ビット
ＬＳＢに最上位ビットＭＳＢを加算して（Ｎ−１）ビッ
ト分のデータを出力するものとなる。
【００６４】また、オフセット回路３７は図６に示すよ
うに構成されており、前記アドレス折返し回路３６から
の（Ｎ−１）ビット分の出力の最上位ビットＭＳＢをイ
ンバータ４２により反転させるとともにさらにその上位
側に反転前の最上位ビットＭＳＢを加えてＮビットのデ
ータを出力するものである。
うに構成されており、前記アドレス折返し回路３６から
の（Ｎ−１）ビット分の出力の最上位ビットＭＳＢをイ
ンバータ４２により反転させるとともにさらにその上位
側に反転前の最上位ビットＭＳＢを加えてＮビットのデ
ータを出力するものである。
【００６５】このような構成において、本実施例の動作
原理を、回転因子メモリのデータ値とアドレスとの関係
を模式的に示す図７を参照して説明する。まず、回転因
子として実数部のデータをメモリより出力する場合は、
入力されたアドレスデータをそのままＲＯＭテーブル３
９のアドレスとして入力すればよい。一方、回転因子
原理を、回転因子メモリのデータ値とアドレスとの関係
を模式的に示す図７を参照して説明する。まず、回転因
子として実数部のデータをメモリより出力する場合は、
入力されたアドレスデータをそのままＲＯＭテーブル３
９のアドレスとして入力すればよい。一方、回転因子
【外２７】
【００６６】図４において、データセレクタ３８のＡ入
力には回転因子として実数部のデータを出力する場合の
アドレスが与えられ、Ｂ入力には回転因子として虚数部
のデータを出力する場合のアドレスが与えられている。
力には回転因子として実数部のデータを出力する場合の
アドレスが与えられ、Ｂ入力には回転因子として虚数部
のデータを出力する場合のアドレスが与えられている。
【００６７】しかして、Ｎ＝８，ｎ＝４とした場合にお
ける、このような本実施例による各構成要素の出力デー
タのビットパターンをまとめて表１０に示す。
ける、このような本実施例による各構成要素の出力デー
タのビットパターンをまとめて表１０に示す。
【００６８】
【表１０】
【００６９】
【外２８】 ３７によって所望のアドレスデータを発生させているも
のである。
のである。
【００７０】
【外２９】 を入力し、実数部又は虚数部の何れを出力するかを指定
するだけで、回転因子データを出力し得るものとなる。
するだけで、回転因子データを出力し得るものとなる。
【００７１】つづいて、請求項５記載の発明の一実施例
を図８及び図９により説明する。本
を図８及び図９により説明する。本
【外３０】 ためのアドレス発生回路に関するものである。逆ＦＦＴ
演算の場合、回転因子は
演算の場合、回転因子は
【外３１】 と、虚数部の符号が反転する。この点に着目し、本実施
例では実数部のデータのみをメモリに格納し、メモリを
アクセスするアドレスのみを操作することで、逆ＦＦＴ
演算のための回転因子を得るようにしたものである。
例では実数部のデータのみをメモリに格納し、メモリを
アクセスするアドレスのみを操作することで、逆ＦＦＴ
演算のための回転因子を得るようにしたものである。
【００７２】このため、前記実施例との対比では、アド
レス折返し回路３６の前段側にＭＳＢ反転回路（最上位
ビット反転回路）４３が付加され、アドレス折返し回路
３６後段のオフセット回路３７が省略されて構成されて
いる。ここに、ＭＳＢ反転回路４３は（Ｎ−１）ビット
のアドレスデータが入力されてその最上位ビットＭＳＢ
のみをインバータ４４により反転させるようにしたもの
である。
レス折返し回路３６の前段側にＭＳＢ反転回路（最上位
ビット反転回路）４３が付加され、アドレス折返し回路
３６後段のオフセット回路３７が省略されて構成されて
いる。ここに、ＭＳＢ反転回路４３は（Ｎ−１）ビット
のアドレスデータが入力されてその最上位ビットＭＳＢ
のみをインバータ４４により反転させるようにしたもの
である。
【００７３】このような構成において、本実施例の動作
原理を、回転因子メモリのデータ値とアドレスとの関係
を模式的に示す図９を参照して説明する。まず、回転因
子として実数部のデータをメモリより出力する場合は、
入力されたアドレスデータをそのままＲＯＭテーブル３
９のアドレスとして入力すればよい。一方、回転因子
原理を、回転因子メモリのデータ値とアドレスとの関係
を模式的に示す図９を参照して説明する。まず、回転因
子として実数部のデータをメモリより出力する場合は、
入力されたアドレスデータをそのままＲＯＭテーブル３
９のアドレスとして入力すればよい。一方、回転因子
【外３２】
【００７４】そのため、本実施例では、まず、入力され
たアドレスの最上位ビットＭＳＢを
たアドレスの最上位ビットＭＳＢを
【外３３】
【００７５】しかして、Ｎ＝８，ｎ＝４とした場合にお
ける、このような本実施例による各構成要素の出力デー
タのビットパターンをまとめて表１１に示す。
ける、このような本実施例による各構成要素の出力デー
タのビットパターンをまとめて表１１に示す。
【００７６】
【表１１】
【００７７】
【外３４】 までのアドレスデータを入力し、実数部又は虚数部の何
れを出力するかを指定するだけで、回転因子データを出
力し得るものとなる。
れを出力するかを指定するだけで、回転因子データを出
力し得るものとなる。
【００７８】さらに、請求項６記載の発明の一実施例を
図１０により説明する。本実施例は
図１０により説明する。本実施例は
【外３５】 クセスするためのアドレス発生回路に関するものであっ
て、ＦＦＴ演算及び逆ＦＦＴ演算の何れのアクセスにも
対応し得るようにしたものである。
て、ＦＦＴ演算及び逆ＦＦＴ演算の何れのアクセスにも
対応し得るようにしたものである。
【００７９】このため、基本的には、図４及び図８に示
した前述の実施例を組合せた構成とされるが、アドレス
折返し回路３６、データセレクタ３８及びＲＯＭテーブ
ル３９の他は、ＦＦＴ演算時と逆ＦＦＴ演算時とで切換
え制御するため、制御信号入力端子付きＭＳＢ反転回路
４５と制御信号入力端子付きオフセット回路４６とが、
ＭＳＢ反転回路４３、オフセット回路３７に代えて設け
られている。
した前述の実施例を組合せた構成とされるが、アドレス
折返し回路３６、データセレクタ３８及びＲＯＭテーブ
ル３９の他は、ＦＦＴ演算時と逆ＦＦＴ演算時とで切換
え制御するため、制御信号入力端子付きＭＳＢ反転回路
４５と制御信号入力端子付きオフセット回路４６とが、
ＭＳＢ反転回路４３、オフセット回路３７に代えて設け
られている。
【００８０】ここに、制御信号入力端子付きＭＳＢ反転
回路４５はアドレスデータの最上位ビットＭＳＢに対し
て排他的ＯＲゲート４７を介在させ、この排他的ＯＲゲ
ート４７の一方を制御信号入力端子４８として、ＦＦＴ
演算時には“０”、逆ＦＦＴ演算時には“１”なる制御
信号を与えるように構成されている。これにより、ＦＦ
Ｔ演算時には（Ｎ−１）ビットのアドレスデータをその
まま出力させる（反転処理を行わない）が、逆ＦＦＴ演
算時には図８で説明した場合と同様に最上位ビットＭＳ
Ｂのみを反転させて（Ｎ−１）ビットのデータを出力す
ることになる。
回路４５はアドレスデータの最上位ビットＭＳＢに対し
て排他的ＯＲゲート４７を介在させ、この排他的ＯＲゲ
ート４７の一方を制御信号入力端子４８として、ＦＦＴ
演算時には“０”、逆ＦＦＴ演算時には“１”なる制御
信号を与えるように構成されている。これにより、ＦＦ
Ｔ演算時には（Ｎ−１）ビットのアドレスデータをその
まま出力させる（反転処理を行わない）が、逆ＦＦＴ演
算時には図８で説明した場合と同様に最上位ビットＭＳ
Ｂのみを反転させて（Ｎ−１）ビットのデータを出力す
ることになる。
【００８１】また、制御信号入力端子付きオフセット回
路４６はアドレスデータの最上位ビットＭＳＢに対して
ゲート回路による加算器４９を介在させ、この加算器４
９の一方を制御信号入力端子４８として、ＦＦＴ演算時
には“０”、逆ＦＦＴ演算時には“１”なる制御信号を
与えるように構成されている。これにより、入力データ
の最上位ビットＭＳＢに対してＦＦＴ演算時には“１”
を加算し、逆ＦＦＴ演算時には“０”を加算してそのキ
ャリービットを上位に加えたＮビットのデータを出力す
ることになる。
路４６はアドレスデータの最上位ビットＭＳＢに対して
ゲート回路による加算器４９を介在させ、この加算器４
９の一方を制御信号入力端子４８として、ＦＦＴ演算時
には“０”、逆ＦＦＴ演算時には“１”なる制御信号を
与えるように構成されている。これにより、入力データ
の最上位ビットＭＳＢに対してＦＦＴ演算時には“１”
を加算し、逆ＦＦＴ演算時には“０”を加算してそのキ
ャリービットを上位に加えたＮビットのデータを出力す
ることになる。
【００８２】即ち、制御信号入力端子４８に対する制御
信号の切換えにより、ＦＦＴ演算時であれば図４に示し
た場合と同様の構成・動作を示すものとなり、逆ＦＦＴ
演算時であれば図８に示した場合と同様の構成・動作を
示すものとなり、ＦＦＴ演算と逆ＦＦＴ演算との両用が
可能となる。
信号の切換えにより、ＦＦＴ演算時であれば図４に示し
た場合と同様の構成・動作を示すものとなり、逆ＦＦＴ
演算時であれば図８に示した場合と同様の構成・動作を
示すものとなり、ＦＦＴ演算と逆ＦＦＴ演算との両用が
可能となる。
【００８３】このように、本実施例によれば、ＦＦＴ演
算と逆ＦＦＴ演算との何れの場合で
算と逆ＦＦＴ演算との何れの場合で
【外３６】 の何れを出力するかを指定し、かつ、ＦＦＴ演算と逆Ｆ
ＦＴ演算との何れの演算を行うかを指定するだけで、回
転因子データを出力し得るものとなる。
ＦＴ演算との何れの演算を行うかを指定するだけで、回
転因子データを出力し得るものとなる。
【００８４】
【外３７】 （ただし、ｎ＝１，２，…，Ｎなる整数）とするＦＦＴ
演算用のアドレス発生回路において、Ｎビットのカウン
タと、このカウンタからの出力が入力されてその最下位
ビットのみを反転させてＮビットのデータを出力する最
下位ビット反転回路と、この最下位ビット反転回路から
の出力が入力されて（Ｎ−ｎ）ビット分だけ上位方向へ
ビットシフトする第１ビットシフト回路と、前記最下位
ビット反転回路からの出力をこの第１ビットシフト回路
からの出力の上位に対して接続してＦＦＴ演算の段数ｍ
（ただし、ｍ＝０，１，２，…，ｎ−１なる整数）に相
当するビット数だけ上位方向にシフトしてその上位Ｎビ
ットを出力する第２ビットシフト回路と、この第２ビッ
トシフト回路からの出力が最上位ビットから最下位ビッ
トまでの並び順を逆順として入力されて下位方向へ（Ｎ
−ｎ）ビット分だけビットシフトする第３ビットシフト
回路とを設けたので、バタフライ演算において回転因子
に乗算されるデータを先に入力させることができ、演算
処理効率を向上させることができ、また、回転因子のア
クセス順序が規則性を持つため、回転因子のアクセスも
容易とすることができ、また、データのビット逆順の並
べ換え処理をアドレスデータの変換処理として行うよう
にしたので、ＦＦＴ演算に先立ちビット逆順でサンプル
データをメモリに入力させるとか、メモリ内容を並べ換
える、といったデータ処理も不要にでき、さらには、Ｆ
ＦＴ演算のサンプル数であ
演算用のアドレス発生回路において、Ｎビットのカウン
タと、このカウンタからの出力が入力されてその最下位
ビットのみを反転させてＮビットのデータを出力する最
下位ビット反転回路と、この最下位ビット反転回路から
の出力が入力されて（Ｎ−ｎ）ビット分だけ上位方向へ
ビットシフトする第１ビットシフト回路と、前記最下位
ビット反転回路からの出力をこの第１ビットシフト回路
からの出力の上位に対して接続してＦＦＴ演算の段数ｍ
（ただし、ｍ＝０，１，２，…，ｎ−１なる整数）に相
当するビット数だけ上位方向にシフトしてその上位Ｎビ
ットを出力する第２ビットシフト回路と、この第２ビッ
トシフト回路からの出力が最上位ビットから最下位ビッ
トまでの並び順を逆順として入力されて下位方向へ（Ｎ
−ｎ）ビット分だけビットシフトする第３ビットシフト
回路とを設けたので、バタフライ演算において回転因子
に乗算されるデータを先に入力させることができ、演算
処理効率を向上させることができ、また、回転因子のア
クセス順序が規則性を持つため、回転因子のアクセスも
容易とすることができ、また、データのビット逆順の並
べ換え処理をアドレスデータの変換処理として行うよう
にしたので、ＦＦＴ演算に先立ちビット逆順でサンプル
データをメモリに入力させるとか、メモリ内容を並べ換
える、といったデータ処理も不要にでき、さらには、Ｆ
ＦＴ演算のサンプル数であ
【外３８】 制御も容易なものとすることができる。
【００８５】
【外３９】 ，Ｎなる整数）とするＦＦＴ演算の回転因子を記憶した
メモリをアクセスするためのアドレス発生回路におい
て、（Ｎ−１）ビットのカウンタと、このカウンタから
の出力の下位に（Ｎ−１）ビット分の“０”データを接
続してＦＦＴ演算の段数ｍ（ただし、ｍ＝０，１，２，
…，ｎ−１なる整数）に相当するビット数だけ下位方向
にシフトしてその下位（Ｎ−１）ビットを出力するビッ
トシフト回路とを設けて、ＦＦＴ演算の段数ｍの指定だ
けで、回転因子メモリをアクセスするためのアドレスを
発生し得るようにしたので、制御をより容易なものとす
ることができる。
メモリをアクセスするためのアドレス発生回路におい
て、（Ｎ−１）ビットのカウンタと、このカウンタから
の出力の下位に（Ｎ−１）ビット分の“０”データを接
続してＦＦＴ演算の段数ｍ（ただし、ｍ＝０，１，２，
…，ｎ−１なる整数）に相当するビット数だけ下位方向
にシフトしてその下位（Ｎ−１）ビットを出力するビッ
トシフト回路とを設けて、ＦＦＴ演算の段数ｍの指定だ
けで、回転因子メモリをアクセスするためのアドレスを
発生し得るようにしたので、制御をより容易なものとす
ることができる。
【００８６】同様に、請求項３記載の発明では、（Ｎ−
１）ビットのカウンタと、このカウンタからの出力の下
位に（Ｎ−１）ビット分の“０”データを接続して（Ｎ
−ｎ）ビット分だけ上位方向にシフトしてその上位（Ｎ
−１）ビットを出力するビットシフト回路と、このビッ
トシフト回路からの出力が入力されてＦＦＴ演算の段数
ｍ（ただし、ｍ＝０，１，２，…，ｎ−１なる整数）に
相当するビット数のデータをそのまま出力し、残りの下
位ビットのデータを“０”にして出力するマス
１）ビットのカウンタと、このカウンタからの出力の下
位に（Ｎ−１）ビット分の“０”データを接続して（Ｎ
−ｎ）ビット分だけ上位方向にシフトしてその上位（Ｎ
−１）ビットを出力するビットシフト回路と、このビッ
トシフト回路からの出力が入力されてＦＦＴ演算の段数
ｍ（ただし、ｍ＝０，１，２，…，ｎ−１なる整数）に
相当するビット数のデータをそのまま出力し、残りの下
位ビットのデータを“０”にして出力するマス
【外４０】 定だけで、回転因子メモリをアクセスするためのアドレ
スを発生し得るようにしたので、請求項２記載の発明の
場合と同様に、回転因子メモリをアクセスするための制
御をより容易化でき、さらには、各段において、カウン
タは同一のカウントアップを繰返すため、カウンタへの
入力クロックパルス数を一定にできることにもなり、外
部からのクロック制御も容易にできる。
スを発生し得るようにしたので、請求項２記載の発明の
場合と同様に、回転因子メモリをアクセスするための制
御をより容易化でき、さらには、各段において、カウン
タは同一のカウントアップを繰返すため、カウンタへの
入力クロックパルス数を一定にできることにもなり、外
部からのクロック制御も容易にできる。
【００８７】
【外４１】 憶したメモリをアクセスするためのアドレス発生回路に
おいて、（Ｎ−１）ビットのアドレスデータが入力され
てその最上位ビットが“１”の時には下位（Ｎ−２）ビ
ット分を反転させた後で最下位ビットに最上位ビットを
加算して（Ｎ−１）ビット分のデータを出力するアドレ
ス折返し回路と、このアドレス折返し回路からの出力の
最上位ビットを反転させるとともにその上位側に反転前
の最上位ビットを加えてＮビットのデータを出力するオ
フセット回路と、前記（Ｎ−１）ビットのアドレスデー
タの上位に“０”データを加えたＮビットのデータとこ
のオフセット回路からの出力されるデータとを入力とし
て何れか一方を前記メモリのアドレス入力として出力す
るデータセレクタとを設けて、ＦＦＴ演算時の回転因子
として、実数部のデータのみを重複せずにメモリへ記憶
し、アドレス折返し回路とオフセット回路とによりアド
レスデータの変換処理を行い、回転因子の虚数部データ
を出力するようにしたので、データの符号反転処理や、
実数部と虚数部との入換え処理等を不要にできる。
おいて、（Ｎ−１）ビットのアドレスデータが入力され
てその最上位ビットが“１”の時には下位（Ｎ−２）ビ
ット分を反転させた後で最下位ビットに最上位ビットを
加算して（Ｎ−１）ビット分のデータを出力するアドレ
ス折返し回路と、このアドレス折返し回路からの出力の
最上位ビットを反転させるとともにその上位側に反転前
の最上位ビットを加えてＮビットのデータを出力するオ
フセット回路と、前記（Ｎ−１）ビットのアドレスデー
タの上位に“０”データを加えたＮビットのデータとこ
のオフセット回路からの出力されるデータとを入力とし
て何れか一方を前記メモリのアドレス入力として出力す
るデータセレクタとを設けて、ＦＦＴ演算時の回転因子
として、実数部のデータのみを重複せずにメモリへ記憶
し、アドレス折返し回路とオフセット回路とによりアド
レスデータの変換処理を行い、回転因子の虚数部データ
を出力するようにしたので、データの符号反転処理や、
実数部と虚数部との入換え処理等を不要にできる。
【００８８】
【外４２】 たメモリをアクセスするためのアドレス発生回路におい
て、（Ｎ−１）ビットのアドレスデータが入力されてそ
の最上位ビットのみを反転させる最上位ビット反転回路
と、この最上位ビット反転回路からの出力が入力されて
その最上位ビットが“１”の時には下位（Ｎ−２）ビッ
ト分を反転させた後で最下位ビットに最上位ビットを加
算して（Ｎ−１）ビット分のデータを出力するアドレス
折返し回路と、このアドレス折返し回路から出力される
データと前記アドレスデータとを入力として何れか一方
を前記メモリのアドレス入力として出力するデータセレ
クタとを設けて、逆ＦＦＴ演算時の回転因子として、実
数部のデータのみを重複せずにメモリへ記憶し、最上位
ビット反転回路とアドレス折返し回路とによりアドレス
データの変換処理を行い、回転因子の虚数部データを出
力するようにしたので、やはり、請求項４記載の発明の
場合と同様に、データの符号反転処理や、実数部と虚数
部との入換え処理等を不要にできる。
て、（Ｎ−１）ビットのアドレスデータが入力されてそ
の最上位ビットのみを反転させる最上位ビット反転回路
と、この最上位ビット反転回路からの出力が入力されて
その最上位ビットが“１”の時には下位（Ｎ−２）ビッ
ト分を反転させた後で最下位ビットに最上位ビットを加
算して（Ｎ−１）ビット分のデータを出力するアドレス
折返し回路と、このアドレス折返し回路から出力される
データと前記アドレスデータとを入力として何れか一方
を前記メモリのアドレス入力として出力するデータセレ
クタとを設けて、逆ＦＦＴ演算時の回転因子として、実
数部のデータのみを重複せずにメモリへ記憶し、最上位
ビット反転回路とアドレス折返し回路とによりアドレス
データの変換処理を行い、回転因子の虚数部データを出
力するようにしたので、やはり、請求項４記載の発明の
場合と同様に、データの符号反転処理や、実数部と虚数
部との入換え処理等を不要にできる。
【００８９】
【外４３】 ワードのデータを記憶したメモリをアクセスするための
アドレス発生回路において、（Ｎ−１）ビットのアドレ
スデータが入力されてＦＦＴ演算時にはそのまま、逆Ｆ
ＦＴ演算時には最上位ビットのみを反転させて（Ｎ−
１）ビットのデータを出力する制御信号入力端子付き最
上位ビット反転回路と、この最上位ビット反転回路から
の出力が入力されてその最上位ビットが“１”の時には
下位（Ｎ−２）ビット分を反転させた後で最下位ビット
に最上位ビットを加算して（Ｎ−１）ビット分のデータ
を出力するアドレス折返し回路と、このアドレス折返し
回路から出力される（Ｎ−１）ビット分のデータが入力
されてこの入力データの最上位ビットに対してＦＦＴ演
算時には“１”を加算し、逆ＦＦＴ演算時には“０”を
加算してそのキャリービットを上位に加えたＮビットの
データを出力する制御信号入力端子付きオフセット回路
と、前記アドレスデータの上位に“０”データを加えた
Ｎビットのデータとこのオフセット回路からの出力され
るＮビットのデータとを入力として何れか一方を前記メ
モリのアドレス入力として出力するデータセレクタとを
設けて、ＦＦＴ演算及び逆ＦＦＴ演算時の回転因子とし
て、実数部のデータのみを重複せずにメモリへ記憶し、
最上位ビット反転回路とアドレス折返し回路とオフセッ
ト回路とによりアドレスデータの変換処理を行い、回転
因子の虚数部データを出力するようにしたので、データ
の符号反転処理や、実数部と虚数部との入換え処理等を
不要として、ＦＦＴ演算及び逆ＦＦＴ演算に両用し得る
ものとなる。
アドレス発生回路において、（Ｎ−１）ビットのアドレ
スデータが入力されてＦＦＴ演算時にはそのまま、逆Ｆ
ＦＴ演算時には最上位ビットのみを反転させて（Ｎ−
１）ビットのデータを出力する制御信号入力端子付き最
上位ビット反転回路と、この最上位ビット反転回路から
の出力が入力されてその最上位ビットが“１”の時には
下位（Ｎ−２）ビット分を反転させた後で最下位ビット
に最上位ビットを加算して（Ｎ−１）ビット分のデータ
を出力するアドレス折返し回路と、このアドレス折返し
回路から出力される（Ｎ−１）ビット分のデータが入力
されてこの入力データの最上位ビットに対してＦＦＴ演
算時には“１”を加算し、逆ＦＦＴ演算時には“０”を
加算してそのキャリービットを上位に加えたＮビットの
データを出力する制御信号入力端子付きオフセット回路
と、前記アドレスデータの上位に“０”データを加えた
Ｎビットのデータとこのオフセット回路からの出力され
るＮビットのデータとを入力として何れか一方を前記メ
モリのアドレス入力として出力するデータセレクタとを
設けて、ＦＦＴ演算及び逆ＦＦＴ演算時の回転因子とし
て、実数部のデータのみを重複せずにメモリへ記憶し、
最上位ビット反転回路とアドレス折返し回路とオフセッ
ト回路とによりアドレスデータの変換処理を行い、回転
因子の虚数部データを出力するようにしたので、データ
の符号反転処理や、実数部と虚数部との入換え処理等を
不要として、ＦＦＴ演算及び逆ＦＦＴ演算に両用し得る
ものとなる。
【図１】請求項１記載の発明の一実施例を示すブロック
図である。
図である。
【図２】請求項２記載の発明の一実施例を示すブロック
図である。
図である。
【図３】請求項３記載の発明の一実施例を示すブロック
図である。
図である。
【図４】請求項４記載の発明の一実施例を示すブロック
図である。
図である。
【図５】そのアドレス折返し回路の構成例を示す回路図
である。
である。
【図６】そのオフセット回路の構成例を示す回路図であ
る。
る。
【図７】回転因子メモリにおけるデータ値とアドレスと
の関係を示す模式図である。
の関係を示す模式図である。
【図８】請求項５記載の発明の一実施例を示すブロック
図である。
図である。
【図９】回転因子メモリにおけるデータ値とアドレスと
の関係を示す模式図である。
の関係を示す模式図である。
【図１０】請求項６記載の発明の一実施例を示すブロッ
ク図である。
ク図である。
【図１１】第１の従来例を示すブロック図である。
【図１２】そのビット並び変更処理を示す説明図であ
る。
る。
【図１３】バタフライ演算処理を示す模式図である。
【図１４】第２の従来例を示すブロック図である。
【図１５】第３の従来例を示すブロック図である。
【図１６】第４の従来例を示すメモリマップである。
【図１７】１単位のバタフライ演算処理を示す模式図で
ある。
ある。
２１ カウンタ ２２ 最下位ビット反転回路 ２３ 第１ビットシフト回路 ２４ 第２ビットシフト回路 ２６ 第３ビットシフト回路 ２７ カウンタ ２８ ビットシフト回路 ３１ カウンタ ３２ ビットシフト回路 ３３ マスク回路 ３６ アドレス折返し回路 ３７ オフセット回路 ３８ データセレクタ ４３ 最上位ビット反転回路 ４５ 制御信号入力端子付き最上位ビット反転回路 ４６ 制御信号入力端子付きオフセット回路
Claims (6)
- 【請求項１】 【外１】 エ変換演算用のアドレス発生回路において、Ｎビットの
カウンタと、このカウンタからの出力が入力されてその
最下位ビットのみを反転させてＮビットのデータを出力
する最下位ビット反転回路と、この最下位ビット反転回
路からの出力が入力されて（Ｎ−ｎ）ビット分だけ上位
方向へビットシフトする第１ビットシフト回路と、前記
最下位ビット反転回路からの出力をこの第１ビットシフ
ト回路からの出力の上位に対して接続して高速フーリエ
変換演算の段数ｍ（ただし、ｍ＝０，１，２，…，ｎ−
１なる整数）に相当するビット数だけ上位方向にシフト
してその上位Ｎビットを出力する第２ビットシフト回路
と、この第２ビットシフト回路からの出力が最上位ビッ
トから最下位ビットまでの並び順を逆順として入力され
て下位方向へ（Ｎ−ｎ）ビット分だけビットシフトする
第３ビットシフト回路とを設けたことを特徴とするアド
レス発生回路。 - 【請求項２】 【外２】 エ変換演算の回転因子を記憶したメモリをアクセスする
ためのアドレス発生回路において、（Ｎ−１）ビットの
カウンタと、このカウンタからの出力の下位に（Ｎ−
１）ビット分の“０”データを接続して高速フーリエ変
換演算の段数ｍ（ただし、ｍ＝０，１，２，…，ｎ−１
なる整数）に相当するビット数だけ下位方向にシフトし
てその下位（Ｎ−１）ビットを出力するビットシフト回
路とを設けたことを特徴とするアドレス発生回路。 - 【請求項３】 【外３】 エ変換演算の回転因子を記憶したメモリをアクセスする
ための高速フーリエ変換演算用のアドレス発生回路にお
いて、（Ｎ−１）ビットのカウンタと、このカウンタか
らの出力の下位に（Ｎ−１）ビット分の“０”データを
接続して（Ｎ−ｎ）ビット分だけ上位方向にシフトして
その上位（Ｎ−１）ビットを出力するビットシフト回路
と、このビットシフト回路からの出力が入力されて高速
フーリエ変換演算の段数ｍ（ただし、ｍ＝０，１，２，
…，ｎ−１なる整数）に相当するビット数のデータをそ
のまま出力し残りの下位ビットのデータを“０”にして
出力するマスク回路とを設けたことを特徴とするアドレ
ス発生回路。 - 【請求項４】 【外４】 するためのアドレス発生回路において、（Ｎ−１）ビッ
トのアドレスデータが入力されてその最上位ビットが
“１”の時には下位（Ｎ−２）ビット分を反転させた後
で最下位ビットに最上位ビットを加算して（Ｎ−１）ビ
ット分のデータを出力するアドレス折返し回路と、この
アドレス折返し回路からの出力の最上位ビットを反転さ
せるとともにその上位側に反転前の最上位ビットを加え
てＮビットのデータを出力するオフセット回路と、前記
（Ｎ−１）ビットのアドレスデータの上位に“０”デー
タを加えたＮビットのデータとこのオフセット回路から
の出力されるデータとを入力として何れか一方を前記メ
モリのアドレス入力として出力するデータセレクタとを
設けたことを特徴とするアドレス発生回路。 - 【請求項５】 【外５】 るためのアドレス発生回路において、（Ｎ−１）ビット
のアドレスデータが入力されてその最上位ビットのみを
反転させる最上位ビット反転回路と、この最上位ビット
反転回路からの出力が入力されてその最上位ビットが
“１”の時には下位（Ｎ−２）ビット分を反転させた後
で最下位ビットに最上位ビットを加算して（Ｎ−１）ビ
ット分のデータを出力するアドレス折返し回路と、この
アドレス折返し回路から出力されるデータと前記アドレ
スデータとを入力として何れか一方を前記メモリのアド
レス入力として出力するデータセレクタとを設けたこと
を特徴とするアドレス発生回路。 - 【請求項６】 【外６】 を記憶したメモリをアクセスするためのアドレス発生回
路において、（Ｎ−１）ビットのアドレスデータが入力
されて高速フーリエ変換演算時にはそのまま、逆高速フ
ーリエ変換演算時には最上位ビットのみを反転させて
（Ｎ−１）ビットのデータを出力する制御信号入力端子
付き最上位ビット反転回路と、この最上位ビット反転回
路からの出力が入力されてその最上位ビットが“１”の
時には下位（Ｎ−２）ビット分を反転させた後で最下位
ビットに最上位ビットを加算して（Ｎ−１）ビット分の
データを出力するアドレス折返し回路と、このアドレス
折返し回路から出力される（Ｎ−１）ビット分のデータ
が入力されてこの入力データの最上位ビットに対して高
速フーリエ変換演算時には“１”を加算し、逆高速フー
リエ変換演算時には“０”を加算してそのキャリービッ
トを上位に加えたＮビットのデータを出力する制御信号
入力端子付きオフセット回路と、前記アドレスデータの
上位に“０”データを加えたＮビットのデータとこのオ
フセット回路からの出力されるＮビットのデータとを入
力として何れか一方を前記メモリのアドレス入力として
出力するデータセレクタとを設けたことを特徴とするア
ドレス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065636A JPH05266059A (ja) | 1992-03-24 | 1992-03-24 | アドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065636A JPH05266059A (ja) | 1992-03-24 | 1992-03-24 | アドレス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05266059A true JPH05266059A (ja) | 1993-10-15 |
Family
ID=13292714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4065636A Pending JPH05266059A (ja) | 1992-03-24 | 1992-03-24 | アドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05266059A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7719906B2 (en) | 2007-07-20 | 2010-05-18 | Elpida Memory, Inc. | Semiconductor device |
| US8032576B2 (en) | 2006-09-26 | 2011-10-04 | Oki Semiconductor Co., Ltd. | Fast fourier transform circuit and fast fourier transform method |
-
1992
- 1992-03-24 JP JP4065636A patent/JPH05266059A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8032576B2 (en) | 2006-09-26 | 2011-10-04 | Oki Semiconductor Co., Ltd. | Fast fourier transform circuit and fast fourier transform method |
| US7719906B2 (en) | 2007-07-20 | 2010-05-18 | Elpida Memory, Inc. | Semiconductor device |
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